KR101801264B1 - 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법 - Google Patents

반도체 제조 장치 및 이를 이용한 반도체 패키지 방법 Download PDF

Info

Publication number
KR101801264B1
KR101801264B1 KR1020110056991A KR20110056991A KR101801264B1 KR 101801264 B1 KR101801264 B1 KR 101801264B1 KR 1020110056991 A KR1020110056991 A KR 1020110056991A KR 20110056991 A KR20110056991 A KR 20110056991A KR 101801264 B1 KR101801264 B1 KR 101801264B1
Authority
KR
South Korea
Prior art keywords
chips
buffer pad
chuck
plate
vacuum
Prior art date
Application number
KR1020110056991A
Other languages
English (en)
Other versions
KR20120137859A (ko
Inventor
전창성
박상욱
한일영
이택훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110056991A priority Critical patent/KR101801264B1/ko
Priority to US13/495,837 priority patent/US9245787B2/en
Publication of KR20120137859A publication Critical patent/KR20120137859A/ko
Application granted granted Critical
Publication of KR101801264B1 publication Critical patent/KR101801264B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75315—Elastomer inlay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H01L2224/75745—Suction holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T279/00—Chucks or sockets
    • Y10T279/11—Vacuum

Abstract

반도체 제조 장치 및 이를 이용한 반도체 패키지 방법을 제공한다. 반도체 제조 장치는, 척 및 진공부를 포함할 수 있다. 척은 몸체와 몸체 상에 배치되는 다공성 플레이트와 플레이트 상에 배치되며 다수의 칩들이 로딩되며 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함할 수 있다. 진공부는 다수의 칩들이 버퍼 패드에 흡착되도록 진공을 제공할 수 있다.

Description

반도체 제조 장치 및 이를 이용한 반도체 패키지 방법{Apparatus of manufacturing semiconductor and Method for packaging semiconductor using the same}
본 발명은 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법에 관련된 것으로서, 더욱 상세하게는 다수의 칩들을 지지 및 이송시키는 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법에 관련된 것이다.
최근 메모리 제품이 소형화되어감에 따라 작은 면적에 다수의 칩들을 실장하는 반도체 패키지가 요구되고 있다. 예컨대, 다수의 칩들이 수평적으로 배치되고, 상기 각각의 칩들 상에 수직적으로 다수의 칩들을 적층하는 반도체 패키지를 들 수 있다. 수평적으로 배치된 다수의 칩들 상에 수직으로 칩들을 적층할 때, 아래의 칩들이 미끄러져 파손되는 경우가 발생되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 칩들 수직 적층 시 미끄러짐을 방지하는 반도체 제조 장치를 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 상기 반도체 제조 장치를 이용한 반도체 패키지 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 제조 장치를 제공한다. 상기 반도체 제조 장치는, 몸체와 상기 몸체 상에 배치되는 다공성 플레이트와 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함하는 척 및 상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 몸체는, 상기 플레이트 및 상기 버퍼 패드가 순차적으로 적층되어 삽입되는 홈을 포함하는 상부 및 상기 상부를 지지하며, 상기 상부로부터 연장되는 하부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 버퍼 패드는 서로 이격되어 평행한 라인 형상의 패턴을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 버퍼 패드는 제1 방향으로 연장되고 서로 평행한 제1 라인 패턴들 및 상기 제1 방향과 상이한 제2 방향으로 연장되고 서로 평행한 제2 라인 패턴들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 버퍼 패드는, 상기 버퍼 패드에 접촉되는 다수의 칩들의 형상에 대응되는 형태의 패턴을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 버퍼 패드는 테프론, 내열 고무 또는 엔지니어링 플라스틱을 포함하며, 상기 다공성 플레이트는, 알루미나, 멀라이트, 세라믹 또는 탄화 규소를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 제조 장치는, 상기 척과 연결되며 상기 다수의 칩들이 흡착된 척을 이동시키는 구동부 및 상기 척 내부에 배치되며 상기 척에 흡착된 다수의 칩들로 열을 제공하는 가열부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 척은, 상기 다수의 칩들이 설정된 위치에 각각 로딩시키는 정렬 마크를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 제1 칩들을 헤드(head)의 설정된 위치에 각각 로딩하는 단계 상기 제1 칩들을 상기 헤드에 흡착하는 단계, 제2 칩들 상에 상기 제1 칩들을 접촉되도록 상기 헤드를 이동시키는 단계 및 상기 제2 칩들 상에 접촉된 제1 칩들을 가열 및 가압하여 상기 제1 및 제2 칩들을 본딩하는 단계를 포함하되, 상기 헤드는, 몸체와 상기 몸체 상에 배치되는 다공성 플레이트와 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함하는 척 및 상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지 방법은, 상기 제2 칩들을 스테이지의 설정된 위치에 흡착시키는 단계를 더 포함하되, 상기 스테이지의 설정된 위치 및 상기 헤드의 설정된 위치는 동일하며, 상기 스테이지는, 몸체와 상기 몸체 상에 배치되는 다공성 플레이트와 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함하는 척 및 상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 진공부 및 탄성을 갖는 버퍼 패드를 포함하는 반도체 제조 장치를 헤드 또는 스테이지로 이용함으로써, 다수의 칩들을 안전하게 한꺼번에 전기적으로 본딩시킬 수 있다. 상기 스테이지의 진공부에 의해 하부의 다수의 칩들이 고정되어 상기 본딩 공정 중에 상기 하부의 칩들이 미끄러지는 것을 방지할 수 있다. 또한, 하부 칩들 상에 실장되는 상부 칩들을 헤드에 미리 정렬시킴으로써 오정렬 불량을 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 제조 장치를 설명하기 위한 단면도 및 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 평면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 단면도 및 평면도이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 단면도 및 평면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8b는 본 발명의 다른 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 반도체 패키지가 적용된 메모리 카드를 나타내는 블록도이다.
도 10b는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 제조 장치_제1 실시예 )
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 제조 장치를 설명하기 위한 평면도 및 단면도이다. 도 1b는 도 1a를 Ⅰ-Ⅰ'로 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 제조 장치는, 척(chuck, 100), 진공부(130), 구동부(140) 및 가열부(150)를 포함할 수 있다.
본 실시예에 따른 상기 반도체 제조 장치는 다수의 칩들(10)이 로딩되고 흡착되는 스테이지(stage) 또는 다수의 칩들(10)을 한번에 이동시키는 헤드(head)로 기능할 수 있다. 상기 칩들(10)은 각각 반도체 칩이며, 상기 칩은 전기 회로가 형성된 기판(12), 상기 기판(12)을 관통하는 관통 전극(14), 상기 기판(12)의 일 면에 배치된 솔더 볼(18) 및 상기 일 면에 대응되는 타 면에 배치된 패드(16)를 포함할 수 있다. 상기 솔더 볼(18)은 곡면을 가지며, 상기 패드(16)는 다각면체 형상을 가질 수 있다.
상기 척(100)은, 몸체(body, 105), 플레이트(plate, 110) 및 버퍼 패드(buffer pad, 120)를 포함할 수 있다.
상기 몸체(105)는 상부(101), 상기 상부(101)의 중심으로부터 하방으로 연장되는 하부(102)를 포함할 수 있다. 상기 몸체(105)의 상부(101)에는 상기 플레이트(110) 및 상기 버퍼 패드(120)가 삽입되는 홈(103)이 형성될 수 있다. 상기 몸체(105)는 상기 진공부(130)와 연결되는 다수의 진공홀들(104)을 포함할 수 있다. 상기 진공홀들(104)은 상기 진공부(130)의 진공 라인(vaccum line, 134)과 연통될 수 있다.
상기 몸체(105)의 가장자리에 정렬 마크(align mark, 115)가 제공될 수 있다. 상기 정렬 마크(115)를 이용하여 상기 다수의 칩들(10)을 각각 상기 버퍼 패드(120)의 기 설정된 위치에 로딩시킬 수 있다.
상기 플레이트(110)는 상기 몸체(105)의 홈(103)에 고정될 수 있다. 상기 플레이트(110)는 원반 형상을 가질 수 있으며, 상기 몸체(105)의 상부(101)와 실질적으로 동일한 중심을 가질 수 있다. 또한, 상기 플레이트(110)의 두께(D2)는 상기 몸체(105)의 홈(103)의 깊이(D1)보다 실질적으로 작을 수 있다. 본 발명의 일 실시예에 따르면, 상기 플레이트(110)는 다공성 물질을 포함할 수 있다. 상기 다공성 물질은, 알루미나(alumina), 멀라이트(mulite), 세라믹(ceramic) 또는 탄화규소(silicon carbide)를 포함할 수 있다. 상기 멀라이트의 예로는 3Al2O32SiO2 및 2Al2O3 SiO2을 들 수 있다.
상기 버퍼 패드(120)는 상기 플레이트(110) 상에 탈부착 가능하게 배치될 수 있다. 상기 버퍼 패드(120)는 상기 홈(103) 내에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 버퍼 패드(120)는 상기 플레이트(110)보다 실질적으로 탄성이 큰 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 패드(120)는 테프론(Teflon), 내열 고무 또는 엔지니어링 플라스틱(engineering plastics)을 포함할 수 있다. 상기 엔지니어링 플라스틱은 일반 플라스틱이 사용되는 조건보다 넓은 조건에서 우수한 기계적 열적 특성을 나타내는 플라스틱일 수 있다. 상기 엔지니어링 플라스틱은 충격에 대한 높은 내성을 갖는 폴리카보네이트(polycarbonate) 및 마모에 대한 높은 내성을 갖는 폴리아미드(polyamide)와 같은 물질을 포함할 수 있다. 예를 들면, 상기 엔지니어링 플라스틱은 Acrylonitrile butadiene styrene (ABS), Polycarbonates (PC), Polyamides (PA), Polybutylene terephthalate (PBT), Polyethylene terephthalate (PET), Polyphenylene oxide (PPO), Polysulphone (PSU), Polyetherketone (PEK), Polyetheretherketone (PEEK), Polyimides, Polyphenylene sulfide (PPS), Polyoxymethylene plastic (POM), Polyacrylic acid (PAA), Cross-linked polyethylene (PEX 또는 XLPE), Polyethylene (PE), Polyethylene terephthalate (PET 또는 PETE), Polyphenyl ether (PPE), Polyvinyl chloride (PVC), Polyvinylidene chloride (PVDC), Polylactic acid (PLA), Polypropylene (PP), Polybutylene (PB), Polybutylene terephthalate (PBT), Polyimide (PI), Polycarbonate (PC), Polytetrafluoroethylene (PTFE), Polystyrene (PS), Polyurethane (PU), Polyester (PEs) 또는 Poly(methyl methacrylate) (PMMA) 등을 들 수 있다.
본 발명의 일 실시예에 따르면, 상기 버퍼 패드(120)는 패턴을 가질 수 있다. 상기 버퍼 패드(120)는 일 방향으로 연장되고, 서로 평행한 라인 형태의 패턴을 가질 수 있다.
상기 버퍼 패드(120)는 상기 척(100) 상으로 로딩 또는 언로딩 되는 다수의 칩들(10)과 직접적으로 접촉되는 부위일 수 있다. 상술한 바와 같이, 상기 버퍼 패드(120)가 유연한 물질을 포함함으로써, 상기 척(100) 상에 로딩된 다수의 칩들(10)을 진공으로 흡착하는 동안 상기 다수의 칩들(10)을 보호할 수 있다. 또한, 상기 칩들(10)과 접하는 버퍼 패드(120)가 라인 형태의 패턴을 가짐으로써, 상기 버퍼 패드(120) 및 상기 다수의 칩들(10) 사이에서 진공을 더 우수하게 형성할 수 있다. 상기 버퍼 패드(120)에는 상세하게 도시되어 있지는 않지만 진공홀들(104)과 연통될 수 있다. 상기 진공홀들(104)을 통해 상기 버퍼 패드(120) 상에 로딩된 칩들(10)로 진공을 제공하여, 상기 칩들(10)을 상기 버퍼 패드(120)에 흡착시킬 수 있다.
상기 진공부(130)는 상기 척(100)과 연결될 수 있다. 상기 진공부(130)는 진공을 형성하는 진공 펌프(vacuum pump, 132)와, 상기 진공 펌프(132) 및 척(100)을 연결하는 진공 라인(vacuum line, 134)과, 상기 진공 라인(134) 중에 배치되는 조절 밸브(control valve, 136)를 포함할 수 있다.
상기 구동부(140)는 상기 척(100)과 연결될 수 있다. 상기 다수의 칩들(10)을 흡착한 척(100)을 이동시킬 수 있다. 상기 척(100)을 X축, Y축 및 Z축으로 이동시킬 수 있다. 상기 구동부(140)의 구동 용도로, 상기 반도체 제조 장치는 다수의 칩들(10)을 일시적으로 로딩하는 스테이지로 또는, 상기 다수의 칩들(10)을 이송하는 헤드로 사용될 수 있다.
상기 가열부(150)는 상기 척(100) 내부에 배치될 수 있다. 상기 가열부(150)는 상기 칩들(10)의 패드(16) 및 솔더 볼(18)을 용융시킬 수 있다. 상기 가열부(150)의 예로는 열선을 들 수 있다.
(반도체 제조 장치_제2 실시예 )
도 2는 본 발명의 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 평면도이다. 도 2를 Ⅱ-Ⅱ'로 절단하면, 도 1b와 실질적으로 동일한 단면을 가질 수 있어, 그 단면도를 생략한다.
도 2 및 도 1b를 참조하면, 반도체 제조 장치는, 척(100), 진공부(130), 구동부(140) 및 가열부(150)를 포함할 수 있다. 상기 척(100)은 몸체(105), 플레이트(110) 및 버퍼 패드(120)를 포함할 수 있다.
상기 버퍼 패드(120)는 패턴을 가질 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 패드(1220)는 제1 방향으로 연장하고 서로 평행한 제1 라인들 및 상기 제1 방향과 상이한 방향으로 연장되고 서로 평행한 제2 라인들이 교차된 모자이크 형태의 패턴을 가질 수 있다. 상기 제1 방향 및 제2 방향은 서로 수직일 수 있다.
또한, 상기 버퍼 패드(120)는 상기 플레이트(110)보다 실질적으로 탄성이 큰 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 패드(120)는 테프론, 내열 고무 또는 엔지니어링 플라스틱을 포함할 수 있다.
상기 버퍼 패드(120)가 탄성을 갖는 물질을 포함함으로써, 상기 척(100) 상에 로딩된 다수의 칩들(10)을 진공으로 흡착하는 동안 상기 다수의 칩들(10)을 보호할 수 있다. 또한, 상기 칩들(10)과 접하는 버퍼 패드(120)가 모자이크 형태의 패턴을 가짐으로써, 상기 버퍼 패드(120) 및 상기 다수의 칩들(10) 사이에서 진공을 더 우수하게 형성할 수 있다.
상세하게 설명되지 않은 척(100), 진공부(130), 구동부(140) 및 가열부(150)는 도 1a 및 도 1b에 설명된 척(100), 진공부(130), 구동부(140) 및 가열부(150)와 실질적으로 동일하여 그 설명을 생략하기로 한다.
(반도체 제조 장치_제3 실시예 )
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 평면도 및 단면도이다. 도 3b는 도 3a를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 제조 장치는, 반도체 제조 장치는, 척(100), 진공부(130), 구동부(140) 및 가열부(150)를 포함할 수 있다. 상기 척(100)은 몸체(105), 플레이트(110) 및 버퍼 패드(122)를 포함할 수 있다.
상기 버퍼 패드(122)에 로딩되는 칩들(10)은 각각 반도체 칩이며, 상기 칩(10)은 전기 회로가 형성된 기판(12), 상기 기판을 관통하는 관통 전극(14), 상기 기판의 일 면에 배치된 솔더 볼(18) 및 상기 일 면에 대응되는 타 면에 배치된 패드(16)를 포함할 수 있다. 상기 솔더 볼(18)은 곡면을 가지며, 상기 패드(16)는 다각면체 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 버퍼 패드(122)는 상기 칩(10)의 패드들(16)과 대응되는 패턴(P)을 가질 수 있다. 상기 칩의 패드(16)가 다각면체 형상을 가질 때, 상기 버퍼 패드(122)의 상부도 다각면체 형상의 패턴을 가질 수 있다.
또한, 상기 버퍼 패드(122)는 상기 플레이트(110)보다 실질적으로 탄성이 큰 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 패드(122)는 테프론, 내열 고무 또는 엔지니어링 플라스틱을 포함할 수 있다.
상기 버퍼 패드(122)가 탄성을 갖는 물질을 포함함으로써, 상기 척(100) 상에 로딩된 다수의 칩들(10)을 진공으로 흡착하는 동안 상기 다수의 칩들(10)을 보호할 수 있다. 또한, 상기 칩들(10)과 접하는 버퍼 패드(122)가 상기 다수의 칩(10)의 접촉부위와 실질적으로 동일한 패턴을 가짐으로써, 상기 버퍼 패드(122) 및 상기 다수의 칩들(10) 사이에서 진공을 더 우수하게 형성할 수 있다.
상세하게 설명되지 않은 척(100), 진공부(130), 구동부(140) 및 가열부(150)는 도 1a 및 도 1b에 설명된 척(100), 진공부(130), 구동부(140) 및 가열부(150)와 실질적으로 동일하여 그 설명을 생략하기로 한다.
(반도체 제조 장치_제4 실시예 )
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 제조 장치를 설명하기 위한 평면도 및 단면도이다. 도 4b는 도 4a를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 제조 장치는, 척(100), 진공부(130), 구동부(140) 및 가열부(150)를 포함할 수 있다. 상기 척(100)은 몸체(105), 플레이트(110) 및 버퍼 패드(124)를 포함할 수 있다.
상기 버퍼 패드(124)에 로딩되는 칩들(10)은 각각 반도체 칩이며, 상기 칩(10)은 전기 회로가 형성된 기판(12), 상기 기판(12)을 관통하는 관통 전극(14), 상기 기판(12)의 일 면에 배치된 솔더 볼(18) 및 상기 일 면에 대응되는 타 면에 배치된 패드(16)를 포함할 수 있다. 상기 솔더 볼(18)은 곡면을 가지며, 상기 패드(16)는 다각면체 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 버퍼 패드(124)는 상기 솔더 볼들(18)과 대응되는 패턴(P)을 가질 수 있다. 상기 솔더 볼(18)이 곡면을 가질 때, 상기 버퍼 패드(124)의 상부도 곡면 형상의 패턴을 가질 수 있다.
또한, 상기 버퍼 패드(124)는 탄성을 갖는 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 패드(124)는 테프론, 내열 고무 또는 엔지니어링 플라스틱을 포함할 수 있다.
상기 버퍼 패드(124)가 탄성을 갖는 물질을 포함함으로써, 상기 척(100) 상에 로딩된 다수의 칩들(10)을 진공으로 흡착하는 동안 상기 다수의 칩들(10)을 보호할 수 있다. 또한, 상기 칩들(10)과 접하는 버퍼 패드(124)가 상기 다수의 칩(10)의 접촉부위와 실질적으로 동일한 패턴을 가짐으로써, 상기 버퍼 패드(124) 및 상기 다수의 칩들(10) 사이에서 진공을 더 우수하게 형성할 수 있다.
상세하게 설명되지 않은 척(100), 진공부(130), 구동부(140) 및 가열부(150)는 도 1a, 도 1b, 도 3a 및 도 3b에 설명된 척(100), 진공부(130), 구동부(140) 및 가열부(150)와 실질적으로 동일하여 그 설명을 생략하기로 한다.
이하에서는, 상기 반도체 제조 장치를 이용하여 반도체 패키지 방법을 설명하기로 한다. 하기의 실시예들에서는 도 1a, 도 1b, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b에서 설명된 반도체 제조 장치를 사용할 수 있다. 상기 반도체 제조 장치는 다수의 칩들(10)을 지지하는 스테이지(stage) 또는 다수의 칩들(10)을 이송시키는 헤드(head)로 기능할 수 있다. 하기에서는, '스테이지' 및 '헤드'라는 용어로 상기 반도체 제조 장치를 기능에 따라 구분하게 사용하기로 한다.
(반도체 패키지 방법_ 실시예 1)
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 다수의 제1 칩들(10)을 마련하고, 상기 다수의 제1 칩들(10) 중 하나를 이송 유닛(200)에 흡착시킬 수 있다.
상기 다수의 제1 칩들(10) 각각은 제1 기판(12), 상기 제1 기판(12)을 관통하는 제1 관통 전극(14), 일 면에 형성된 제1 칩 패드들(16) 및 타 면에 형성된 제1 솔더 볼들(18)을 포함할 수 있다.
본 발명의 일 측면에 따르면, 상기 다수의 제1 칩들(10)은 하나의 웨이퍼(wafer)로부터 절단된 칩들일 수 있다. 즉, 상기 다수의 제1 칩들(10)은 동종 칩들일 수 있다. 다른 측면에 따르면, 상기 다수의 제1 칩들(10)은 상이한 웨이퍼로부터 절단된 칩들일 수 있다. 즉, 상기 다수의 제1 칩들(10)은 이종 칩들일 수 있다.
본 발명의 일 측면에 따르면, 상기 다수의 제1 칩들(10) 중 전기적으로 설정된 동작을 수행하는 제1 칩들(10)만을 선별할 수 있다. 선별된 제1 칩들(10) 중 하나를 상기 이송 유닛(200)에 흡착시킬 수 있다. 상기 이송 유닛(200)은 상기 제1 칩을 진공(vacuum) 또는 정전기(static electricity) 등으로 흡착할 수 있다.
도 5b를 참조하면, 상기 이송 유닛(200)을 이용하여 상기 제1 칩(10)을, 헤드 상에 설정된 위치로 로딩시킬 수 있다.
상기 헤드는 도 1a 및 도 1b에서 설명한 반도체 제조 장치와 실질적으로 동일할 수 있다. 본 실시예에서는 도 1a 및 도 1b에서 설명된 반도체 제조 장치를 예시적으로 설명하고 있으나, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b에서 설명된 반도체 제조 장치를 사용할 수 있다.
상기 헤드는 척(100), 진공부(130), 구동부(140) 및 가열부(150)를 포함하며, 상기 척(100)은 몸체(105), 플레이트(110) 및 버퍼 패드(120)를 포함할 수 있다. 상기 척(100)은 정렬 마크(115)를 더 포함할 수 있어, 상기 정렬 마크(115)를 이용하여 상기 제1 칩들(10)을 상기 헤드의 설정된 위치에 배치시킬 수 있다.
도 5c를 참조하면, 상기 제1 칩들(10)을 헤드에 흡착시켜, 제2 칩들(20)이 형성된 웨이퍼 상으로 이동시킬 수 있다.
상기 다수의 제1 칩들(10)은 상기 본체의 진공 홀들에 연통된 진공부(130)를 이용하여, 상기 버퍼 패드(120)에 흡착될 수 있다. 전술한 바와 같이, 상기 버퍼 패드(120)는 탄성을 갖는 물질을 포함함으로써, 상기 다수의 제1 칩들(10)이 버퍼 패드(120)에 흡착되는 동안 상기 다수의 제1 칩들(10)이 보호될 수 있다. 또한, 상기 버퍼 패드(120)에 다양한 패턴이 형성됨으로써, 상기 다수의 제1 칩들(10) 및 상기 버퍼 패드(120) 사이의 흡착을 더욱 우수하게 할 수 있다.
상기 제1 칩들(10)이 흡착된 헤드는, 상기 헤드의 구동부(140)를 이용하여 상기 헤드를 역전시키고(flipped) 상기 제1 칩들(10)을 상기 제2 칩들 상으로 이동시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 칩들(20)은 웨이퍼(22)에 분리되지 않은 상태일 수 있다. 상기 제2 칩들(20)은 웨이퍼(22), 제2 관통 전극들(24), 제2 칩 패드들(26) 및 제2 솔더 볼들(28)을 포함할 수 있다.
다른 실시예에 따르면, 도시되어 있지는 않지만 상기 제2 칩들(20)은 서로 분리된 상태일 수 있다. 상기 제2 칩들(20)은 스테이지에 고정되어 배치될 수 있다. 상기 스테이지는 도 1a 및 도 1b에서 설명한 반도체 제조 장치와 실질적으로 동일할 수 있다. 본 실시예에서는 도 1a 및 도 1b에서 설명된 반도체 제조 장치를 예시적으로 설명하고 있으나, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b에서 설명된 반도체 제조 장치를 사용할 수 있다.
상기 스테이지는 척(100), 진공부(130), 구동부(140) 및 가열부(150)를 포함하며, 상기 척(100)은 몸체(105), 플레이트(110) 및 버퍼 패드를 포함할 수 있다. 상기 척(100)은 정렬 마크(115)를 더 포함할 수 있어, 상기 정렬 마크(115)를 이용하여 상기 제2 칩들(20)을 상기 스테이지의 설정된 위치에 배치시킬 수 있다.
도 5d를 참조하면, 상기 제2 칩들에 접촉된 제1 칩들(10)을 가압하고 가열하여, 상기 제2 칩들(20) 상에 제1 칩들(10)을 실장할 수 있다.
상기 헤드의 구동부(140)를 이용하여, 상기 제1 칩들(10)을 하방으로 이동시켜 상기 제2 칩들(20)에 상기 제1 칩들(10)을 가압할 수 있다. 상기 구동부(140)에 의한 가압과 함께 상기 헤드의 가열부(150)를 이용하여 상기 제1 및 제2 칩들(10, 20)로 열을 제공할 수 있다. 상기 가열부(150)는 상기 제1 및 제2 칩들(10, 20)의 솔더 볼들(18, 28) 및 패드들(16, 26)이 용융되는 온도까지, 상기 제1 및 제2 칩들(10, 20)을 가열시킬 수 있다. 가압 가열하여, 상기 제1 칩들(10)을 제2 칩들(20)에 전기적으로 연결시킬 수 있다.
상기 제1 및 제2 칩들(10, 20)을 전기적으로 연결시킨 후, 상기 헤드를 상기 제1 칩들(10)로부터 분리시킬 수 있다.
상술한 바와 같이, 상기 헤드에는 다수의 제1 칩들(10)이 정렬되어 흡착되며, 상기 다수의 제1 칩들(10)을 상기 제2 칩들(20)과 한꺼번에 전기적으로 연결시킬 수 있다. 이로써, 다수의 제1 및 제2 칩들(10, 20)을 용이하게 전기적으로 연결시킬 수 있다. 또한, 상기 헤드에 미리 정렬된 제1 칩들(10)과 제2 칩들(20)을 접촉시킨 후, 가압 및 가열하여 전기적으로 연결시킴으로써, 오정렬 불량을 감소시킬 수 있다.
상기 제1 및 제2 칩들(10, 20)을 전기적으로 연결한 후, 상기 헤드를 상기 제1 칩들(10)로부터 분리시킬 수 있다.
(반도체 패키지 방법_ 실시예 2)
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b를 참조하면, 다수의 제1 칩들(10)을 마련하고, 상기 제1 칩들(10) 중 하나를 제1 및 제2 이송 유닛들(200, 210)에 흡착시킬 수 있다.
상기 제1 칩들(10)은 도 5a 및 도 5b에서 설명된 제1 칩들(10)과 실질적으로 동일한 칩들일 수 있다. 상기 제1 및 제2 이송 유닛들(200, 210) 각각은, 상기 제1 칩들 중 하나를 흡착시키는 흡착부와, 상기 흡착된 제1 칩을 역전시키거나 이동시키는 구동부를 포함할 수 있다.
본 발명의 일 측면에 따르면, 상기 제1 칩들(10)로부터 하나를 상기 제1 이송 유닛(200)에 흡착할 수 있다. 예컨대, 상기 제1 이송 유닛(200)이 상기 제1 칩(10)의 솔더 볼들(18)을 흡착할 수 있다. 상기 제1 이송 유닛(200)의 구동부를 이용하여 상기 제1 이송 유닛(200)을 역전시킬 수 있다. 상기 제2 이송 유닛(210)은 상기 제1 칩(10)의 패드들(16)을 흡착할 수 있다.
상기 제1 및 제2 이송 유닛들(200, 210)을 이용하여, 상기 다수의 제1 칩들(10)을 목적하는 배치 또는 구조에 따라 역전시킬 수 있다.
도 6c를 참조하면, 상기 제2 이송 유닛(210)에 흡착된 제1 칩(10)을 헤드 상에 로딩시킬 수 있다. 이에 대한 설명 및 후속 공정에 관한 설명은 도 5c 및 도 5d에서 설명된 방법과 실질적으로 동일하여 생략하기로 한다.
(반도체 패키지 방법_ 실시예 3)
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 제1 칩들(10)을 포함하는 웨이퍼 상에 제2 칩들(20)을 실장할 수 있다. 상기 제1 칩들(10) 상에 상기 제2 칩들(20)을 실장하는 공정은 도 5a 내지 도 5d에서 설명한 공정과 실질적으로 동일하여 생략하기로 한다.
도 7b를 참조하면, 상기 제2 칩들(20)을 덮는 절연물을 충전하여 제1 언더-필(25)을 형성할 수 있다. 상기 제2 칩들(20) 상에 제3 칩들(30)을 실장할 수 있다.
상기 제2 칩들(20) 상에 상기 제3 칩들(30)을 실장하는 공정은 도 5a 내지 도 5d에서 설명한 공정과 실질적으로 동일하여 생략하기로 한다.
상세하게 도시되어 있지는 않지만, 상기 제3 칩들(30)을 실장한 후, 상기 제3 칩들(30)을 덮는 절연물을 충전하여 제2 언더-필을 형성할 수 있다.
(반도체 패키지 방법_ 실시예 4)
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 제1 칩들(10)을 포함하는 웨이퍼 상에 제2 칩들(20)을 실장하고, 상기 제2 칩들(20) 상에 제3 칩들(30)을 실장할 수 있다. 상기 제1 칩들(10) 상에 상기 제2 칩들(20)을 실장하는 공정 및 상기 제2 칩들(20) 상에 제3 칩들(30)을 실장하는 공정은 도 5a 내지 도 5d에서 설명한 공정과 실질적으로 동일하여 생략하기로 한다.
본 실시예에서는 제1 내지 제3 칩들(10, 20, 30)이 적층되어 실장되는 것을 예시적으로 설명하고 있으나, 본 발명에서는 상기 적층되는 칩들의 층 수를 한정하는 것은 아니다.
도 8b를 참조하면, 상기 제1 내지 제3 칩들(10, 20, 30) 덮는 절연물을 충전하여 언더-필(35)을 형성할 수 있다.
(반도체 패키지 방법_ 실시예 5)
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 제1 칩들(10)을 보호하도록 상기 각 제1 칩(15)을 덮는 절연물을 충전하여 제1 언더-필(15)을 형성할 수 있다.
도 9b를 참조하면, 상기 제1 언더-필(15)이 충전된 제1 칩들(10) 중 하나를 흡착하여, 헤드에 흡착시킬 수 있다. 이에 대한 설명 및 후속 공정에 관한 설명은 도 5c 및 도 5d에서 설명된 방법과 실질적으로 동일하여 생략하기로 한다.
( 응용예 )
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 10a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 칩들의 오정렬 불량을 감소시킬 수 있다. 또한, 반도체 패키징 소요 시간을 감소시킬 수 있다.
도 10b는 본 발명의 실시예에 따른 반도체 패키지 포함한 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 10a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 칩 100: 척
105: 몸체 110: 플레이트
120: 버퍼 패드 130: 진공부
140: 구동부 150: 가열부

Claims (10)

  1. 몸체(body)와, 상기 몸체 상에 배치되는 다공성 플레이트(porous plate)와, 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드(buffer pad)를 포함하는 척(chuck); 및
    상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함하되,
    상기 몸체는,
    상기 플레이트 및 상기 버퍼 패드가 순차적으로 적층되어 삽입되는 홈을 포함하는 상부; 및
    상기 상부를 지지하며, 상기 상부로부터 연장되는 하부를 포함하고,
    상기 버퍼 패드의 상부면은 상기 몸체의 상부면보다 낮은 반도체 제조 장치.
  2. 제1항에 있어서,
    상기 몸체는,
    상기 상부의 일부가 상기 다수의 칩들의 일측 상으로 연장되는 반도체 제조 장치.
  3. 제1항에 있어서,
    상기 버퍼 패드는 서로 이격되어 평행한 라인 형상의 패턴을 갖는 반도체 제조 장치.
  4. 제1항에 있어서,
    상기 버퍼 패드는 제1 방향으로 연장되고 서로 평행한 제1 라인 패턴들 및 상기 제1 방향과 상이한 제2 방향으로 연장되고 서로 평행한 제2 라인 패턴들을 포함하는 반도체 제조 장치.
  5. 제1항에 있어서,
    상기 버퍼 패드는, 상기 버퍼 패드에 접촉되는 다수의 칩들의 형상에 대응되는 형태의 패턴을 갖는 반도체 제조 장치.
  6. 제1항에 있어서,
    상기 버퍼 패드는 테프론(Teflon), 내열 고무 또는 엔지니어링 플라스틱(engineering plastics)을 포함하며,
    상기 다공성 플레이트는, 알루미나(alumina), 멀라이트(mulite), 세라믹(ceramic) 또는 탄화 규소(silicon carbide)를 포함하는 반도체 제조 장치.
  7. 제1항에 있어서,
    상기 척과 연결되며 상기 다수의 칩들이 흡착된 척을 이동시키는 구동부; 및
    상기 척 내부에 배치되며 상기 척에 흡착된 다수의 칩들로 열을 제공하는 가열부를 더 포함하는 반도체 제조 장치.
  8. 제1항에 있어서,
    상기 척은, 상기 다수의 칩들이 설정된 위치에 각각 로딩시키는 정렬 마크(align mark)를 더 포함하는 반도체 제조 장치.
  9. 제1 칩들을 헤드(head)의 설정된 위치에 각각 로딩하는 단계;
    상기 제1 칩들을 상기 헤드에 흡착하는 단계;
    제2 칩들 상에 상기 제1 칩들을 접촉되도록 상기 헤드를 이동시키는 단계; 및
    상기 제2 칩들 상에 접촉된 제1 칩들을 가열 및 가압하여 상기 제1 및 제2 칩들을 본딩하는 단계를 포함하되,
    상기 헤드는, 몸체와 상기 몸체 상에 배치되는 다공성 플레이트와 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함하는 척 및 상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함하고,
    상기 몸체는,
    상기 플레이트 및 상기 버퍼 패드가 순차적으로 적층되어 삽입되는 홈을 포함하는 상부; 및
    상기 상부를 지지하며, 상기 상부로부터 연장되는 하부를 포함하고,
    상기 버퍼 패드의 상부면은 상기 몸체의 상부면보다 낮은 반도체 패키지 방법.
  10. 제9항에 있어서,
    상기 제2 칩들을 스테이지의 설정된 위치에 흡착시키는 단계를 더 포함하되,
    상기 스테이지의 설정된 위치 및 상기 헤드의 설정된 위치는 동일하며,
    상기 스테이지는, 몸체와 상기 몸체 상에 배치되는 다공성 플레이트와 상기 플레이트 상에 배치되며 다수의 칩들이 로딩되며 상기 플레이트보다 높은 탄성을 갖는 버퍼 패드를 포함하는 척 및 상기 다수의 칩들이 상기 버퍼 패드에 흡착되도록 진공을 제공하는 진공부를 포함하는 반도체 패키지 방법.
KR1020110056991A 2011-06-13 2011-06-13 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법 KR101801264B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110056991A KR101801264B1 (ko) 2011-06-13 2011-06-13 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법
US13/495,837 US9245787B2 (en) 2011-06-13 2012-06-13 Apparatus of manufacturing semiconductor packages and methods of manufacturing semiconductor packages using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110056991A KR101801264B1 (ko) 2011-06-13 2011-06-13 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법

Publications (2)

Publication Number Publication Date
KR20120137859A KR20120137859A (ko) 2012-12-24
KR101801264B1 true KR101801264B1 (ko) 2017-11-27

Family

ID=47292519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110056991A KR101801264B1 (ko) 2011-06-13 2011-06-13 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법

Country Status (2)

Country Link
US (1) US9245787B2 (ko)
KR (1) KR101801264B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014093420A (ja) * 2012-11-02 2014-05-19 Toyota Motor Corp ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法
JP6212011B2 (ja) * 2014-09-17 2017-10-11 東芝メモリ株式会社 半導体製造装置
US10475764B2 (en) * 2014-12-26 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Die bonder and methods of using the same
KR101673031B1 (ko) 2015-07-31 2016-11-07 그래핀스퀘어 주식회사 그래핀 필름의 제조 장치 및 방법
JP6582975B2 (ja) * 2015-12-28 2019-10-02 富士通株式会社 半導体実装装置、半導体実装装置のヘッド及び積層チップの製造方法
TWI645913B (zh) * 2016-11-10 2019-01-01 辛耘企業股份有限公司 液體製程裝置
KR102609560B1 (ko) * 2017-09-08 2023-12-04 삼성전자주식회사 반도체 제조 장치
CN107823705B (zh) * 2017-10-27 2020-01-17 山东大学 一种不同纳米柱直径的聚乳酸阵列及其制备方法与应用
KR102093380B1 (ko) * 2018-02-02 2020-03-26 제너셈(주) 반도체 패키지의 검사테이블
TW201944086A (zh) 2018-04-06 2019-11-16 南韓商普因特工程有限公司 微發光二極體吸附體
KR102471585B1 (ko) * 2018-04-06 2022-11-28 (주)포인트엔지니어링 마이크로 led 흡착체 및 이를 이용한 마이크로 led 검사시스템
KR102498037B1 (ko) * 2018-04-20 2023-02-10 (주)포인트엔지니어링 마이크로 led 흡착체
KR102471583B1 (ko) * 2018-04-16 2022-11-28 (주)포인트엔지니어링 마이크로 led 흡착체를 포함하는 마이크로 led 전사 시스템
KR102498109B1 (ko) * 2018-04-20 2023-02-09 (주)포인트엔지니어링 마이크로 led 전사 시스템
KR102498112B1 (ko) * 2018-04-27 2023-02-09 (주)포인트엔지니어링 마이크로 led 전사 헤드
KR102517784B1 (ko) * 2018-05-16 2023-04-04 (주)포인트엔지니어링 마이크로 led 흡착체
KR102540859B1 (ko) * 2018-05-29 2023-06-07 (주)포인트엔지니어링 마이크로 led 전사헤드 및 이를 이용한 마이크로 led 전사 시스템
CN108912576A (zh) * 2018-07-20 2018-11-30 安徽旭峰电容器有限公司 一种抗震散热电容器外壳及其制备方法
KR20200025079A (ko) * 2018-08-29 2020-03-10 (주)포인트엔지니어링 전사헤드
US11443981B2 (en) * 2019-08-16 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding method of package components and bonding apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311980A (ja) * 2003-03-26 2004-11-04 Toshiba Corp 半導体製造装置及び半導体装置の製造方法
JP2007184465A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体チップトレイ

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2133518A (en) * 1937-08-20 1938-10-18 William C Huebner Vacuum holder
US3212497A (en) * 1963-04-09 1965-10-19 Joseph A Kaplan & Sons Inc Moldable temporary splint
US3520055A (en) * 1967-04-26 1970-07-14 Western Electric Co Method for holding workpieces for radiant energy bonding
US3762404A (en) * 1969-08-21 1973-10-02 Olympic Surgical Co Inc Positioning aid
US3830896A (en) * 1972-06-08 1974-08-20 Contourpedic Corp Apparatus and process for forming contoured impressions of the human body
US4410168A (en) * 1980-07-11 1983-10-18 Asta, Ltd. Apparatus for manipulating a stretched resilient diaphragm
US4778326A (en) * 1983-05-24 1988-10-18 Vichem Corporation Method and means for handling semiconductor and similar electronic devices
US4667944A (en) * 1985-08-29 1987-05-26 Vichem Corporation Means for handling semiconductor die and the like
KR100186517B1 (ko) 1996-05-21 1999-04-15 문정환 반도체소자 조립 공정용 멀티 칩 본딩 장치
US6150240A (en) * 1998-07-27 2000-11-21 Motorola, Inc. Method and apparatus for singulating semiconductor devices
JP3465235B2 (ja) * 1998-08-03 2003-11-10 アルケア株式会社 個対応体位保持具材
US6202292B1 (en) * 1998-08-26 2001-03-20 Micron Technology, Inc. Apparatus for removing carrier film from a semiconductor die
US6173948B1 (en) * 1999-01-20 2001-01-16 International Business Machines Corporation Dimensional compensating vacuum fixture
JP2000357711A (ja) * 1999-06-15 2000-12-26 Sony Corp 半導体装置製造用治具および半導体装置の製造方法
US6318372B1 (en) * 1999-09-02 2001-11-20 Eugene Lloyd Hiebert Vacuum-activated veterinary surgical positioning system
US6367635B1 (en) * 1999-09-30 2002-04-09 Auer Precision Company, Inc. Ultra precision process carrier for semi-conductor manufacturing
US6709617B2 (en) * 2000-08-03 2004-03-23 Physicians Against Land Mines Prosthetic system
US6541989B1 (en) * 2000-09-29 2003-04-01 Motorola, Inc. Testing device for semiconductor components and a method of using the device
SG116533A1 (en) * 2003-03-26 2005-11-28 Toshiba Kk Semiconductor manufacturing apparatus and method of manufacturing semiconductor device.
US7306695B2 (en) * 2003-04-10 2007-12-11 Matsushita Electric Industrial Co., Ltd. Apparatus and method for picking up semiconductor chip
FR2870319B1 (fr) * 2004-05-12 2007-03-02 Novatec Sa Sa Soc Support intercalaire universel pour le maintien de pieces aux formes complexes
JP4750492B2 (ja) 2005-07-20 2011-08-17 富士通株式会社 Ｉｃチップ実装方法
WO2007143566A2 (en) * 2006-06-02 2007-12-13 Applied Materials, Inc. Fast substrate loading on polishing head without membrane inflation step
DE102006031434B4 (de) * 2006-07-07 2019-11-14 Erich Thallner Handhabungsvorrichtung sowie Handhabungsverfahren für Wafer
KR20100036774A (ko) 2008-09-30 2010-04-08 오토윈주식회사 복수의 반도체칩의 동시 부착이 가능한 반도체칩 본딩장치 및 본딩방법
DE102009044305A1 (de) * 2009-10-21 2011-05-05 Fooke Gmbh Verfahren zum Halten und Bearbeiten eines Werkstückes mit Spannplatte, sowie Vorrichtung zum Aussteifen eines Werkstückes mit Spannplatte
KR20130132732A (ko) * 2010-07-23 2013-12-05 에베 그룹 게엠베하 웨이퍼를 핸들링하기 위한 핸들링장치
KR101869922B1 (ko) * 2011-11-28 2018-06-22 삼성디스플레이 주식회사 진공 필링 장치 및 진공 필링 방법
WO2015047513A2 (en) * 2013-07-03 2015-04-02 Angel Armor, Llc Flexible ballistic resistant panel

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311980A (ja) * 2003-03-26 2004-11-04 Toshiba Corp 半導体製造装置及び半導体装置の製造方法
JP2007184465A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体チップトレイ

Also Published As

Publication number Publication date
KR20120137859A (ko) 2012-12-24
US20120313332A1 (en) 2012-12-13
US9245787B2 (en) 2016-01-26

Similar Documents

Publication Publication Date Title
KR101801264B1 (ko) 반도체 제조 장치 및 이를 이용한 반도체 패키지 방법
CN110061102B (zh) 电子器件的制造装置
EP1661442B1 (en) Electronic component mounting apparatus and method of mounting electronic components
KR100634869B1 (ko) 멀티 다이 접착 장치
US11296048B2 (en) Semiconductor chip mounting device and method for manufacturing semiconductor device
CN101632163B (zh) 用于湿法清洗设备的混合复合材料晶片托架
CN105470173B (zh) 一种芯片接合系统及方法
KR102101760B1 (ko) 반도체 제조 장치, 반도체 장치의 제조 방법 및 콜릿
KR20120099495A (ko) 가열 장치 및 실장체의 제조 방법
KR101619460B1 (ko) 적층형 반도체 패키지의 제조장치
KR101739945B1 (ko) 반도체 패키지 및 이를 제조하는 방법
CN110024095B (zh) 半导体装置的制造方法以及封装装置
TWI515807B (zh) 具備獨立驅動器之半導體晶粒層壓裝置
US20160111317A1 (en) Semiconductor manufacturing apparatus
KR20140141436A (ko) 반도체 칩 접합 장치 및 이를 이용한 반도체 칩 접합 방법
CN111344849A (zh) 封装装置
KR20120132461A (ko) 비균일 진공 프로파일 다이 부착 팁
CN109491111B (zh) 部件安装装置以及安装基板的制造方法
JP2006156550A (ja) ダイボンディング装置
JP5516684B2 (ja) ウェハ貼り合わせ方法、位置決め方法と、これを有する半導体製造装置
KR102529668B1 (ko) 대상체 라미네이팅 장치
KR101542875B1 (ko) Oled 패널용 봉지 시스템 및 이의 제어 방법
CN210052725U (zh) 传输装置
JP7317354B2 (ja) 実装装置
JP4962445B2 (ja) 基板搬出装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant