KR101788890B1 - 전하 인티그레이션을 가지는 멀티리니어 이미지 센서 - Google Patents
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Abstract
본 발명은 리니어 시간-지연 및 인티그레이션 (time-delay and integration)) 센서들 (또는 TDI 센서들) 에 관한 것이다. 본 발명에 따르면, 상기 동일한 랭크의 인접 픽셀들은 적어도 하나의 포토다이오드 (PH1, PH2) 와 상기 포토다이오드에 인접한 하나의 전송 게이트 (G1, G2) 를 교대로 포함하며, 상기 포토다이오드들은 제 1 도전형의 공통 기준 영역 (12) 을 포함하며, 상기 공통 기준 영역내에는 반대의 도전형의 개별 영역 (14) 이 형성되며, 상기 개별 영역은 제 1 도전형의 개별 표면 영역 (16) 에 의해 커버되며, 전송 게이트의 어느 한 쪽에 위치된 2 개의 포토다이오드들의 표면 영역들 (16) 은, 원하는 만큼의 전하들의 축적과 전송을 허용하는 전위 우물들과 전위 장벽들을 형성하기 위해 서로 다른 전위들이 공급되도록 전기적으로 절연되어 있다.
Description
본 발명은 센서 앞에서 장면이 스크롤될 때 장면의 동일한 로우 (row) 를 연속적으로 관측함으로써 몇 개의 감광성 로우들에 의해 획득된 연속적 이미지들을 추가함으로써 관측 장면에서 일렬의 포인트들의 이미지가 재구성되는 리니어 TDI (시간-지연 및 인티그레이션 (time-delay and integration)) 이미지 센서들 (또는 TDI 센서들) 에 관한 것이다.
이러한 센서들은 예를 들면 스캐너들에서 사용된다. 이 센서들은 감광성 픽셀들의 몇 개의 평행한 로우들의 리니어 어레이 (linear array) 를 포함한다. 센서의 모든 로우들이 연속적으로 관측된 장면의 동일한 로우를 보도록, 다양한 로우들의 제어 회로들의 (노광 시간 제어 및 그 후의 광생성 전하의 리드아웃 (readout) 제어) 시퀀싱 (sequencing) 은 장면과 센서 사이의 상대적 스크롤링에 대하여 동기화된다. 그런 다음, 각각의 로우에 의해 생성된 신호들은 관측된 로우의 각각의 포인트에 대해 하나씩 추가된다.
일정한 노광 시간에 대해서, 센서의 감도는 로우들의 수 N 에 비례하여 향상되거나, 아니면, 일정한 감도에 대해서, 노광 시간은 N 으로 나뉠 수도 있다. 이 수 N 은, 예를 들면, 산업 제어 애플리케이션들 또는 공간-기반 지구 관측의 경우에는 16 또는 32 일 수도 있고, 또는 의료용 애플리케이션들 (치과 진료, 유방조영술 등) 의 경우에는 60 내지 100 개의 로우들일 수도 있다.
신호-대-잡음 비는 센서의 로우들의 수 N 의 제곱근에 비례하여 향상된다.
또한, 동일한 어레이 내의 픽셀들의 감도 불균일성과, 픽셀들의 암전류 불균일성은 다양한 로우들로부터의 신호들을 추가함으로써 그 결과로 나타나는 평균화에 의해 감소한다.
CCD (charge-coupled device, 전하 결합 소자) 센서들에서, 각각의 포인트에 대한 신호들의 추가는, 장면과 센서 사이의 상대적 이동에 동기하여, 선행 로우의 픽셀들에서 생성되고 축적된 전하들을 일렬의 픽셀들로 전송함으로써 간단하게 이루어진다. 관측된 이미지 로우에 의해 N 횟수 만큼 전하를 축적한 픽셀들의 마지막 로우가 리드아웃될 수도 있다.
일반적인 CCD 이미지 센서 기술은 비교적 비용이 많이 든다 - 이 기술은 고 공급 전압들을 사용하며 상당한 양의 에너지를 소모한다. 이 기술은 인접하며 상호 겹쳐지는 폴리실리콘 게이트들에 기초한다.
이미지 센서 기술은 그 이후로 트랜지스터-기반 액티브-픽셀 센서들로 이동하였으며, 이 센서들은 일반적으로 CMOS (complementary metal-oxide-semiconductor, 상보성 금속 산화막 반도체) 기술로 제조되므로 현재 간단하게 CMOS 센서들이라고 불린다. 이러한 CMOS 센서들에서, 리드아웃 회로 또는 레지스터를 향한, 로우로부터 로우까지의 (from row to row) 전하 전송은 더 이상 일어나지 않으나, 그 대신에 광생성된 전하를 수집하여 전압 또는 전류로 변환하는 트랜지스터-기반 액티브 픽셀들이 있다. 그러므로, 센서의 다양한 로우들은 로우에 의해 수신된 조명을 나타내는 전압들 또는 전류들을 연속적으로 공급한다. 이러한 구조들은 이러한 전류들 또는 전압들의 무잡음 추가를 허용하지 않으며, 그러므로 시간-지연 및 인티그레이션 전하 센서를 생산하기 어렵다. 그러나, 제조 기술은 간단하며, 전력 소모가 적고, 저 전압들을 사용한다.
그러나, TDI CMOS 센서들을 제조하려는 시도들이 존재해 왔다.
특히, 연속적 수신 전류들이 인티그레이션되어, 컬럼내의 몇 개의 픽셀들로부터 수신된 동일한 캐패시터 전하들로 축적되는 스위치드 캐패시터가 시도되었다 (미국 특허 제 6 906 749 호, 국제 공개 번호 제 01/26382호).
일렬의 픽셀들로부터의 신호들을 디지털 값들로 변환하고, N 개의 연속적인 로우들의 동일한 랭크 (rank) j 의 픽셀들에 대응하는 수치들을 적산하는 랭크 j 의 적산 레지스터의 로우의 랭크 j 의 픽셀에 대응하는 디지털 값을 합산하는 기술이 또한 제안되었다 (프랑스 특허 제 2 906 080 호).
프랑스 특허 제 2 906 081 호에서, 포토다이오드를 절연 (isolating) 하고 빛에 의한 새로운 전하들을 인티그레이션 하기 전에 그 포토다이오드에 이전 픽셀의 전하들을 복사하기 위해 이전 로우에서의 픽셀의 출력 전압을 하나의 로우의 픽셀의 포토다이오드에 인가하는 기술이 제안되었다. 그러므로, 인티그레이션 시간의 마지막에는, 포토다이오드는 선행 로우에 대응하는 전하들과 새로운 인티그레이션된 전하들의 합을 포함하게 된다. 그러나, 이러한 작동은 신호 대 잡음비를 감소시키는 전송 잡음을 유발한다.
마지막으로, 예를 들면 특허 출원 US 2008/0217661 에서 픽셀에서의 전하 축적을 이용한 해결책들이 제안되었다. 이 해결책들은 CMOS 기술에서 이미지 센서들을 제조하기 위해 절대적으로 필요한 기술보다 좀더 복잡한 기술을 이용하거나, 전하 전송중에 손실들을 유발한다.
그러므로 종래 CCD 기술보다 간단한 기술을 이용하여 리니어 TDI 센서를 제조하기 위한 시도들은 만족스럽지 못하였다.
본 발명의 목적은 센서들을 제조하고, 전하-전송 구조들의 원리에 따라 작동하지만, CMOS-기술 회로들과 호환되는 기술을 이용하는 보다 유리한 해결책과, 그리고 특히, 종래 CCD 기술들의 경우에서처럼 이중의, 겹쳐지는 게이트 레벨이 아닌 단일 다결정 실리콘 게이트 레벨만을 이용하는 기술을 제공하는 것이다.
본 발명에 따르면, 시간-지연 및 인티그레이션 모드에서 작동하는 전하-전송 이미지 센서가 제공되며, 상기 센서는 다양한 로우들의 동일한 랭크의 픽셀들에서 이미지 포인트에 의해 생성된 전하들을 총합하여 동일한 이미지 로우를 관측하기 위해 몇 개의 로우들의 픽셀들을 연속적으로 이용할 목적으로 P 개의 픽셀들의 N 개의 인접 로우들을 포함하며, 상기 동일한 랭크의 인접 픽셀들은 각각 적어도 하나의 포토다이오드와 그 포토다이오드에 인접한 하나의 전송 게이트를 교대로 포함하며, 상기 포토다이오드들은 제 1 도전형 (실제로는 p-형) 의 공통 기준 영역을 포함하며, 이 공통 기준 영역내에는 반대의 도전형 (n-형) 의 개별 영역이 형성되며, 이 개별 영역은 제 1 도전형 (p-형) 의 개별 표면 영역에 의해 커버되는, 시간-지연 및 인티그레이션 모드에서 작동하는 전하-전송 이미지 센서로서, 전송 게이트의 어느 한 쪽에 위치된 2 개의 포토다이오드들의 표면 영역들은 서로 전기적으로 절연되어 있고 상기 공통 기준 영역으로부터 전기적으로 절연되어 있고, 상기 센서는 이러한 영역들에 서로 다르며 주기적으로 가변적인 전위들을 공급하는 수단을 포함하는 것을 특징으로 한다.
여기에서 언급한 전기적 절연은 무한 저항에 의한 완전한 절연 아니다: 공통 기준 영역이 자신의 일반적인 전위 레벨을 이러한 표면 영역들에 부과하지 않고 전하를 전송하기 위해 사용되는 서로 다른 전위들을 인접 포토다이오드들의 표면 영역들에 공급할 만큼 충분한 저항성의 영역을 이용하는 것이 가능하다.
실제는, 이러한 전기적 절연은 아래에 설명한 절연들로부터 기인한다:
- 컬럼 방향의 절연: 게이트들의 아래에 위치되고 제 1 도전형의 표면 영역에 인접한 저농도 도핑된 (lightly doped) 반도체 영역들은, 게이트들에 인가된 전위들로 인해 그들의 캐리어들이 공핍된다. 그러므로, 이러한 영역들은 저항성이 높고, (일반적인 공통 전위을 가지는) 공통 기준 영역들의 비공핍 부분들로부터 표면 영역들을 (비록 약간의 누설 전류들을 발생시키기는 하지만) 전기적으로 절연시킨다. 이때, 이러한 영역들은 또한 인접 포토다이오들의 표면 영역들을 서로 절연시킨다; 그리고,
- 컬럼들간의 절연: 컬럼들 간에 제 1 도전형 (p+- 또는 P++- 형) 의 고농도 도핑된 (heavily doped) 영역들이 있는 경우, 포토다이오드들의 표면 영역들이 이러한 고농도 도핑된 영역들을 통하여 공통 (p-형) 기준층으로 연결되지 않도록 제 2 도전형 (n-형) 의 영역들은 이러한 고농도 도핑된 영역들과 이 공통 (p-형) 기준층 사이에 위치한다.
선행 기술에서, 포토다이오드들의 표면 영역들은 고농도 도핑된 (p+- 형) 영역들에 의해 공통 (p-형) 기준 영역에 전기적으로 연결되며, 그 표면 영역들의 전위는 기준 영역의 전위와 다를 수 없다. 그러므로, 표면 영역들이 서로 다른 전위를 공급받는 것은 가능하지 않다.
다양한 포토다이오드들을 분리하는 전송 게이트들 아래에 형성된 전위 장벽들의 레벨을 조정함으로써, 그리고, 동시에, 포토다이오드들의 표면 영역들의 전위를 조정함으로써, 시퀀싱 회로를 이용하여 주기적으로 아래의 동작들을 수행하는 것이 가능하다:
- 전위 우물 (potential well) 내에 전하들을 축적하기 위하여 제 1 포토다이오드 아래에 전위 우물을 생성한다;
- 동시에, 제 2 포토다이오드에 의해 생성된 전하들이 제 1 포토다이오드로흘러 들어가도록 제 1 포토다이오드에 인접한 제 2 포토다이오드의 전위 우물의 바닥을 상승시킨다;
- 다음으로, 제 1 포토다이오드의 전하들을 모두 제 2 포토다이오드로 흘러들어가도록 비운다; 그리고,
- 그런 다음, 전하들을 이미 수신한 제 2 포토다이오드가 다른 픽셀들의 로우에 속한 또 다른 포토다이오드에 대해 제 1 포토다이오드의 역할을 수행하는 사이클을 다시 시작한다.
픽셀들의 로우들의 조직은, 바람직하게는, 아래에 설명한 바와 같이 픽셀들의 모든 로우들이 동일한 신호들에 의해 제어되는 조직이다: 제 1 로우와 마지막 로우 사이에 개재된 랭크의 로우에서의 픽셀은, 연속적으로, 픽셀들의 로우들의 방향에 직각인 방향으로, 가변-길이를 가진 전위 장벽이 설정되도록 허용하는 제 1 전송 게이트, 제 1 게이트에 인접한 제 1 포토다이오드, 가변-길이를 가진 전위 장벽이 설정되도록 허용하는 제 2 전송 게이트, 그리고, 제 2 게이트에 인접하고 다음 로우에서의 픽셀의 제 1 게이트에 인접한 제 2 포토다이오드를 포함한다. 시퀀싱 수단은 전하 인티그레이션 및 전송 사이클 동안 상이한 가변적인 전위들을 제 1 및 제 2 포토다이오드들의 표면 영역들에 인가하기 위해, 그리고, 그 사이클 동안 상이한 가변 전위들을 전송 게이트들로 인가하기 위해 제공된다.
바람직하게는, 상기 시퀀싱 수단은 아래의 4 개의 연속적인 단계들로 주기적으로 가변하는 전위들을 포토다이오드들과 모든 로우들의 게이트들에게 인가하도록 설계되었다:
- 픽셀의 제 1 포토다이오드 내에서 빛에 의해 생성된 전하들은 제 1 포토다이오드에 의해 축적되고, 제 2 포토다이오드 내에서 빛에 의해 생성된 전하들이 제 2 게이트 아래를 통과하여 제 2 포토다이오드로부터 제 1포토다이오드 내로 흘러 들어가서 제 1 포토다이오드 내에 축적되는, 제 1 인티그레이션 단계;
- 제 1 포토다이오드에 축적된 전하들이 제 2 포토다이오드로 전송되는, 제 1 전송 단계;
- 제 2 포토다이오드 내에서 빛에 의해 생성된 전하들은 제 2 포토다이오드에 의해 축적되고, 다음 로우의 픽셀의 제 1 포토다이오드 내에서 빛에 의해 생성된 전하들이 그 픽셀의 제 1 전송 게이트 아래를 통과하여 제 2 포토다이오드 내로 흘러 들어가서 제 2 포토다이오드 내에 축적되는, 제 2 인티그레이션 단계;
- 제 2 포토다이오드들에서 축적된 전하들은 다음 로우의 픽셀의 제 1 전송 게이트 아래를 통과하여 다음 로우의 픽셀의 제 1 포토다이오드로 전송되는, 제 2 전송 단계.
하나의 특정 실시형태에서, 제 1 전송 단계와 제 2 인티그레이션 단계 동안에 각각 제 2 포토다이오드의 표면 영역에 인가된 전위들은 제 2 인티그레이션 단계 동안 보다 제 1 전송 단계 동안에 제 2 포토다이오드 아래에 더 깊은 전위 우물을 생성하도록 선택된다. 그리고, 제 2 전송 단계와 제 1 인티그레이션 단계 동안에도 각각 제 1 포토다이오드에 대해서 마찬가지이다. 이러한 경우에, 바람직하게는, 제 1 인티그레이션 단계 동안 보다 제 1 전송 단계 동안에 제 2 전송 게이트 아래의 전위 장벽을 더 낮추도록 선택이 이루어진다. 마찬가지로, 제 2 인티그레이션 단계 동안 보다 제 2 전송 단계 동안 제 1 전송 게이트 아래의 전위 장벽을 더 낮추도록 선택이 이루어진다.
동일한 로우에 있는 다양한 픽셀들은, 바람직하게는, 아래의 절연 영역들을 중첩하여 형성된 절연 영역들에 의해 분리된다:
- 포토다이오드 표면 영역들에 인접하며 제 1 도전형을 가지도록 도핑되지만, 이러한 표면 영역들보다 더 고농도 도핑된, 제 1 도전형의 절연 영역; 및
- 제 1 도전형의 공통 기준 영역으로부터 제 1 도전형의 절연 영역을 완전히 분리시키는 제 2 도전형의 절연 영역.
제 1 도전형의 절연 영역들은 포토다이오드들의 표면 영역들을 터치하고 원하는 제어 전위들을 그 표면 영역들에 전달할 수도 있다.
본 발명의 다른 특징들과 이점들은 첨부한 도면들을 참조한 아래의 상세한 설명을 숙독하면 명백해질 것이다:
도 1 은 본 발명에 따른 멀티리니어 감광성 센서의 구조를 로우들의 방향에 직각으로 자른 단면도이다;
도 2 는 p+- , n-, p- 및 p++- 형 도전성들의 중첩에 대한 반도체 내부에서의 전위 프로파일을 도시한다;
도 3 은 다양한 인티그레이션 및 전송 단계들에서 전위 우물들과 전위 장벽들을 가지고 반도체에서 생성된 전위들을 도시한 도면이다;
도 4 는 센서의 제어 신호들의 타이밍 도이다;
도 5 는 픽셀들의 로우들에 평행한 센서의 단면도 및 대응하는 내부 전위들이다;
도 6 은 상이하게 도핑된 P+/n/p/p++ 구조들에서의 내부 전위들을 도시한다;
도 7 은 동일한 로우에서 픽셀들 간의 측방향 분리를 도시한 평면도이다;
도 8 은 포토다이오드들의 경사진 형태가 인접 포토다이오드들로의 전하 전송을 더 용이하게 하는 것을 보여주는 또 다른 평면도이다;
도 9 는 동일한 로우의 픽셀들 간의 절연 영역들과 연관될 수도 있는 안티-블루밍 (anti-blooming) 구조를 도시한 도면이다; 그리고
도 10 은 픽셀들의 N 번째 로우 이후의 리드아웃 회로를 도시한다.
도 1 은 본 발명에 따른 멀티리니어 감광성 센서의 구조를 로우들의 방향에 직각으로 자른 단면도이다;
도 2 는 p+- , n-, p- 및 p++- 형 도전성들의 중첩에 대한 반도체 내부에서의 전위 프로파일을 도시한다;
도 3 은 다양한 인티그레이션 및 전송 단계들에서 전위 우물들과 전위 장벽들을 가지고 반도체에서 생성된 전위들을 도시한 도면이다;
도 4 는 센서의 제어 신호들의 타이밍 도이다;
도 5 는 픽셀들의 로우들에 평행한 센서의 단면도 및 대응하는 내부 전위들이다;
도 6 은 상이하게 도핑된 P+/n/p/p++ 구조들에서의 내부 전위들을 도시한다;
도 7 은 동일한 로우에서 픽셀들 간의 측방향 분리를 도시한 평면도이다;
도 8 은 포토다이오드들의 경사진 형태가 인접 포토다이오드들로의 전하 전송을 더 용이하게 하는 것을 보여주는 또 다른 평면도이다;
도 9 는 동일한 로우의 픽셀들 간의 절연 영역들과 연관될 수도 있는 안티-블루밍 (anti-blooming) 구조를 도시한 도면이다; 그리고
도 10 은 픽셀들의 N 번째 로우 이후의 리드아웃 회로를 도시한다.
도 1 의 단면도는 P 픽셀들 각각의 N 개의 인접 로우들을 포함하는 이미지 센서 어레이에서 동일한 컬럼의 몇 개의 연속적인 픽셀들을 도시하며, 상기 어레이는 TDI 모드에서 작동하도록 되어 있다. 랭크 j (j = 1 내지 N) 의 각각의 로우는 로우들의 방향에 직각인 방향의 어레이에 대한 이미지의 동기화된 스캐닝 동안 동일한 이미지 로우를 연속적으로 판독한다. 다양한 로우들의 동일한 랭크 i (i = 1 내지 P) 의 픽셀들의 전하들은 동일한 이미지 포인트의 관측에 대응하며, 이러한 전하들은 오로지 하나의 로우가 이미지를 본 경우보다 (픽셀들의 각 로우의 주어진 노광 시간에 대해) 더 큰 신호를 획득하기 위해 축적되어, 신호 대 잡음비를 향상시킨다.
기본적으로, 랭크 (j 및 j+1) 의 픽셀들 (Pj 및 Pj +1 ) 은 각각 하나의 컬럼에 도시된다.
픽셀들은 그 상단 부분이 저농도 도핑된 에피텍셜 반도체 층 (12) 인 반도체 기판 (10) 에 형성된다. 이 예에서, 기판은 고농도 도핑된 p++- 형이며, 에피텍셜 층은 p- 형이다. 에피텍셜 층이 n- 형인 경우, 이제 정의될 모든 도전형들과, 포토다이오드들과 게이트들에 인가된 전위들의 부호들을 인버팅할 필요가 있을 수 있다. 원칙적으로 기판은 에피텍셜 층과 동일한 도전형을 가지지만, 또한 반대의 도전형일 수 있다.
컬럼들은 포토다이오드들과 전하-전송 게이트들을 교대로 포함한다. 포토다이오드와 인접 게이트로 구성된 그룹은, 픽셀들이 모두 동일한 위상에 있도록 제어되는 반-픽셀 (half-pixel), 또는, 인접한 픽셀들이 반대 위상에 있도록 제어되는 전체 픽셀 (whole pixel) 을 형성하는 것을 고려해 볼 수 있다. 그런 다음, 포토다이오드와 인접 게이트는 반-픽셀을 형성하는 것을 고려해 볼 수 있으며, 이때 센서의 모든 픽셀들은 동일한 제어 신호들을 수신한다.
그러므로, 각각의 픽셀은 2 개의 포토다이오드들 PH1, PH2 와 포토다이오드들에 인접한 2 개의 전하-전송 제어 게이트들 G1, G2 을 포함한다. 도 1 에서는 픽셀들 Pj 및 Pj +1 에 대해 포토다이오드들과 게이트들은 각각 지수들 j 와 j+1 이 부여되어 있다. 게이트들은 절연 박층 (실리콘 산화물 또는 질화물) 에 의해 에피텍셜 층 (12) 으로부터 절연된 다결정 실리콘 게이트들이다. 포토다이오드들은 p-형 에피텍셜 층 (12) (모든 픽셀들의 모든 포토다이오드들의 공통 기준층), 2 개의 전송 게이트들 사이의 에피텍셜 층으로 확산된 n-형 개별 영역 (14), 및 에피텍셜 층보다 더 고농도로 도핑되며 개별 영역 (14) 을 커버하는 p+-형의 개별 표면 영역 (16) 을 포함하는 스택 (stack) 으로 형성된다. 조명에 의해 생성된 전자들은 n-형 영역과 p-형 에피텍셜층 사이의 p-n 접합에서 형성되는 전위 우물들 내에 축적될 수 있을 것이다.
더 상세하게는, 도 1 에서 좌측으로부터 우측으로의 컬럼 방향으로 병렬 배치된 랭크 j 의 픽셀은:
- 제 1 전송 게이트 (G1j);
- 제 1 포토다이오드 (PH1j);
- 제 2 전송 게이트 (G2j); 및
- 제 2 포토다이오드 (PH2j)
를 포함한다. 픽셀 Pj 의 제 2 포토다이오드 바로 뒤에 다음 픽셀 (Pj +1) 의 제 1 전송 게이트가 후속되며, 마찬가지로, 픽셀 (Pj) 의 제 1 전송 게이트 바로 직전에는 선행 픽셀 (Pj -1) 의 제 2 포토다이오드가 선행한다.
제 1 및 제 2 전송 게이트들 (G1 및 G2) 모두에 대한 제어 신호들은 이러한 게이트들에 인가된 가변 전위 신호들 (PhiG1 및 PhiG2 ) 이다. 포토다이오드들 (PH1 및 PH2)에 대한 제어 신호들은 대응 포토다이오드의 p+-형 표면 영역 (16) 에 인가된 가변 전위 신호들 (PhiP1 및 PhiP2) 이다. 이러한 신호들은 시퀀싱 회로 (미도시) 에 의해 생성된다. 이러한 신호들을 포토다이오드들에 공급하는 방법에 대해 계속 살펴볼 것이다.
TDI 모드에서 작동될 때, 전하 전송 방향은 인가된 전위들에 좌우된다. 여기에서는, 좌측에서 우측으로의 전송만이 고려될 것이지만, 본 발명에 따른 센서의 구조는 방향이 유리하게도 마음대로 선택되도록 허용한다. 어레이의 로우들에 대한 이미지의 이동은 선택된 전송 방향과 동기되고 그에 대응해야 한다.
포토다이오드의 p+-형 표면으로 가변 전위를 인가하면 상기 포토다이오드의 n-형 영역과 에피텍셜 층 사이의 접합 가까이에 가변 깊이를 가진 전위 우물이 생성된다. 도 2 는 이러한 효과를 설명한다: 도 2 는 (광생성 전하들이 없는 경우에) 포토다이오드를 형성하는 p+/n/p/p++ 반도체 구조에서 내부 전위 프로파일을 보여준다. 제로 (zero) 값으로 간주되는 기준 전위는 p++-형 기판의 전위이다. 도 2 에서 아래로 향하는 x-축은 p+-형 표면 영역으로부터 p++-형 기판을 향하여 점점 멀어지면서 증가하는 깊이를 나타낸다. y-축은 고려된 깊이에서의 최대 전위 V 를 나타낸다. 3 개의 커브들 A, B, C 가 도시되었다. 커브 A 는 표면 영역에 0 볼트의 전압이 공급될 때의 전위 프로파일을 나타낸다: 이 프로파일은 n-형 영역과 p-형 에피텍셜 층 사이의 접합 주위에 양 (positive) 전위 피크 (전자들을 위한 전위 우물) 를 가진다. 양 전위가 p+-형 표면 영역 (커브 B) 으로 인가되면, 인가된 전위가 증가할 수록 전위 우물의 깊이도 증가한다. 음 (negative) 전위가 표면 영역 (커브 C) 으로 인가되면, 인가된 전위가 낮아질수록 전위 우물의 깊이도 줄어든다.
게다가, 전송 게이트 아래에서, 게이트로 인가된 전위가 낮아질수록 전위 장벽의 높이는 증가하도록 전위 장벽이 형성된다. 게이트들로 인가된 전위들은, 포토다이오드에 전하들을 축적하는 것을 원하는지 또는 전하들을 포토다이오드의 한쪽 또는 다른 쪽으로 전송하는 것을 원하는지의 여부에 따라, 포토다이오드들에서 형성된 전위 우물들의 레벨에 따라 선택된다.
마지막으로, 동일한 컬럼 내에 있는 다양한 포토다이오드들의 표면 영역들 (16) 은, 서로 다른 전위들을 공급받고 그리하여 전하를 전송하도록 서로 전기적으로 절연되어 있다. 이것은 누설 전류들이 있을 수도 있다는 측면에서 완벽한 절연일 필요는 없다. 이 절연은 특히, 선행 기술에서의 경우처럼 p-형 공통 기준층이 p+-형 표면들의 전위를 균등화하지 않도록 표면 영역 (16) 을 p-형 공통 기준층으로부터 전기적으로 절연하는 것이다. 이러한 전기적 절연 또는 분리는:
- 동일한 컬럼의 2 개의 포토다이오드들 사이에서는, 게이트들 아래에 위치한 반도체 영역들의 공핍으로 인한 절연이며, 상기 반도체 영역들은 저농도 도핑되어, 캐리어들이 공핍되면 저항성이 높아진다 - 이 영역들은 표면 영역들 (16) 이 에피텍셜 층 (12) 과 직접적으로 접촉하는 것을 방지한다;
- 포토다이오드 아래에서는, 영역 (16) 의 절연은 n-형 영역 (14) 을 통하여 이루어진다; 그리고
- 마지막으로, 동일한 로우의 포토다이오드들 사이에서는, 동일한 로우의 모든 표면 영역들이 동일한 전위를 공급받기 때문에 절연이 필요하지 않을것이다; 그러나, 컬럼들 사이에 위치할 수도 있는 고농도 도핑된 영역들을 확산할 때는 이러한 영역들을 에피텍셜 층에 직접적으로 연결하지 않도록 주의할 필요가 있다 - 이 점에 관해서는 추후에 상세히 설명될 것이다.
게이트들 (G1 및 G2) 아래에 위치한 반도체 영역들은 에피텍셜 층의 일부이며, 후자처럼 도핑되거나 또는 게이트들 아래에서 전도를 위하여 문턱 전압을 조정하기를 원하는 경우는 조금 더 도핑되지만, 어떤 경우든, 이러한 영역들이 공핍되었을 때 그 영역들은 매우 높은 저항성을 가질 수 있도록 도핑은 충분히 약하게 이루어진다. 최대 허용 도핑은 허용가능한 누설 전류들에 좌우된다. 게이트들로 인가되는 전위는 영역들 (16) 의 깊이와 적어도 동등한 깊이에서 공핍이 발생하도록 충분히 낮다.
본 발명은 이러한 파라미터들을 이용하여 포토다이오드들내에서 전하들의 축적을 제어하고 이어서 이러한 전하들을 전송하고 동일한 컬럼의 다양한 포토다이오드들의 전하들을 총합한다.
로우의 하나의 픽셀로부터 다음 로우의 동일한 랭크의 픽셀로 전송하는 완전한 사이클에 대해, 작동은 전반적으로 아래와 같다:
- 제 1 인티그레이션 시간 동안, 제 1 포토다이오드들 (PH1) 의 p+-형 영역으로 인가된 전위는 빛에 의해 이러한 포토다이오드들 내에 생성된 전하들이 축적되는 전위 우물을 생성할 수 있을 만큼 충분히 높다. 이러한 높은 전위는 제로 (도 2 의 커브 A 참조) 일 수도 있다. 이러한 전하들은 선행 전하 전송 사이클의 결과로서 이 포토다이오드에 이미 존재하는 전하들에 추가된다. 동시에, 제 2 포토다이오드들 (PH2) 에 인가된 전위는 제 2 포토다이오드들 내에서 전하 축적을 방지하는 낮은 전위이다. 또한, 동일한 픽셀의 제 1 포토다이오드 (PH1j)로부터 포토다이오드 (PH2j) 를 분리하는 게이트 (G2j) 의 전위는 제 2 포토다이오드로부터의 전하들이 제 1 포토다이오드로 흐르는 것을 허용할 만큼 충분히 높다. 반대로 다음 픽셀의 게이트 (G1j +1) 는 전하들이 제 2 포토다이오드 (PH2j ) 로부터 다음 픽셀 (Pj+1) 로 이동하는 것을 방지하는 전위 장벽을 생성할 만큼 충분히 낮다. 그 결과, 포토다이오드는 사이클의 시작 시점에 이미 존재하는 전하들에 부가하여, 픽셀의 2 개의 포토다이오드들 내에서 빛에 의해 생성된 모든 전하를 축적한다;
- 제 1 인티그레이션 시간의 말기에, 픽셀의 제 1 포토다이오드로부터 픽셀의 제 2 포토다이오드로 모든 전하가 확실히 전송되도록 하기 위해 게이트들과 포토다이오드들의 전위들은 조정된다;
- 제 2 인티그레이션 시간 동안, 제 1 및 제 2 포토다이오드들의 역할은 서로 바뀌며, 제 2 포토다이오드들 (PH2) 의 전위는 빛에 의해 이러한 포토다이오드들 내에서 생성된 전하들이 축적되는 전위 우물을 생성할 수 있는 높은 전위 이다 (여기에서도 역시 0 볼트면 충분할 수도 있다). 동시에, 제 1 포토다이오드들에 인가된 전위는 전위 우물의 형성을 방지할 수 있는 낮은 전위이다. 또한, 다음 픽셀의 제 1 포토다이오드 (PH1j +1) 로부터 포토다이오드 (PH2j ) 를 분리하는 게이트 (G1j +1)의 전위는 전하들이 이러한 다음 제 1 포토다이오드로부터 제 2 포토다이오드 (PH2j) 로 흐르는 것을 허용할 만큼 충분히 높고, 픽셀의 게이트 (G2j) 의 전위는 전하들이 제 2 포토다이오드 (PH2j) 로부터 제 1 포토다이오드 (PH1j) 로 이동하는 것을 방지하고 전하들이 제 1 포토다이오드 (PH1j) 로부터 제 2 포토다이오드 (PH2j) 로 이동하는 것을 방지하는 전위 장벽을 생성할 만큼 충분히 낮다. 그 결과, 픽셀 (Pj) 의 제 2 포토다이오드는 자신의 전하들과 다음 픽셀 (Pj +1) 의 제 1 포토다이오드의 전하들을 축적한다; 그리고
- 제 2 인티그레이션 시간의 말기에, 다음 픽셀의 제 2 포토다이오드 (PH2j) 로부터 제 1 포토다이오드 (PH1j +1 ) 로 모든 전하가 확실히 전송되도록 하기 위해 게이트들과 포토다이오드들의 전위들은 조정된다. 그러므로 이때에 이러한 포토다이오드 (PH1j +1) 는 아래의 3 개의 컴포넌트들의 합인 전하들을 수신한다: 제 1 인티그레이션 시간 이전에 포토다이오드 (PH1j) 에 의해 이전에 축적된 전하들, 제 1 인티그레이션 시간 동안 다이오드 (PH1j, PH2j) 에 의해 축적된 전하들, 그리고 제 2 인티그레이션 시간 동안 포토다이오드들 (PH2j, PH1j +1) 에 의해 축적된 전하들.
그런 다음, 2 개의 전하 인티그레이션들과 2 개의 전하 전송들의 새로운 사이클이 시작될 수도 있다. 사이클들은, 이미지 로우가 어레이에 의해 관측되는 것이 정지되면, 랭크 N 의 마지막 픽셀에서의 인티그레이션 후에, 종료된다. 동일한 로우를 N 횟수 만큼 판독함에 의해 각각의 컬럼에 축적된 전하들은 N 번째 사이클의 제 2 인티그레이션 시간의 말기에 제 2 포토다이오드에서 가용하며,이러한 전하들은 리드아웃될 수도 있다.
도 3 은 본 발명에 따른 픽셀 구조 아래에, 게이트들과 포토다이오드들의 표면 영역들로 인가되는 전위들의 함수로서의 에피텍셜 층 (12) 에서의 전위들을 간략하게 도시한 도면이다. 전위 우물과 그들의 측면에 배치된 장벽들을 보여주기 위하여 가장 많은 음 전위들이 상단에 있고 그 다음으로 많은 양 전위들이 바닥에 있다.
제 1 인티그레이션 단계 (상부 도면) 동안, 제 1 포토다이오드들로 인가된 전위 PhiP1 는 깊은 전위 우물을 형성하는 제로의 전위이다. 제 2 포토다이오드들로 인가된 전위 PhiP2 는 제 1 포토다이오드들 아래에 존재하는 전위 우물의 바닥보다 분명히 더 낮은 전위를 반도체내에서 형성하는 음 전위 (여기에서 -1.2 볼트) 이다. 2 개의 전송 게이트들 (G1j, G2j) 에는 낮은 전위들 PhiG1 및 PhiG2 이 공급되며, 제 1 포토다이오드들 아래에 존재하는 전위 우물들을 차단하는 전위 장벽들을 형성한다. 이러한 장벽들의 높이들은 상이하다. 게이트 (G1j) 아래에서, 장벽은 (자신에 의해 생성된 전하들을 보유한) 제 2 포토다이오드들 아래에서 PhiP2 에 의해 생성된 전위 보다 약간 높다. 반대로, 게이트 (G2j) 아래에서, 장벽은 상기 전위보다 낮다 - 그래서, 제 2 포토다이오드들 내에서 빛에 의해 생성된 전자들은 축적될 수 없으며 또는 다음 픽셀로 전송될 수도 없으며, 그러므로 제 1 포토다이오드들로 전송만이 가능하다. 이 예에서, 이러한 결과를 획득하기 위해, 0 볼트의 전위가 제 1 전송 게이트들 (G1) 로 인가되며 0.5 볼트의 양 전위가 제 2 게이트들 (G2) 로 인가되지만, 인가된 전위들이 다양한 반도체 또는 절연층들의 깊이들 또는 도핑 레벨들에 좌우된다는 것이 이해되어야 할 것이다.
이러한 제 1 인티그레이션 시간 말기에, 전하들을 2개의 단계들을 거쳐 전송하기 위해 전위들은 아래의 방법으로 조정된다. 제 1 전송 단계에서, 제 2 포토다이오드들의 p+-형 표면 영역에는 제로 전위 (PhiP2 = 0) 가 공급되어, 반도체에서의 전위를 낮추고 (도 3 의 상단으로부터 2번째 도면) 이 위치에 (비어 있는) 전위 우물을 형성한다. 제 2 단계에서 (도 3 의 3번째 도면), 제 1 포토다이오드들 아래에 여전히 존재하는 전위 우물들의 바닥 레벨은 제 1 게이트들 (G1) 아래의 전위와 제 2 게이트들 (G2) 아래의 전위 사이에 개재되어 있는 전위까지 상승된다. 이 예에서, 제 2 포토다이오드들로 인가된 전위 (PhiP2) 에 우선 0 볼트 (제 1 단계) 가 공급되고, 그런 다음, 제 1 포토다이오드들로 인가된 전위 (PhiP1) 에 -1.2 볼트 (제 2 단계) 가 공급된다. 제 1 포토다이오드들 아래의 우물들에 이전에 저장된 전하들은 제 2 포토다이오드들 아래의 전위 우물들로만 전송될 수 있다. 제 1 포토다이오드에 축적된 전하들은 제 2 포토다이오드들로 완전히 전송된다.
이러한 제 1 인티그레이션 시간과 제 1 전하 전송은 하나의 로우에서 다음 로우로의 전송 사이클의 절반을 형성한다. 사이클의 나머지 절반은 상기 첫 번째 절반과 동일하지만, 제 1 및 제 2 포토다이오드들과 제 1 및 제 2 게이트들의 역할들은 서로 바뀐다. 우선, 제 2 인티그레이션 시간 (도 3 에서 4번째 도면) 과 제 2 전하 전송이 있다. 제 2 인티그레이션 시간 동안, 픽셀 (PH2j) 의 제 2 포토다이오드내에서 빛에 의해 생성된 전하들은 이러한 포토다이오드 내에 축적되는 반면에, 다음 픽셀 (Pj +1) 의 제 1 포토다이오드 (PH1j +1) 에서 빛에 의해 생성된 전하들은 픽셀 (Pj) 의 제 2 포토다이오드로 전송된다.
제 2 인티그레이션 시간의 말기에, 제 1 전하 전송과 동일하지만, 2 개의 포토다이오드들과 2 개의 전송 게이트들의 역할들이 서로 바뀐 제 2 전하 전송 (미도시) 이 수행된다. 제 2 전하 전송은 현재 픽셀 (Pj) 의 제 2 포토다이오드에 저장된 모든 전하들을 다음 픽셀 (Pj +1) 의 제 1 포토다이오드로 전송한다.
이러한 제 2 전송은 사이클의 마지막을 나타낸다. 픽셀 (Pj +1) 의 제 1 포토다이오드는 이제 모든 픽셀들 (P1 내지 Pj) 에 의한 이미지 포인트 리드아웃(readout) 동안 축적된 전하들의 합을 포함하며, 픽셀 (Pj +1) 에 의한 동일한 이미지 포인트 리드아웃의 결과로 획득한 전하들은 다음 사이클에서 추가될 것이다.
인가된 전위들의 방향이 전하의 좌측에서 우측으로의 점진적 전송을 허용한다는 것에 유의해야 하지만, 인티그레이션 단계들과 전송 단계들 동안 게이트들 (G1, G2) 양쪽 모두에 인가된 전위들을 체계적으로 반전시킴으로써 우측에서 좌측으로 전하를 전송하는것도 또한 가능할 것이다.
도 3 에 도시한 예시적인 전위 우물과 전위 장벽 레벨들에서, 2 개의 인티그레이션들 사이에서 제 1 전하 전송 순간의 제 2 포토다이오드 아래의 전위는 인티그레이션들 동안의 전위 우물의 바닥 레벨과 동일한 것으로 간주된다. 그러나, 전송된 전하들을 수신할 포토다이오드의 표면 영역에 제로 전위 대신에 양 전위를 인가함으로써, 전송 동안에 (이 전송을 가속화하기 위해) 전위 우물은 변종으로서 약간 더 깊게 형성될 수도 있다.
또한, 이러한 경우에, 이 전송을 제어하는 게이트 아래의 전위 장벽이 전하 전송의 제 2 단계 동안 일시적으로 낮아지도록 하는 것 또한 가능하다 (반면에, 도 3 의 경우, 게이트 (G2) 에 인가된 전위는 제 2 인티그레이션이 시작될 때까지 그대로 남아있다).
도 4 는 2 개의 인티그레이션 시간들과 2 개의 전송의 사이클 동안에 포토다이오드들에 인가된 전위를 제어하는 하나의 가능한 타이밍 도이다. 도면에 도시한 것은 제 1 인티그레이션 시간이다 (PhiP1 = 0, PhiP2 는 음, PhiG1 = 0, PhiG2 는 양); 제 1 전송의 제 1 단계 (PhiP2 는 제로 또는 심지어 양의 값이 된다); 제 1 전송의 제 2 단계 (PhiP1 는 음의 값이 되고 PhiG2 는 동일하게 유지될 수도 있거나 증가될 수도 있지만, 바람직하게는 PhiP2 가 양의 값이 되었을 경우에만 그러하다); 제 2 인티그레이션 시간 (PhiP1 및 PhiP2 는 제 1 인티그레이션 시간에 대하여 서로 스위칭되었으며, 또한 PhiG1 와, PhiG2 도 서로 스위칭되었다); 그리고, 제 2 전송 시간의 2 개의 단계들 (PhiP1 및 PhiP2 는 제 1 전송 시간에 대하여 서로 스위칭되었으며, 또한 PhiG1 및 PhiG2 도 서로 스위칭되었다).
도 5 는 어레이의 로우들에 나란한 방향에서의 구조의 단면도를 도시하며, 병렬 배치된 3 개의 랭크들 (i-1, i, 그리고 i+1) 의 컬럼들이 도시된다. 동일한 로우의 포토다이오드들은, p++-형 확산들 (20)을 포함하는 절연 구조들에 의해 분리되며, p++-형 확산들 (20) 각각은 포토다이오드들의 n-형 영역들보다 깊을 수도 있지만 포토다이오드들의 n-형 영역들에 인접한 상태를 유지하는 n-형 영역 (22) 을 커버한다. 영역들 (20) 에 부여된 "p++-형" 이라는 용어는 이러한 영역들 (20) 이 p+-형 표면 영역들 (16) 보다 더 고농도로 도핑되었음을 의미하는 것으로 이해한다. 이러한 절연 구조들은 아래의 2 개의 역할을 한다:
- 한편으로는, 이러한 절연 구조들은, 하나의 컬럼의 픽셀의 전하들이 또 다른 컬럼의 인접 픽셀의 전하들과 혼합되는 것을 방지하는 전위 우물들을 형성함으로써 상이한 컬럼들의 인접 포토다이오드들의 전위 우물들을 서로 분리한다; 그리고
- 다른 한편으로는, 이러한 절연 구조들은 포토다이오드들의 p+-형 표면 영역들과 접촉하여 이러한 표면 영역들로 원하는 전위가 인가되도록 한다.
영역들 (20) 은 영역들 (22) 에 의해 에피텍셜 층로부터 완전히 절연된다. 실제로, 영역들 (20) 이 p-형 에피텍셜 층과 접촉하였다면, 완전히 허용불가능한 누설 전류들을 발생하지 않고 다양한 포토다이오드들의 p+-형 표면 영역들로 상이한 전위들을 인가하는 것은 가능하지 않다.
따라서, 영역들 (20) 은 포토다이오드들의 p+-형 표면 영역들에 직접적으로 인접해 있지만, 그러나, 게다가 포토다이오드들의 n-형 영역들에 의해 측방향으로 완전히 둘러싸여져 있으며 n-형 영역들 (22) 에 의해 하측으로도 둘러싸여져 있다; 영역들 (20) 은 p-형 에피텍셜 층 (12) 의 비공핍 부분들에 인접하지 않는다 (그러나, 그들은 게이트들 아래의 에피텍셜 층 (12) 에 인접하지만, 여기에서, 이 층은 공핍되며 그러므로 매우 저항성이 높다).
(제 1 포토다이오드들 PH1 를 위한) 공통 전위 (PhiP1 ) 또는 (제 2 포토다이오드들을 위한) 공통 전위 (PhiP2) 는 동일한 로우의 모든 인접한 포토다이오드들로 인가되므로, 로우들의 방향으로 인접한 포토다이오드들의 표면 영역들 (16) 을 전기적으로 절연할 필요는 없다는 점에 유의해야 한다.
전기 접점 (24) 은 p++-형 영역들 (20) 상에 형성된다 (동일한 로우의 p++-형 영역들은 그 로우의 p+-형 영역들 (16) 을 통하여 전기적으로 접촉하므로 모든 p++-형 영역들 (20) 상에 형성될 필요는 없다). 접점들 (24) 은 도 5 에 도시한 단면에서 반드시 평면에 있어야하는 것은 아니지만, 편의상 도 5에서는 평면에 있는 것으로 도시되었다.
원칙적으로는 얕으며 그래서 금속 접점을 수용하기에는 적합하지 않은 p+-형 영역들 (16) 그 자체들 상에 특정 접점들을 제공할 필요가 없도록 접점들 (24) 을 통하여 전위들 (PhiP1 및 PhiP2) 이 인가된다.
포토다이오드들의 p+-형 표면 영역들과 p++-형 절연 영역들 (20) 에 동일한 전위가 공급되지만, 반도체 내의 전위 프로파일은 동일한 로우의 포토다이오드들 사이의 절연 구조들에서처럼 포토다이오드들에서 동일하지 않다. 저장된 전하들이 이웃하는 컬럼들의 포토다이오드들 사이를 통과하는 것을 방지하는 전위장벽을 생성할 필요가 있다. 이렇게 하기 위해서, 절연 구조들 (20, 22) 과 포토다이오드들에서의 도핑 프로파일과 다른, 반도체에서의 도핑 프로파일들을 생성할 필요가 있다. 영역 (22) 에서의 불순물 농도에 대한 영역 (20) 에서의 불순물 농도의 비율이 (포토다이오드들의 영역들 (16, 14) 에서의 농도들의 비율과 비교하여) 상당히 증가하면, 영역 (22) 와 에피텍셜 층 사이의 접합 부근에 생성되는 전위 우물의 깊이는 상당히 감소한다. 그러면, 포토다이오드 아래에 생성된 상대적으로 깊은 전위 우물은 절연 영역들 아래에 형성된 매우 얕은 전위 우물에 인접한다. 이것은, 전위가 영역 (20) 을 통하여 영역 (16) 에 인가되기 때문에, 영역들 (20, 16) 에 인가된 전위는 동일한 반면에, 도 5 의 하부에 도시된 것과 같은 전위 장벽은 2개의 인접 포토다이오드들 아래에 형성된 전위 우물들을 분리한다는 것을 의미한다. 실제로, 영역 (22) 에서의 도핑은 영역들 (14) 에서의 도핑과 동일하지만, 영역 (20) 에서의 도핑은 영역(16) 에서의 도핑보다 고농도이다 (그리고, 바람직하게는,영역 (20) 의 깊이는 영역 (16) 의 깊이보다 더 깊다).
도 6 은 상이한 도핑 프로파일들을 이용하여 획득한 이러한 전위 장벽의 이유를 상세히 설명한다.
도 2 와 유사하게 작성된 도 6 은, 광생성된 전하들이 없는 경우에, 2 개의 상이한 도핑 프로파일들, 즉, 포토다이오드 아래의 프로파일 (도 6a) 과 절연 영역 (20) 아래의 프로파일 (도 6b) 을 위한, 그리고, p+-형 영역들 (16, 20) 에 인가된동일한 전위 (여기에서는 제로 전위) 를 위한, 반도체 내부에서의 전위 프로파일을 도시한다. 깊이를 나타내는 x-축은 아래로 향하고, 전위를 나타내는 y-축은 우측으로 향한다. 전하들을 저지하는 전위 장벽들이 전위 우물에 인접한 상태를 유지하면서 전위 우물은 음 전하들로 충진될 수도 있도록, 주어진 깊이에서, 전하가 없는 경우의 포토다이오드내의 전위는 인접 절연 영역내의 전위보다 항상 높다.
도 7 은 랭크 i 및 i+1 의 2 개의 인접 컬럼들에 속하는, 동일한 로우 Lj 또는 랭크 j 내의 2 개의 인접 픽셀들의 평면도이다. 각각의 포토다이오드들은 제 1 픽셀에 대해서는 PH1i ,j 및 PH2i , j 로 표시되고, 제 2 픽셀에 대해서는 PH1i +1,j 및 PH2i +1, j 로 표시된다. 동일한 로우에서 픽셀들 사이의 p+-형 절연 영역들은 참조 부호 20 으로 나타내었으며, 전기 접점들 (24) 은 전하들 (PhiP1 및 PhiP2) 을 포토다이오드들의 p+-형 영역들로 인가하기 위해 이러한 영역들 상에 형성되어 있다. 상기 접점들은 전위들 (PhiP1) 을 제 1 포토다이오드들로 전달하고 전위들 (PhiP2) 을 제 2 포토다이오드들로 전달하는 알루미늄 라인들 (미도시) 에 연결될 수도 있다. 제 2 포토다이오드들로부터 제 1 포토다이오드들을 분리하는 게이트들 (G1 및 G2) 은 픽셀들의 로우들의 전체 길이를 따라 연장된다. 또한 적절히 분포된 접점들이 이 게이트들에 제공되며, 이 접점들은 요구되는 전위들 (PhiG1 및 PhiG2 ) 을 이러한 게이트들에 전달하는 알루미늄 도체들 (미도시) 에 연결될 수 있다.
도 8 은 포토다이오드들의 표면의 기하학적 형태가 하나의 포토다이오드로부터 다른 포토다이오드로의 전하 전송이 보다 용이하게 이루어지도록 변경되는 실시형태, 즉, 2 개의 포토다이오드들 사이의 전송 게이트들의 폭을 제한하기 위해 인접 포토다이오드로 향한 포토다이오드들의 모서리들이 경사진 실시형태를 도시한다. 따라서 절연 영역들 (20) 은 나팔 모양으로 아래부분의 폭이 넓어진다.
도 9 는 절연 영역들 (20) 에 위치한 안티-블루밍 (anti-blooming) 디바이스들이 제공된 개선된 구조를 도시한다. 동일한 안티-블루밍 구조가 영역 (20) 에 의해 분리된 2 개의 인접 픽셀들을 위해 제공될 수도 있다. 바람직하게는, 이 구조는 상기 영역으로 양 공급 전위가 공급되도록 하는 드레인 접점 (36) 으로 커버되는 드레인을 형성하는 중앙 n+-형 영역을 포함한다. 이 드레인은 p+-형 영역 (20) 에 의해 측방향으로 완전히 둘러싸인다. 절연된 제어 게이트 (30) 는 포토다이오드로부터 드레인에 이어진 공간을 커버한다. 이 게이트에 인가된 (콘택 (34)) 전위를 조정하면, 포토다이오드에서 생성된 전하들이 드레인으로 전송되고 제거되는 블루밍 임계치를 정의할 수 있다. 안티-블루밍 구조는 모든 로우들이 전체적으로 제어되지 않고 로우 단위 (또는 로우들의 그룹 단위) 로 제어될 수 있으며, 그러므로, 다양한 로우들 또는 다양한 로우들의 그룹들의 안티-블루밍 게이트들로 상이한 전위들을 인가하는 것이 가능하다. 이것은 특히 이미지 캡처 동작에서 효과적으로 사용되는 전하 축적 로우들의 수를 N 보다 작은 숫자 N' 으로 제한될 수 있게 한다. 이렇게 하기 위해서는, 제 1 로우들의 포토다이오드들에서 생성된, 사용되지 않을 전하들이 포토다이오드들에 축적되지 않고 - 다른 로우들만이 전하들을 축적한다- 안티-블루밍 드레인으로 대칭적으로 전송될 수 있도록, 제 1 로우들 내의 안티-블루밍 게이트들의 전위를 증가시키는 것으로 충분하다.
반도체 기판 (10) 이 p-형 에피텍셜 층을 가진 n++-형이었다면, 안티-블루밍 수단은 달라질 것이다; n++-형 기판은 측방향 n+-형 영역 대신에 수직 안티-블루밍 드레인으로 사용될 것이며, 안티-블루밍 임계치는 조정가능한 바이어스 (bias) 를 에피텍셜 층에 인가함으로써 조정될 것이다.
도 10 은 픽셀들의 컬럼의 마지막에 배치된 전하 리드아웃 단계에 대한 가능한 구성을 도시하며, 단면은 컬럼 방향이며, 컬럼의 마지막 픽셀 (PN) 다음에는 리드아웃 스테이지 (CL) 가 후속된다. 바람직하게는, 리드아웃 스테이지는 (포토다이오드의 확산과 유사하지만 p+-형 표면 영역으로 커버되지 않은) n-형 플로팅 (floating) 확산 (40), 리드아웃 트랜지스터 (42) 및 (양 기준 전위 (Vref) 의) 드레인 (44) 과 드레인 (44) 으로부터 플로팅 확산 (40) 을 분리하는 절연된 게이트 (46) 로 구성된 리셋 (reset) 트랜지스터를 포함한다. 랭크 N의 로우에서의 마지막 전하 인티그레이션 후에, 픽셀 (PN) 의 제 2 포토다이오드에 수용된 전하들은, 픽셀 (PN) 다음에 마치 (Nth+1) 픽셀이 있는 것처럼 전위 PhiG1 에 의해 제어될 수도 있는 마지막 게이트 (48) 를 통하여 플로팅 확산 (40) 으로 전송된다.
전술한 내용에서, 픽셀의 2 개의 포토다이오드들은 기하학적 구조, 에리어 (area) 및 표면 영역의 도핑의 측면에서 동일한 것으로 간주되었지만, 이것은 의무적인 것은 아니다.
본 발명에 따른 센서는 프론트리트 (frontlit) 또는 백리트 (backlit) 일 수도 있다.
Claims (11)
- 시간-지연 및 인티그레이션 (time-delay and integration) 모드에서 작동하는 전하-전송 이미지 센서로서, 상기 전하-전송 이미지 센서는 로우들의 동일한 랭크 j 의 픽셀들에서 이미지 포인트에 의해 생성된 전하들을 총합함으로써 상기 로우들의 픽셀들을 연속적으로 이용하여 장면의 하나의 라인을 관측할 목적으로, 픽셀들의 N 개의 인접 로우 (row) 들을 포함하고, 각각의 로우는 상기 로우에서 각각의 랭크 i (i=1 부터 P) 를 각각 가지는 P 개의 픽셀들을 가지고,
상기 동일한 랭크 j 의 인접 픽셀들은 포토다이오드들 (PH1, PH2) 및 전송 게이트들 (G1, G2) 을 교대로 형성하며, 각각의 전송 게이트는 두 개의 포토다이오드들에 인접하며,
상기 포토다이오드들은 제 1 도전형의 공통 기준 영역 (12) 을 포함하며,
상기 공통 기준 영역 내에는 반대의 도전형의 개별 영역 (14) 이 형성되며,
상기 개별 영역은 제 1 도전형의 개별 표면 영역 (16) 에 의해 커버되며,
전송 게이트의 어느 한 쪽에 위치된 2 개의 포토다이오드들의 표면 영역들 (16) 은 서로 전기적으로 절연되고 상기 공통 기준 영역으로부터 전기적으로 절연되며,
상기 전하-전송 이미지 센서는 이들 영역들에게 서로 상이하고 주기적으로 가변적인 전위들을 공급하는 시퀀싱 회로를 포함하는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 1 항에 있어서,
상기 시퀀싱 회로는, 상기 게이트들과 상기 포토다이오드들로 주기적으로 전위들을 인가하도록 설계되고,
상기 시퀀싱 회로는 한 주기에서,
- 제 1 포토다이오드 아래에 전위 우물을 형성하여 상기 전위 우물 내에 전하들을 축적하고;
- 동시에, 상기 제 1 포토다이오드 옆의 제 2 포토다이오드의 전위 우물의 바닥을 상승시켜, 상기 제 2 포토다이오드에 의해 생성된 전하들이 상기 제 1 포토다이오드 내로 유입되게 하고;
- 다음으로, 상기 제 1 포토다이오드로부터의 모든 전하들을 상기 제 2 포토다이오드 내에 유입시키고; 그리고,
그 다음의 동일한 주기에서,
- 상기 제 1 포토다이오드로부터 전하들을 이미 수신한 상기 제 2 포토다이오드가 픽셀들의 다음 로우에 속한 제 3 포토다이오드에 대해 제 1 포토다이오드로서 동작하는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 2 항에 있어서,
제 1 로우와 마지막 로우 사이에 개재된 랭크의 로우에서의 픽셀은,
가변-높이 전위 장벽이 확립되게 하는 제 1 전송 게이트 (G1),
상기 제 1 전송 게이트에 인접한 제 1 포토다이오드 (PH1),
가변-높이 전위 장벽이 확립되게 하는 제 2 전송 게이트 (G2), 및
상기 제 2 게이트에 인접하고 다음 로우에서의 픽셀의 제 1 게이트에 인접한 제 2 포토다이오드 (PH2) 를, 연속적으로 픽셀들의 로우들의 방향에 직각인 방향으로 포함하는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 3 항에 있어서,
상기 시퀀싱 회로는,
- 픽셀의 상기 제 1 포토다이오드에서 광에 의해 생성된 전하들이 상기 제 1 포토다이오드에 의해 축적되고, 상기 제 2 포토다이오드에서 광에 의해 생성된 전하들이 상기 제 2 게이트 아래를 통과하여 상기 제 2 포토다이오드로부터 상기 제 1 포토다이오드 내로 유입되어 상기 제 1 포토다이오드 내에 축적되는 제 1 인티그레이션 단계;
- 상기 제 1 포토다이오드에 축적된 전하들이 상기 제 2 포토다이오드에 전송되는 제 1 전송 단계;
- 상기 제 2 포토다이오드에서 광에 의해 생성된 전하들이 상기 제 2 포토다이오드에 의해 축적되고, 다음 로우에 있는 픽셀의 제 1 포토다이오드에서 광에 의해 생성된 전하들이 상기 다음 로우의 픽셀의 제 1 전송 게이트 아래를 통과하여 상기 제 2 포토다이오드 내로 유입되어 상기 제 2 포토다이오드에 축적되는 제 2 인티그레이션 단계; 및
- 상기 제 2 포토다이오드에 축적된 전하들이 상기 다음 로우에 있는 픽셀의 제 1 전송 게이트 아래를 통과하여 상기 다음 로우에 있는 픽셀의 제 1 포토다이오드에 전송되는 제 2 전송 단계의
4 개의 연속적인 단계들에서 주기적으로 변화하는 전위들을 상기 포토다이오드들과 모든 로우들의 게이트들에게 인가하도록 설계된 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 4 항에 있어서,
상기 제 1 전송 단계 동안 및 상기 제 2 인티그레이션 단계 동안에 상기 제 2 포토다이오드의 표면 영역에 인가된 전위들은 각각 상기 제 2 인티그레이션 단계 동안보다 상기 제 1 전송 단계 동안에 상기 제 2 포토다이오드 아래에 더 깊은 전위 우물을 형성하도록 선택되는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 5 항에 있어서,
상기 제 2 전송 게이트에 인가되는 전위들은 상기 제 1 인티그레이션 단계 동안보다 상기 제 1 전송 단계 동안에 상기 제 2 전송 게이트 아래의 전위 장벽을 더 낮추도록 선택되는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
동일한 로우에 있는 인접 픽셀들의 포토다이오드들은,
- 상기 포토다이오드들의 표면 영역들 (16) 에 인접하지만, 이들 표면 영역들보다 더 고농도 도핑된 제 1 도전형의 제 1 절연 영역 (20)과,
- 상기 제 1 도전형의 절연 영역 아래에 위치하고, 제 1 도전형의 공통 기준 영역으로부터 상기 제 1 도전형의 절연 영역을 완전히 분리시키는 제 2 도전형의 제 2 절연 영역 (22) 의 중첩을 포함하는 절연 구조들에 의해 분리되는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 7 항에 있어서,
상기 절연 구조에서 형성된 전위 우물들이 포토다이오드에서 형성된 전위 우물들보다 얕게 형성되도록, 상기 제 2 도전형의 제 2 절연 영역에서의 불순물 농도에 대한 상기 제 1 도전형의 제 1 절연 영역에서의 불순물 농도의 비율은 포토다이오드의 제 2 도전형의 개별 영역에서의 불순물 농도에 대한 표면 영역에서의 불순물 농도의 비율보다 높은 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 7 항에 있어서,
상기 표면 영역들 (16) 에 전위를 전달하기 위해 상기 제 1 도전형의 제 1 절연 영역들 (20) 에 전기 접점이 제공되는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 7 항에 있어서,
상기 제 1 도전형의 절연 영역에 있는 상기 제 2 도전형의 드레인과, 상기 포토다이오드로부터 상기 드레인에 이어진 공간을 커버하는 제어 게이트를 포함하는 안티-블루밍 (anti-blooming) 구조를 포함하는 것을 특징으로 하는, 전하-전송 이미지 센서. - 제 7 항에 있어서,
2 개의 포토다이오드들 사이의 전송 게이트들의 폭을 제한하기 위해 인접 포토다이오드를 향한 포토다이오드들의 모서리들이 경사진(bevel) 것을 특징으로 하는, 전하-전송 이미지 센서.
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