KR101786883B1

KR101786883B1 - 액정표시장치

Info

Publication number: KR101786883B1
Application number: KR1020150151636A
Authority: KR
Inventors: 김현승; 노현종; 민경석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-10-30
Filing date: 2015-10-30
Publication date: 2017-10-18
Also published as: KR20170050281A

Abstract

본원은 COT 구조의 액정패널을 포함하면서도, 계조반전 불량을 개선할 수 있는 액정표시장치를 제공한다.
구체적으로, 본원의 각 실시예에 따른 액정표시장치는 게이트라인, 데이터라인 및 박막트랜지스터를 덮는 평탄화막 상에 배치되고 적어도 게이트라인 및 데이터라인에 중첩하는 위상지연층을 포함한다. 이러한 위상지연층에 의해, 액정표시장치으로 입사된 외부광이 비발광영역에서 위상 지연되므로, 하부기판에 의해 반사되더라도 상부편광판에 의해 차단된다. 이로써, 계조반전 불량이 개선될 수 있다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}

본원은 액정표시장치에 관한 것으로, 특히 하부기판 상에 복수의 박막트랜지스터 및 컬러필터를 모두 배치하는 COT(Color filter On Transistor array substrate) 구조의 액정표시장치에 관한 것이다.

본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.

이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.

그 중 액정표시장치는 상호 대향 합착된 한 쌍의 기판 및 그 사이에 주입된 액정물질으로 이루어진 액정층을 포함하고, 표시영역에 매트릭스 배열되는 복수의 화소영역을 정의하는 액정패널을 구비한다. 액정패널은 액정의 광학적 이방성과 분극성질을 이용하여, 각 화소영역의 광투과율을 조절한다.

이와 같이 액정패널은 스스로 광을 방출하는 자발광소자가 아니므로, 액정표시장치는 별도의 광원을 더 구비할 수 있다. 일 예로, 투과형 액정표시장치의 경우, 액정패널 아래에 배치되고 액정패널로 광을 조사하는 백라이트유닛을 더 구비한다.

그리고, 액정표시장치는 백라이트유닛으로부터 공급되고 액정패널에 의해 조절된 각 화소영역의 광투과율로 광을 방출하기 위하여, 백라이트유닛과 액정패널 사이의 제 1 편광판과, 액정패널 상의 제 2 편광판을 더 포함할 수 있다.

일반적인 액정패널의 한 쌍의 기판 중 하부기판은 복수의 화소영역을 정의하고 복수의 화소영역에 대응하는 복수의 박막트랜지스터를 포함하고, 상부기판은 복수의 화소영역에 대응하는 R, G, B 컬러필터와 각 화소영역의 외곽에 대응하는 블랙매트릭스를 포함한다.

이러한 액정패널의 경우, 복수의 박막트랜지스터를 하부기판에 마련하는 것과 별개로, 컬러필터와 블랙매트릭스를 상부기판에 마련해야 하는 문제점과, 상부기판의 컬러필터가 하부기판에 정의된 복수의 화소영역에 대응하도록, 상부기판과 하부기판 사이의 합착 과정이 정밀해야 하는 문제점과, 합착 과정 시의 마진으로 인해 블랙매트릭스의 면적이 넓어져서 개구율이 저하되는 문제점이 있다.

이러한 문제점들을 해소하기 위하여, 하부기판 상에 복수의 박막트랜지스터 및 R, G, B 컬러필터를 모두 배치하는 COT(Color filter On Transistor array substrate) 구조가 제안되었다. 그리고, COT 구조의 액정표시장치는 개구율을 더욱 향상시키기 위하여, 상부기판 및 하부기판에서 블랙매트릭스를 생략하고 하부기판의 공통전극을 블랙매트릭스로 이용할 수 있다.

이와 같이, COT 구조에서 상부기판은 컬러필터 또는 컬러필터와 블랙매트릭스를 포함하지 않는 단순한 구조로 이루어짐에 따라, 액정표시장치의 빛샘불량 및 계조반전 불량이 심화될 수 있는 문제점이 있다. 계조반전 불량은 백라이트유닛의 광을 차단하는 상태의 블랙계조가 백라이트유닛의 광을 투과하는 상태의 화이트계조로 시인되는 현상이다. 즉, 액정표시장치의 표시면으로 입사된 외부광이 하부기판 상의 금속패턴에 의해 반사됨으로써, 빛샘 불량 및 계조반전 불량이 발생된다.

일반적인 액정표시장치의 경우, 표시면으로 입사된 외부광 중 일부는 상부기판의 컬러필터 및 블랙매트릭스에 의해 흡수되므로, 금속패턴에 의해 반사되는 외부광이 감소됨으로써, 계조반전 불량이 완화될 수 있다.

그에 반해, COT 구조의 액정표시장치인 경우, 상부기판은 컬러필터 또는 컬러필터와 블랙매트릭스를 포함하지 않는 단순한 구조이기 때문에, 하부기판의 금속패턴에 의해 반사되는 외부광을 감소시킬 요인이 없으므로, 빛샘 불량 및 계조반전 불량을 개선시키는 데에 한계가 있는 문제점이 있다.

본원은 COT 구조이면서도, 계조반전 불량을 개선할 수 있는 액정표시장치를 제공하기 위한 것이다.

이와 같은 과제를 해결하기 위하여, 본원은 게이트라인, 데이터라인 및 박막트랜지스터를 덮는 평탄화막 상에 배치되고 적어도 게이트라인 및 데이터라인에 중첩하는 위상지연층을 포함하는 액정표시장치를 제공한다.

구체적으로, 본원은 상호 대향하는 상부기판과 하부기판 상부기판과 하부기판 사이에 배치되는 액정층 및 상부기판 위에 배치되는 상부편광판을 포함하는 액정표시장치를 제공한다.

하부기판은 표시영역에 복수의 화소영역을 정의하도록, 상호 교차하는 게이트라인과 데이터라인 각 화소영역에 대응하고 게이트라인과 데이터라인 사이의 교차영역에 배치되는 박막트랜지스터 게이트라인, 데이터라인 및 박막트랜지스터를 덮는 평탄화막 및 평탄화막 상에 배치되고, 각 화소영역의 발광영역의 외곽인 비발광영역에 대응하며, 적어도 게이트라인 및 데이터라인에 중첩하는 위상지연층을 포함한다.

그리고, 하부기판은 평탄화막에 오목하게 배치되는 오목패턴을 더 포함하고, 위상지연층은 오목패턴 내에 배치될 수 있다.

본원의 각 실시예에 따른 액정표시장치는 평탄화막 상에 배치되고 각 화소영역의 발광영역의 외곽인 비발광영역에 대응하는 위상지연층을 포함한다. 이러한 위상지연층에 의해, 액정표시장치으로 입사된 외부광이 비발광영역에서 위상 지연되므로, 하부기판에 의해 반사되더라도 상부편광판에 의해 차단된다.

이로써, 상부기판이 컬러필터 및 블랙매트릭스를 포함하지 않고, 하부기판이 블랙매트릭스를 포함하지 않는 COT 구조의 액정표시장치이더라도, 비발광영역의 금속패턴에 의해 반사된 외부광이 방출되는 것이 차단되므로, 비발광영역에서의 빛샘불량, 그에 따른 계조반전 불량이 개선될 수 있다.

더불어, 위상지연층이 평탄화층의 오목패턴 내에만 배치됨으로써, 위상지연층에 의한 단차가 발생하지 않으므로, 위상지연층의 단차에 의한 액정의 뒤틀림이 방지될 수 있다.

도 1은 본원의 제 1 실시예에 따른 액정표시장치를 나타낸 단면도이다.
도 2는 도 1의 하부기판에 대응하는 등가회로도이다.
도 3은 본원의 제 1 실시예에 따른 어느 하나의 화소영역을 나타낸 상면도이다.
도 4는 도 3의 I-I'를 나타낸 단면도이다.
도 5는 도 3의 II-II'를 나타낸 단면도이다.
도 6은 본원의 제 1 실시예에 따른 외부광의 진행 경로를 나타낸 도면이다.
도 7은 본원의 제 2 실시예에 따른 도 3의 I-I'를 나타낸 단면도이다.
도 8은 일반적인 제 1 및 제 2 비교예와 본원의 제 2 실시예 각각에 따른 외부광 반사율을 나타낸 그래프이다.
도 9는 본원의 제 3 실시예에 따른 어느 하나의 화소영역을 나타낸 상면도이다.
도 10은 도 9의 I-I'를 나타낸 단면도이다.
도 11은 도 9의 II-II'를 나타낸 단면도이다.

이하, 본원의 각 실시예에 따른 액정표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.

먼저, 도 1 내지 도 6을 참조하여, 본원의 일 실시예에 따른 액정표시장치에 대해 설명한다.

도 1은 본원의 제 1 실시예에 따른 액정표시장치를 나타낸 단면도이다. 도 2는 도 1의 하부기판에 대응하는 등가회로도이다. 도 3은 본원의 제 1 실시예에 따른 어느 하나의 화소영역을 나타낸 상면도이다. 도 4는 도 3의 I-I'를 나타낸 단면도이고, 도 5는 도 3의 II-II'를 나타낸 단면도이다. 도 6은 본원의 제 1 실시예에 따른 외부광의 진행 경로를 나타낸 도면이다.

도 1에 도시한 바와 같이, 본원의 제 1 실시예에 따른 액정표시장치(100)는 상호 대향하는 하부기판(10)과 상부기판(20), 하부기판(10)과 상부기판(20) 사이에 배치되는 액정층(30), 표시영역(AA)의 외곽에 배치되고 하부기판(10)과 상부기판(20) 사이를 합착하는 실링층(40), 및 상부기판(20) 위에 배치되는 상부편광판(50)을 포함한다.

그리고, 액정표시장치(100)가 투과형 또는 반투과형인 경우, 액정표시장치(100)는 하부기판(10) 아래에 배치되는 백라이트유닛(60), 및 하부기판(10)과 백라이트유닛(60) 사이에 배치되는 하부편광판(51)을 더 포함한다.

하부기판(10)에 대해서는 이하에서 도 2 내지 도 5를 참조하여 상세히 설명한다.

도 1에 상세히 도시되지 않았으나, 상부기판(20)은 투명하고 절연성의 기판(미도시)과 기판의 일면 상에 배치되고 액정층(30)과 접하는 배향막(미도시)을 포함할 수 있다.

액정층(30)은 실링층(40)에 의해 대향 합착된 하부기판(10)과 상부기판(20) 사이에 주입된 액정물질로 이루어진다. 도 1에 상세히 도시되지 않았으나, 액정층(30)의 액정물질은, 하부기판(10)과 상부기판(20) 각각의 일면 상에 배치되고 액정층(30)에 접하는 배향막(미도시)에 의해, 소정의 초기방향으로 배향될 수 있다. 이때, 액정층(30)의 광축은 ±45°일 수 있다.

상부편광판(50)은 상부기판(20) 위에 배치되고, 광을 소정의 투과축으로 편광한다.

하부편광판(51)은 하부기판(10) 아래에, 즉 하부기판(10)과 백라이트유닛(60) 사이에 배치되고, 상부편광판(50)의 투과축에 직교하는 투과축을 갖는다.

예시적으로, 상부편광판(50)의 투과축은 0°이고, 하부편광판(51)의 투과축은 90°일 수 있다.

백라이트유닛(60)은 하부편광판(51) 아래에 배치되고, 액정층(30) 측으로 광을 조사한다. 예시적으로, 백라이트유닛(60)은 광원(61), 광원(61)을 실장하는 회로기판(62), 하부기판(10)에 대향하고 적어도 일면이 광원(61)에 마주하는 도광판(63), 및 도광판(63)의 광 방출면에 배치되고 광을 확산 또는 산란시키는 다수의 광학시트(64), 및 도광판(63)의 광 방출면의 반대되는 일면에 배치되고, 광을 광 방출면 측으로 반사하는 반사판(65)을 포함한다.

이러한 액정표시장치(100)는 백라이트유닛(60)으로부터 조사되고 하부편광판(51)에 의해 제 1 투과축으로 편광된 광이, 하부기판(10)에 의한 각 화소영역의 광투과율에 따라 상부편광판(50)을 투과하여 외부로 방출됨으로써, 표시영역(AA)에 영상을 표시한다.

도 2에 도시한 바와 같이, 하부기판(10)은 표시영역(AA)에 복수의 화소영역(PA)을 정의하도록 상호 교차하는 게이트라인(GL)과 데이터라인(DL), 각 화소영역(PA)에 대응하고 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 배치되는 박막트랜지스터(TFT)를 포함한다.

그리고, 하부기판(10)은 표시영역(AA)의 외곽에 배치되는 게이트구동회로(G-DR)과 데이터구동회로(D-DR)를 더 포함할 수 있다. 게이트구동회로(G-DR)는 게이트라인(GL)에 순차적으로 게이트신호를 공급한다. 데이터구동회로(D-DR)는 영상신호에 기초하여 각 데이터라인(DL)에 데이터신호를 공급한다.

복수의 화소영역(AA) 각각은 실질적으로 광이 방출되는 발광영역(EA)을 포함한다. 도 2에 상세히 도시되지 않았으나, 하부기판(10)은 각 화소영역(PA)의 발광영역(EA)에 배치되는 화소전극(미도시)과 공통전극(미도시)을 포함한다. 화소전극은 박막트랜지스터(TFT)에 연결되고, 턴온한 박막트랜지스터(TFT)를 통해 화소전압을 공급받는다. 공통전극은 공통전압을 공급받는다. 이때, 각 화소영역(PA)의 발광영역(EA)에서, 화소전극과 공통전극 사이에 소정의 전계가 발생한다. 그로 인해, 초기 방향으로 배향된 상태의 액정층(30)의 액정물질의 광축이 변동함으로써, 각 화소영역(PA)의 광투과율, 즉 휘도가 조절된다.

도 3에 도시한 바와 같이, 하부기판(10)은 제 1 방향(도 3의 좌우방향)으로 연장되는 게이트라인(GL), 게이트라인(GL)에 교차하도록 제 2 방향(도 3의 상하방향)으로 연장되는 데이터라인(DL), 각 화소영역(PA)에 대응하고 게이트라인(GL)과 데이터라인(DL) 사이에 배치되는 박막트랜지스터(TFT)를 포함한다.

하부기판(10)은 각 화소영역의 발광영역(EA)에 배치되고 상호 이격하는 화소전극(PE)과 공통전극(CE)을 더 포함한다. 화소전극(PE)은 제 1 콘택홀(CT1)을 통해 박막트랜지스터(TFT)에 연결된다.

하부기판(10)은 게이트라인(GL)과 평행하고 게이트라인(GL)으로부터 이격되며 데이터라인(DL)의 양측에 이웃하도록 연장되는 쉴드라인(SL)을 더 포함한다. 쉴드라인(SL)은 데이터라인(DL)에 공급되는 데이터신호에 의해 액정층(도 1의 30)의 액정물질이 회전하는 오작동을 방지하기 위한 것이다. 이를 위해, 쉴드라인(SL)에 공통전압이 공급된다.

이러한 쉴드라인(SL)은 제 2 콘택홀(CT2)을 통해 공통전극(CE)과 연결되어, 공통전극(CE)에 공통전압을 공급하는 라인으로 이용된다.

그리고, 하부기판(10)은 각 화소영역의 발광영역(EA)의 외곽인 비발광영역에 대응하고 적어도 게이트라인(GL)과 데이터라인(DL)에 중첩하는 위상지연층(QWL)을 더 포함한다. 위상지연층(QWL)은 쉴드라인(SL)에 더 중첩할 수 있고, 위상지연층(QWL)은 박막트랜지스터(TFT)에도 더 중첩할 수 있다.

이러한 위상지연층(QWL)은 각 화소영역의 발광영역(EA)의 외곽에서 외부광을 위상 지연시킨다. 예시적으로, 위상지연층(QWL)은 경화성 액정 또는 고분자물질로 이루어지고, 광을 λ/4 위상 지연할 수 있다.

이러한 위상지연층(QWL)에 의해, 각 화소영역의 발광영역(EA)의 외곽에서, 하부기판(10)의 금속패턴들에 반사된 외부광이 상부편광판(도 1의 50)으로 방출되는 것이 차단될 수 있다.

구체적으로, 도 4 및 도 5에 도시한 바와 같이, 본원의 제 1 실시예에 따른 하부기판(10)은 게이트라인(GL), 데이터라인(DL) 및 박막트랜지스터(TFT)를 덮는 평탄화막(120) 및 평탄화막(120) 상에 배치되는 위상지연층(QWL)을 더 포함한다. 그리고, 하부기판(10)은 평탄화막(120)의 전면 상에 배치되고 위상지연층(QWL)을 덮는 배향막(130)을 더 포함한다.

하부기판(10)은 게이트라인(GL), 쉴드라인(SL), 데이터라인(DL), 박막트랜지스터(TFT), 화소전극(PE) 및 공통전극(도 5의 CE)을 포함하는 박막트랜지스터 어레이(110)와, 박막트랜지스터 어레이(110)를 덮는 평탄화막(120)과, 평탄화막(120) 상의 위상지연층(QWL)을 포함한다.

그리고, 하부기판(10)은 게이트라인(GL) 및 쉴드라인(SL) 각각과 데이터라인(DL) 사이를 절연하는 게이트절연막(111), 게이트절연막(111)의 전면 상에 배치되고 데이터라인(DL)을 덮는 제 1 보호막(112), 제 1 보호막(112) 상에 배치되는 컬러필터(113), 및 제 1 보호막(112)의 전면 상에 배치되고 컬러필터(113)를 덮는 제 2 보호막(114)을 더 포함한다.

도 4에 도시한 바와 같이, 박막트랜지스터(TFT)는 게이트라인(GL)의 일부로 이루어진 게이트전극(GE), 게이트절연막(111) 상에 배치되고 게이트전극(GE)과 중첩하는 액티브층(ACT), 게이트절연막(111) 상에 배치되고 데이터라인(DL)에서 연장되며 액티브층(ACT)의 제 1 영역에 접하는 소스전극(SE) 및 게이트절연막(111) 상에 배치되고 소스전극(SE)에서 이격되며 액티브층(ACT)의 제 2 영역에 접하는 드레인전극(DE)을 포함한다. 이러한 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인전극(DE)은 데이터라인(DL)과 함께 제 1 보호막(112)으로 덮인다.

컬러필터(113)는 제 1 보호막(112) 상에 배치되고, 복수의 화소영역(도 2의 PA) 각각에 대응하고 서로 다른 색상을 방출하는 제 1, 제 2 및 제 3 컬러필터층(1131, 1132, 1133)을 포함한다. 예시적으로, 컬러필터(113)의 제 1, 제 2 및 제 3 컬러필터층(1131, 1132, 1133)은 적색(RED), 녹색(GREEN) 및 청색(BLUE)을 방출할 수 있다.

화소전극(PE)은 제 2 보호막(112) 상에 배치되고, 각 화소영역(PA)의 발광영역(EA)에 대응한다. 그리고, 화소전극(PE)은 적어도 제 1 및 제 2 보호막(112, 114)을 관통하는 제 1 콘택홀(CT1)을 통해 박막트랜지스터(TFT)의 드레인전극(DE)에 연결된다.

참고로, 도 4는 박막트랜지스터(TFT)의 소스전극(SE)이 데이터라인(DL)에 연결되고, 드레인전극(DE)이 화소전극(PE)에 연결되는 것으로 도시하였으나, 이와 달리, 설계자의 의도에 따라, 드레인전극(DE)이 데이터라인(DL)에 연결되고, 소스전극(SE)이 화소전극(PE)에 연결될 수도 있음은 당연하다.

도 5에 도시한 바와 같이, 공통전극(CE)은 화소전극(PE)과 마찬가지로, 제 2 보호막(114) 상에 배치되고, 각 화소영역(PA)의 발광영역(EA)에 대응한다. 그리고, 공통전극(CE)은 적어도 제 1 및 제 2 보호막(112, 114)과 게이트절연막(111)을 관통하는 제 2 콘택홀(CT2)을 통해 쉴드라인(SL)에 연결된다.

도 4 및 도 5에 도시된 바와 같이, 제 1 및 제 2 콘택홀(CT1, CT2)의 형성 시에 컬러필터(113)가 손상되는 것을 방지하기 위하여, 컬러필터(113)는 제 1 및 제 2 콘택홀(CT1, CT2) 각각에서 이격될 수 있다. 즉, 컬러필터(113)는 제 1 및 제 2 콘택홀(CT1, CT2) 및 이들 각각의 주변마진에 대응하는 일부 영역을 제외한 영역에 배치될 수 있다.

더불어, 도 4 및 도 5에 따른 화소전극(PE)과 공통전극(CE)은 동일층(즉, 제 2 보호막(114)의 상부)에 배치되고 상호 이격하여 절연된다. 이와 달리, 별도로 도시하고 있지 않으나, 화소전극(PE)과 공통전극(CE)은 이들 사이에 배치된 별도의 절연막에 의해 상호 절연되고, 화소전극(PE)과 공통전극(CE) 중 어느 하나는 발광영역(EA)에 대응하는 평판 형태로 이루어지며, 다른 나머지 하나는 적어도 하나의 빗살 형태로 이루어질 수도 있다.

도 4 및 도 5에 도시된 바와 같이, 평탄화막(120)은 게이트라인(GL), 쉴드라인(SL), 데이터라인(DL), 박막트랜지스터(TFT), 화소전극(PE) 및 공통전극(CE)를 포함한 박막트랜지스터 어레이(110)를 덮는다.

즉, 평탄화막(120)은 제 2 보호막(114)의 전면 상에 배치되고, 화소전극(PE) 및 공통전극(CE)을 덮는다.

위상지연층(QWL)은 평탄화막(120) 상에 배치되고, 각 화소영역(PA)의 발광영역(EA)의 외곽인 비발광영역(NEA)에 대응한다. 그리고, 위상지연층(QWL)은 적어도 게이트라인(GL)과 데이터라인(DL)에 중첩한다. 또한, 위상지연층(QWL)은 박막트랜지스터(TFT) 및 쉴드라인(SL)에 더 중첩할 수 있다.

이러한 위상지연층(QWL)은 광을 λ/4 위상 지연한다.

그리고, 위상지연층(QWL)은 적층 및 패터닝되기에 용이하고 광을 위상 지연하는 특성을 갖는 재료로 이루어진다. 예시적으로, 위상지연층(QWL)은 경화성 액정(RM: Reactive Mesogen) 또는 고분자물질(Polymer)로 이루어질 수 있다.

이와 같이, 위상지연층(QWL)은 비발광영역(NEA)에 배치되고 반사성의 금속패턴으로 이루어진 라인 또는 전극(즉, GL, DL, SL, SE, DE 등)에 중첩한다. 이로써, 비발광영역(NEA)에서, 박막트랜지스터 어레이(110)의 금속패턴에 의해 반사된 외부광은 위상지연층(QWL)에 의해 위상 지연됨으로써, 상부편광판(도 1의 50)에 의해 차단된다.

즉, 도 6에 도시한 바와 같이, 비발광영역(NEA)에 있어서, 상부편광판(50)에서 액정층(30) 측으로 입사되는 외부광(OL)은 상부편광판(50)에 의해 0°의 투과축으로 편광되고, 액정층(30) 및 위상지연층(QWL)에 의해 위상 지연된다. 그리고, 박막트랜지스터 어레이(110)의 금속패턴에 반사된 외부광은 다시 액정층(30) 및 위상지연층(QWL)에 의해 위상 지연됨으로써, 상부편광판(50)의 투과축과 상이한 편광성분이 되므로, 상부편광판(50)에 의해 차단된다.

한편, 제 1 실시예에 따르면, 위상지연층(QWL)은 평탄화막(120) 상에 배치되므로, 평탄화막(120)의 전면 상에 배치되는 배향막(130)에 위상지연층(QWL)에 의한 단차가 전이된다. 즉, 액정층(도 1의 30)에 접하는 배향막(130)이 단차를 포함하므로, 액정층(30)의 액정물질이 단차에 의해 틀어져서 초기 방향으로 적절하게 배향되지 못할 수 있다. 이와 같이 틀어진 방향의 액정물질로 인해, 빛샘불량이 발생될 수도 있다.

이에 따라, 본원의 제 2 실시예는 위상지연층(QWL)에 의한 단차가 발생하는 것을 방지할 수 있는 구조를 제안한다.

도 7은 본원의 제 2 실시예에 따른 도 3의 I-I'를 나타낸 단면도이다.

도 7에 도시한 바와 같이, 본원의 제 2 실시예에 따른 액정표시장치의 하부기판(10')은 평탄화막(120)에 오목하게 배치되는 오목패턴(121)을 더 포함하고, 위상지연층(QWL)이 오목패턴(121) 내에 배치되는 점을 제외하면, 도 1 내지 도 6에 따른 제 1 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.

오목패턴(121)은 비발광영역(NEA)에 대응하고 평탄화막(120)에 오목하게 파인 홈 형태이다.

위상지연층(QWL)은 평탄화막(120)의 오목패턴(121) 내에만 배치되므로, 평탄화막(120)에 대한 위상지연층(QWL)의 단차가 발생되지 않는다.

이에 따라, 제 2 실시예에 따르면, 평탄화막(120)의 전면 상에 배치되는 배향막(130)은 단차를 포함하지 않고 평평해질 수 있다. 그로 인해, 액정층(30)의 액정물질의 배향 방향이 틀어지는 것을 방지할 수 있다.

이상과 같이, 본원의 제 1 및 제 2 실시예에 따른 액정표시장치(100)는 위상지연층(QWL)을 포함함에 따라, 상부기판(20)이 컬러필터와 블랙매트릭스를 포함하지 않는 단순한 구조이고, 하부기판(10)이 블랙매트릭스를 포함하지 않는 COT 구조이면서도, 외부광에 의한 계조반전 불량을 개선할 수 있다. 즉, 비발광영역(NEA)에 배치되는 위상지연층(QWL)을 포함함에 따라, 외부광(OL)이 박막트랜지스터 어레이(110)의 금속패턴에 반사되더라도, 상부편광판(50)에 의해 차단될 수 있으므로, 외부광에 의한 빛샘불량, 그에 따른 계조반전 불량이 개선될 수 있다.

도 8은 일반적인 제 1 및 제 2 비교예와 본원의 제 2 실시예 각각에 따른 외부광 반사율을 나타낸 그래프이다. 여기서, 외부광 반사율은 입사된 외부광이 표시면으로 방출되는 정도를 나타낸다.

제 1 비교예는 일반적인 COT 구조의 액정표시장치로서, 상부기판 상의 상부편광판을 포함하지 않는 경우이다. 제 2 비교예는 일반적인 COT 구조의 액정표시장치로서, 상부기판 상의 상부편광판을 포함하는 경우이다.

도 8에 도시한 바와 같이, 제 2 비교예에 따른 외부광 반사율은 제 1 비교예에 따른 외부광 반사율에 비해 약 20%만큼 작다. 이는, 상부편광판에 입사된 외부광이 상부편광판의 편광축으로 편광되면서 감소되기 때문이다.

그리고, 본원의 제 2 실시예에 따른 외부광 반사율은 제 2 비교예에 따른 외부광 반사율에 비해 작다.

즉, 앞서 언급한 바와 같이, 본원의 제 1 및 제 2 실시예에 따른 액정표시장치(100)는 비발광영역(NEA)에 대응하는 위상지연층(QWL)을 더 포함한다. 이에, 외부광이 위상지연층(QWL)에 의해 위상 지연됨으로써, 상부편광판(50)에 의해 표시면으로 방출되는 것이 차단된다.

따라서, 본원의 제 1 및 제 2 실시예에 따른 액정표시장치(100)의 외부광 반사율은 제 2 비교예보다 작으므로, 계조반전 불량이 개선될 것을 예상할 수 있다.

이어서, 도 9 내지 도 11을 참조하여, 본원의 제 3 실시예에 대해 설명한다.

도 9는 본원의 제 3 실시예에 따른 어느 하나의 화소영역을 나타낸 상면도이다. 도 10은 도 9의 I-I'를 나타낸 단면도이고, 도 11은 도 9의 II-II'를 나타낸 단면도이다.

도 9에 도시한 바와 같이, 본원의 제 3 실시예에 따른 액정표시장치의 하부기판(10")은 공통전극(CE)과 동일층에 배치되고 적어도 게이트라인(GL), 데이터라인(DL) 및 쉴드라인(SL)에 중첩하는 공통라인(CL)을 더 포함하는 점을 제외하면, 도 1 내지 도 8에 도시한 제 1 및 제 2 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.

앞서 언급한 바와 같이, 평탄화층(120) 상의 위상지연층(QWL)은 게이트라인(GL), 데이터라인(DL) 및 쉴드라인(SL)에 중첩한다.

그리고, 공통전극(CE)과 동일층에 배치되는 공통라인(CL) 또한 위상지연층(QWL)과 마찬가지로, 게이트라인(GL), 데이터라인(DL) 및 쉴드라인(SL)에 중첩한다. 이에 따라, 공통라인(CL)은 각 화소영역(PA)의 비발광영역(NEA)에 대응하고 위상지연층(QWL)과 중첩한다.

그리고, 공통전극(CE)은 공통라인(CL)에서 연장되는 빗살 형태로 이루어진다.

다만, 공통전극(CE) 및 공통라인(CL)이 화소전극(PE)과 동일층에 배치되는 경우, 공통라인(CL)은 화소전극(PE)으로부터 이격된다. 이에 따라, 공통라인(CL)은 위상지연층(QWL)과 달리, 박막트랜지스터(TFT)와 화소전극(PE) 사이를 연결하는 제 1 콘택홀(CT1) 및 그 주변영역에 배치되지 않을 수 있다.

또는, 별도로 도시하고 있지 않으나, 공통라인(CL)이 화소전극(PE)과 동일층에 배치되지 않는 경우, 공통라인(CL) 및 위상지연층(QWL)은 상호 완전히 중첩될 수도 있다.

도 10 및 도 11에 도시한 바와 같이, 공통라인(CL)은 제 2 보호막(114) 상에 배치되고, 각 화소영역(PA)의 비발광영역(NEA)에 대응하며, 화소전극(PE)로부터 이격된다.

이러한 공통라인(CL)은 위상지연층(QWL)과 마찬가지로, 적어도 게이트라인(GL) 및 데이터라인(DL)에 중첩된다. 그리고, 공통라인(CL)은 쉴드라인(SL)에 더 중첩될 수 있다.

더불어, 공통라인(CL)은 적어도 제 1 및 제 2 보호막(112, 114) 및 게이트절연막(111)을 관통하는 제 2 콘택홀(CT2)을 통해 쉴드라인(SL)에 연결된다.

이와 같이, 제 3 실시예에 따르면, 각 화소영역(PA)의 비발광영역(NEA)에 위상지연층(QWL)이 배치될 뿐만 아니라, 공통라인(CL)이 더 배치되므로, 비발광영역(NEA)의 빛샘불량이 더욱 방지될 수 있다. 그리고, 복수의 화소영역(PA) 전체에 대응하는 쉴드라인(SL)의 저항이 공통라인(CL)에 의해 감소될 수 있어, 화소 간 저항차에 따른 전계의 균일도가 향상될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

100: 액정표시장치 10: 하부기판
20: 상부기판 30: 액정층
40: 실링층 50: 상부편광판
51: 하부편광판 60: 백라이트유닛
AA: 표시영역 PA: 화소영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 EA: 각 화소영역의 발광영역
SL: 쉴드라인 PE: 화소전극
CE: 공통전극 QWL: 위상지연층
CT1, CT2: 제 1 및 제 2 콘택홀
NEA: 비발광영역 111: 게이트절연막
112: 제 1 보호막 113: 컬러필터
114: 제 2 보호막 120: 평탄화막
130: 배향막 121: 오목패턴

Claims

상호 대향하는 상부기판과 하부기판;
상기 상부기판과 상기 하부기판 사이에 배치되는 액정층; 및
상기 상부기판 위에 배치되는 상부편광판을 포함하고,
상기 하부기판은,
표시영역에 복수의 화소영역을 정의하도록, 상호 교차하는 게이트라인과 데이터라인;
상기 각 화소영역에 대응하고 상기 게이트라인과 데이터라인 사이의 교차영역에 배치되는 박막트랜지스터;
상기 게이트라인, 상기 데이터라인 및 상기 박막트랜지스터를 덮는 컬러필터;
상기 컬러필터 상에 위치하는 평탄화막; 및
상기 평탄화막 상에 배치되고, 상기 각 화소영역의 발광영역의 외곽인 비발광영역에 대응하며, 적어도 상기 게이트라인 및 상기 데이터라인에 중첩하는 위상지연층을 포함하는 액정표시장치.
제 1 항에 있어서,
상기 하부기판은 상기 평탄화막에 오목하게 배치되는 오목패턴을 더 포함하고,
상기 위상지연층은 상기 오목패턴 내에 배치되는 액정표시장치.
제 1 항 또는 제 2 항에 있어서,
상기 위상지연층은 경화성 액정 또는 고분자물질로 이루어지는 액정표시장치.
제 1 항 또는 제 2 항에 있어서,
상기 위상지연층은 광을 λ/4 위상 지연하는 액정표시장치.
제 1 항 또는 제 2 항에 있어서,
상기 하부기판은
상기 게이트라인을 덮으며 상기 게이트라인과 상기 데이터라인 사이를 절연하는 게이트절연막;
상기 게이트절연막과 상기 컬러 필터 사이에 위치하고, 상기 데이터라인을 덮는 제 1 보호막;
상기 컬러필터를 덮는 제 2 보호막; 및
상기 제 2 보호막 상에 배치되고 상기 각 화소영역의 발광영역에 대응하며 상호 이격하는 화소전극과 공통전극을 더 포함하고,
상기 평탄화막은 상기 제 2 보호막의 전면 상에 배치되며 상기 컬러필터, 상기 화소전극 및 상기 공통전극을 더 덮는 액정표시장치.
제 5 항에 있어서,
상기 하부기판은
상기 게이트라인과 동일층에 배치되고, 상기 게이트라인에서 이격되며 상기 게이트절연막으로 덮이고 상기 데이터라인의 양측에 이웃하도록 연장되는 쉴드라인을 더 포함하고,
상기 위상지연층은 상기 쉴드라인에 더 중첩하는 액정표시장치.
제 6 항에 있어서,
상기 하부기판은,
상기 제 2 보호막 상에 배치되고, 적어도 상기 게이트라인, 상기 데이터라인 및 상기 쉴드라인에 중첩하는 공통라인을 더 포함하고,
상기 공통라인은 적어도 상기 게이트절연막, 상기 제 1 및 제 2 보호막을 관통하는 콘택홀을 통해 상기 쉴드라인에 연결되고,
상기 공통전극은 상기 공통라인에서 연장되는 액정표시장치.
제 7 항에 있어서,
상기 위상지연층은 상기 공통라인과 중첩하는 액정표시장치.
제 5 항에 있어서,
상기 박막트랜지스터는
상기 게이트라인의 일부로 이루어진 게이트전극;
상기 게이트절연막 상에 배치되고 상기 게이트전극과 중첩하는 액티브층;
상기 게이트절연막 상에 배치되고 상기 데이터라인에서 연장되며 상기 액티브층의 제 1 영역에 접하는 제 1 전극; 및
상기 게이트절연막 상에 배치되고 상기 제 1 전극에서 이격되며 상기 액티브층의 제 2 영역에 접하는 제 2 전극을 포함하고,
상기 화소전극은 적어도 상기 제 1 보호막을 관통하는 콘택홀을 통해 상기 제 1 및 제 2 전극 중 적어도 하나와 연결되는 액정표시장치.
제 1 항 또는 제 2 항에 있어서,
상기 하부기판 아래에 배치되는 백라이트유닛; 및
상기 하부기판과 상기 백라이트유닛 사이에 배치되고 상기 상부편광판의 편광축에 직교하는 편광축의 하부편광판을 더 포함하는 액정표시장치.
제 1 항 또는 제 2 항에 있어서,
상기 하부기판은 상기 평탄화막의 전면 상에 배치되며 상기 위상지연층을 덮고 상기 액정층과 접하는 배향막을 더 포함하는 액정표시장치.