KR101784564B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 개시는 반도체 패키지의 제조 방법을 제공한다. 이 방법은, (1) 미리 정해진 온도 범위 하에서 다이 휨 값을 결정하는 단계와, (2) 상기 다이 휨 값에 따라서 기판의 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 단계와, (3) 상기 미리 정해진 온도 하에서 상기 다이와 상기 기판을 결합하는 단계를 포함한다. 상부 금속은 중간 층 위에 놓이는 모든 금속 층들을 포함하며, 하부 금속은 중간 층 아래에 놓이는 모든 금속 층들을 포함한다. 중간 층은 코어 또는 금속 층을 포함한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
집적 회로들은 일반적으로 반도체 웨이퍼와 같은 기판 상에 형성된다. 본딩 범프들[범프-온-트레이스(bump-on-trace), 또는 BOT]은 집적 회로 내의 상호접속 구조물의 일부이다. 범프는 디바이스에 대한 전기 접속이 행해질 수도 있는 집적 회로 디바이스에 대한 인터페이스를 제공한다. 종래 기술들은 열압축 또는 열초음파 와이어 본딩 및 당해 분야에 알려진 기타 기술을 이용하여 패키지 단자로부터 집적 회로로의 접속을 제공하는데 이용될 수도 있다
제어된 콜랩스(collapse) 칩 접속 또는 그 두문자어(acronym), C4로서 또한 알려진, 플립 칩과 같은 칩 상호접속 기술은, 칩 출력 컨택트들 상에 퇴적되어 있었던 땜납 범프들을 이용하여 반도체 디바이스들을 외부 회로에 상호 접속한다. 땜납 범프들은 최종 웨이퍼 프로세싱 단계 동안에 웨이퍼의 상부측의 칩 패드들 상에 퇴적된다. 칩을 외부 회로(예컨대, 회로 보드 또는 다른 칩 또는 웨이퍼)에 탑재하기 위하여, 칩의 상부측이 페이스 다운되고 칩의 접촉 패드들이 외부 회로 상의 매칭 패드들 위에 놓이도록 칩이 뒤집히고(flip over), 그 후 땜납이 플립된 칩과 외부 회로를 지지하는 기판 사이에 흘러서 상호접속을 완료한다. 이는 칩이 수직 상태로 탑재되며 와이어들이 칩 패드들을 외부 회로에 상호접속하는데 사용되는 와이어 본딩과는 대조를 이룬다. 결과적으로 완성된 플립 칩 패키지는 종래의 캐리어 기반 시스템보다 훨씬 더 작으며, 그 이유는 칩이 칩 보드와 잘 맞기 때문이다. 상호접속 와이어들이 더욱 더 짧아질때, 인덕턴스 및 내열이 크게 감소된다. 따라서, 플립 칩은 디바이스들을 더 고속화할 수 있다.
BOT 구조물들은 때때로 필 오프(peel-off) 또는 박리(delamination)될 수도 있다. 예컨대, 프로세싱 동안에, 언더컷 영역들은 트레이스들 상에 형성될 수도 있다. 디바이스 다이의 열 팽창 계수(coefficient of thermal expansion; CTE)와 패키지 기판의 CTE 사이의 불일치에 의해 생성된 스트레스로 결합된 이러한 언더컷 영역들은, 결과적으로 생성된 패키지의 필 오프 또는 박리의 가능성을 증가시킬 수도 있다.
본 개시의 일부 실시형태들은, (1) 제1 휨을 가진 기판, 및 (2) 상기 기판 위에, 제2 휨과 약 100 mm2 보다 더 큰 표면적을 가진 디바이스 다이를 포함하는 반도체 패키지를 제공한다. 제1 휨과 제2 휨은 동일한 휨 사인 컨벤션(warpage sign convention) 및 실질적으로 동일한 휨 값을 포함한다.
본 개시의 일부 실시형태들에 있어서, 반도체 패키지의 기판은, 중간 층, 상부 금속, 및 하부 금속을 포함한다. 상부 금속은 중간 층 위에 놓인다. 중간 층 위에 놓이는 모든 금속 층들은, 중간 층 위의 모든 금속 층들의 밀도의 대략 평균인 상부 금속 밀도를 가진다. 하부 금속은 중간 층 아래에 놓인다. 중간 층 아래에 놓이는 모든 금속 층들은, 중간 층 아래의 모든 금속 층들의 밀도의 대략 평균인 하부 금속 밀도를 가진다. 하부 금속 밀도는 상부 금속 밀도보다 더 크다.
본 개시의 일부 실시형태들에 있어서, 상부 금속 밀도와 하부 금속 밀도 사이의 차이는 적어도 약 0.008이다.
본 개시의 일부 실시형태들에 있어서, 디바이스 다이의 두께는 약 10 mil보다 작다.
본 개시의 일부 실시형태들에 있어서, 반도체 패키지의 기판은, 코어, 상부 금속, 및 하부 금속을 포함한다. j 개의 금속 층들을 가진 상부 금속은 코어 위에 놓인다. 상부 금속은 대략 j 개의 금속 층들의 밀도의 합을 j로 나눈 것인 상부 금속 밀도를 포함한다. k 개의 금속 층들을 가진 하부 금속은 코어 아래에 놓인다. 하부 금속은 대략 k 개의 금속 층들의 밀도의 합을 k로 나눈 것인 하부 금속 밀도를 포함한다. j 및 k는 양의 정수이다.
본 개시의 일부 실시형태들에 있어서, 기판은 기판의 상부 내지 하부에 배치된 n 개의 금속 층들을 가진다. n 개의 금속 층들은 1 내지 n/2 개의 금속 층들을 가지며, 여기서 상부 금속의 상부 금속 밀도는, 대략 1 내지 n/2 금속 층들의 각각의 밀도의 합을 n/2로 나눈 것이다. n 개의 금속 층들은 (n/2+1) 내지 n 개의 금속 층들을 포함하는 하부 금속을 가지며, 여기서 하부 금속의 하부 금속 밀도는, 대략 (n/2+1) 내지 n 개의 금속층들의 각각의 밀도의 합을 n/2로 나눈 것이다. n은 양의 정수이다.
본 개시의 일부 실시형태들에 있어서, 기판은 기판의 상부 내지 하부에 배치된 m 개의 금속 층들을 가진다. m 개의 금속 층들은 1 내지 (m-1)/2 개의 금속 층들을 포함하는 상부 금속을 가지며, 여기서 상부 금속의 상부 금속 밀도는, 대략 1 내지 (m-1)/2 금속 층들의 각각의 밀도의 합을 (m-1)/2로 나눈 것이다. m 개의 금속 층들은 (m+3)/2 내지 m 개의 금속 층들을 포함하는 하부 금속을 가지며, 여기서 하부 금속의 하부 금속 밀도는, 대략 (m+3)/2 내지 m 개의 금속 층들의 각각의 밀도의 합을 (m-1)/2으로 나눈 것이다. m은 양의 정수이다.
본 개시의 일부 실시형태들에 있어서, 디바이스 다이의 표면 면적은 144 mm2보다 더 크다.
본 개시의 일부 실시형태들은 반도체 패키지의 제조 방법을 제공한다. 이 방법은, (1) 미리 정해진 온도 범위 하에서 다이 휨 값을 결정하는 단계와, (2) 상기 다이 휨 값에 따라서 기판의 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 단계와, (3) 상기 미리 정해진 온도 하에서 상기 다이와 상기 기판을 결합하는 단계를 포함한다. 상부 금속은 중간 층 위에 놓이는 모든 금속 층들을 포함하며, 하부 금속은 중간 층 아래에 놓이는 모든 금속 층들을 포함한다. 중간 층은 코어 또는 금속 층을 포함한다.
본 개시의 일부 실시형태들에 있어서, 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 단계는, 상기 하부 금속의 밀도로부터 상기 상부 금속의 밀도 만큼 감산하는 단계를 포함한다. 상부 금속의 밀도는, 상부 금속의 모든 금속 층들의 면적 밀도의 대략 평균이다. 하부 금속의 밀도는 하부 금속의 모든 금속 층들의 면적 밀도의 대략 평균이다.
본 개시의 일부 실시형태들에 있어서, 다이의 표면 면적은 약 100 mm2 보다 더 크다.
본 개시의 일부 실시형태들에 있어서, 다이 휨 값을 결정하는 단계는, 약 실온으로부터 약 미리 정해진 온도 범위까지의 온도 사이클 하에서 반도체, 금속 층, 유전체 층, 및 금속 범프를 가지는 다이의 휨을 측정하는 단계를 포함한다.
본 개시의 일부 실시형태들에 있어서, 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 단계는, 그 차이와 다이 휨 값을 서로 연관시키는 시뮬레이션 동작을 포함한다.
본 개시의 일부 실시형태들에 있어서, 미리 정해진 온도 범위는 약 240 내지 약 270℃이다.
본 개시의 일부 실시형태들은, 반도체 패키지의 제조 방법을 제공한다. 이 방법은, (1) 미리 정해진 온도 하에서 제1 곡률을 가진 반도체 다이를 제공하는 단계와, (2) 상기 미리 정해진 온도 하에서 제2 곡률을 가진 기판을 제공하는 단계와, (3) 상기 반도체 다이와 상기 기판을 범프-온-트레이스(Bump-On-Trace; BOT) 본딩을 통하여 결합하는 단계를 포함한다. 제1 곡률과 제2 곡률은 동일한 사인 컨벤션을 가진다.
본 개시의 일부 실시형태들에 있어서, 제2 곡률을 가진 기판을 제공하는 단계는, 기판의 상부 금속과 하부 금속 사이의 금속 밀도 차이를 설계하는 단계를 포함한다.
본 개시의 일부 실시형태들에 있어서, 하부 금속의 금속 밀도는 상부 금속의 금속 밀도보다 적어도 약 0.08 만큼 더 크다.
본 개시의 일부 실시형태들에 있어서, 제1 곡률 및 제2 곡률은 오목한 형상에서의 양쪽 곡률이다.
본 개시의 일부 실시형태들에 있어서, 반도체 다이의 표면 면적은 약 100 mm2보다 더 크다.
본 개시의 일부 실시형태들에 있어서, 기판은 세미-애디티브(semi-additive) 프로세스(SAP) 기판, 매립형 패턴 플레이팅(EPP) 기판, 또는 이들의 조합을 포함한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1은 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다.
도 2a 및 도 2b는 본 개시의 일부 실시형태들에 따른 다른 레벨의 캐리어 기판의 평면도를 나타낸다.
도 3은 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다.
도 4는 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다.
도 5는 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다.
도 6은 본 개시의 일부 실시형태들에 따른 반도체 패키지의 정면도를 나타낸다.
도 7은 본 개시의 일부 실시형태들에 따른 반도체 패키지의 제조 방법을 나타낸다.
도 8은 본 개시의 일부 실시형태들에 따른 디바이스 다이 및 캐리어 기판의 파라미터들을 열거하는 테이블을 나타낸다.
도 9a는 본 개시의 일부 실시형태들에 따른 디바이스 다이의 횡단면도를 나타낸다.
도 9b는 본 개시의 일부 실시형태들에 따른 온도 사이클 하에서의 다양한 온도들에 대응하는 다이 휨(warpage) 값들을 나타낸다.
도 10a는 본 개시의 일부 실시형태들에 따른 캐리어 기판의 횡단면도를 나타낸다.
도 10b는 본 개시의 일부 실시형태들에 따른 온도 사이클 하에서의 다양한 온도들에 대응하는 캐리어 기판 휨 값들을 나타낸다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13 및 도 14는, 본 개시의 일부 실시형태들에 따른 반도체 패키지의 제조 방법의 다양한 동작들의 횡단면도의 단편적(fragmental) 예시를 나타낸다.
도 15는 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 않는다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
BOT 패키지의 피치를 더 미세하게 달성하는 트렌드에 있어서, 금속 범프 크기는 인접한 금속 범프들 사이의 피치를 감소시키기 위하여 불가피하게 줄어들게 된다. 금속 범프의 치수가 감소하는 동안에, 캐리어 기판 상의 금속 범프와 금속 트레이스를 전기적으로 접속시키기 위하여 금속 범프에 적용되는 땜납 재료들의 체적도 또한 감소한다. 땜납 재료 체적을 더 작게하는 것은 콜드 조인트 파괴(cold joint failure)에 기여한다. 대안적으로 설명되는 바와 같이, 금속 범프와 금속 트레이스 사이의 전기 접속이 효과적으로 중복되지 않거나 또는 전기적으로 접속되지 않는 문제점은, 범프 피치의 수축에 따라서 더욱 심각하게 된다.
리플로우 동작 동안의 시나리오에 있어서, 디바이스 다이 상에 설치된 땜납 볼과 캐리어 기판 상에 패터닝된 땜납 페이스트 양자는 용해되어 조인트가 된다. 디바이스 다이의 굽힘과 캐리어 기판의 굽힘으로 인하여, 조인트는 파열되고 개구 파괴를 야기한다. 파열은 디바이스 다이의 굽힘이 캐리어 기판의 굽힘과 일치하지 않을 때 가장 심각하게 된다고 예상될 수 있다. 예컨대, 디바이스 다이가 제1 휨 컨벤션(warpage convention)을 가지는 반면에 캐리어 기판이 반대 휨 컨벤션을 가질 때, 인장 응력은 2개의 대상을 서로로부터 떼어 놓고, 이에 따라서 콜드 조인트(cold joint) 또는 개구 파괴를 발생시키게 한다.
본 개시는 미세한 금속 범프 피치와 낮은 콜드 조인트 파괴를 가진 반도체 패키지, 및 상기 반도체 패키지의 제조 방법을 제공한다. 본 개시의 일부 실시형태들의 디바이스 다이는 제1 휨 컨벤션을 가진다. 본 개시의 일부 실시형태들에서의 캐리어 기판은 디바이스 다이에서와 같이 제1 휨 컨벤션을 가지도록 제어된다. 일부 실시형태들에 있어서, 디바이스 다이와 캐리어 기판은, 예컨대 오목한 형상과 같은 동일한 휨 컨벤션을 공유한다. 오목한 형상을 가진 디바이스 다이 및 캐리어 기판은 그 후에 예컨대 리플로우 온도와 같은 미리 정해진 온도에서 결합된다.
임의의 휨 컨벤션을 나타내기 위하여 캐리어 기판을 제어하는 것은, 캐리어 기판의 상부 층과 하부 층에서의 금속 밀도를 제어하는 것이다. 이하에서 참조되는 상부 층의 “금속 밀도”는, 상부 층 상의 금속 트레이스와 평면도 시각으로부터의 패키지 크기 사이의 면적 비율을 지칭한다. 이와 유사하게, 이하에 참조되는 하부 층의“금속 밀도”는, 하부 층 상의 금속 트레이스와 평면도 시각으로부터의 패키지 크기 사이의 면적 비율을 지칭한다. 예컨대, 금속 밀도는 아래와 같은 식에 의해 표현될 수 있다.
금속 밀도i = 금속 면적i/패키지 크기
일부 실시형태들에 있어서, 금속 면적(area)은 구리 트레이스에 의해 점유되는 면적이며, 패키지 크기는 직사각형 또는 정사각형 패키지의 폭과 길이를 곱함으로써 계산될 수 있다. 위의 식에 표시된 아래 첨자 i는 캐리어 기판의 미리 정해진 층을 나타낸다. 예컨대, 캐리어 기판의 상부 표면(103') 부근의 제1 금속 층의 금속 밀도는, 대략 제1 금속 층 내의 금속 면적을 패키지 크기로 나눈 것이다. 본 개시의 일부 실시형태들에 있어서, 금속 밀도는, “상부 금속”또는 “하부 금속”밀도와 같은 일부 금속 층들의 평균 값으로서 정의된다. 전술한 경우에 있어서, 평균 금속 밀도는, 대략 상기 일부 금속 층들의 금속 면적의 합을 패키지 크기로 나누고, 추가로 금속 층들의 합산의 개수에 의해 나눈 것이다. 상세한 계산은 이하의 실시형태들에서 증명된다.
본 개시의 일부 실시형태들에 따라서, 도 1을 참조하면, 도 1은 반도체 패키지(10)의 횡단면도를 나타낸다. 반도체 패키지(10)는 제1 휨을 가지는 캐리어 기판(100)과 제2 휨을 가지는 디바이스 다이(101)를 포함한다. 도 1에 예시된 제1 휨 및 제2 휨은 명료성을 위하여 과장되어 있다. 캐리어 기판 및 디바이스 다이의 휨은 적절한 반도체 메트롤로지 검사 시스템들에 의해 측정될 수 있다. 도 1에 있어서, 디바이스 다이(101)는, 캐리어 기판(100) 위에 위치 결정되고, 예컨대 땜납 재료(105)를 통하여 캐리어 기판(100)과 전기적으로 연결된다. 디바이스 다이(101)의 상부 표면(103')은 측정가능한 면적을 가진다. 일부 실시형태들에 있어서, 디바이스 다이(101)의 상부 표면(103')의 면적은 약 100mm2 보다 더 크다. 예컨대, 디바이스 다이(101)는, 정면도 시각(도 1에 도시되지 않음)으로부터, 12 mm × 12 mm의 정사각형 형상, 10 mm × 10 mm의 정사각형 형상, 또는 10 mm × 12 mm의 직사각형 형상일 수 있다. 도 1에 도시된 바와 같이, 제1 휨의 사인 컨벤션과 제2 휨의 사인 컨벤션은 동일하다. 대안적으로 논의되는 바와 같이, 제1 휨과 제2 휨 양자는 오목한 형상(즉, 디바이스 다이 또는 캐리어 기판의 중간 부분은 동일한 것의 에지 부분보다 더 작음)을 가지므로, 네가티브 사인 컨벤션을 가진다. 일부 실시형태들에 있어서, 제1 휨의 값과 제2 휨의 값은 실질적으로 동일하다. 예컨대, 4 mil의 두께를 가진 디바이스 다이는, 예를 들어 240 내지 270℃의 미리 정해진 온도 범위 하에서 측정된 약 -56㎛의 휨을 가지며, 대응하는 캐리어 기판은, 동일한 미리 정해진 온도 범위 하에서 측정된 약 -56㎛의 휨을 가진다.
도 1에서, 디바이스 다이(101)는, 적어도 실리콘 기판(103)과, 예컨대 도전성 금속 트레이스들, 상호접속부들, 및 유전체 재료들로 구성된 복수의 금속 층을 가지는 금속화 층(1015)을 포함한다. 금속화 층(1015)을 덮는 패시베이션 층(1017)과 패시베이션 층(1017)으로부터 노출된 도전성 패드(1019)는, 금속 범프(103)와 전기적으로 연결된다. 실리콘 기판(1013), 금속화 층(1015), 및 패시베이션 층(1017)의 각각은 상이한 열 팽창 계수를 가진다. 일부 실시형태들에 있어서, 디바이스 다이(101)와 캐리어 기판(100)을 결합하기 이전에, 디바이스 다이(101)[금속 범프 상에 땜납 페이스트를 가지거나 또는 그 땜납 페이스트를 갖지 않음]는 단독으로 휨 검사를 받고, 네가티브 휨 컨벤션은 특정 온도 범위에서 획득되며, 즉 중간 부분(즉, 도 1의 금속 범프(103) 부근의 부분)은, 특정 온도 범위에서 에지 부분(즉, 도 1의 금속 범프(103)로부터 떨어져 있는 부분)보다 더 작다. 휨 검사는 실온으로부터 리플로우 온도까지 증가하는 온도 사이클로 수행된다. 일부 실시형태들에 있어서, 리플로우 온도는 약 240℃ 내지 270 ℃의 범위 내에 있도록 설정된다. 네가티브 휨 컨벤션은 적어도 약 240℃ 내지 약 270℃의 범위 내에서 발생한다.
도 1에 있어서, 캐리어 기판(100)은 적어도 일부 금속 층들(M1, M2, 및 M3)을 포함한다. 금속 층들(M1, M2, M3)은 금속 비아(107)들을 통하여 전기적으로 상호 접속된다. 이에 따라서, 제1 금속 층(M1)의 일부인 금속 트레이스(104)는, 제2 금속 층(M2)의 일부인 금속 패드(106)들에 전기적으로 접속된다. 금속 층들(M1, M2, M3)에서의 금속 특징부들은 구리, 알루미늄, 니켈, 금, 또는 이들의 조합을 포함할 수도 있다. 일부 실시형태들에 있어서, 캐리어 기판(100) 내의 각 금속 층들(M1, M2, M3) 상의 금속 트레이스들의 분포는, 미리 정해진 금속 밀도를 가지도록 설계된다. 일부 실시형태들에 있어서, 캐리어 기판(100)의 상부 금속의 금속 밀도는 캐리어 기판(100)의 하부 금속의 금속 밀도보다 더 낮다. 여기서 참조된 상부 금속은 캐리어 기판(100)의 상부 표면(103') 부근의 금속 층들을 지칭하는 반면에, 하부 금속은 땜납 볼(109)이 설치된 캐리어 기판(100)의 표면(105') 부근의 금속 층들을 지칭한다. 도 1에 도시된 바와 같이, 캐리어 기판(100)은, 상부로부터 하부로 순차적으로 3 개의 금속 층(M1, M2, M3)으로 이루어진다. 또한, 캐리어 기판(100)은 코어 층 또는 금속 층일 수 있는 중간 층(100')을 포함한다. 중간 층이 코어 층이 되는 조건 하에서, 캐리어 기판(100)의 "상부 금속"은, 코어 층 위의 금속 층들 즉, 제1 금속 층(M1)을 지칭한다. 캐리어 기판(100)의 "하부 금속"은, 코어 층 아래의 금속 층들 즉, 제2 및 제3 금속 층(M2 및 M3)을 지칭한다. 중간 층이 금속 층이 되는 조건 하에서, 캐리어 기판(100)의 "상부 금속" 및 "하부 금속"은, 금속 층의 총수가 홀수 및 짝수인 경우에 다르게 분류된다. 일부 실시형태들에 있어서, 캐리어 기판(100)이 홀수의 금속 층들을 가질 때, 중간 금속 층 위의 금속 층들은, 도 1에 도시된 제2 금속 층(M2)으로서 상부 금속으로 불려진다. 이와 유사하게, 중간 층 아래의 금속 층들은 하부 금속으로 불려진다.
계속해서 도 1을 참조하면, 제1 금속 층(M1) 내의 금속 트레이스(104)에 의해 점유된 면적은, 제3 금속 층(M3) 내의 금속 트레이스(108)에 의해 점유되는 면적보다 더 작다. 금속 밀도의 정의는 이전에 설명되었으므로, 갼략화를 위하여 여기서에서는 반복되지 않는다. 상부 금속 밀도와 하부 금속 밀도 사이의 차이는 캐리어 기판(100)의 휨 거동을 제어하도록 조정될 수 있다. 일부 실시형태들에 있어서, 상부 금속 밀도와 하부 금속 밀도는, 하부 금속 밀도가 상부 금속 밀도보다 더 큰 상태에서, 적어도 8%의 차이를 가지도록 설계된다.
본 개시의 일부 실시형태들에 따라서, 도 2a 및 도 2b를 참조하면, 도 2a는 상부 금속 중 하나의 층의 평면도를 나타내며, 도 2b는 하부 금속 중 하나의 층의 평면도를 나타낸다. 주변 영역(201)에서의 그리고 코어 영역(202)에서의 양쪽 금속 트레이스들이 예시된다. 일부 실시형태들에서와 같이, 도 2b의 금속 트레이스에 의해 점유되는 면적은, 도 2a의 금속 트레이스에 의해 점유되는 면적보다 더 크다. 그러나, 하부 금속의 모든 층은, 상부 금속의 임의의 층들의 면적보다 더 큰, 금속 트레이스에 의해 점유된 면적을 갖지 않는다. 이는 상부 금속(일부 금속 층들을 포함할 수도 있음)의 금속 트레이스에 의해 점유되는 평균 면적보다 더 큰 하부 금속(일부 금속 층들을 포함할 수도 있음)의 금속 트레이스에 의해 점유되는 평균 면적이다.
도 3을 참조하면, 캐리어 기판(200) 및 디바이스 다이(101)를 가진 반도체 패키지(20)를 예시한다. 도 1의 수치 라벨과 동일한 도 3의 수치 라벨은 동일한 대상 또는 그 등가물을 지칭하고, 간략화를 위하여 여기서는 반복되지 않는다. 도 3에서, 캐리어 기판(200)은 코어 층(200')을 가지며, 코어 층(200')은 금속 층(M1, M2, M3, M4)에 의해 개재된다. 일부 실시형태들에 있어서, 캐리어 기판(200)은 세미-애디티브 프로세스 기판(semi-additive process substrate; SAP)이다. 코어 층(200')은, 에폭시, 수지, 유리 섬유, 몰딩 화합물, 플라스틱[폴리 염화 비닐(Polyvinylchloride; PVC), 아크릴로니트릴, ABS(부타디엔 및 스티렌(Butadiene & Styrene), 폴리프로필렌(Polypropylene; PP), 폴리에틸렌(Polyethylene; PE), 폴리스티렌(Polystyrene; PS), 폴리메틸 메타크릴레이트(Polymethyl Methacrylate; PMMA), 폴리에틸렌 테레프탈레이트(Polyethylene Terephthalate; PET), 폴리카보네이트(Polycarbonates; PC), 폴리페닐렌 설파이드(Polyphenylene sulfide; PPS), 또는 이들의 조합들]로부터 선택된 하나 이상의 재료를 포함하는 코어 유전체 층으로 이루어진다. 금속 비아(207)들은, 제2 금속 층(M2)과 제3 금속 층(M3)을 전기적으로 연결하는 코어 층(200')을 관통한다. 도 3에 도시된 바와 같은 일부 실시형태들에 있어서, 코어 층(200') 위의 금속 층들(M1 및 M2)은 상부 금속으로 불려지는 반면에, 코어 층(200') 아래의 금속 층들(M3 및 M4)은 하부 금속으로 불려진다. 상부 금속 밀도는 상부 금속의 모든 금속 층들의 밀도의 평균이며, 이는 상부 금속의 트레이스(205 및 204)의 면적의 합을, 패키지 크기에 의해 나누고, 추가로 상부 금속의 금속 층들의 수(2)에 의해 나눠진 것으로 표현될 수 있다. 이와 유사하게, 하부 금속 밀도는 하부 금속 내의 모든 금속 층들의 밀도의 평균이며, 이는 하부 금속 내의 트레이스(206 및 208)의 면적의 합을 패키지 크기에 의해 나누고, 추가로 하부 금속 내의 금속 층들의 수(2)에 의해 나눈 것으로 표현될 수 있다.
이전에 설명된 바와 같이, 하부 금속의 밀도는 상부 금속의 밀도보다 적어도 8% 만큼 더 크다. 일부 실시형태들에 있어서, 차이는 약 10%일 수 있다. 도 3에 있어서, 다바이스 다이(101)는 다이 면적이 측정될 수 있는 상부 표면(103')을 가진다. 일부 실시형태들에 있어서, 디바이스 다이(101)는 약 100 mm2의 다이 면적을 가진다. 다른 실시형태들에 있어서, 디바이스 다이(101)는 약 144 mm2의 다이 면적을 가진다. 또 다른 실시형태들에 있어서, 디바이스 다이(101)는 약 169 mm2의 다이 면적을 가진다. 그러나, 다이 면적의 선택은 이것으로 제한되지 않고, 약 100 mm2 보다 더 큰 임의의 다이 면적은 본 개시의 고려된 범위 내에 포함된다. 또한 도 3에 있어서, 다바이스 다이(101)는 10 mil보다 작은 두께(T)를 가진다. 휨은 약 10 mil보다 작은 두께를 가진 디바이스 다이에서 가장 심각하다. 일부 실시형태들에 있어서, 디바이스 다이(101)의 두께(T)는 약 4 mil이다. 일부 실시형태들에 있어서, 디바이스 다이(101)의 두께(T)는 약 2 mil이다.
도 4를 참조하면, 캐리어 기판(300)과 디바이스 다이(101)를 가진 반도체 패키지(30)가 예시된다. 도 1 및 도 3의 수치 라벨들과 동일한 도 4의 수치 라벨들은 동일한 대상 또는 그 등가물을 지칭하며, 간략화를 위하여 여기서는 반복되지 않는다. 도 4에 있어서, 캐리어 기판(300)은 짝수의 금속 층들(M1, M2, M3, M4)을 가지는 코어리스 기판이다. 일부 실시형태들에 있어서, 캐리어 기판(300)은 매립형 패턴 플레이팅(embedded pattern plating; EPP) 기판이다. 이전에 설명된 바와 같이, 캐리어 기판(300)의 상부 금속은 금속 층(M1 및 M2)인 반면에 하부 금속은 금속 층(M3 및 M4)이다. 상부 금속 밀도는, 금속 층(M1 및 M2) 내의 금속 트레이스(304 및 305)에 의해 점유되는 평균 면적 비율인 반면에 하부 금속 밀도는 금속 층(M3 및 M4) 내의 금속 트레이스(306 및 307)에 의해 점유된 평균 면적 비율이다.
이전에 설명된 바와 같이, 하부 금속의 밀도는 상부 금속의 밀도보다 적어도 8% 만큼 더 크다. 일부 실시형태들에 있어서, 차이는 양쪽 다이에서의 다이 두께가 4 mil인 상태에서 100 mm2 디바이스 다이에서는 약 13%이고, 144 mm2 디바이스 다이에서는 약 18%일 수 있다.
도 5를 참조하면, 캐리어 기판(400) 및 디바이스 다이(101)를 가진 반도체 패키지(40)가 예시된다. 도 1, 도 3, 및 도 4에서의 수치 라벨들과 동일한 도 5의 수치 라벨들은, 동일한 대상 또는 그 등가물을 지칭하며, 본원에서는 간략화를 위하여 반복되지 않는다. 도 5에 있어서, 캐리어 기판(400)은 홀수의 금속층들(M1, M2, M3, M4, M5)을 가지는 코어리스 기판이다. 일부 실시형태들에 있어서, 캐리어 기판(400)은 매립형 패턴 플레이팅(embedded pattern plating; EPP) 기판이다. 이전에 설명된 바와 같이, 캐리어 기판(400)의 상부 금속은 금속 층(M1 및 M2)인 반면에 하부 금속은 금속 층(M4 및 M5)이다. 상부 금속 밀도는, 금속 층(M1 및 M2) 내의 금속 트레이스(404 및 405)에 의해 점유되는 평균 면적 비율인 반면에 하부 금속 밀도는 금속 층(M4 및 M5) 내의 금속 트레이스(407 및 408)에 의해 점유된 평균 면적 비율이다.
본 개시의 일부 실시형태들에 따라서, 도 6을 참조하면, 도 6은 반도체 패키지의 평면도를 나타낸다. 일부 실시형태들에 있어서, 캐리어 기판 위의 디바이스 다이(106)는 다양한 다이 면적 및 다양한 다이 두께를 가질 수 있다. 예컨대, 디바이스 다이(601)는 약 100mm2 의 표면적 및 약 4 mil의 두께를 가진다. 다른 실시형태들에 있어서, 상이한 표면적 및 상이한 두께를 가지는 복수의 디바이스 다이들(도 6에는 도시되지 않음)은 캐리어 기판(600) 위에 배치된다.
본 개시의 일부 실시형태들에 따라서, 도 7 및 도 8을 참조하면, 도 7은 반도체 패키지의 제조 방법을 나타내고, 도 8은 디바이스 다이와 캐리어 기판의 파라미터들을 열거하는 테이블을 나타낸다. 동작 701에서, 디바이스 다이의 휨 값은 미리 정해진 온도 범위 하에서 결정된다. 도 8의 테이블에서의 휨 열(column)은 약 240℃ 내지 약 270℃의 온도 범위 하에서 적절한 휨 검사 메트롤로지에 의해 획득되는 휨 값들을 나타낸다. 디바이스 다이의 면적 및 두께에 따라서 휨 값이 변한다는 것에 주목한다. 일부 실시형태들에 있어서, 디바이스 다이의 휨 값은 온도 사이클 측정 하에서 획득된다.
동작 702에 있어서, 캐리어 기판의 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이는 디바이스 다이의 휨 값에 기초하여 결정된다. 도 8에 도시된 바와 같이, 캐리어 기판 하에서의 휨 열은 디바이스 다이 하에서의 휨 열과 일치된다. 임의의 휨 값을 달성하기 위하여, 상부 금속 밀도와 하부 금속 밀도는 특정 휨 거동을 일치시키기 위하여 설계될 수 있다. 일부 실시형태들에 있어서, 상부 금속 밀도와 하부 금속 밀도 사이의 차이(이하, “밀도 차이”라함)는, 임의의 온도 범위 하에서 미리 정해진 휨 값을 달성하기 위하여 조정될 수 있다. 밀도 차이는, 하부 금속의 밀도로부터 상부 금속의 밀도 만큼 감산함으로써 획득된다. 예컨대, 144mm2의 면적과 6 mil의 두께를 가지는 디바이스 다이에 대하여, 약 240℃ 내지 약 270℃의 온도 범위 하에서 측정된 휨 값은, 약 -37㎛이다. 디바이스 다이를 운반하는 대응하는 캐리어 기판은 약 12.8%의 밀도 차이를 가지도록 설계될 수 있다. 캐리어 기판의 미리 정해진 휨 값과 밀도 차이가 서로 상관되기 때문에, 일부 실시형태들에 있어서, 밀도 차이는 시뮬레이션 동작을 통하여 획득될 수 있다.
옵션적인 동작(702')에 있어서, 캐리어 기판은 밀도 차이에 따라서 제조된다. 예컨대, 더 큰 휨 값이 요구될 수록, 상부 금속 밀도와 하부 금속 밀도 사이의 차이가 더욱 더 언급된다. 대응하는 금속 라우팅(routing)은, 미리 정해진 밀도 차이를 달성하기 위하여 캐리어 기판의 각 금속 층 내에 개별적으로 설계된다. 일부 실시형태들에 있어서, 캐리어 기판은 세미-애디티브 프로세스(semi-additive process; SAP) 기판, 홀수 또는 짝수의 금속 층을 가진 코어리스 매립형 패턴 플레이팅(EPP) 기판, 또는 이들의 조합이다.
동작 703에 있어서, 디바이스 다이 및 캐리어 기판은 미리 정해진 온도 하에서 결합된다. 일부 실시형태들에 있어서, 캐리어 기판 및 디바이스 다이는, 예컨대 약 240 내지 약 270℃와 같은 리플로우 온도 주위에서 결합된다. 리플로우 온도가 달성될 때, 디바이스 다이 및 캐리어 기판 양자는, 동일한 사인 컨벤션을 그리고 일부 실시형태들에 있어서, 실질적으로 동일한 휨 값을 보여준다.
도 7을 참조하면, 일부 실시형태들에 있어서, 동작들(701, 702, 702', 및 703)은 동일한 엔티티에 의해 수행되지 않을 수도 있다. 예컨대, 디바이스 다이 휨 값의 측정(단계 701), 캐리어 기판 내의 밀도 차이의 결정(단계 702), 및 미리 정해진 온도 하에서의 디바이스 다이와 캐리어 기판의 결합(단계 703)은 반도체 제조 공장에 의해 수행될 수 있는 반면에, 미리 정해진 밀도 차이를 가진 캐리어 기판의 제조(단계 702')는 반도체 제조 공장에 대한 캐리어 기판 공급자에 의해 수행될 수 있다.
본 개시의 일부 실시형태들에 따라서, 도 9a 및 도 9b를 참조하면, 도 9a는 디바이스 다이의 횡단면도를 나타내며, 도 9b는 온도 사이클 하에서의 다양한 온도들에 대응하는 다이 휨 값들을 나타낸다. 도 9a 및 도 9b는 미리 정해진 온도 범위 하에서 다이 휨 값을 결정하는 동작(701)을 추가로 논의한다. 도 9a에 도시된 바와 같이, 디바이스 다이(50)는, 실리콘 기판(1013), 금속화 층(1015), 패시베이션 층(1017), 도전성 패드(1019), 금속 범프(103), 및 땜납 재료(109)를 포함하지만 이들로 제한되지는 않는다. 일부 실시형태들에 있어서, 디바이스 다이(50)의 휨 값은, 약 실온으로부터 미리 정해진 온도 예컨대, 리플로우 온도까지 온도를 증가시킴으로써 도 9b에 도시된 온도 사이클 하에서 측정된다. 리플로우 온도 주위에서(약 240 내지 약 270℃), 다이 휨은 네가티브 값이 된다는 것을 보여준다. 그 후, 디바이스 다이의 네가티브 휨 값은, 캐리어 기판에 의해 일치되는 미리 정해진 휨 값이다.
본 개시의 일부 실시형태들에 따라서, 도 10a 및 도 10b를 참조하면, 도 10a는 캐리어 기판(60)의 횡단면도를 나타내며, 도 10b는 온도 사이클 하에서의 다양한 온도들에 대응하는 캐리어 기판 휨 값들을 나타낸다. 도 10a 및 도 10b는 캐리어 기판의 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 동작(702)을 추가로 논의한다. 도 10a에 도시된 바와 같이, 캐리어 기판(60)은, 금속 층들(M1, M2, M3, M4), 상이한 금속 층들을 연결하는 비아(607)들, 유전체 층(203), 및 설치된 땜납 볼(609)을 포함하지만 이들로 제한되지는 않는다. 일부 실시형태들에 있어서, 캐리어 기판(60)의 휨 값은, 약 실온으로부터 미리 정해진 온도 예컨대, 리플로우 온도까지 온도를 증가시킴으로써 도 10b에 도시된 온도 사이클 하에서 측정 또는 시뮬레이트된다. 리플로우 온도 주위에서(약 240℃ 내지 약 270℃), 캐리어 기판 휨은, 하부 금속 밀도가 상부 금속 밀도보다 더 클 때 네가티브 값이 된다는 것을 보여준다. 네가티브 휨 컨벤션은 디바이스 다이의 네가티브 휨 컨벤션과 동일하다. 대안적인 실시형태에 있어서, 리플로우 온도 주위의 캐리어 기판의 휨 값은, 도 8에서 이전에 설명한 바와 같이, 밀도 차이를 조정함으로써 리플로우 온도 주위의 디바이스 다이의 휨 값과 일치되도록 조종될 수 있다.
본 개시의 일부 실시형태들에 따라서, 도 11a, 도 11b, 도 12a, 도 12b, 도 13 및 도 14는, 반도체 패키지의 제조 방법의 다양한 동작들의 횡단면도의 단편적 예시를 나타낸다. 도 11a 및 도 11b는 상이한 두께 및 다이 면적을 가진 2 개의 디바이스 다이(110A, 110B)이다. 도 1에서의 수치 라벨들과 동일한 도 11a 및 도 11b의 수치 라벨들은, 동일한 대상 또는 그 등가물을 지칭하며, 본원에서는 간략화를 위하여 반복되지 않는다. 디바이스 다이를 캐리어 기판에 결합하기 이전에, 디바이스 다이의 휨은, 디바이스 다이의 휨이 리플로우 동작을 겪을 때와 같이 언급되지 않는다. 여기서 참조된 디바이스 다이의 제1 곡률 또는 제1 휨은, 예컨대 리플로우 온도와 같은 미리 정해진 온도 하에서의 휨이다. 디바이스 다이(110A)에 대하여, 일부 실시형태들에 있어서, 디바이스 다이(110A)의 두께(T1)는 4 mil일 수 있고, 반면에 디바이스 다이(110B)의 두께(T2)는 8mil일 수 있다. 또한, 디바이스 다이(110A)의 다이 면적은 약 100mm2 이고, 디바이스 다이(110B)의 다이 면적은 약 144mm2 이다. 다른 실시형태들에 있어서, 디바이스 다이(110A)의 다이 면적은 약 169mm2 이고, 디바이스 다이(110B)의 다이 면적은 약 196mm2 이다.
도 12a 및 도 12b는 상이한 금속 구조물들을 가진 2 개의 캐리어 기판(120A 및 120B)으로서 예컨대, 캐리어 기판(120A)는 코어 층(200')을 가진 SAP 기판이며, 캐리어 기판(120B)는 짝수층의 EPP 기판이다. 도 3 및 도 4에서의 수치 라벨들과 동일한 도 12a 및 도 12b의 수치 라벨들은, 동일한 대상 또는 그 등가물을 지칭하며, 본원에서는 간략화를 위하여 반복되지 않는다. 디바이스 다이를 캐리어 기판에 결합하기 이전에, 캐리어 기판의 휨은, 디바이스 다이의 휨이 리플로우 동작을 겪을 때와 같이 언급되지 않는다. 여기서 참조되는 캐리어 기판의 제2 곡률, 또는 제2 휨은, 예컨대 리플로우 온도와 같은 미리 정해진 온도 하에서의 휨이다. 이전에 설명된 바와 같이, 디바이스 다이의 제1 곡률과 캐리어 기판의 제2 곡률은 동일한 사인 컨벤션을 가진다.
도 13에 있어서, 디바이스 다이(110A)와 캐리어 기판(120A)은 범프-온-트레이스(BOT) 본딩을 통하여 결합된다. 디바이스 다이(110A)와 캐리어 기판(120A)는 금속 범프(103)들 상의 땜납 재료(109)를 용융시킴으로써 결합되며, 금속 범프(103)들을 제1 금속 층(M1)의 도전성 트레이스(204)와 결합시킨다. 리플로우 동작 동안에, 디바이스 다이(110A)와 캐리어 기판(120A) 양자는, 동일한 사인 컨벤션으로 만곡되며 예컨대 휨 거동은 캐리어 기판(120A)과 디바이스 다이(110A) 양자에서 오목하다. 일부 실시형태들에 있어서, 캐리어 기판(120A)의 밀도 차이는 약 13.4%이다. 이와 유사하게, 도 14에 있어서, 디바이스 다이(110B)와 캐리어 기판(120B)는 범프-온-트레이스(BOT) 본딩을 통하여 결합된다. 리플로우 동작 동안에, 디바이스 다이(110A)와 캐리어 기판(120A) 양자는 동일한 사인 컨벤션으로 만곡되며, 예컨대, 휨 거동은 캐리어 기판(120A)과 디바이스 다이(110A) 양자에 있어서 오목하다. 일부 실시형태들에 있어서, 캐리어 기판(120A)의 밀도 차이는 약 10.3%이다. 일부 실시형태들에 있어서, 상부 금속 밀도와 하부 금속 밀도 사이의 차이는 약 8%보다 더 크다.
도 15는 본 개시의 일부 실시형태들에 따른 반도체 패키지의 횡단면도를 나타낸다. 도 15에 있어서, 양쪽 디바이스 다이(110A 및 110B)는 리플로우 동작을 통하여 캐리어 기판(150)에 결합된다. 일부 실시형태들에 있어서, 디바이스 다이(150)의 제2 곡률은, 디바이스 다이(110B)의 제1 곡률에 기초할 뿐만 아니라, 또한 디바이스 다이(110A)의 제1 곡률에 기초하여 계산된다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스 및 구조체를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 이러한 등가의 구성들이 본 개시의 사상과 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상과 범위로부터 벗어나지 않고 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 패키지에 있어서,
    제1 휨(warpage)을 가진 기판과,
    상기 기판 위에, 제2 휨을 가진 디바이스 다이
    를 포함하며,
    상기 제1 휨과 상기 제2 휨은 동일한 휨 사인 컨벤션(sign convention) 및 동일한 휨 값을 포함하고,
    상기 기판은,
    중간 층과,
    상기 중간 층 위에 놓이는 상부 금속으로서, 상기 중간 층 위에 놓이는 모든 금속 층들은, 상기 중간 층 위의 모든 금속 층들의 평균 밀도인 상부 금속 밀도를 가지는 것인 상기 상부 금속과,
    상기 중간 층 아래에 놓이는 하부 금속으로서, 상기 중간 층 아래에 놓이는 모든 금속 층들은, 상기 중간 층 아래의 모든 금속 층들의 평균 밀도인 하부 금속 밀도를 가지는 것인 상기 하부 금속
    을 포함하며,
    상기 하부 금속 밀도는 상기 상부 금속 밀도보다 더 큰 것인 반도체 패키지.
  2. 삭제
  3. 반도체 패키지에 있어서,
    제1 휨(warpage)을 가진 기판과,
    상기 기판 위에, 제2 휨을 가진 디바이스 다이
    를 포함하며,
    상기 제1 휨과 상기 제2 휨은 동일한 휨 사인 컨벤션(sign convention) 및 동일한 휨 값을 포함하고,
    상기 기판은,
    코어와,
    상기 코어 위에 놓이는 j 개의 금속 층들을 가지는 상부 금속으로서, 상기 상부 금속은 j 개의 금속 층들의 밀도의 합을 j로 나눈 것인 상부 금속 밀도를 포함하는 것인 상기 상부 금속과,
    상기 코어 아래에 놓이는 k 개의 금속 층들을 가지는 하부 금속으로서, 상기 하부 금속은 k 개의 금속 층들의 밀도의 합을 k로 나눈 것인 하부 금속 밀도를 포함하는 것인 상기 하부 금속
    을 포함하며,
    상기 j 및 k는 양의 정수인 것인 반도체 패키지.
  4. 반도체 패키지에 있어서,
    제1 휨(warpage)을 가진 기판과,
    상기 기판 위에, 제2 휨을 가진 디바이스 다이
    를 포함하며,
    상기 제1 휨과 상기 제2 휨은 동일한 휨 사인 컨벤션(sign convention) 및 동일한 휨 값을 포함하고,
    상기 기판은 상기 기판의 상부로부터 하부까지 배치된 n 개의 금속 층들을 가지며,
    상기 n 개의 금속 층들은,
    1 내지 n/2 개의 금속 층들을 포함하는 상부 금속으로서, 상기 상부 금속의 상부 금속 밀도는 1 내지 n/2 개의 금속 층들의 각각의 밀도의 합을 n/2로 나눈 것인 상기 상부 금속과,
    (n/2+1) 내지 n 개의 금속 층들을 포함하는 하부 금속으로서, 상기 하부 금속의 하부 금속 밀도는 (n/2+1) 내지 n 개의 금속 층들의 각각의 밀도의 합을 n/2로 나눈 것인 상기 하부 금속
    을 포함하며,
    상기 n은 양의 정수인 것인 반도체 패키지.
  5. 반도체 패키지에 있어서,
    제1 휨(warpage)을 가진 기판과,
    상기 기판 위에, 제2 휨을 가진 디바이스 다이
    를 포함하며,
    상기 제1 휨과 상기 제2 휨은 동일한 휨 사인 컨벤션(sign convention) 및 동일한 휨 값을 포함하고,
    상기 기판은, 상기 기판의 상부로부터 하부까지 배치된 m 개의 금속 층들을 가지며,
    상기 m 개의 금속 층들은,
    1 내지 (m-1)/2 개의 금속 층들을 포함하는 상부 금속으로서, 상기 상부 금속의 상부 금속 밀도는, 1 내지 (m-1)/2 개의 금속 층들의 각각의 밀도의 합을 (m-1)/2로 나눈 것인 상기 상부 금속과,
    (m+3)/2 내지 m 개의 금속 층들을 포함하는 하부 금속으로서, 상기 하부 금속의 하부 금속 밀도는 (m+3)/2 내지 m 개의 금속 층들의 각각의 밀도의 합을 (m-1)/2로 나눈 것인 상기 하부 금속
    을 포함하며,
    상기 m은 양의 정수인 것인 반도체 패키지.
  6. 반도체 패키지의 제조 방법에 있어서,
    미리 정해진 온도 범위 하에서 다이 휨 값을 결정하는 단계와,
    상기 다이 휨 값에 따라서 기판의 상부 금속의 밀도와 하부 금속의 밀도 사이의 차이를 결정하는 단계와,
    상기 미리 정해진 온도 하에서 상기 다이와 상기 기판을 결합하는 단계
    를 포함하며,
    상기 상부 금속은 중간 층 위에 놓이는 모든 금속 층들을 포함하며, 상기 하부 금속은 상기 중간 층 아래에 놓이는 모든 금속 층들을 포함하며, 상기 중간 층은 코어 또는 금속 층을 포함하는 것인 반도체 패키지의 제조 방법.
  7. 제6항에 있어서
    상기 상부 금속의 밀도와 상기 하부 금속의 밀도 사이의 차이를 결정하는 단계는, 상기 하부 금속의 밀도로부터 상기 상부 금속의 밀도를 감산하는 단계를 포함하며,
    상기 상부 금속의 밀도는, 상기 상부 금속의 모든 금속 층들의 면적 밀도의 평균이며,
    상기 하부 금속의 밀도는, 상기 하부 금속의 모든 금속 층들의 면적 밀도의 평균인 것인 반도체 패키지의 제조 방법.
  8. 반도체 패키지의 제조 방법에 있어서,
    미리 정해진 온도 하에서 제1 곡률(curvature)을 가진 반도체 다이를 제공하는 단계와,
    상기 미리 정해진 온도 하에서 제2 곡률을 가진 기판을 제공하는 단계로서, 상기 제1 곡률과 상기 제2 곡률은 동일한 사인 컨벤션(sign convention)을 가지는 것인, 상기 기판을 제공하는 단계와,
    상기 반도체 다이와 상기 기판을 범프-온-트레이스(Bump-On-Trace; BOT) 본딩을 통하여 결합하는 단계를 포함하고,
    상기 기판은,
    중간 층과,
    상기 중간 층 위에 놓이는 상부 금속으로서, 상기 중간 층 위에 놓이는 모든 금속 층들은, 상기 중간 층 위의 모든 금속 층들의 평균 밀도인 상부 금속 밀도를 가지는 것인 상기 상부 금속과,
    상기 중간 층 아래에 놓이는 하부 금속으로서, 상기 중간 층 아래에 놓이는 모든 금속 층들은, 상기 중간 층 아래의 모든 금속 층들의 평균 밀도인 하부 금속 밀도를 가지는 것인 상기 하부 금속
    을 포함하며,
    상기 하부 금속 밀도는 상기 상부 금속 밀도보다 더 큰 것인, 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 상기 제2 곡률을 가진 기판을 제공하는 단계는, 상기 기판의 상부 금속과 하부 금속 사이의 금속 밀도 차이를 설계하는 단계를 포함하는 것인 반도체 패키지의 제조 방법.
  10. 제8항에 있어서, 상기 제1 곡률과 상기 제2 곡률은 양쪽 모두 오목한 형상인 것인 반도체 패키지의 제조 방법.
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