KR101766425B1

KR101766425B1 - 금속 판을 포함하는 반도체 패키징 구조

Info

Publication number: KR101766425B1
Application number: KR1020160099409A
Authority: KR
Inventors: 오근영; 유주혜
Original assignee: (주)피코팩
Priority date: 2016-08-04
Filing date: 2016-08-04
Publication date: 2017-08-08

Abstract

본 발명은 전자 소자 제거용 홈이 구비된 금속 판; 전자 소자; 및 상기 전자 소자를 상기 금속 판에 접착시키는 실리콘계 접착제;를 포함하며, 상기 실리콘계 접착제는 하기 식 1 내지 3을 모두 만족하는 것인 금속 판을 포함하는 반도체 패키징에 관한 것이다.
[식 1]
1,200 ≤ 점도(cP) ≤ 1,800
[식 2]
휘발성 응축 질량 ≤ 0.01 중량%
[식 3]
총 질량 손실 ≤ 0.05 중량%
(상기 식 1은 경화 전 측정된 값이고, 상기 식 2 및 3은 경화 후 측정된 값이며, 상기 식 1은 ASTM D1084, 상기 식 2와 3은 ASTM E595의 시험 방법으로 측정된 것이다.)

Description

금속 판을 포함하는 반도체 패키징 구조{A structure for semiconductor packaging having metal plate}

본 발명은 금속 판을 포함하는 반도체 패키징 구조에 관한 발명으로, 상세하게는 반도체 패키징 방법 중 다이 어태치 방법을 이용하며, 대면적의 금속 판에 전자 소자를 부착하되, 특정 물성을 갖는 실리콘계 접착제를 사용하는 것을 특징으로 하는 반도체 패키징에 관한 것이다.

반도체 소자의 제조공정에서 패키징(packaging) 공정은 전자 소자를 외부 환경으로부터 보호하고, 사용이 용이하도록 전자 소자를 형상화시키고, 전자 소자에 구성된 동작기능을 보호함으로써 반도체 소자의 신뢰성을 향상시키는 작업이다.

최근 반도체 소자의 집적도가 향상되고, 반도체 소자의 기능이 다양해짐에 따라 패키징 공정의 추세는 다수의 반도체 칩들을 적층하여 하나의 반도체 패키지로 반도체 장치를 구성하는 에어리어 실장형 반도체 패키지(area semiconductor package)가 시도되고 있다. 다수의 반도체 칩들이 적층되는 3차원 패키지는 다수의 반도체 칩들이 기판에 실장되는 적층형 패키지(multichip package)로 구성될 수 있다.

반도체 패키지는 보다 얇은 두께로 구현되는 것이 요구되고 있어, 반도체 칩과 칩을 적층할 때 또는 인쇄회로기판(PCB)과 같은 기판에 반도체 칩을 실장할 때, 반도체 칩과 칩 사이 또는 칩과 기판 사이에 다이 어태치 필름(Die Attatch Film)과 같은 접착제를 도입하려는 시도가 이루어지고 있다. 적층되는 개별 반도체 칩의 두께 또한 얇게 도입되고 있어, 기판의 배선을 이루는 금속 물질, 예컨대 구리 배선의 구리 이온(Cu ion)이 패키지 제작 중에 인가되는 열적 스트레스(stress)나 기계적 스트레스에 의해 금속 이온 마이그레이션(metal ion migration) 발생이 우려되고 있다.

이러한 반도체 패키지들과 관련된 칩 캐리어 또는 인쇄회로기판에 사용되는 기재(base) 기판은 열적, 전기적 및 기계적으로 안정하여야 한다. 칩 캐리어 또는 PCB용 기재 기판으로서, 종래에는 고가의 세라믹 기판을 사용하거나 폴리이미드계 수지, 플루오르계 수지 또는 실리콘계 수지 등을 소재로 하는 수지 기판이 사용되어 왔다. 세라믹 기판이나 수지 기판은 그 소재가 절연성이기 때문에, 쓰루홀(through hole) 공정 후 절연물질을 도포할 필요가 없다. 그러나 수지 기판들의 경우, 재료 자체가 고가일 뿐만 아니라, 내습성 및 내열성 등이 불량하여 칩 캐리어용 기판으로는 사용이 곤란하다는 문제점이 있다. 또한, 세라믹 기판은 수지 기판에 비하여 내열성이 다소 우수한 것은 사실이지만, 수지 기판과 마찬가지로 고가이며, 가공 상의 어려움과 함께 가공비가 많이 소요되는 단점이 있다.

이러한 세라믹 또는 수지 기판의 단점을 극복하기 위하여 금속 소재 기판의 사용이 제안되어왔다. 금속 소재 기판은 가격이 저렴할 뿐만 아니라 가공이 용이하고 열적 신뢰성이 양호하다는 장점을 가진다. 그러나 이러한 금속 소재 기판은 전술한 수지 또는 세라믹 기판에서는 불필요한 절연 처리를 별도로 하여야 하며, 기판에 실장된 전자 소자(예를 들면 광소자, 반도체 칩, 수동소자 또는 패드, PA(Power Amplifier), LNA(Low noise Amplifier), 페이스 시프터(phase shifter), 믹서, 오실레이터, VCO(Voltage Controlled Oscillator) 등)와 외부 회로(예를 들면 구동회로)와의 연결을 와이어 본딩 등을 이용하여 행하여야 한다는 불편함이 있다. 특히 와이어 본딩을 행하는 과정에서 단락이 발생하거나 파손 또는 손상이 발생할 우려가 높다.

최근 소개되고 개발되는 다이 어태치(die attach) 패키지 모듈 기술로는 대한민국 공개특허 제10-2010-0002160, 대한민국 공개특허 제10-2013-0045187, 대한민국 공개특허 제10-2013-0099702 등이 있는 바, 상기 특허들은 모두 에폭시 수지에 무기 충전제 또는 첨가제를 포함하는 접착제 조성물을 이용하고 있다.

그러나 상기 특허들에서 사용하는 에폭시계 접착제의 경우 보통 다이본딩 필름 형태로 사용되나 초박형 기판에 부과되는 응력을 효율적으로 저감하기 어려우며, 버(burr)의 발생을 줄이기 위해 다이본딩 필름의 탄성을 높일 경우, 오히려 접착강도가 떨어지는 단점을 가진다. 또한 베이스 기판으로 세라믹 기판을 사용하고 있으며, 금속 판을 사용한 다이 어태치 패키징 방법은 전무하다.

상기와 같은 문제점으로 인해 접착강도, 내열성, 작업성 등을 모두 만족할 수 있는 접착제를 사용한 금속 판의 패키지 모듈 기술의 개발이 절실한 실정이다.

대한민국 공개특허 제10-2010-0002160호 (2010년 01월 06일) 대한민국 공개특허 제10-2013-0045187호 (2013년 05월 03일) 대한민국 공개특허 제10-2013-0099702호 (2013년 09월 06일)

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 금속 판 표면에 전자 소자를 부착하기 위해 특정 물성을 만족하는 실리콘 접착제를 사용하여 우수한 내열성, 접착강도를 확보하고 기판의 과열에도 센서의 파손을 방지할 수 있는 금속 판을 포함하는 반도체 패키징 구조에 관한 것이다.

본 발명의 다른 목적은 상기 반도체 패키징 구조를 포함하는 반도체 디바이스를 제공하는 것이다.

본 발명은 금속 판을 포함하는 반도체 패키징에 관한 것이다.

본 발명의 일 양태는, 전자 소자 제거용 홈이 구비된 금속 판; 전자 소자; 및 상기 전자 소자를 상기 금속 판에 접착시키는 실리콘계 접착제;를 포함하며, 상기 실리콘계 접착제는 하기 식 1 내지 5를 모두 만족하는 것인 금속 판을 포함하는 반도체 패키징에 관한 것이다.

[식 1]

1,200 ≤ 점도(cP) ≤ 1,800

[식 2]

휘발성 응축 질량 ≤ 0.01 중량%

[식 3]

총 질량 손실 ≤ 0.05 중량%

(상기 식 1은 경화 전 측정된 값이고, 상기 식 2 및 3은 경화 후 측정된 값이며, 상기 식 1은 ASTM D1084, 상기 식 2와 3은 ASTM E595의 시험 방법으로 측정된 것이다.)

본 발명에서 상기 실리콘계 접착제는 알콕시계, 아세톡시계, 옥심계 및 아미녹시계에서 선택되는 어느 하나 또는 둘 이상의 경화제 및 주석화합물, 티탄화합물, 아민화합물 및 백금화합물에서 선택되는 어느 하나 또는 둘 이상의 촉매를 포함할 수 있으며, 말단에 삼중결합 또는 이중결합을 갖는 유기화합물인 경화 지연제를 더 포함할 수도 있다.

또한 상기 실리콘계 접착제는 금속 판에 도포되어 접착층을 형성할 때 80 내지 100㎛ 두께를 가질 수 있다.

본 발명에서 상기 금속 판은 철, 알루미늄, 아연, 티타늄 및 스테인레스에서 선택되는 어느 하나 또는 둘 이상의 금속을 포함하여 이루어질 수 있다.

본 발명의 다른 양태는 반도체 패키징 구조를 포함하는 반도체 디바이스로, 상기 반도체 디바이스는 동작 온도가 -270 내지 250℃인 것을 특징으로 한다.

본 발명에 따른 금속 판을 포함하는 반도체 패키징은 기판과 전자 소자 간의 열팽창계수 차이를 실리콘이 완충하여 접착강도를 유지할 수 있으며, 동시에 접착제 상부의 전자 소자를 과열로부터 보호하여 패키징 신뢰성을 확보할 수 있다.

또한 내습성, 내열성, 내약품성 등이 우수한 실리콘을 접착제로 사용하여 각종 주변 환경 변화에 따른 스트레스를 최소화할 수 있다.

또한 실리콘 접착제의 경화시간을 조절하여 전자 소자를 접착제에 접합한 후에도 반도체 웨이퍼를 정밀하게 정렬할 수 있으며, 실리콘 접착제의 점도를 특정 범위로 조절하여 접착층의 두께를 80 내지 100㎛로 얇게 형성할 수 있으며, 와이어 본딩 공정을 적용할 때 전자 소자에 가해지는 압력에도 어떠한 형태 변화 없이 안정적으로 받쳐줄 수 있어 공정 상 발생할 수 있는 접합 불량을 줄일 수 있다.

여기에 경화 생성물이 최소화되어 접착 강도를 최대로 유지할 수 있으며, 대면적의 기판에도 안정적인 공정이 가능해진다.

본 발명에 따라 제조된 반도체 패키지 구조는 상기와 같은 특성을 가져 기존의 실리콘 금속 판 대비 더 저렴한 생산비용을 가지며, 공정이 간단하고 동작 온도가 -270 내지 250℃으로 내후성이 우수하여 LED 패키지 등에 널리 사용될 수 있다.

도 1은 당업계에서 통상적으로 제조된 전자 소자가 접합된 기판의 단면을 도시한 것이다.
도 2는 전자 소자가 접합된 전자 소자 제거용 홈이 구비된 금속 판의 단면을 도시한 것이다.
도 3은 전자 소자가 접합된 전자 소자 제거용 홈이 구비된 금속 판의 사시도이다.
도 4는 상기 도 2의 금속 판에서 전자 소자를 제거하는 방법이 도시된 것이다.
도 5는 하기 비교예 1을 통해 제조된 반도체 패키지 구조에서 전자 소자가 제거된 접착층의 표면을 도시한 것이다.

이하 구체예들을 참조하여 본 발명에 따른 금속 판을 포함하는 반도체 패키징을 상세히 설명한다. 다음에 소개되는 구체예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다.

따라서 본 발명은 이하 제시되는 구체예들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 구체예들은 본 발명의 사상을 명확히 하기 위해 기재된 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.

이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.

또한 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

또한 명세서 및 첨부된 특허청구범위에서 사용되는 단수 형태는 문맥에서 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 의도할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 발명에서 용어 ‘기판’은 전자 소자, 회로, 접착층, 전극, 부동태화층(passivation layer) 등을 접합할 수 있는 기반(base)로서, 본 발명에서는 금속 재질의 판상 기판을 의미한다.

본 발명에서 용어 ‘전자 소자’은 반도체로 구성된 집적회로를 통칭하는 것으로, 접착제를 통해 상기 기판에 접합되며, 100㎛ 내외의 두께를 가지는 반도체 다이, 층간막(interlayer), 각종 집적회로 등을 포함한다.

본 발명에서 용어 ‘패키징’은 반도체와 기기를 연결하기 위해 전기적으로 포장하는 공정을 말하는 것으로, 본 발명에서는 금속 판의 전자 소자를 접합하기 위한 일련의 공정 및 전자 소자가 접합된 금속 판 자체를 모두 포함하는 의미를 가진다.

일반적인 회로 기판은 전자 소자와의 열팽창계수 차이를 최대한 줄이기 위해 접착제로는 에폭시를, 기판은 세라믹 재질을 사용한다. 이러한 세라믹 기판은 전자 소자와의 열팽창계수 차이가 적어 기판에 과도한 열이 집중되어도 세라믹 기판과 전자 소자의 접합 상태를 용이하게 유지할 수 있으나, 세라믹 기판의 생산 단가가 높아 전체 반도체 패키징 공정의 비용을 줄이기 어려운 단점이 있다.

이러한 문제점을 해소하기 위해 전자 소자의 접합 기판으로 금속 판을 사용하는 경우, 세라믹 기판보다 생산 단가가 낮아 공정비용은 쉽게 줄일 수 있으나, 사용하는 동안 개폐 또는 환경 변화에 의해 열 쇼크가 반복적으로 적용되기 때문에 금속 판과 전자 소자 사이에 열응력이 발생하여 금속 판에서 전자 소자의 박리가 자주 발생되는 문제가 있다.

이러한 열응력은 금속 판과 전자 소자의 열팽창계수 뿐 아니라 인장 강도, 보정응력 등을 포함하는 고유 기계 특성에 따라 결정된다. 따라서 열응력을 감소시키기 위해 보다 낮은 인장 강도 및 보정응력을 갖는 금속을 사용하지만, 지금까지 상기 언급된 특성을 가진 금속은 발견되지 않고 있다.

또한 금속 판과 전자 소자를 접착하기 위해 에폭시나 이미드계 접착제를 사용하는 경우에도, 경화 시 과도한 생성물이 발생하여 접착층과 금속 판 또는 전자 소자 사이에 공극이 형성되며, 열팽창계수가 금속 판과 달라 반복되는 열 쇼크에 버티지 못하고 금속 판과 전자 소자가 쉽게 떨어지는 현상이 발생하게 된다.

본 발명자는 이러한 문제점을 해소하기 위해 금속 판과 전자 소자를 접착하는 접착제로 특정 물성을 갖는 실리콘을 선택한 결과, 금속 판과 전자 소자 간의 열팽창계수 차이를 완충할 수 있으며, 동시에 반복되는 열 쇼크에서도 우수한 접착 강도를 발현하며, 특히 -270℃의 저온 또는 250℃의 고온에서도 접착 강도의 손실 없이 반도체 디바이스가 제대로 작동하는 것을 발견하였다.

또한 대면적의 금속 판에서도 우수한 열팽창률 및 수축률을 가져 전자 소자의 이탈을 방지하며, 경화 생성물의 발생이 극히 적고, 경화 후에도 형태안정성이 우수하여 다이 어태치(die attach) 공정 시 와이어 본딩(wire bonding)이 가능한 것을 확인하여 본 발명을 완성하게 되었다.

본 발명에 따른 반도체 패키징은 전자 소자 제거용 홈이 구비된 금속 판; 전자 소자; 및 상기 전자 소자를 상기 금속 판에 접착시키는 실리콘계 접착제;를 포함할 수 있다.

본 발명에서 상기 금속 판은 당업계에서 반도체 패키징 등에 통상적으로 사용되며 충분한 강도와 경박단소가 가능한 두께로 형성 가능한 금속 재질의 것이라면 종류에 한정하지 않는다.

상기 금속 판은 열전도도가 높아 우수한 열방출 성능을 가지며, 필요에 따라 판 형상 및 웨이퍼 형상 등 임의의 형상으로 성형이 가능하며, 인쇄회로 기술 및 반도체 공정 등의 적용이 가능하다.

상기 금속 판의 재질은 상기 목적을 달성할 수 있는 것이라면 종류에 한정치 않으며, 바람직하게는 알루미늄, 마그네슘, 티타늄, 구리 등에서 선택되는 어느 하나 또는 이들의 합금일 수 있다.

상기 금속 판은 제조 목적 및 최종 완성 제품의 크기 및 형태에 따라 다양한 크기 및 두께를 가질 수 있으며, 일예로 0.01 내지 50㎜의 두께를 가질 수 있고, 필요에 따라 상기 범위보다 더 얇거나 두꺼운 두께를 가져도 무방하다. 크기 역시 본 발명에서 한정하지 않으나, 10㎝ ×10㎝ 이상의 대면적 기판을 사용할 수 있다.

상기 금속 판은 필요에 따라 표면에 산화물층을 형성할 수도 있다. 상기 산화물층은 전자 소자가 실장될 구역을 제외하고 상기 금속 판의 테두리를 따라 형성되되, 상기 금속 판은 테두리 끝면 모서리로부터 일정 폭의 간격을 두고 형성될 수 있다.

상기 전자 소자는 금속 판에 실장되는 것으로, 광소자, 수동소자, 패드, PA(Power Amplifier), LNA(Low noise Amplifier), 페이스 시프터(phase shifter), 믹서, 오실레이터, VCO(Voltage Controlled Oscillator) 등에서 선택되는 어느 하나 또는 둘 이상일 수 있다.

상기 전자 소자를 실장하는 방법은 당업계에서 통상적으로 사용하는 다양한 방법을 적용하여 실시할 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 또한 상기 전자 소자에는 구리, 금 또는 은 등의 도전성 금속으로 이루어진 전극이 일면에 형성될 수 있다.

본 발명에서 상기 실리콘계 접착제는 상기 전자 소자를 금속 판에 접합하기 위한 것으로, 상기 금속 판과 상기 전자 소자의 사이에 접착층의 형태로 위치할 수 있다. 도 2 및 3을 통해 이를 더욱 상세히 설명하면, 금속 판(100)과 전자 소자(200) 사이에 실리콘계 접착제(300)가 접착층의 형태로 위치하되, 상기 금속 판에는 전자 소자와 인접하는 면에 하나 이상의 전자 소자 제거용 홈(110)이 구비되므로, 상기 실리콘계 접착제의 도포 또는 전자 소자의 접합 단계에서 실리콘계 접착제가 전자 소자 제거용 홈에 들어가지 않도록 주의하면서 작업하는 것이 좋다.

본 발명에서 사용하는 상기 실리콘 접착제는 하기 식 1 내지 3을 만족하는 것이 좋다.

[식 1]

1,200 ≤ 점도(cP) ≤ 1,800

[식 2]

휘발성 응축 질량 ≤ 0.01 중량%

[식 3]

총 질량 손실 ≤ 0.05 중량%

상기 식 1은 상기 실리콘 접착제의 점도 범위로, 실리콘의 점도는 접착제의 작업성과 신축성, 탄성, 접착성 등에 관련을 가진다.

실리콘 접착제의 주성분인 폴리실록산은 분자사슬의 유동성이 좋아 상온에서 액체의 형상을 가진다. 실리콘 접착제의 점도가 상승하는 것은 폴리실록산의 분자 길이가 길어지거나, 가교점이 많아 망상(net) 구조를 가지기 때문이다. 폴리실록산이 망상 구조를 가지는 경우 유동성은 떨어지나, 분자의 자유도는 크게 증가하여 고무의 성상을 가지게 된다. 다만 이 가교점이 지나치게 많아지는 경우 분자의 자유도가 오히려 감소하며 신축성이 감소하여 딱딱해지게 된다.

상기 폴리실록산의 유동성을 나타내는 또 다른 물성으로는 폴리실록산의 분자량을 들 수 있다. 그러나 폴리실록산의 분자량으로는 상기 폴리실록산의 가교 정도를 정확하게 예측하기 어려우므로, 상기 실리콘 접착제의 점도 범위를 조절하는 것이 본 발명에서 원하는 물성을 예측할 수 있다.

본 발명에서 상기 식 1의 범위로 더 바람직하게는 1,400 내지 1,600 cP, 가장 바람직하게는 1,450 내지 1,550 cP인 것이 좋다. 실리콘 접착제의 점도가 1,200 cP 미만인 경우 흐름성이 높아져 접착층의 두께가 너무 얇아지게 되며, 접착 강도가 하락하여 기판에 고온이 가해질 경우 금속 판과 전자 소자가 서로 분리될 수 있으며, 실리콘 접착제의 점도가 1,600 cP 초과인 경우, 실리콘 접착제 자체의 탄성이 지나치게 증가하여 딱딱해지며, 실리콘 접착제와 금속 판, 실리콘 접착제와 전자 소자 간의 접착 강도가 크게 떨어지게 된다. 또한 압력 하에서 형태안정성이 크게 떨어져 와이어 본딩 시 불량이 증가하여 와이어 본딩 공정이 불가능하게 된다.

본 발명에서 상기 식 2 및 3은 모두 경화 후의 실리콘 경화제의 물성 값으로, 이때 경화 조건은 65℃에서 1시간 동안 진행한 것을 뜻한다.

상기 식 2 및 3은 각각 경화 후 실리콘의 휘발성 응축 질량(collected volatile condensable material, CVCM) 및 총 질량 손실(total mass lose)에 관한 것으로, 경화 후 실리콘에서 발생하는 휘발성 경화 생성물(가스)의 발생량과 관계있다.

상기 실리콘 접착제는 사용하는 경화제, 촉매 등에 따라 종류가 달라지나, 대부분 경화하면서 발생된 생성물이 기체 상태로 휘발된다. 경화된 실리콘 접착제에서 이러한 휘발성 생성물인 가스의 발생량이 증가하면 실리콘 접착제와 금속 판 또는 실리콘 접착제와 전자 소자 간의 계면에 빈 공간을 형성하거나 실리콘 접착층 내부에서 기공으로 남게 된다. 이는 금속 판과 전자 소자의 접착 강도를 크게 떨어뜨리는 요소로 작용하게 되므로, 상기 범위를 만족하는 것이 접착 강도를 유지하는 측면에서 매우 중요한 요소로 작용한다.

본 발명에 따른 실리콘 접착제는 상기 휘발성 응축 질량이 0.01 중량% 이하인 것이 좋으며, 총 질량 손실은 0.05 중량% 미만인 것이 바람직하다. 실리콘 접착제의 휘발성 응축 질량 또는 총 질량 손실이 상기 범위를 넘는 경우, 경화 후에도 휘발성 생성물이 접착층 내에 잔존하여 공극으로 작용하게 되어 고온이 가해질 경우 접착층이 박리되는 문제점이 발생할 수 있다.

본 발명에서 상기 조건들을 만족하는 실리콘 접착제로 예를 들면 폴리실록산계로 상품명 CV4-2500 A, B, CV-2946 A(이상 Nusil 사), CHO-BOND 1024(Parker Chomerics 사), DC 93-500(Dow corning) 등을 들 수 있다. 특히 상기 실리콘 접착제로 상기 CV4-2500를 사용하는 경우, CV4-2500 A와 CV4-2500 B 모두를 사용하는 것이 좋다. 이때 상기 CV4-2500 A와 CV4-2500 B의 혼합비는 1 : 1인 것이 작업성 및 경화 조건 만족, 접착 강도 측면에서 바람직하다.

본 발명에서 상기 실리콘계 접착제는 조성물의 형태이며, 용이한 패키징 공정을 위해 경화제, 촉매, 경화지연제 및 기타 첨가제를 더 포함할 수 있다.

본 발명에서 상기 경화제는 상기 실리콘 접착제를 상온에서 수분 접촉 시 경화반응이 진행되도록 유도하기 위한 것으로, 경화 반응 과정에서 생성되는 생성물에 따라 다르나 크게 알콕시계, 아세톡시계, 옥심계 및 아미녹시계에서 선택되는 어느 하나 또는 둘 이상을 사용할 수 있다.

본 발명에서 사용 가능한 알콕시계 경화제의 예를 들면 테트라메톡시실란, 테트라에톡시실란, 테트라프로폭시실란, 테트라부톡시실란, 메틸트리메톡시실란, 메틸트리에톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, 1,2-비스(트리메톡시실릴)에탄, 1,2-비스(트리에톡시실릴)에탄 및 상기 화합물의 부분 가수분해물을 들 수 있다.

상기 아세톡시계 경화제의 예를 들면 2-(트리에톡시실릴에틸)-5-(아세톡시)바이사이클로헵탄을 들 수 있다.

상기 옥심계 경화제의 예를 들면 부탄-2-온 옥심을 들 수 있다.

상기 아미녹시계 경화제의 예를 들면 디알킬 아미녹시 실록산을 들 수 있다.

상기 경화제는 경화 조건, 접착층 형성 조건 및 용도 등에 따라 자유롭게 첨가량을 조절할 수 있다. 일반적으로, 전자 소자를 접합한 후 정렬 과정을 마무리하기까지 소요되는 시간이 2 내지 3시간 정도이며, 실리콘계 접착층이 완전히 경화하는데 대략 24시간가량인 것이 바람직하므로, 상기 조건들을 만족하는 범위 내에서 경화제를 투입하는 것이 좋으며, 바람직하게는 전체 실리콘 접착제 조성물 중 0.001 내지 5 중량% 포함하는 것이 좋다.

또한 본 발명에 따른 상기 실리콘 접착제는 촉매를 포함할 수도 있다.

상기 촉매는 당업계에 실리콘 경화 시 사용되는 것으로 공지된 모든 반응촉매, 예를 들어 디알킬주석화합물 등의 주석화합물, 유기티탄산염 또는 티타늄 등의 티탄화합물, 아민화합물 및 백금화합물에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있으며, 이 중 백금화합물이 특히 바람직하다. 다만, 본 발명에서 사용되는 촉매로 백금화합물을 바람직한 일예로 제시하고 있으나, 상기 성분들 이외에 공지된 다른 촉매, 예컨대, 세륨, 지르코늄, 몰리브덴, 망간, 구리의 킬레이트 착물 또는 아연 화합물 또는 이들의 염, 알콕실레이트 또는 킬레이트 착물, 또한 주족의 촉매 활성 화합물 또는 비스무트, 리튬, 스트론튬 또는 붕소의 염 등을 더 포함할 수도 있으며, 본 발명이 이에 제한되는 것은 아니다.

상기 촉매는 전체 실리콘 접착제 조성물 중 1 내지 5,000 ppm의 범위로 첨가하는 것이 원활한 경화 진행 및 작업성 개선 측면에서 바람직하다.

또한 본 발명에 따른 실리콘 접착제는 작업성 개선 및 저장안정성 개선을 위해 필요에 따라 하나 이상의 경화 지연제를 더 포함할 수도 있다. 상기 경화 지연제는 말단에 이중결합을 갖는 유기화합물 또는 말단에 삼중결합을 갖는 유기화합물을 포함할 수 있다.

상기 말단에 이중결합을 갖는 유기화합물(a)의 예로는 비닐사이클로헥산올, 스티렌, 폴리비닐알콜, 비닐아세테이트, 에틸비닐에테르, 에틸비닐케톤, 비닐브로마이드, 부틸비닐에테르, 비닐프로피오네이트, 비닐디옥솔란, 비닐옥탄올, 비닐메타크릴레이트, 비닐벤조에이트, 비닐이소시아네이트, 비닐사이클로헥센, 도데실비닐에테르, 트리페닐비닐실란, 아크릴로니트릴, 비닐트리메톡시실란 등을 들 수 있다.

상기 말단에 삼중결합을 갖는 유기화합물(b)의 예로는 부틴올, 메틸 부틴올, 비스메톡시페닐부틴올, 펜틴올, 에틸펜틴올, 헥신올, 메틸펜틴올, 디메틸헥신올, 헵틴올, 메틸 헵틴올, 옥틴올, 에틸옥틴올, 에티닐트리메틸벤젠, 에티닐 디메톡시벤젠, 에티닐메톡시메틸벤젠, 에티닐펜틸벤젠, 에티닐펜톡시벤젠, 에티닐메톡시나프탈렌, 메틸펜틴올, 에티닐아니솔, 에티닐톨루엔, 에티닐벤질알코올, 에티닐사이클로헥산올, 페닐부틴올 등을 들 수 있다.

상기 경화지연제는 상기 a와 b를 혼합하여 사용하는 것이 바람직하다. 이때 이들의 혼합비는 a : b = 0.5 내지 5 : 1인 것이 접착강도 유지 및 경화속도 조절 측면에서 바람직하다.

또한 상기 실리콘 접착제는 오랫동안 당업자에게 공지된 추가의 첨가제들을 함유할 수 있다. 본 발명의 조성물에 사용될 수 있는 첨가제의 예는 보강 및 비보강 충전제와 같은 충전제, 가소제, 가용성 염료, 무기 및 유기안료, 용매, 살균제, 향료, 분산제, 증점제, 부식 억제제, 산화 억제제, 광 안정화제, 열 안정화제, 난연제 및 전기 특성에 영향을 주는 제제 등에서 선택되는 어느 하나 또는 둘 이상이다.

본 발명에서 상기 반도체 패키징 방법은 상온에서 기판에 실리콘 접착제를 도포한 후, 경화 과정에서 발생하는 가스 생성물을 제거하고, 경화가 완료되기 전에 전자 소자를 실리콘 접착제 위에 올려놓아 전자 소자의 무게를 이용하여 실리콘 접착제를 자연스럽게 펼치고 이를 경화하여 완료할 수 있다. 이를 더욱 상세히 설명하면,

a) 금속 판을 준비하는 단계;

b) 상기 금속 판에 실리콘계 접착제를 도포한 후, 진공 상태에 보관하여 접착제 생성물을 제거하는 단계;

c) 실리콘계 접착제가 도포된 면에 전자 소자를 접합하는 단계; 및

d) 실리콘계 접착제를 경화하면서 전자 소자를 정렬하는 단계;

를 포함할 수 있다.

본 발명에서 상기 a) 단계는 금속 판을 준비하는 단계로, 후공정을 통해 전자 소자를 정렬할 때, 정렬이 용이하도록 도 1과 같이 전자 소자가 위치하는 부분에 전자 소자 제거용 홈을 구비하는 것이 좋다.

상기와 같이 금속 판을 구비한 후, 기판 표면 중 전자 소자가 위치할 부분에 실리콘계 접착제를 도포한다. 이때 상기 전자 소자 제거용 홈에 실리콘계 접착제가 들어가지 않도록 주의하면서 도포하는 것이 좋다. 또한 기판이 대면적인 경우, 먼저 용기에 실리콘계 접착제를 도포하고, 이를 진공 챔버에 보관하여 경화 생성물을 제거한 후, 용기에서 실리콘계 접착제를 꺼내어 기판에 도포할 수도 있다. 이는 본 발명에서 사용하는 실리콘계 접착제가 비교적 장시간에 걸쳐 경화하며, 경화 도중에는 마치 찰흙처럼 성형성을 유지하기 때문에 가능하다.

상기와 같이 금속 판에 실리콘계 접착제를 도포하면, 실리콘계 접착제와 공기 중의 수분과 만나서 서서히 경화가 진행되게 된다. 이때 경화제의 종류에 따라 다르지만 각종 휘발성 생성물이 생성되므로, 이를 제거하기 위해 금속 판을 진공 상태에서 보관하여 이를 제거하는 것이 좋다.

상기 b) 단계는 실리콘계 접착제를 도포한 후, 진공 챔버에서 보관하는 것이 좋다. 이때 온도는 상온(15 내지 25℃)인 것이 좋으며, 진공도는 10^-2 내지 10^-3 torr인 것이 좋다. 상기 진공도는 로터리 펌프 등을 이용하여 상기 범위로 맞춰주는 것이 좋으며, 상기 조건에서 30분 내외로 보관하는 것이 좋다.

또한 상기 실리콘계 접착제를 금속 판에 직접 도포할 수도 있으나, 보다 용이한 휘발성 생성물을 제거하기 위해 용기에 실리콘계 접착제를 먼저 도포한 후, 이를 진공 챔버에 보관하여 휘발성 생성물을 제거하고, 이를 다시 금속 판에 도포할 수 있다. 특히 본 발명에서 사용하는 실리콘계 접착제는 경화 시간이 12 내지 24시간으로 비교적 장시간이며, 경화 중에는 성형성을 유지할 수 있으므로, 상기와 같은 방법으로 실리콘계 접착제를 도포하여도 무방하다.

상기와 같이 실리콘계 접착제의 생성물을 제거하면, 상기 c) 단계와 같이 실리콘계 접착제 위에 전자 소자를 올려놓는다(다이 어태치).

본 발명에서 사용하는 실리콘계 접착제는 경화 시간이 24시간 내외이므로, 접착제 생성물을 제거한 후에도 아직 경화되지 않아 외력에 쉽게 형상이 변화한다. 따라서 상기와 같이 전자 소자를 실리콘계 접착제 위에 올려놓으면, 중력에 의해 전자 소자가 자연스럽게 실리콘계 접착제를 아래로 눌러 펴주게 되며, 상기 실리콘계 접착제가 기판 및 전자 소자와 용이하게 접합할 수 있다.

상기 c) 단계에서 형성되는 실리콘 접착층의 두께는 상기 전자 소자의 무게에도 영향을 받지만, 접착층을 형성하는 실리콘계 접착제의 점도에 더 큰 영향을 받게 된다. 점도는 상기 실리콘계 접착제의 성형성에 영향을 주는데, 점도가 커질수록 접착제의 유동성 및 성형성이 떨어지며, 점도가 작아질수록 접착제의 유동성 및 성형성이 높아진다. 다만, 상기 실리콘계 접착제의 점도가 일정 수치 이하일 경우 유동성이 너무 커져 마치 물처럼 흐르게 되며, 이 경우 접착 강도가 크게 떨어지므로 상기 실리콘계 접착제의 점도를 상기 식 1의 범위로 유지하는 것이 중요하다.

상기 c) 단계에서 실리콘 접착층의 두께는 80 내지 100㎛인 것이 좋다. 실리콘 접착층의 두께가 80㎛ 미만인 경우 접착 강도가 하락하여 기판에 고온이 가해질 경우 금속 판과 전자 소자가 서로 분리될 수 있으며, 실리콘 접착층의 두께가 100㎛ 초과인 경우 고압에서의 형태안정성이 크게 떨어져 와이어 본딩 시 불량이 증가하여 와이어 본딩 공정이 불가능하게 된다.

전자 소자를 기판과 접합한 후, 상기 d) 단계와 같이 상기 실리콘계 접착제를 경화하면서, 전자 소자를 정렬한다. 일반적으로 전자 소자를 기판에 접합할 때 전자 소자와 기판 사이에 접착층을 형성하고 가열 또는 가압하여 진행한다. 문제는 가압 시 전자 소자의 각 부분에 일정한 힘을 가하지 않고 어느 한 방향이라도 힘이 더 가해지거나 덜 가해지는 경우, 전자 소자가 접착층에서 미끄러져 오정렬이 야기된다. 이 때문에 추후 전극을 형성하는 과정에서 양호하게 전극을 고정하지 못할 우려가 있다.

또한 본 발명과 같이 전자 소자를 단순히 실리콘계 접착제의 표면에 올려놓아 전자 소자에 가해지는 중력의 힘으로 실리콘계 접착제를 누르는 경우, 실리콘계 접착제의 반발력에 따라 전자 소자와 고루 접합되지 않을 우려가 있다. 따라서 본 발명에서도 전자 소자를 실리콘계 접착제의 표면에 올려놓은 후, 전자 소자에 압력을 가해 이를 눌러주어 전자 소자를 완전히 접합하고 일정한 두께의 접착층을 형성하여야 하나, 전자 소자에 압력을 가하는 과정에서 상기와 같은 미끄러짐으로 인해 오정렬이 발생할 수 있으므로, 전자 소자에 압력을 가한 경우, 각 전자 소자를 일정한 방향으로 정렬해주는 과정이 필요하다.

상기 전자 소자의 정렬은 어느 하나의 전자 소자를 기준으로 해당 소자의 가로축 라인 및 세로축 라인에 위치하는 전자 소자를 동일 축에 위치하도록 틀어진 전자 소자를 회전시켜 진행하는 것으로, 실리콘계 접착제의 경화 조건을 조절하여 경화가 완전히 진행되지 않은 상태에서도 전자 소자의 정렬이 가능하다는 장점이 있다.

상기 전자 소자의 정렬은 당업계에서 통상적으로 사용하는 장비 및 방법으로 진행할 수 있다. 정렬 방법의 일예로 대한민국 공개특허 10-2014-0109184와 같이 전자 소자에서 임의 지점의 패턴 이미지를 바탕으로 다른 전자 소자가 기준 좌표로부터 틀어진 각도를 확인하고, 상기 전자 소자의 상하좌우 가장자리 네 꼭짓점 및 중심점을 산출한 후, 이를 바탕으로 플랫존을 형성하고, 기준 좌표와 정렬시켜 틀어진 각도만큼 전자 소자를 회전시켜 진행할 수 있다.

또한 상기 전자 소자의 정렬 이외에도 금속 판과 전자 소자를 접합한 후에 전자 소자 자체에 불량이 발생하는 경우, 이를 제거하는 공정을 더 포함할 수도 필요하다. 이를 패키징 테스트(packaging test)라 하는데, 패키징 테스트 중에 발견되는 불량 전자 소자를 교체해주는 작업이 필요하다.

본 발명에 따른 패키징 테스트는 상기 금속 판에서 전자 소자가 위치하는 부분에 전자 소자 제거용 홈을 구비하여 상기 실리콘계 접착제의 경화 중간 또는 경화 후에도 상기 전자 소자 제거용 홈에 금속 바(bar)나 막대형 제거 도구를 삽입한 후, 지렛대 원리를 이용하여 힘을 가함으로써 이를 제거할 수 있다. 이때 상기 전자 소자 제거용 홈의 크기, 형태, 위치, 개수 및 깊이 등은 본 발명에서 한정하지 않으며, 상기 전자 소자의 기판 접합에 영향을 주지 않는 선에서 자유롭게 선택이 가능하다.

상기 전자 소자 제거용 홈의 위치로 더욱 상세하게는 상기 전자 소자의 상하좌우 꼭짓점이 위치하는 부분에 형성되는 것이 바람직하다. 물론 전자 소자의 꼭짓점뿐만 아니라, 전자 소자의 밑변이 위치하는 부분 어디에도 형성될 수 있으나, 전자 소자의 제거 용이성 측면에서 상하좌우 꼭짓점 부분에 위치하는 것이 좋다. 이때 꼭짓점 부분에 하나 이상 형성되는 것이 좋으나, 이를 한정하지 않는다.

상기와 같이 패키징 테스트가 끝나면, 상기 전자 소자를 다른 전자 소자나 기판 등과 전기적으로 연결하는 작업을 수행한다(wire bonding). 이때 와이어는 가공성이 우수한 전도체라면 종류에 한정치 않으며, 바람직하게는 금 재질인 것이 좋다.

와이어본딩이 완료된 반도체 패키지는 습기, 열, 물리적 충격 등의 외부 환경으로부터 보호하기 위해 몰딩한다. 상기 몰딩 공정에서 사용되는 재료로는 에폭시 등의 열경화성 수지를 사용하는 것이 바람직하다.

몰딩 공정이 끝나면 인쇄 회로 기판(printed circuit board)과 상기 반도체 패키지를 전기적으로 연결하기 위해 솔더볼을 기판에 부착하는 솔더볼 마운트(solder ball mount) 공정을 수행할 수 있다.

상기와 같이 제조된 반도체 패키지 구조와 상기 반도체 패키지 구조를 포함하는 반도체 디바이스는 기존의 실리콘 기판 대비 더 저렴한 생산비용을 가지며, 공정이 간단하고 대면적으로 제조 가능하다. 특히 전자 디바이스에게 가혹한 온도 조건인 -270 내지 250℃의 온도에서도 접착 강도의 손실이 없으며, 내후성이 우수하여 LED 패키지 등에 널리 사용될 수 있다.

이하, 실시예 및 비교예를 들어 본 발명을 더욱 상세히 설명한다. 다만 하기 실시예 및 비교예는 본 발명을 통해 도출될 수 있는 여러 방법들 중 하나로, 본 발명이 하기 실시예 또는 비교예에 의해 제한되는 것은 아니다.

하기 실시예 및 비교예를 통해 제조된 시편의 물성을 다음과 같이 측정하였다.

(실리콘계 접착제)

실리콘계 접착제의 점도(viscosity)는 ASTM D1084, 휘발성 응축 질량(collected volatile condensable material, CVCM) 및 총 질량 손실(total mass loss, TML)은 ASTM E595에 의거하여 측정하였으며, 표면 경도, 휘발성 응축 질량 및 총 질량 손실은 65℃에서 60분간 경화한 후 측정하였다.

(아웃가스)

ASTM E595에 의거하였으며, 진공도는 7.0⁵ Torr 이하, 가열봉 온도는 125℃, 냉각판 온도는 25℃, 시험 시간은 24시간이었다.

(내열성)

실시예 및 비교예를 통해 제조된 반도체 패키지 구조를 상온(23℃)으로 조절된 오븐에 투입하고 1시간 정치하였다. 그리고 1℃/분의 속도로 오븐의 온도를 내려 -25℃까지 내리고 30분간 정치하였다. 그리고 다시 1℃/분의 속도로 오븐의 온도를 올려 70℃에 맞추고 30분간 정치하였다. -25℃에서 70℃로 승온한 후, 다시 상온으로 돌아오는 것을 1 사이클(cycle)로 하여 100회 반복하였다. 마지막 100회 반복 시에 전자 소자의 이동 정도를 인접 칩 간 거리로 측정하여 접착층의 수축 및 팽창 정도를 확인하였다.

(실시예 1)

알루미늄 재질이며, 전자 소자 제거용 홈이 구비된 금속 판을 준비하였다. 이와는 별개로 실리콘계 접착제로 Nusil사의 CV4-2500 A 및 CV4-2500 B를 1 : 1로 혼합하고, 준비된 금속 판의 표면에 도포하였다. 도포 후, 금속 판을 진공 오븐에 투입하고, 20℃, 10^-2 torr의 진공도로 30분간 유지하여 경화 생성물을 제거하였다.

경화 생성물을 제거한 후, 진공 오븐에서 금속 판을 꺼내고 실리콘계 접착제가 도포된 면에 CMOS(Complementary Metal Oxide Silicon) 소자를 도 2의 형태가 되도록 올려놓고, 실리콘계 접착제가 90㎛의 두께를 가지도록 압력을 가하여 접합하였다. 그리고 20℃에서 1시간가량 정렬작업을 실시하였다. 정렬이 끝난 금속 판은 상온에서 24시간 동안 방치하여 공정을 완료하였다. 제조된 시편의 물성을 측정하여 표 1에 기재하였다.

(비교예 1)

상기 실시예 1에서 실리콘계 접착제 대신 일반 에폭시계 접착제(EPO-TEK 301, Epoxy Technology Inc.)을 사용한 것을 제외하고 실시예 1과 동일한 방법으로 반도체 패키징을 제조하였다. 제조된 시편의 물성을 측정하여 하기 표 1에 기재하였다.

[표 1]

상기와 같이 본 발명에 따라 제조된 반도체 패키징은 경화 중 발생하는 생성물이 적은 것을 확인할 수 있었다. 특히 내열성 측면에서 실시예 1의 반도체 패키지 구조는 반복되는 온도 변화에도 전자 소자 간 이동거리의 변화가 거의 없는데 반해, 비교예 1의 반도체 패키지 구조는 낮은 온도에서 급격한 수축이 발생하여 전자 소자가 금속 판으로부터 쉽게 떨어졌으며, 전자 소자가 떨어진 후 접착층의 표면을 육안으로 관찰한 결과 도 5와 같이 표면에 기포가 심하게 발생하여 상기 기포로 인해 접착층의 접착 강도가 하락하여 전자 소자가 떨어진 것을 확인할 수 있었다. 이에 따라 접착 강도 및 내열성 측면에서 비교예의 반도체 패키지 구조가 실시예에 비해 열세인 것을 확인할 수 있었다.

상술한 바와 같이, 본 발명의 바람직한 실시예 및 시험예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 금속 판
110 : 전자 소자 제거용 홈
120 : 전자 소자 제거 도구
200 : 전자 소자
300 : 실리콘계 접착층

Claims

전자 소자;
실리콘계 접착제로 상기 전자 소자를 접착하되, 상기 전자 소자가 접착되는 면 중 상기 전자 소자의 꼭지점과 맞닿는 면에 반구형의 음각으로 형성되는 전자 소자 제거용 홈이 구비된 금속 판; 및
상기 전자 소자를 상기 금속 판에 접착시키며, 15 내지 25℃의 온도 및 10^-2 내지 10^-3 torr의 진공도에서 12 내지 24시간 동안 경화하여 형성한 두께 80 내지 100㎛의 실리콘계 접착제 및 말단에 삼중결합을 갖는 유기화합물과 이중결합을 갖는 유기화합물의 혼합물인 경화 지연제를 포함하는 접착층;
를 포함하며, 상기 실리콘계 접착제는 하기 식 1 내지 3을 모두 만족하는 것인 금속 판을 포함하는 반도체 패키징 구조.
[식 1]
1,200 ≤ 점도(cP) ≤ 1,800
[식 2]
휘발성 응축 질량 ≤ 0.01 중량%
[식 3]
총 질량 손실 ≤ 0.05 중량%
(상기 식 1은 경화 전 측정된 값이고, 상기 식 2 내지 3은 경화 후 측정된 값이며, 상기 식 1은 ASTM D1084, 상기 식 2 및 3은 ASTM E595의 시험 방법으로 측정된 것이다.)
삭제
제 1항에 있어서,
상기 실리콘계 접착제는 알콕시계, 아세톡시계, 옥심계 및 아미녹시계에서 선택되는 어느 하나 또는 둘 이상의 경화제를 포함하는 것인 금속 판을 포함하는 반도체 패키징 구조.
제 1항에 있어서,
상기 실리콘계 접착제는 주석화합물, 티탄화합물, 아민화합물 및 백금화합물에서 선택되는 어느 하나 또는 둘 이상의 촉매를 포함하는 것인 금속 판을 포함하는 반도체 패키징 구조.
삭제
제 1항, 제 3항 및 제 4항 중 어느 한 항의 반도체 패키징 구조를 포함하는 반도체 디바이스로, 상기 반도체 디바이스는 동작 온도가 -270 내지 250℃인 것을 특징으로 하는 반도체 디바이스.