KR101759273B1 - 광전자 반도체 칩 그리고 ＡｌＧａＮ을 기본으로 하는 중간층의 용도 - Google Patents
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Abstract
본 발명은 광전자 반도체 칩과 관련이 있으며, 상기 광전자 반도체 칩(100)의 적어도 한 가지 실시 예에서 상기 광전자 반도체 칩은 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기본으로 하는 반도체 층 시퀀스(1)를 포함한다. 상기 반도체 층 시퀀스(1)는 p-도핑된 층 시퀀스(2), n-도핑된 층 시퀀스(4) 및 활성 구역(3)을 구비하며, 이때 상기 활성 구역은 상기 p-도핑된 층 시퀀스(2)와 상기 n-도핑된 층 시퀀스(4) 사이에 배치되어 있다. 또한, 반도체 층 시퀀스(1)는 AlxGa1 - xN을 기본으로 하는 적어도 한 개의 중간층(5)도 포함하며, 이때 0 < x ≤ 1이다. 상기 중간층(5)은 상기 n-도핑된 층 시퀀스(4)와 동일한 상기 활성 구역(3)의 측에 배치되어 있고, 점도가 낮은 액체에 대하여 상기 중간층(5)에 인접하는 반도체 층 시퀀스(1) 영역들의 화학 약품 비투과성(specific permeability)보다 낮은 화학 약품 비투과성을 갖는다.
Description
본 발명은 AlGaN을 기본으로 하는 중간층을 구비하는 광전자 반도체 칩에 관한 것이다. 또한, 본 발명은 AlGaN을 기본으로 하는 중간층의 용도와도 관련이 있다.
본 발명의 해결 과제는, 액상의 화학 약품에 대하여 높은 불투과성을 갖는 광전자 반도체 칩을 제시하는 것이다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기본으로 하는, 특히 에피택셜 방식으로 성장된 반도체 층 시퀀스를 포함한다. '기본으로 하는'이라는 표현은 상기 반도체 층 시퀀스가 전술된 물질들 중에 적어도 한 가지 물질을 주로 함유하거나 또는 이와 같은 물질로 이루어진다는 것을 의미한다. 이와 같은 사실은 상기 반도체 층 시퀀스가 비교적 적은 양의 추가 물질들, 특히 도펀트들을 구비할 수 있다는 내용을 배제하지 않는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 층 시퀀스는 p-도핑된 층 시퀀스, n-도핑된 층 시퀀스 그리고 활성 구역을 구비하며, 이때 상기 활성 구역은 상기 p-도핑된 층 시퀀스와 상기 n-도핑된 층 시퀀스 사이에 있다. 이 경우 '층 시퀀스'라는 용어는 상기 층 시퀀스가 자체의 물리적인 특성들에 대하여 균질의 단 한 개의 층만을 구비한다는 내용을 배제하지 않는다.
'층'이란 특히 반도체 층 시퀀스의 성장 방향에 대하여 수직인 한 가지 방향으로 전체 반도체 층 시퀀스에 걸쳐 있거나 또는 상기 반도체 층 시퀀스의 주요 부분에, 예컨대 80 % 이상의 부분에 걸쳐 있는 영역으로 이해될 수 있다. 다시 말하자면, 한 개의 층은 특정의 재료 조성과 같은 특정의 물리적 특성들을 갖고 반도체 층 시퀀스의 성장 방향에 대하여 수직으로 방향 설정되었으며 평평한 형태로 형성된 영역일 수 있다. 상이한 층들 또는 영역들은 성장 방향에 대하여 평행한 한 가지 방향으로 변환되는 예리한 천이부에 의해서 상호 분리될 수 있다. 예리한 천이부는 특히 재료 조성과 같은 물리적인 특성과 관련하여 층들 또는 영역들 간에 제조 허용 오차의 범위 안에서 천이 영역이 형성된다는 것 그리고/또는 한 가지 결정 구조의 최대 다섯 개의 일분자층(monolayer), 특히 최대 두 개의 일분자층이 형성된다는 것을 의미한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 활성 구역은 반도체 칩의 작동 중에 자외선, 가시 광선 및/또는 근적외선 스펙트럼 범위 안에 있는 전자기 방사선을 생성하도록 설계되었다. 특히 반도체 칩의 작동 중에 상기 활성 구역에 의해서 발생하는 방사선의 주 파장은 380 nm(380 nm 포함) 내지 550 nm의 파장 범위 안에 있다. '주 파장'이란 활성 구역 안에서 발생하는 방사선이 nm 스펙트럼 폭당 최대 세기를 갖는 바로 그 파장이다. 반도체 칩에 의해서 방출되어 활성 구역 내에서 발생하는 방사선은 또한 바람직하게 인코히어런트(incoherent) 방사선이다. 다른 말로 표현하자면, 이 경우에 반도체 칩은 발광 다이오드로서 형성되었고, 레이저 다이오드 또는 슈퍼 발광(superluminescence) 다이오드로서 형성되지는 않았다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 층 시퀀스는 AlxGa1-xN을 기본으로 하는 중간층을 포함한다. 이때 x는 0보다 크고 1보다 작다. 다른 말로 표현하자면, GaN을 기본으로 하고 Ga-격자 공간의 특정 성분이 Al-원자들로 채워진 층이 중간층으로서 사용된다. 상기 중간층은 n-도핑된 층 시퀀스와 동일한 활성 구역의 측에 배치되어 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 한 개의 중간층은 도핑되지 않았다. '도핑되지 않았다'라는 표현은 특히 도펀트 농도가 cm3당 5 x 1016보다 더 작다는 것을 의미한다. 이때 상기 중간층은 n-도핑된 층 시퀀스에 직접 인접할 수 있다. 다른 말로 표현하자면, 상기 중간층의 재료가 n-도핑된 층 시퀀스의 n-도핑된 재료에 직접 접촉하고 있다. 바람직하게는 중간층이 반도체 층 시퀀스 내부에 있음으로써, 결과적으로 상기 중간층은 성장 방향에 대하여 평행한 방향으로는 반도체 층 시퀀스의 경계 면을 형성하지 않게 된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 적어도 한 개의 중간층은 n-도핑된 층 시퀀스 내부에 있고, 자체적으로 n-도핑 되었다. 중간층이 n-도핑된 층 시퀀스 내부에 배치되어 있다는 것은 상기 중간층이 양측에서 상기 n-도핑된 층 시퀀스의 n-도핑된 추가 영역들에 인접한다는 것을 의미한다. 더 상세하게 말하자면, 이 경우에는 상기 중간층에 의해서 성장 방향에 대하여 평행한 한 가지 방향으로는 상기 n-도핑된 층 시퀀스의 경계 면이 형성되지 않았다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층의 특유의 화학 약품 투과성(specific chemical permeability)은 상기 중간층에 인접하는 영역들 또는 반도체 층 시퀀스의 층들에 대한 특유의 화학 약품 투과성보다 더 작다. 특히 적어도 한 개의 중간층은 전체 반도체 층 시퀀스의 또는 전체 n-도핑된 층 시퀀스의 최소 화학 약품 투과성에 상응하는 화학 약품 투과성을 갖는다. '화학 약품 투과성'이란 특히 층의 특정한 구조적 두께 및 특정한 시간 주기에 대하여 점도가 특히 낮은 액체에 대한 투과성을 의미한다. '점도가 낮다'라는 표현은 상기 액체가 최대 2.5 mPas의 점도를 갖는다는 것을 의미할 수 있다. 본 경우에는 특히 중간층을 분해시키지 않는 액체 또는 화학 약품이 언급된다. 예를 들어 중간층은 특별히 나머지 반도체 층 시퀀스와 비교할 때 질산(nitric acid)과 같은 액상의 화학 약품에 대해서는 불투과성이다. 중간층은 바람직하게 증기에 대해서도 불투과성이다. 또한, 상기 중간층은 바람직하게 은과 같은 금속들의 확산을 저지하거나 또는 반도체 층 시퀀스의 다른 층들과 비교할 때 확산 작용에 의해서 금속들이 상기 중간층을 전혀 관통하지 않거나 또는 적어도 이와 같은 관통 현상이 줄어들게 된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기본으로 하는, 바람직하게는 에피택셜 방식으로 성장된 반도체 층 시퀀스를 포함한다. 상기 반도체 층 시퀀스는 p-도핑된 층 시퀀스, n-도핑된 층 시퀀스 및 활성 구역을 구비하며, 이때 상기 활성 구역은 전자기 방사선을 생성할 목적으로 제공되었고, 상기 p-도핑된 층 시퀀스와 상기 n-도핑된 층 시퀀스 사이에 배치되어 있다. 또한, 상기 반도체 층 시퀀스는 AlxGa1-xN을 기본으로 하는, 도핑되지 않았거나 또는 n-도핑된 적어도 한 개의 중간층도 포함하며, 이때 0 < x ≤ 1이다. 상기 중간층은 바람직하게 반도체 층 시퀀스 내부에 있고, 특히 점도가 낮은 액체에 대하여 상기 중간층에 인접하는 반도체 층 시퀀스 영역들 또는 층들의 화학 약품 투과성보다 낮은 화학 약품 투과성을 갖는다.
상기와 같은 중간층을 사용함으로써, 질산과 같은 액상 화학 약품에 대한 반도체 층 시퀀스의 투과성이 효율적으로 줄어들 수 있다. 그럼으로써, 제조시에 더 높은 수득률이 구현될 수 있고, 반도체 칩의 더 높은 신뢰성이 구현될 수 있다. 액상 화학 약품에 대한 또는 증기에 대한 반도체 층 시퀀스 층들의 투과성은 예를 들어 반도체 재료 내에 채널 혹은 홀을 형성할 수 있는 소위 쓰레딩 전위(Threading Dislocations)와 같은 전위에 의해서 야기된다. 균열들은 예를 들어 전위 라인이다. 상기 중간층의 AlGaN이 홀 및/또는 균열 내부에 그리고/또는 홀 및/또는 균열상에 축적될 수 있음으로써, 전위 라인의 균열 및/또는 홀 및/또는 코어가 축소될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층에 인접하는 상기 n-도핑된 층 시퀀스의 층들 또는 반도체 층 시퀀스의 층들은 상기 중간층의 주 연장 방향에 대하여 가로로 연장되는 균열 및/또는 홀을 갖는다. 상기 균열 및/또는 홀은 가로 방향을 따라서, 더 상세하게 말하자면 반도체 층 시퀀스의 성장 방향에 대하여 수직인 방향을 따라서 나노미터 크기의 또는 마이크로미터 크기의 가로 연장부를 갖는다. 상기 홀 및/또는 균열의 가로 방향으로의 연장은 예를 들어 최대 25 nm 또는 최대 50 nm 또는 최대 0.10 ㎛ 또는 최대 0.25 ㎛ 또는 최대 0.40 ㎛에 달한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층은 균열 및/또는 홀의 적어도 한 부분을 폐쇄한다. 다른 말로 표현하자면, 상기 중간층이 홀 및/또는 균열의 적어도 한 부분에 완전히 커버된다. 특히 상기 중간층은 융기부들을 가지며, 상기 융기부들은 활성 구역으로부터 멀어지는 방향으로 그리고/또는 활성 구역을 향하는 방향으로 균열 및/또는 홀 안으로 연장된다. 바람직하게 중간층과 동일한 재료로 형성된 상기 융기부들은 균열 및/또는 홀이 그 내부로 연장되는 층의 재료에 대하여 국부적으로는 간접적으로, 직접적으로, 물리적으로 접촉한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층에 의해서 홀 및/또는 균열의 직경 및/또는 스팬 폭(span width)이 줄어들었다. 다시 말해, 균열 및/또는 홀의 적어도 한 부분, 예를 들어 홀 및/또는 균열의 80 % 이상 또는 95 % 이상 또는 99 % 이상이 성장 방향을 따라서 볼 때 중간층 앞에서보다는 중간층 뒤에서 더 작다. 이와 같은 사실은 홀 및/또는 균열이 중간층에 의해서 완전히 커버되고 그리고/또는 막히고 그리고/또는 중단되었다는 내용도 함께 포함한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 홀 및/또는 균열은 성장 방향을 따라서 볼 때 중간층 뒤에서 적어도 부분적으로 더 넓게 연장된다. 다른 말로 표현하자면, 중간층이 액상 화학 약품의 관통에 대하여 홀 및/또는 균열을 밀봉시키지만, 결정 격자 내에 있는 장애 장소로서의 홀 및/또는 균열이 제거되지 않음으로써, 결과적으로 상기 홀 및/또는 균열은 중간층 양측에 적어도 부분적으로 존재하게 될 수 있다. 예를 들어 성장 방향으로 볼 때 중간층 바로 뒤에 있는 홀의 개수는 상기 중간층 바로 앞에 있는 홀의 개수의 적어도 50 % 또는 적어도 75 % 또는 적어도 90 % 및/또는 최대 90 % 또는 최대 95 %에 달한다. 균열 또는 전위 라인과 관련해서는, 상기 균열 혹은 전위 라인이 중간층에 의해서 완전히 제거될 수 있거나, 또는 상기 균열 혹은 전위 라인의 개수가 적어도 50 %만큼 또는 적어도 75 %만큼 또는 적어도 90 %만큼 줄어들 수 있다.
광전자 반도체 칩을 위한, 특히 발광 다이오드를 위한 반도체 층 시퀀스는 예를 들어 사파이어-기판상에서 에피택셜 방식으로 성장된다. 성장시에는 특히 홀이 성장할 반도체 재료 내부에서 생성될 수 있다. 또한, 특히 완전히 성장된 반도체 층 시퀀스가 기판으로부터 제거되는 레이저 박리(lift off) 방법에서도 균열이 생성될 수 있다. 이전에 기판 쪽을 향하고 있는 상기 반도체 층 시퀀스의 경계 면에 있던 홀 및/또는 균열이 예를 들어 레이저 박리 방법 자체에서 또는 표면 주름 형성시에 예컨대 습식 에칭에 의해 노출될 수 있음으로써, 결과적으로 상기 홀 및/또는 균열의 적어도 한 부분이 상기 반도체 층 시퀀스의 경계 면에 도달하게 된다.
상기 노출되는 홀 및/또는 균열을 통해서는 액상의 화학 약품이 후속하는 프로세스 단계에서 반도체 층 시퀀스를 관통할 수 있고, 특히 예를 들어 성장 기판으로부터 떨어져서 마주하는 상기 반도체 층 시퀀스의 측에 또는 관통 홀(through hole)에 이전에 제공된 은 미러(silver mirror)와 같은 미러를 부식시킬 수 있다. 이와 같은 형태의 미러 손상에 의해서는 외광 효율(light outcoupling efficiency)이 감소 된다. 반도체 층 시퀀스 내부에 있는 결함으로도 언급될 수 있는 균열 및/또는 홀에 의해서는 또한 활성 구역 내에서 방사선을 생성할 때에 효율의 감소가 나타날 수 있다. 또한, 상기 균열 및/또는 홀에 의해서는 반도체 칩의 전류-전압-특성 면에서 소전류(small current) 문제들도 발생할 수 있다.
에피택셜 방식의 성장에서는, 예를 들어 소위 MOVPE-프로세스에서는 Al-원자들이 한 결정 표면에서 Ga-원자들보다 더 작은 이동성(mobility)을 나타내기 때문에, AlGaN-층들은 순수한 GaN-층들에 비해 성장시에 표면 형태(morphology)를 평탄하게 하는 작용을 할 수 있다. 더 상세하게 말하자면, AlGaN-층들이 GaN-층들보다 단면(facet) 성장에 대하여 훨씬 더 둔감함으로써, GaN-결정 안에 경우에 따라 존재하는 홀, 균열 및/또는 채널은 상기와 같은 AlGaN-층에 의해서 폐쇄될 수 있거나 또는 축소될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 한 개의 중간층은 cm3당 2 x 1018(cm3당 2 x 1018 포함) 내지 cm3당 5 x 1019의 도펀트 농도로, 바람직하게는 cm3당 4 x 1018(cm3당 4 x 1018 포함) 내지 cm3당 3 x 1019의 도펀트 농도로, 특히 cm3당 6 x 1018(cm3당 6 x 1018 포함) 내지 cm3당 2 x 1019의 도펀트 농도로 도핑 되었다. 도핑은 예컨대 Si-원자로 이루어진다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, Al-원자들로 채워진 Ga-격자 공간의 비율 x는 0.03(0.03 포함) 내지 0.2, 또는 0.03(0.03 포함) 내지 0.5, 바람직하게는 0.07(0.07 포함) 내지 0.13, 예를 들어 대략 0.1의 값을 갖는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층은 5 nm(5 nm 포함) 내지 250 nm, 또는 15 nm(15 nm 포함) 내지 200 nm, 특히 25 nm(25 nm 포함) 내지 100 nm의 두께를 갖는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층, 중간층들 중에 정확히 한 개의 층 또는 중간층들 중에 적어도 한 개의 층은 중단되지 않은 연속하는 층이다. 다른 말로 표현하자면, 이 경우에 성장 방향에 대하여 수직인 방향으로는 중간층 안에서 개구 또는 관통구가 의도한 바대로 제조되지 않았다. 다시 말해, 상기 중간층은 성장 방향에 대하여 수직인 한 가지 방향으로 전체 반도체 층 시퀀스에 걸쳐서 연장되며, 이때에는 의도한 바대로 발생된 중단부가 존재하지 않는다. 중간층이 중단되지 않은 연속하는 하나의 층이라는 사실은 반도체 층 시퀀스의 결정 격자 안에서 발생하는 결함들, 예컨대 균열 및/또는 홀이 상기 중간층 내에서 의도치 않은 작은 개구들을 형성한다는 내용을 배제하지 않는다. 다른 말로 표현하자면, 반드시 모든 균열 및/또는 홀이 중간층에 의해서 폐쇄되지 않아도 된다. 하지만, 상기와 같은 의도되지 않은 개구들은 발생하지 않는 것이 바람직하다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 적어도 한 개의 전기 관통 홀이 활성 구역 및/또는 중간층을, 특히 반도체 층 시퀀스 내부에서 형성된 두 개의 중간층 중에 정확히 한 개의 중간층을 관통한다. 이 경우에는 반도체 칩에 전력을 공급하기 위한 모든 전기 콘택팅이 활성 구역의 단 하나의 측에만 있을 수 있다. 다른 말로 표현하자면, 그 경우에는 반도체 칩이 소위 플립-칩(Flip-Chip)으로 형성될 수 있다.
특히 상기 실시 예에서는 반도체 층 시퀀스의 한 외부 경계 면으로부터 미러까지의 간격이 관통 홀의 경우에는 비교적 작아서 예컨대 약 2 ㎛에 달한다. 이와 같이 간격이 작을 때에는, 특히 반도체 층 시퀀스가 레이저 박리 방법을 통해 기판으로부터 분리된 경우 그리고 외부 경계 면에서 반도체 층 시퀀스 내부에 주름이 형성된 경우에도 반도체 층 시퀀스 안에 있는 균열 및/또는 홀이 상기 외부 경계 면으로부터 미러까지 이르게 될 수 있는, 특히 커질 수 있는 가능성이 존재한다. 다시 말하자면, 특별히 관통 홀을 갖는 반도체 층 시퀀스의 두께가 비교적 얇은 경우에는 적어도 한 개의 중간층을 사용함으로써 제조시에 수득률이 특히 크게 상승한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, AlGaN을 기본으로 하는 중간층은 Al을 전혀 함유하지 않거나 또는 Al-함량이 높지 않은 GaN-층들에 양측에서 인접한다. 상기 GaN-층들 중에 적어도 한 개의 층이 중간층보다 더 높게 도핑 되고, 예컨대 전류 확산 층으로서 형성되는 것이 바람직하다. 상기 GaN-층들 중에 다른 층은 중간층보다 적어도 팩터(factor) 2만큼 더 낮은 도펀트 농도를 가질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 정확히 한 개의 중간층을 포함하거나 또는 정확히 두 개의 중간층을 포함한다. 이 경우에는 바람직하게 반도체 층 시퀀스 내부에 상기 중간층에 상응하는 재료 조성을 갖는 추가의 층들이 전혀 존재하지 않는다. 특히 상기 중간층들은 소위 초격자(superlattice)의 구성 부분이 아니다.
더 나아가서는 AlGaN을 기본으로 하고 도핑되지 않았거나 또는 n-도핑된 중간층을 AlGaN, InGaN, AlInGaN 및/또는 GaN을 기본으로 하는 반도체 층 시퀀스 안에 형성된 채널, 균열 및/또는 홀을 위한 폐쇄 층으로서 사용하는 내용이 설명된다. 중간층은 전술된 실시 예들 중에 한 가지 또는 다수의 실시 예에서 언급된 바와 같은 형태로 형성될 수 있다. 그렇기 때문에 광전자 반도체 칩의 특징들은 중간층의 사용에 대해서도 적용되며, 그 역(inverse)도 역시 적용 가능하다.
이하에서는 본 출원서에 기재된 광전자 반도체 칩이 실시 예들을 참조하는 도면을 참고로 하여 상세하게 설명된다. 이때 동일한 도면 부호들은 개별 도면들에서 동일한 소자들을 지시한다. 하지만, 이 경우에는 척도와 관련된 기준이 도시되어 있지 않으며, 오히려 개별 소자들은 도면에 대한 이해를 돕기 위하여 과도하게 크게 도시될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기본으로 하는, 특히 에피택셜 방식으로 성장된 반도체 층 시퀀스를 포함한다. '기본으로 하는'이라는 표현은 상기 반도체 층 시퀀스가 전술된 물질들 중에 적어도 한 가지 물질을 주로 함유하거나 또는 이와 같은 물질로 이루어진다는 것을 의미한다. 이와 같은 사실은 상기 반도체 층 시퀀스가 비교적 적은 양의 추가 물질들, 특히 도펀트들을 구비할 수 있다는 내용을 배제하지 않는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 층 시퀀스는 p-도핑된 층 시퀀스, n-도핑된 층 시퀀스 그리고 활성 구역을 구비하며, 이때 상기 활성 구역은 상기 p-도핑된 층 시퀀스와 상기 n-도핑된 층 시퀀스 사이에 있다. 이 경우 '층 시퀀스'라는 용어는 상기 층 시퀀스가 자체의 물리적인 특성들에 대하여 균질의 단 한 개의 층만을 구비한다는 내용을 배제하지 않는다.
'층'이란 특히 반도체 층 시퀀스의 성장 방향에 대하여 수직인 한 가지 방향으로 전체 반도체 층 시퀀스에 걸쳐 있거나 또는 상기 반도체 층 시퀀스의 주요 부분에, 예컨대 80 % 이상의 부분에 걸쳐 있는 영역으로 이해될 수 있다. 다시 말하자면, 한 개의 층은 특정의 재료 조성과 같은 특정의 물리적 특성들을 갖고 반도체 층 시퀀스의 성장 방향에 대하여 수직으로 방향 설정되었으며 평평한 형태로 형성된 영역일 수 있다. 상이한 층들 또는 영역들은 성장 방향에 대하여 평행한 한 가지 방향으로 변환되는 예리한 천이부에 의해서 상호 분리될 수 있다. 예리한 천이부는 특히 재료 조성과 같은 물리적인 특성과 관련하여 층들 또는 영역들 간에 제조 허용 오차의 범위 안에서 천이 영역이 형성된다는 것 그리고/또는 한 가지 결정 구조의 최대 다섯 개의 일분자층(monolayer), 특히 최대 두 개의 일분자층이 형성된다는 것을 의미한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 활성 구역은 반도체 칩의 작동 중에 자외선, 가시 광선 및/또는 근적외선 스펙트럼 범위 안에 있는 전자기 방사선을 생성하도록 설계되었다. 특히 반도체 칩의 작동 중에 상기 활성 구역에 의해서 발생하는 방사선의 주 파장은 380 nm(380 nm 포함) 내지 550 nm의 파장 범위 안에 있다. '주 파장'이란 활성 구역 안에서 발생하는 방사선이 nm 스펙트럼 폭당 최대 세기를 갖는 바로 그 파장이다. 반도체 칩에 의해서 방출되어 활성 구역 내에서 발생하는 방사선은 또한 바람직하게 인코히어런트(incoherent) 방사선이다. 다른 말로 표현하자면, 이 경우에 반도체 칩은 발광 다이오드로서 형성되었고, 레이저 다이오드 또는 슈퍼 발광(superluminescence) 다이오드로서 형성되지는 않았다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 층 시퀀스는 AlxGa1-xN을 기본으로 하는 중간층을 포함한다. 이때 x는 0보다 크고 1보다 작다. 다른 말로 표현하자면, GaN을 기본으로 하고 Ga-격자 공간의 특정 성분이 Al-원자들로 채워진 층이 중간층으로서 사용된다. 상기 중간층은 n-도핑된 층 시퀀스와 동일한 활성 구역의 측에 배치되어 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 한 개의 중간층은 도핑되지 않았다. '도핑되지 않았다'라는 표현은 특히 도펀트 농도가 cm3당 5 x 1016보다 더 작다는 것을 의미한다. 이때 상기 중간층은 n-도핑된 층 시퀀스에 직접 인접할 수 있다. 다른 말로 표현하자면, 상기 중간층의 재료가 n-도핑된 층 시퀀스의 n-도핑된 재료에 직접 접촉하고 있다. 바람직하게는 중간층이 반도체 층 시퀀스 내부에 있음으로써, 결과적으로 상기 중간층은 성장 방향에 대하여 평행한 방향으로는 반도체 층 시퀀스의 경계 면을 형성하지 않게 된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 적어도 한 개의 중간층은 n-도핑된 층 시퀀스 내부에 있고, 자체적으로 n-도핑 되었다. 중간층이 n-도핑된 층 시퀀스 내부에 배치되어 있다는 것은 상기 중간층이 양측에서 상기 n-도핑된 층 시퀀스의 n-도핑된 추가 영역들에 인접한다는 것을 의미한다. 더 상세하게 말하자면, 이 경우에는 상기 중간층에 의해서 성장 방향에 대하여 평행한 한 가지 방향으로는 상기 n-도핑된 층 시퀀스의 경계 면이 형성되지 않았다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층의 특유의 화학 약품 투과성(specific chemical permeability)은 상기 중간층에 인접하는 영역들 또는 반도체 층 시퀀스의 층들에 대한 특유의 화학 약품 투과성보다 더 작다. 특히 적어도 한 개의 중간층은 전체 반도체 층 시퀀스의 또는 전체 n-도핑된 층 시퀀스의 최소 화학 약품 투과성에 상응하는 화학 약품 투과성을 갖는다. '화학 약품 투과성'이란 특히 층의 특정한 구조적 두께 및 특정한 시간 주기에 대하여 점도가 특히 낮은 액체에 대한 투과성을 의미한다. '점도가 낮다'라는 표현은 상기 액체가 최대 2.5 mPas의 점도를 갖는다는 것을 의미할 수 있다. 본 경우에는 특히 중간층을 분해시키지 않는 액체 또는 화학 약품이 언급된다. 예를 들어 중간층은 특별히 나머지 반도체 층 시퀀스와 비교할 때 질산(nitric acid)과 같은 액상의 화학 약품에 대해서는 불투과성이다. 중간층은 바람직하게 증기에 대해서도 불투과성이다. 또한, 상기 중간층은 바람직하게 은과 같은 금속들의 확산을 저지하거나 또는 반도체 층 시퀀스의 다른 층들과 비교할 때 확산 작용에 의해서 금속들이 상기 중간층을 전혀 관통하지 않거나 또는 적어도 이와 같은 관통 현상이 줄어들게 된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기본으로 하는, 바람직하게는 에피택셜 방식으로 성장된 반도체 층 시퀀스를 포함한다. 상기 반도체 층 시퀀스는 p-도핑된 층 시퀀스, n-도핑된 층 시퀀스 및 활성 구역을 구비하며, 이때 상기 활성 구역은 전자기 방사선을 생성할 목적으로 제공되었고, 상기 p-도핑된 층 시퀀스와 상기 n-도핑된 층 시퀀스 사이에 배치되어 있다. 또한, 상기 반도체 층 시퀀스는 AlxGa1-xN을 기본으로 하는, 도핑되지 않았거나 또는 n-도핑된 적어도 한 개의 중간층도 포함하며, 이때 0 < x ≤ 1이다. 상기 중간층은 바람직하게 반도체 층 시퀀스 내부에 있고, 특히 점도가 낮은 액체에 대하여 상기 중간층에 인접하는 반도체 층 시퀀스 영역들 또는 층들의 화학 약품 투과성보다 낮은 화학 약품 투과성을 갖는다.
상기와 같은 중간층을 사용함으로써, 질산과 같은 액상 화학 약품에 대한 반도체 층 시퀀스의 투과성이 효율적으로 줄어들 수 있다. 그럼으로써, 제조시에 더 높은 수득률이 구현될 수 있고, 반도체 칩의 더 높은 신뢰성이 구현될 수 있다. 액상 화학 약품에 대한 또는 증기에 대한 반도체 층 시퀀스 층들의 투과성은 예를 들어 반도체 재료 내에 채널 혹은 홀을 형성할 수 있는 소위 쓰레딩 전위(Threading Dislocations)와 같은 전위에 의해서 야기된다. 균열들은 예를 들어 전위 라인이다. 상기 중간층의 AlGaN이 홀 및/또는 균열 내부에 그리고/또는 홀 및/또는 균열상에 축적될 수 있음으로써, 전위 라인의 균열 및/또는 홀 및/또는 코어가 축소될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층에 인접하는 상기 n-도핑된 층 시퀀스의 층들 또는 반도체 층 시퀀스의 층들은 상기 중간층의 주 연장 방향에 대하여 가로로 연장되는 균열 및/또는 홀을 갖는다. 상기 균열 및/또는 홀은 가로 방향을 따라서, 더 상세하게 말하자면 반도체 층 시퀀스의 성장 방향에 대하여 수직인 방향을 따라서 나노미터 크기의 또는 마이크로미터 크기의 가로 연장부를 갖는다. 상기 홀 및/또는 균열의 가로 방향으로의 연장은 예를 들어 최대 25 nm 또는 최대 50 nm 또는 최대 0.10 ㎛ 또는 최대 0.25 ㎛ 또는 최대 0.40 ㎛에 달한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층은 균열 및/또는 홀의 적어도 한 부분을 폐쇄한다. 다른 말로 표현하자면, 상기 중간층이 홀 및/또는 균열의 적어도 한 부분에 완전히 커버된다. 특히 상기 중간층은 융기부들을 가지며, 상기 융기부들은 활성 구역으로부터 멀어지는 방향으로 그리고/또는 활성 구역을 향하는 방향으로 균열 및/또는 홀 안으로 연장된다. 바람직하게 중간층과 동일한 재료로 형성된 상기 융기부들은 균열 및/또는 홀이 그 내부로 연장되는 층의 재료에 대하여 국부적으로는 간접적으로, 직접적으로, 물리적으로 접촉한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층에 의해서 홀 및/또는 균열의 직경 및/또는 스팬 폭(span width)이 줄어들었다. 다시 말해, 균열 및/또는 홀의 적어도 한 부분, 예를 들어 홀 및/또는 균열의 80 % 이상 또는 95 % 이상 또는 99 % 이상이 성장 방향을 따라서 볼 때 중간층 앞에서보다는 중간층 뒤에서 더 작다. 이와 같은 사실은 홀 및/또는 균열이 중간층에 의해서 완전히 커버되고 그리고/또는 막히고 그리고/또는 중단되었다는 내용도 함께 포함한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 홀 및/또는 균열은 성장 방향을 따라서 볼 때 중간층 뒤에서 적어도 부분적으로 더 넓게 연장된다. 다른 말로 표현하자면, 중간층이 액상 화학 약품의 관통에 대하여 홀 및/또는 균열을 밀봉시키지만, 결정 격자 내에 있는 장애 장소로서의 홀 및/또는 균열이 제거되지 않음으로써, 결과적으로 상기 홀 및/또는 균열은 중간층 양측에 적어도 부분적으로 존재하게 될 수 있다. 예를 들어 성장 방향으로 볼 때 중간층 바로 뒤에 있는 홀의 개수는 상기 중간층 바로 앞에 있는 홀의 개수의 적어도 50 % 또는 적어도 75 % 또는 적어도 90 % 및/또는 최대 90 % 또는 최대 95 %에 달한다. 균열 또는 전위 라인과 관련해서는, 상기 균열 혹은 전위 라인이 중간층에 의해서 완전히 제거될 수 있거나, 또는 상기 균열 혹은 전위 라인의 개수가 적어도 50 %만큼 또는 적어도 75 %만큼 또는 적어도 90 %만큼 줄어들 수 있다.
광전자 반도체 칩을 위한, 특히 발광 다이오드를 위한 반도체 층 시퀀스는 예를 들어 사파이어-기판상에서 에피택셜 방식으로 성장된다. 성장시에는 특히 홀이 성장할 반도체 재료 내부에서 생성될 수 있다. 또한, 특히 완전히 성장된 반도체 층 시퀀스가 기판으로부터 제거되는 레이저 박리(lift off) 방법에서도 균열이 생성될 수 있다. 이전에 기판 쪽을 향하고 있는 상기 반도체 층 시퀀스의 경계 면에 있던 홀 및/또는 균열이 예를 들어 레이저 박리 방법 자체에서 또는 표면 주름 형성시에 예컨대 습식 에칭에 의해 노출될 수 있음으로써, 결과적으로 상기 홀 및/또는 균열의 적어도 한 부분이 상기 반도체 층 시퀀스의 경계 면에 도달하게 된다.
상기 노출되는 홀 및/또는 균열을 통해서는 액상의 화학 약품이 후속하는 프로세스 단계에서 반도체 층 시퀀스를 관통할 수 있고, 특히 예를 들어 성장 기판으로부터 떨어져서 마주하는 상기 반도체 층 시퀀스의 측에 또는 관통 홀(through hole)에 이전에 제공된 은 미러(silver mirror)와 같은 미러를 부식시킬 수 있다. 이와 같은 형태의 미러 손상에 의해서는 외광 효율(light outcoupling efficiency)이 감소 된다. 반도체 층 시퀀스 내부에 있는 결함으로도 언급될 수 있는 균열 및/또는 홀에 의해서는 또한 활성 구역 내에서 방사선을 생성할 때에 효율의 감소가 나타날 수 있다. 또한, 상기 균열 및/또는 홀에 의해서는 반도체 칩의 전류-전압-특성 면에서 소전류(small current) 문제들도 발생할 수 있다.
에피택셜 방식의 성장에서는, 예를 들어 소위 MOVPE-프로세스에서는 Al-원자들이 한 결정 표면에서 Ga-원자들보다 더 작은 이동성(mobility)을 나타내기 때문에, AlGaN-층들은 순수한 GaN-층들에 비해 성장시에 표면 형태(morphology)를 평탄하게 하는 작용을 할 수 있다. 더 상세하게 말하자면, AlGaN-층들이 GaN-층들보다 단면(facet) 성장에 대하여 훨씬 더 둔감함으로써, GaN-결정 안에 경우에 따라 존재하는 홀, 균열 및/또는 채널은 상기와 같은 AlGaN-층에 의해서 폐쇄될 수 있거나 또는 축소될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층 또는 중간층들 중에 한 개의 중간층은 cm3당 2 x 1018(cm3당 2 x 1018 포함) 내지 cm3당 5 x 1019의 도펀트 농도로, 바람직하게는 cm3당 4 x 1018(cm3당 4 x 1018 포함) 내지 cm3당 3 x 1019의 도펀트 농도로, 특히 cm3당 6 x 1018(cm3당 6 x 1018 포함) 내지 cm3당 2 x 1019의 도펀트 농도로 도핑 되었다. 도핑은 예컨대 Si-원자로 이루어진다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, Al-원자들로 채워진 Ga-격자 공간의 비율 x는 0.03(0.03 포함) 내지 0.2, 또는 0.03(0.03 포함) 내지 0.5, 바람직하게는 0.07(0.07 포함) 내지 0.13, 예를 들어 대략 0.1의 값을 갖는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층은 5 nm(5 nm 포함) 내지 250 nm, 또는 15 nm(15 nm 포함) 내지 200 nm, 특히 25 nm(25 nm 포함) 내지 100 nm의 두께를 갖는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 중간층, 중간층들 중에 정확히 한 개의 층 또는 중간층들 중에 적어도 한 개의 층은 중단되지 않은 연속하는 층이다. 다른 말로 표현하자면, 이 경우에 성장 방향에 대하여 수직인 방향으로는 중간층 안에서 개구 또는 관통구가 의도한 바대로 제조되지 않았다. 다시 말해, 상기 중간층은 성장 방향에 대하여 수직인 한 가지 방향으로 전체 반도체 층 시퀀스에 걸쳐서 연장되며, 이때에는 의도한 바대로 발생된 중단부가 존재하지 않는다. 중간층이 중단되지 않은 연속하는 하나의 층이라는 사실은 반도체 층 시퀀스의 결정 격자 안에서 발생하는 결함들, 예컨대 균열 및/또는 홀이 상기 중간층 내에서 의도치 않은 작은 개구들을 형성한다는 내용을 배제하지 않는다. 다른 말로 표현하자면, 반드시 모든 균열 및/또는 홀이 중간층에 의해서 폐쇄되지 않아도 된다. 하지만, 상기와 같은 의도되지 않은 개구들은 발생하지 않는 것이 바람직하다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 적어도 한 개의 전기 관통 홀이 활성 구역 및/또는 중간층을, 특히 반도체 층 시퀀스 내부에서 형성된 두 개의 중간층 중에 정확히 한 개의 중간층을 관통한다. 이 경우에는 반도체 칩에 전력을 공급하기 위한 모든 전기 콘택팅이 활성 구역의 단 하나의 측에만 있을 수 있다. 다른 말로 표현하자면, 그 경우에는 반도체 칩이 소위 플립-칩(Flip-Chip)으로 형성될 수 있다.
특히 상기 실시 예에서는 반도체 층 시퀀스의 한 외부 경계 면으로부터 미러까지의 간격이 관통 홀의 경우에는 비교적 작아서 예컨대 약 2 ㎛에 달한다. 이와 같이 간격이 작을 때에는, 특히 반도체 층 시퀀스가 레이저 박리 방법을 통해 기판으로부터 분리된 경우 그리고 외부 경계 면에서 반도체 층 시퀀스 내부에 주름이 형성된 경우에도 반도체 층 시퀀스 안에 있는 균열 및/또는 홀이 상기 외부 경계 면으로부터 미러까지 이르게 될 수 있는, 특히 커질 수 있는 가능성이 존재한다. 다시 말하자면, 특별히 관통 홀을 갖는 반도체 층 시퀀스의 두께가 비교적 얇은 경우에는 적어도 한 개의 중간층을 사용함으로써 제조시에 수득률이 특히 크게 상승한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, AlGaN을 기본으로 하는 중간층은 Al을 전혀 함유하지 않거나 또는 Al-함량이 높지 않은 GaN-층들에 양측에서 인접한다. 상기 GaN-층들 중에 적어도 한 개의 층이 중간층보다 더 높게 도핑 되고, 예컨대 전류 확산 층으로서 형성되는 것이 바람직하다. 상기 GaN-층들 중에 다른 층은 중간층보다 적어도 팩터(factor) 2만큼 더 낮은 도펀트 농도를 가질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 광전자 반도체 칩은 정확히 한 개의 중간층을 포함하거나 또는 정확히 두 개의 중간층을 포함한다. 이 경우에는 바람직하게 반도체 층 시퀀스 내부에 상기 중간층에 상응하는 재료 조성을 갖는 추가의 층들이 전혀 존재하지 않는다. 특히 상기 중간층들은 소위 초격자(superlattice)의 구성 부분이 아니다.
더 나아가서는 AlGaN을 기본으로 하고 도핑되지 않았거나 또는 n-도핑된 중간층을 AlGaN, InGaN, AlInGaN 및/또는 GaN을 기본으로 하는 반도체 층 시퀀스 안에 형성된 채널, 균열 및/또는 홀을 위한 폐쇄 층으로서 사용하는 내용이 설명된다. 중간층은 전술된 실시 예들 중에 한 가지 또는 다수의 실시 예에서 언급된 바와 같은 형태로 형성될 수 있다. 그렇기 때문에 광전자 반도체 칩의 특징들은 중간층의 사용에 대해서도 적용되며, 그 역(inverse)도 역시 적용 가능하다.
이하에서는 본 출원서에 기재된 광전자 반도체 칩이 실시 예들을 참조하는 도면을 참고로 하여 상세하게 설명된다. 이때 동일한 도면 부호들은 개별 도면들에서 동일한 소자들을 지시한다. 하지만, 이 경우에는 척도와 관련된 기준이 도시되어 있지 않으며, 오히려 개별 소자들은 도면에 대한 이해를 돕기 위하여 과도하게 크게 도시될 수 있다.
도 1 내지 도 6, 도 8, 도 9 및 도 11은 본 출원서에 기재된 광전자 반도체 칩의 실시 예들의 개략적인 단면도이며, 그리고
도 7 및 도 10은 발광 다이오드 칩의 개략적인 단면도이다.
도 7 및 도 10은 발광 다이오드 칩의 개략적인 단면도이다.
도 1에는 광전자 반도체 칩(100)의 한 가지 실시 예가 도시되어 있다. 반도체 칩(100)으로서는 특히 작동 중에 인코히어런트 방사선을 방출하는 발광 다이오드가 사용된다.
성장 기판(11) 상에서는 반도체 층 시퀀스(1)가 에피택셜 방식으로 성장되었다. 반도체 층 시퀀스(1)는 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기반으로 한다. 반도체 층 시퀀스(1)의 총 두께(G)는 예를 들어 1.0 ㎛(1.0 ㎛ 포함) 내지 10 ㎛, 특히 1.5 ㎛(1.5 ㎛ 포함) 내지 7.0 ㎛, 특히 약 5 ㎛ 내지 6 ㎛의 범위 안에 있다.
성장 기판(11) 바로 위에는 도핑되지 않은 GaN-층(15)이 배치되어 있다. 상기 도핑되지 않은 층(15)은 예컨대 300 nm(300 nm 포함) 내지 400 nm의 두께를 갖는다. 성장 기판(11)으로부터 떨어져서 마주보는 상기 도핑되지 않은 층(15)의 한 측에서는 n-도핑된 부분 층(17)이 발생하며, 상기 n-도핑된 부분 층은 반도체 층 시퀀스(1)의 n-도핑된 층 시퀀스(4)의 부분이다. 상기 층들(15, 17) 중에 단 한 개의 층만 존재하는 것이 가능하다.
상기 n-도핑된 층 시퀀스(4)로부터 떨어져서 마주보는 상기 성장 기판(11)의 한 측에는 활성 구역(3)이 배치되어 있으며, 상기 활성 구역 뒤에는 p-도핑된 층 시퀀스(2)가 이어진다. 상기 n-도핑된 층 시퀀스(4)와 p-도핑된 층 시퀀스(2) 사이에 있는 활성 구역(3)은 특히 임의의 치수를 갖는 적어도 한 개의 양자 웰 구조물, 바람직하게는 다수의 양자 웰 구조물을 구비한다. 예를 들어 작동 중에는 상기 활성 구역 내에서 자외선, 청색 또는 녹색 광이 발생된다.
상기 n-도핑된 층 시퀀스(4)는 중간층(5)을 포함한다. 상기 중간층(5)은 n-도핑된 층 시퀀스(4) 내부에서 부분 층(17)과 n-도핑된 전류 확산 층(7) 사이에 배치되어 있으며, 상기 n-도핑된 전류 확산 층(7)도 마찬가지로 상기 n-도핑된 층 시퀀스(4)의 부분이다. 다른 말로 표현하자면, 중간층(5)은 성장 기판(11)에 대하여 또는 활성 구역(3)에 대하여 직접적으로 콘택하지 않는다. 더 상세히 말해서 상기 도핑되지 않은 층(15) 및/또는 부분 층(17)의 최소 두께는 적어도, 상기 성장 기판(11)이 상기 층들(15, 17) 중에 적어도 한 개의 층에 의해 실제로 완전히 덮이도록 그리고 상기 성장 기판(11)으로부터 떨어져서 마주보는 상기 층들(15, 17)의 한 측이 대체로 평평하게 형성되도록 조절될 수 있다.
중간층(5)의 두께(T)는 바람직하게 15 nm(15 nm 포함) 내지 500 nm, 특히 25 nm(25 nm 포함) 내지 150 nm의 범위 안에 있다. 상기 중간층(5)은 AlGaN을 기반으로 하며, 이 경우 갈륨-격자 공간의 3 %(3 % 포함) 내지 20 %에 해당하는 비율, 특히 약 10 %에 해당하는 비율은 순수한 GaN에 비해 알루미늄 원자들로 채워져 있다. 본 실시 예에서 상기 중간층의 도펀트 농도는 바람직하게 cm3당 4 x 1018(cm3당 4 x 1018 포함) 내지 cm3당 5 x 1019의 범위 안에, 특별히 cm3당 6 x 1018(cm3당 6 x 1018 포함) 내지 cm3당 2 x 1019의 범위 안에 있다. 도펀트는 예를 들어 규소이다. 상기 중간층(5)은 폐쇄된 연속하는 층이다. 다른 말로 표현하자면, 상기 중간층(5) 안에는 개구 또는 관통구가 의도한 바대로 형성되어 있지 않다.
반도체 층 시퀀스(1)의 버퍼 층(6)은 부분 층(17), 중간층(5) 및 전류 확산 층(7)에 의해서 형성되었으며, 그에 따라 n-도핑된 층 시퀀스(4)를 포함한다. 상기 버퍼 층(6)의 두께는 예컨대 300 nm(300 nm 포함) 내지 6 ㎛, 바람직하게는 500 nm(500 nm 포함) 내지 1.8 ㎛이다. 상기 버퍼 층(6)의 두께는 도 1에 따른 실시 예에서 단지 한 개의 층에 의해서만 형성된 p-도핑된 층 시퀀스(2)의 두께를 초과하되, 바람직하게는 적어도 팩터 10만큼 또는 적어도 팩터 20만큼 초과한다.
도 2에 따른 반도체 칩(100)의 실시 예는 예컨대 도 1에 따른 반도체 칩(100)의 한 가지 개선 예이다. 활성 구역(3)으로부터 떨어져서 마주보는 상기 p-도핑된 층 시퀀스(2)의 한 측(20)에는 p-콘택 층(12p)이 제공되어 있다. 상기 p-콘택 층(12p)은 특히 하나 또는 다수의 금속성 층에 의해서 형성되었고, 활성 구역(3) 내에서 생성된 방사선을 위한 미러(16)의 역할을 하고/역할을 하거나 이와 같은 미러(16)를 포함할 수 있다. 활성 구역(3)으로부터 떨어져서 마주보는 상기 p-콘택 층(12p)의 한 측에는 반도체 칩(100)을 기계적으로 지지하는 캐리어(9)가 설치되어 있다. 상기 캐리어(9)의 두께는 바람직하게 40 ㎛(40 ㎛ 포함) 내지 600 ㎛의 범위 안에 있다. 상기 캐리어(9)에 의해서는 예를 들어 소위 픽-앤-플레이스-프로세스(Pick-and-Place-Process)를 이용해서 반도체 칩(100)을 취급하는 것이 가능하다.
활성 구역(3)으로부터 떨어져서 마주보는 상기 n-도핑된 층 시퀀스(4)의 부분 층(17)의 한 측(40)에는 예를 들어 에칭에 의해서 조면(8)이 형성되어 있다. 상기 조면(8)은 중간층(5)까지 뻗지 않는다. 이와 같은 조면(8)을 형성함으로써, 도 1에 따른 도핑되지 않은 층(15)이 완전히 제거될 수 있다. 조면(8)을 통해서는 반도체 칩(100)으로부터 방출되는 방사선의 외광 효율이 상승할 수 있다. 상기 조면(8)의 평균 조도는 바람직하게 0.4 ㎛(0.4 ㎛ 포함) 내지 4.0 ㎛의 범위 안에, 특히 0.5 ㎛(0.5 ㎛ 포함) 내지 1.5 ㎛의 범위 안에 있다. 또한, 상기 조면(8)이 형성된 측(40)에는 n-콘택팅(12n)도 제공되어 있다. 상기 n-콘택팅(12n)은 특히 하나 또는 다수의 금속성 층에 의해서 그리고/또는 투명한 전도성 산화물에 의해서 형성되었다. 특히 상기 n-콘택팅(12n)은 소위 본딩-패드이다. 더 상세하게 말하자면, 전류 흐름이 도 2에 따라 중간층(5)을 관통해서도 이루어짐으로써, 결과적으로는 상기 중간층(5)을 도전성으로, 다시 말해 특히 n-도핑 형태로 형성할 필요가 있다.
도 2에 따른 반도체 칩(100)은 도 1에 따른 반도체 칩(100)으로부터 다음과 같이 발생될 수 있다: 반도체 층 시퀀스(1)가 성장 기판(11) 상에서 성장된 후에 p-콘택팅(12p)이 제공되고, 그 다음에 이어서 상기 p-콘택팅(12p) 상에 캐리어(9)가 제공된다. 그 다음에 이어서 성장 기판(11)이 특히 예를 들어 레이저 박리(Laser-Lift-Off) 방법에 의해서 반도체 층 시퀀스(1) 및 캐리어(9)로부터 제거된다. 이 경우에는 성장 기판(11) 가까이에 있는 n-도핑된 층 시퀀스(4)의 얇은 영역, 특히 도핑되지 않은 층(15)의 한 부분이 분해된다. 성장 기판(11)을 반도체 층 시퀀스(1)로부터 제거한 후에는 특히 에칭 공정을 통하여 상기 n-도핑된 층 시퀀스(4)의 부분 층(17) 내에서 측(40)에 조면(8)이 형성된다.
도 3에 따른 반도체 칩(100)의 실시 예에서는, n-콘택팅(12n) 및 p-콘택팅(12p)이 활성 구역(3)의 동일한 측에 존재한다. 이와 같은 배치 상황은 특별히 관통 홀(10)이 n-콘택팅(12n)으로부터 출발해서 p-도핑된 층 시퀀스(2) 및 활성 구역(3)을 관통하여 n-층 시퀀스(4)에 이르기까지 형성됨으로써 가능해진다. 상기 관통 홀(10)은 하나의 금속에 의해서 형성될 수 있거나 또는 다수의 금속에 의해서 형성될 수 있다. 상기 관통 홀(10)을 통해서는 캐리어(9)와 p-콘택팅(12p) 사이에 형성된 n-콘택팅(12n)과 상기 n-도핑된 층 시퀀스(4)의 전류 확산 층(7) 사이에서 직접적인 전기 접속이 만들어진다.
상기 n-콘택팅(12n) 그리고 관통 홀(10)은 예컨대 규소 이산화물 또는 규소 질화물과 같은 투명한 재료로 형성된 전기 절연 층(13)에 의해서 활성 구역(3), p-도핑된 층 시퀀스(2) 그리고 p-콘택팅(12p)으로부터 분리되었다. 상기 p-콘택팅(12p)은 본 실시 예에서도 작동 중에 활성 구역(3) 안에서 발생하는, 조면(8)을 통해 반도체 칩(100)으로부터 디커플링되는 방사선을 위한 미러(16a)로서 이용된다.
조면(8) 쪽을 향하고 있는 상기 관통 홀(10)의 한 측에는 추가의 미러(16b), 예를 들어 은 미러가 설치되어 있다. 도시된 것과 달리, 상기 추가의 미러(16b)는 절연 층(13)과 관통 홀(10) 사이에서 부분적으로 또는 완전히 연장될 수도 있다.
더 상세히 말해서, 상기 실시 예에 따르면 활성 구역(3)에 대한 전력 공급은 중간층(5)을 통해서 이루어지지 않는다. 따라서, 그렇기 때문에 중간층(15)은 도핑되지 않을 수도 있고, 5 %(5 % 포함) 내지 50 %의 상대적으로 더 높은 Al-함량을 가질 수 있거나 또는 AlN을 기반으로 하거나 또는 AlN으로 이루어질 수도 있다.
도 4에 따른 실시 예에서 반도체 칩(100)의 반도체 층 시퀀스(1)는 두 개의 중간층(5)을 구비한다. 상기 두 개의 중간층(5) 사이에는 n-하이(high) 도핑된 전류 확산 층(7)이 배치되어 있다. 상기 전류 확산 층(7)은 예컨대 GaN을 기반으로 하고, 중간층(5)과 마찬가지로 AlGaN을 기반으로 하지는 않으며, 바람직하게는 적어도 cm3당 5 x 1018의 높은 도펀트 농도를 갖는다. 상기 전류 확산 층(7)은 바람직하게 두 개의 중간층(5)에 직접 인접한다. 도 4에 따른 반도체 칩(100)의 추가의 구조는 실제로 도 1에 따른 실시 예를 따르고 있다.
도 5에 따른 반도체 칩(100)은 도 4에 따른 반도체 칩(100)의 한 가지 개선 예로서, 도 1 및 도 2와 유사하다. 전류의 흐름이 두 개의 중간층(5)을 통해서 n-콘택팅(12n)으로부터 p-콘택팅(12p) 쪽으로 이루어지기 때문에, 상기 중간층들(5)은 도핑 되었고, 도전성으로 형성되었다.
도 6에 따른 반도체 칩(100)의 실시 예에서 중간층(5b)은 관통 홀(10)에 의해서 관통되는 반면에, 중간층(5a)은 도 1 내지 도 5에 따른 중간층(5)과 마찬가지로 중단되지 않은 연속 층이다. 상기 관통 홀(10)은 n-콘택팅(12n)을 전류 확산 층(7)에 전기적으로 직접 접속시킨다. 본 실시 예에서 관통 홀(10)에 의해 관통된 중간층(5b)은 상기 관통 홀(10)을 위한 리세스를 에칭하기 위한 최종점을 검출할 목적으로 이용될 수 있다. 전류 흐름이 중간층(5a)을 통해서는 이루어지지 않기 때문에, 상기 중간층(5a)은 도핑될 수도 있고, 도핑되지 않을 수도 있다.
다른 모든 실시 예들에서도 마찬가지로, 중간층(5, 5a, 5b) 그리고 전류 확산 층(7), 도핑되지 않은 층(15) 및/또는 부분 층(17)이 버퍼 층(6)의 한 부분을 형성할 수 있다.
도 7a 및 도 7b에는 중간층이 없는 발광 다이오드 칩이 도시되어 있다. 반도체 층 시퀀스(1)가 성장 기판(11) 상에서 성장할 때에는, 도핑되지 않은 층(15) 또는 도 7에 따라 단 한 개의 층에 의해서 형성된 n-도핑된 층 시퀀스(4)와 성장 기판(11) 사이의 경계면에서 또는 상기 성장 동안에 또는 레이저 박리 방법의 실시 중에도 반도체 층 시퀀스(1) 내부에서 균열 및/또는 홀(14)이 형성되며, 이와 관련해서는 도 7a가 참조 된다. 예를 들어 레이저 박리 방법을 이용해서 성장 기판(11)을 반도체 층 시퀀스(1)로부터 분리할 때에는 상기 균열 및/또는 홀(14)의 한 부분이 노출되며, 이와 관련해서는 도 7b가 참조 된다.
균열 및/또는 홀(14)의 한 부분은 상기 n-도핑된 층 시퀀스(4)의 측(40)으로부터 p-콘택팅(12p)까지 이른다. 상기 홀 및/또는 균열(14)을 통해서는 예를 들어 n-도핑된 층 시퀀스(4)에 주름 형성부를 형성하기 위한 추후의 한 방법 단계에서 질산 또는 수산화칼륨 용액과 같은 액상의 화학 약품이 반도체 층 시퀀스(1)를 통과하여 p-콘택팅(12p)까지 도달할 수 있게 되는데, 더 상세하게 말하자면 반도체 층 시퀀스(1)를 완전히 관통하여 상기 p-콘택팅(12p)까지 도달할 수 있게 된다.
상기와 같은 화학 약품에 의해서는 바람직하게 미러(16, 16a)로서 구현된 p-콘택팅(12p)이 부식되거나 또는 손상될 수 있음으로써, 상기 p-콘택팅(12p)의 반사율이 감소하여 반도체 칩으로부터의 방사선 외광 효율이 줄어들 수 있게 된다. 관통 홀(10)에서 미러(16b)가 손상될 위험은 - 도 3 및 도 6 참조 - 미러(16b)와 조면(8)의 작은 간격 때문에 심지어 더 높다.
도 8에는 중간층(5)을 갖는 반도체 칩(100)의 한 가지 실시 예가 도시되어 있으며, 상기 실시 예에 따르면 성장 기판(11)이 반도체 층 시퀀스(1)로부터 분리되어 있다. 도시된 바와 달리, 상기 층들(15, 17) 중에 단 한 개의 층만 존재하는 것도 역시 가능하다. 도 8에 따른 반도체 층 시퀀스(1)도 균열 및/또는 홀(14)을 가지며, 상기 균열 및/또는 홀은 n-도핑된 층 시퀀스(4)의 측(40)으로부터 p-콘택팅(12p)에 이르기까지 뻗고, 예를 들어 레이저 박리 방법에 의해 상기 분리된 성장 기판(11) 쪽을 향하는 측(40)에서는 노출되어 있다.
하지만, 도 8에 따르면 상기 측(40)으로부터 활성 구역(3)까지 뻗는 균열(14) 및/또는 홀(14)의 모든 부분 또는 적어도 한 부분은 중간층(5)에 의해서 덮여 있고 폐쇄되어 있다. 반도체 층 시퀀스(1) 또는 중간층(5)이 성장할 때에는 활성 구역(3)으로부터 멀어지는 방향으로 성장 기판(11)까지 연장되는 상기 중간층(5)의 융기부들(50)이 생성된다. 상기 융기부들(50)은 중간층(5)과 동일한 재료로 형성되었다. 따라서, 상기 융기부들(50)은 균열 및/또는 홀(14)의 적어도 하나의 부분 안으로 덩어리 형태로 연장되고, 상기 균열 및/또는 홀(14)의 가로 경계 면의 적어도 한 부분과 상기 반도체 층 시퀀스(1)의 성장 방향에 대하여 수직인 방향으로 직접 연결되어 있다. 또한, 상기 균열 및/또는 홀(14)의 적어도 한 부분은 상기 융기부들(50)의 재료에 의해서 완전히 채워질 수도 있다.
더 상세히 말해서, 중간층(5)은 균열 및/또는 홀(14)을 위한 일종의 밀봉부 또는 폐쇄 층으로서 사용된다. 이와 같은 사용은 특히 중간층(5) 및 융기부들(50)이 GaN 대신에 AlGaN으로 형성됨으로써 가능해진다. 표면에서 에피택셜 방식의 성장이 이루어질 때에는 알루미늄 원자가 갈륨 원자보다 더 낮은 이동성을 갖는다. 그로 인해 균열 및/또는 홀(14)의 폐쇄 및 부분적인 충전이 가능해진다.
반도체 층 시퀀스(1)가 계속해서 에피택셜 방식으로 성장할 때에는 예를 들어 성장 기판(11)으로부터 떨어져서 마주보는 상기 n-도핑된 층 시퀀스의 측(40)으로부터 p-콘택팅(12p)까지 이르는 추가의 균열 및/또는 홀(14)이 생성될 수는 있지만, 상기 균열 및/또는 홀(14)을 관통하여 활성 구역(3)으로부터 떨어져서 마주보는 상기 층들(15, 17)의 측으로부터 p-콘택팅(12p)까지 이르거나 또는 도 3 및 도 6에 따른 관통 홀(10)에 있는 미러(16b)까지 이르는 연속적인 결합은 이루어지지 않는다. 따라서, 후속되는 프로세스 단계들에서는, 특히 점도가 상대적으로 낮은 화학 약품이 사용되는 프로세스 단계들에서는 미러(16, 16a, 16b)의 또는 예컨대 Al, WN 및/또는 Ti와 같은 관통 홀(10) 혹은 콘택팅(12n, 12p)의 다른 재료의 손상도 이루어지지 않는다. 중간층(5)에 의한 균열 및/또는 홀(14)의 밀봉 효과는 특별히 조면(8) 또는 반도체 층 시퀀스(1)의 한 외부 경계 면과 미러(16, 16a, 16b)의 간격이 특히 도 3 및 도 6에 따른 실시 예들에서와 같이 매우 작은 경우에 중요하다.
도 9에는 반도체 칩(100)의 추가의 실시 예들이 단면도로 그리고 예컨대 본딩-와이어를 위한 콘택 영역(18)을 갖는 방사선 통과 면에 대한 해당 평면도로 도시되어 있다. 반도체 칩들(100)은 각각 단면도에 도시되어 있지 않은 다수의 관통 홀(10) 및 미러(16b)를 구비하며, 이와 관련해서는 도 3 및 도 6이 참조 된다. 더 상세하게 말해서, 상기 관통 홀(10) 및 미러(16b)는 각각 p-전도성 층 시퀀스(2)로부터 대략 1.1 ㎛의 두께를 갖는 전류 확산 층(7) 내부에까지 이른다.
도 9a에 따르면 중간층(5)은 약 60 nm의 두께를 갖고, 도 9b에 따르면 약 30 nm의 두께를 갖는다. n-도핑된 층(17)은 각각 약 1.3 ㎛의 두께를 갖는다. 도 9c에 따르면 전류 확산층(7)은 각각 약 30 nm의 두께를 갖는 두 개의 중간층(5a, 5b) 사이에 배치되어 있다. 다시 말하자면, 활성 구역(3)으로부터 떨어져서 마주보는 상기 전류 확산 층(7)의 측에는 각각 적어도 한 개의 중간층(5, 5a, 5b)이 존재한다. 방사선 통과 면에 대한 해당 평면도에서는 미러(16b)가 감소된 반사율을 나타내지 않음으로써 손상되지 않았다는 것을 알 수 있다. 특히 상기 방사선 통과 면을 통해서는 방사선의 50 % 이상 또는 80 % 이상이 반도체 칩(100)을 벗어난다.
도 10a 및 도 10b에 따른 발광 다이오드 칩에서는 중간층들(5)이 각각 전류 확산 층(7)과 활성 구역(3) 사이에 배치되어 있다. 다시 말해서, 미러(16b)와 방사선 통과면 사이에는 중간층이 존재하지 않는다. 그럼으로써, 미러(16b)는 방사선 통과 면에서 주름 형성부가 발생할 때에 액상의 화학 약품에 노출되고, 그로 인해 어두운 색으로 채색된 부분에서 알 수 있는 바와 같이 손상되며, 그에 따라 미러(16b)는 감소된 반사율을 나타내게 된다.
반도체 칩(100)의 실시 예에서 중간층(5)을 구비하는 반도체 층 시퀀스(1)는 단지 개략적인 단면도로만 도시되어 있으며, 특히 전기 콘택은 도시되어 있지 않다. 중간층(5)에 의해서는 반도체 층 시퀀스(1) 내부에 있는 홀 및/또는 균열(14)의 직경이 줄어들거나, 또는 중간층(5)의 영역에서는 상기 중간층(5)의 재료에 의해서 완전히 커버되거나 또는 막히게 된다.
반도체 층 시퀀스의 성장 방향을 따라서 볼 때, 홀 및/또는 균열(14)은 중간층(5) 뒤에서보다는 중간층(5) 앞에서 크기가 더 크다. 또한, 균열 및/또는 홀(14)이 따라서 형성되는 한 가지 방향은 중간층(5)에 의해서 변경될 수 있다. 그럼으로써, 홀 및/또는 균열(14)은 액상의 화학 약품에 대하여 그리고/또는 증기에 대하여 그리고/또는 금속 확산에 대하여 밀봉되었다.
하지만, 중간층(5)에 의해서는 홀 및/또는 균열(14)이 반도체 층 시퀀스(1)의 결정 격자 안에서는 제거되지 않았으며, 오히려 반도체 층 시퀀스(1)의 성장 방향을 따라서 볼 때 중간층(5) 뒤에서 연속되었다. 다른 말로 표현하자면, 균열 및/또는 홀(14)의 개수가 중간층(5)에 의해서 전혀 줄어들지 않거나 또는 확연하게 줄어들지 않을 수 있다. 균열 및/또는 홀(14)의 개수가 중간층(5) 양측에서 대략 동일하게 유지됨에도 불구하고, 중간층(5)의 재료를 관통하는 상기 균열 및/또는 홀(14)은 화학 약품을 통과시킬 수 없다.
본 출원서에 기재된 발명은 실시 예들을 참조하는 상세한 설명으로 인해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 상기 특징 또는 특징 조합 자체가 특허청구범위 또는 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 상기 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주한다.
본 특허 출원서는 독일 특허 출원서 제 10 2009 060 749.8호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
성장 기판(11) 상에서는 반도체 층 시퀀스(1)가 에피택셜 방식으로 성장되었다. 반도체 층 시퀀스(1)는 GaN, InGaN, AlGaN 및/또는 InAlGaN을 기반으로 한다. 반도체 층 시퀀스(1)의 총 두께(G)는 예를 들어 1.0 ㎛(1.0 ㎛ 포함) 내지 10 ㎛, 특히 1.5 ㎛(1.5 ㎛ 포함) 내지 7.0 ㎛, 특히 약 5 ㎛ 내지 6 ㎛의 범위 안에 있다.
성장 기판(11) 바로 위에는 도핑되지 않은 GaN-층(15)이 배치되어 있다. 상기 도핑되지 않은 층(15)은 예컨대 300 nm(300 nm 포함) 내지 400 nm의 두께를 갖는다. 성장 기판(11)으로부터 떨어져서 마주보는 상기 도핑되지 않은 층(15)의 한 측에서는 n-도핑된 부분 층(17)이 발생하며, 상기 n-도핑된 부분 층은 반도체 층 시퀀스(1)의 n-도핑된 층 시퀀스(4)의 부분이다. 상기 층들(15, 17) 중에 단 한 개의 층만 존재하는 것이 가능하다.
상기 n-도핑된 층 시퀀스(4)로부터 떨어져서 마주보는 상기 성장 기판(11)의 한 측에는 활성 구역(3)이 배치되어 있으며, 상기 활성 구역 뒤에는 p-도핑된 층 시퀀스(2)가 이어진다. 상기 n-도핑된 층 시퀀스(4)와 p-도핑된 층 시퀀스(2) 사이에 있는 활성 구역(3)은 특히 임의의 치수를 갖는 적어도 한 개의 양자 웰 구조물, 바람직하게는 다수의 양자 웰 구조물을 구비한다. 예를 들어 작동 중에는 상기 활성 구역 내에서 자외선, 청색 또는 녹색 광이 발생된다.
상기 n-도핑된 층 시퀀스(4)는 중간층(5)을 포함한다. 상기 중간층(5)은 n-도핑된 층 시퀀스(4) 내부에서 부분 층(17)과 n-도핑된 전류 확산 층(7) 사이에 배치되어 있으며, 상기 n-도핑된 전류 확산 층(7)도 마찬가지로 상기 n-도핑된 층 시퀀스(4)의 부분이다. 다른 말로 표현하자면, 중간층(5)은 성장 기판(11)에 대하여 또는 활성 구역(3)에 대하여 직접적으로 콘택하지 않는다. 더 상세히 말해서 상기 도핑되지 않은 층(15) 및/또는 부분 층(17)의 최소 두께는 적어도, 상기 성장 기판(11)이 상기 층들(15, 17) 중에 적어도 한 개의 층에 의해 실제로 완전히 덮이도록 그리고 상기 성장 기판(11)으로부터 떨어져서 마주보는 상기 층들(15, 17)의 한 측이 대체로 평평하게 형성되도록 조절될 수 있다.
중간층(5)의 두께(T)는 바람직하게 15 nm(15 nm 포함) 내지 500 nm, 특히 25 nm(25 nm 포함) 내지 150 nm의 범위 안에 있다. 상기 중간층(5)은 AlGaN을 기반으로 하며, 이 경우 갈륨-격자 공간의 3 %(3 % 포함) 내지 20 %에 해당하는 비율, 특히 약 10 %에 해당하는 비율은 순수한 GaN에 비해 알루미늄 원자들로 채워져 있다. 본 실시 예에서 상기 중간층의 도펀트 농도는 바람직하게 cm3당 4 x 1018(cm3당 4 x 1018 포함) 내지 cm3당 5 x 1019의 범위 안에, 특별히 cm3당 6 x 1018(cm3당 6 x 1018 포함) 내지 cm3당 2 x 1019의 범위 안에 있다. 도펀트는 예를 들어 규소이다. 상기 중간층(5)은 폐쇄된 연속하는 층이다. 다른 말로 표현하자면, 상기 중간층(5) 안에는 개구 또는 관통구가 의도한 바대로 형성되어 있지 않다.
반도체 층 시퀀스(1)의 버퍼 층(6)은 부분 층(17), 중간층(5) 및 전류 확산 층(7)에 의해서 형성되었으며, 그에 따라 n-도핑된 층 시퀀스(4)를 포함한다. 상기 버퍼 층(6)의 두께는 예컨대 300 nm(300 nm 포함) 내지 6 ㎛, 바람직하게는 500 nm(500 nm 포함) 내지 1.8 ㎛이다. 상기 버퍼 층(6)의 두께는 도 1에 따른 실시 예에서 단지 한 개의 층에 의해서만 형성된 p-도핑된 층 시퀀스(2)의 두께를 초과하되, 바람직하게는 적어도 팩터 10만큼 또는 적어도 팩터 20만큼 초과한다.
도 2에 따른 반도체 칩(100)의 실시 예는 예컨대 도 1에 따른 반도체 칩(100)의 한 가지 개선 예이다. 활성 구역(3)으로부터 떨어져서 마주보는 상기 p-도핑된 층 시퀀스(2)의 한 측(20)에는 p-콘택 층(12p)이 제공되어 있다. 상기 p-콘택 층(12p)은 특히 하나 또는 다수의 금속성 층에 의해서 형성되었고, 활성 구역(3) 내에서 생성된 방사선을 위한 미러(16)의 역할을 하고/역할을 하거나 이와 같은 미러(16)를 포함할 수 있다. 활성 구역(3)으로부터 떨어져서 마주보는 상기 p-콘택 층(12p)의 한 측에는 반도체 칩(100)을 기계적으로 지지하는 캐리어(9)가 설치되어 있다. 상기 캐리어(9)의 두께는 바람직하게 40 ㎛(40 ㎛ 포함) 내지 600 ㎛의 범위 안에 있다. 상기 캐리어(9)에 의해서는 예를 들어 소위 픽-앤-플레이스-프로세스(Pick-and-Place-Process)를 이용해서 반도체 칩(100)을 취급하는 것이 가능하다.
활성 구역(3)으로부터 떨어져서 마주보는 상기 n-도핑된 층 시퀀스(4)의 부분 층(17)의 한 측(40)에는 예를 들어 에칭에 의해서 조면(8)이 형성되어 있다. 상기 조면(8)은 중간층(5)까지 뻗지 않는다. 이와 같은 조면(8)을 형성함으로써, 도 1에 따른 도핑되지 않은 층(15)이 완전히 제거될 수 있다. 조면(8)을 통해서는 반도체 칩(100)으로부터 방출되는 방사선의 외광 효율이 상승할 수 있다. 상기 조면(8)의 평균 조도는 바람직하게 0.4 ㎛(0.4 ㎛ 포함) 내지 4.0 ㎛의 범위 안에, 특히 0.5 ㎛(0.5 ㎛ 포함) 내지 1.5 ㎛의 범위 안에 있다. 또한, 상기 조면(8)이 형성된 측(40)에는 n-콘택팅(12n)도 제공되어 있다. 상기 n-콘택팅(12n)은 특히 하나 또는 다수의 금속성 층에 의해서 그리고/또는 투명한 전도성 산화물에 의해서 형성되었다. 특히 상기 n-콘택팅(12n)은 소위 본딩-패드이다. 더 상세하게 말하자면, 전류 흐름이 도 2에 따라 중간층(5)을 관통해서도 이루어짐으로써, 결과적으로는 상기 중간층(5)을 도전성으로, 다시 말해 특히 n-도핑 형태로 형성할 필요가 있다.
도 2에 따른 반도체 칩(100)은 도 1에 따른 반도체 칩(100)으로부터 다음과 같이 발생될 수 있다: 반도체 층 시퀀스(1)가 성장 기판(11) 상에서 성장된 후에 p-콘택팅(12p)이 제공되고, 그 다음에 이어서 상기 p-콘택팅(12p) 상에 캐리어(9)가 제공된다. 그 다음에 이어서 성장 기판(11)이 특히 예를 들어 레이저 박리(Laser-Lift-Off) 방법에 의해서 반도체 층 시퀀스(1) 및 캐리어(9)로부터 제거된다. 이 경우에는 성장 기판(11) 가까이에 있는 n-도핑된 층 시퀀스(4)의 얇은 영역, 특히 도핑되지 않은 층(15)의 한 부분이 분해된다. 성장 기판(11)을 반도체 층 시퀀스(1)로부터 제거한 후에는 특히 에칭 공정을 통하여 상기 n-도핑된 층 시퀀스(4)의 부분 층(17) 내에서 측(40)에 조면(8)이 형성된다.
도 3에 따른 반도체 칩(100)의 실시 예에서는, n-콘택팅(12n) 및 p-콘택팅(12p)이 활성 구역(3)의 동일한 측에 존재한다. 이와 같은 배치 상황은 특별히 관통 홀(10)이 n-콘택팅(12n)으로부터 출발해서 p-도핑된 층 시퀀스(2) 및 활성 구역(3)을 관통하여 n-층 시퀀스(4)에 이르기까지 형성됨으로써 가능해진다. 상기 관통 홀(10)은 하나의 금속에 의해서 형성될 수 있거나 또는 다수의 금속에 의해서 형성될 수 있다. 상기 관통 홀(10)을 통해서는 캐리어(9)와 p-콘택팅(12p) 사이에 형성된 n-콘택팅(12n)과 상기 n-도핑된 층 시퀀스(4)의 전류 확산 층(7) 사이에서 직접적인 전기 접속이 만들어진다.
상기 n-콘택팅(12n) 그리고 관통 홀(10)은 예컨대 규소 이산화물 또는 규소 질화물과 같은 투명한 재료로 형성된 전기 절연 층(13)에 의해서 활성 구역(3), p-도핑된 층 시퀀스(2) 그리고 p-콘택팅(12p)으로부터 분리되었다. 상기 p-콘택팅(12p)은 본 실시 예에서도 작동 중에 활성 구역(3) 안에서 발생하는, 조면(8)을 통해 반도체 칩(100)으로부터 디커플링되는 방사선을 위한 미러(16a)로서 이용된다.
조면(8) 쪽을 향하고 있는 상기 관통 홀(10)의 한 측에는 추가의 미러(16b), 예를 들어 은 미러가 설치되어 있다. 도시된 것과 달리, 상기 추가의 미러(16b)는 절연 층(13)과 관통 홀(10) 사이에서 부분적으로 또는 완전히 연장될 수도 있다.
더 상세히 말해서, 상기 실시 예에 따르면 활성 구역(3)에 대한 전력 공급은 중간층(5)을 통해서 이루어지지 않는다. 따라서, 그렇기 때문에 중간층(15)은 도핑되지 않을 수도 있고, 5 %(5 % 포함) 내지 50 %의 상대적으로 더 높은 Al-함량을 가질 수 있거나 또는 AlN을 기반으로 하거나 또는 AlN으로 이루어질 수도 있다.
도 4에 따른 실시 예에서 반도체 칩(100)의 반도체 층 시퀀스(1)는 두 개의 중간층(5)을 구비한다. 상기 두 개의 중간층(5) 사이에는 n-하이(high) 도핑된 전류 확산 층(7)이 배치되어 있다. 상기 전류 확산 층(7)은 예컨대 GaN을 기반으로 하고, 중간층(5)과 마찬가지로 AlGaN을 기반으로 하지는 않으며, 바람직하게는 적어도 cm3당 5 x 1018의 높은 도펀트 농도를 갖는다. 상기 전류 확산 층(7)은 바람직하게 두 개의 중간층(5)에 직접 인접한다. 도 4에 따른 반도체 칩(100)의 추가의 구조는 실제로 도 1에 따른 실시 예를 따르고 있다.
도 5에 따른 반도체 칩(100)은 도 4에 따른 반도체 칩(100)의 한 가지 개선 예로서, 도 1 및 도 2와 유사하다. 전류의 흐름이 두 개의 중간층(5)을 통해서 n-콘택팅(12n)으로부터 p-콘택팅(12p) 쪽으로 이루어지기 때문에, 상기 중간층들(5)은 도핑 되었고, 도전성으로 형성되었다.
도 6에 따른 반도체 칩(100)의 실시 예에서 중간층(5b)은 관통 홀(10)에 의해서 관통되는 반면에, 중간층(5a)은 도 1 내지 도 5에 따른 중간층(5)과 마찬가지로 중단되지 않은 연속 층이다. 상기 관통 홀(10)은 n-콘택팅(12n)을 전류 확산 층(7)에 전기적으로 직접 접속시킨다. 본 실시 예에서 관통 홀(10)에 의해 관통된 중간층(5b)은 상기 관통 홀(10)을 위한 리세스를 에칭하기 위한 최종점을 검출할 목적으로 이용될 수 있다. 전류 흐름이 중간층(5a)을 통해서는 이루어지지 않기 때문에, 상기 중간층(5a)은 도핑될 수도 있고, 도핑되지 않을 수도 있다.
다른 모든 실시 예들에서도 마찬가지로, 중간층(5, 5a, 5b) 그리고 전류 확산 층(7), 도핑되지 않은 층(15) 및/또는 부분 층(17)이 버퍼 층(6)의 한 부분을 형성할 수 있다.
도 7a 및 도 7b에는 중간층이 없는 발광 다이오드 칩이 도시되어 있다. 반도체 층 시퀀스(1)가 성장 기판(11) 상에서 성장할 때에는, 도핑되지 않은 층(15) 또는 도 7에 따라 단 한 개의 층에 의해서 형성된 n-도핑된 층 시퀀스(4)와 성장 기판(11) 사이의 경계면에서 또는 상기 성장 동안에 또는 레이저 박리 방법의 실시 중에도 반도체 층 시퀀스(1) 내부에서 균열 및/또는 홀(14)이 형성되며, 이와 관련해서는 도 7a가 참조 된다. 예를 들어 레이저 박리 방법을 이용해서 성장 기판(11)을 반도체 층 시퀀스(1)로부터 분리할 때에는 상기 균열 및/또는 홀(14)의 한 부분이 노출되며, 이와 관련해서는 도 7b가 참조 된다.
균열 및/또는 홀(14)의 한 부분은 상기 n-도핑된 층 시퀀스(4)의 측(40)으로부터 p-콘택팅(12p)까지 이른다. 상기 홀 및/또는 균열(14)을 통해서는 예를 들어 n-도핑된 층 시퀀스(4)에 주름 형성부를 형성하기 위한 추후의 한 방법 단계에서 질산 또는 수산화칼륨 용액과 같은 액상의 화학 약품이 반도체 층 시퀀스(1)를 통과하여 p-콘택팅(12p)까지 도달할 수 있게 되는데, 더 상세하게 말하자면 반도체 층 시퀀스(1)를 완전히 관통하여 상기 p-콘택팅(12p)까지 도달할 수 있게 된다.
상기와 같은 화학 약품에 의해서는 바람직하게 미러(16, 16a)로서 구현된 p-콘택팅(12p)이 부식되거나 또는 손상될 수 있음으로써, 상기 p-콘택팅(12p)의 반사율이 감소하여 반도체 칩으로부터의 방사선 외광 효율이 줄어들 수 있게 된다. 관통 홀(10)에서 미러(16b)가 손상될 위험은 - 도 3 및 도 6 참조 - 미러(16b)와 조면(8)의 작은 간격 때문에 심지어 더 높다.
도 8에는 중간층(5)을 갖는 반도체 칩(100)의 한 가지 실시 예가 도시되어 있으며, 상기 실시 예에 따르면 성장 기판(11)이 반도체 층 시퀀스(1)로부터 분리되어 있다. 도시된 바와 달리, 상기 층들(15, 17) 중에 단 한 개의 층만 존재하는 것도 역시 가능하다. 도 8에 따른 반도체 층 시퀀스(1)도 균열 및/또는 홀(14)을 가지며, 상기 균열 및/또는 홀은 n-도핑된 층 시퀀스(4)의 측(40)으로부터 p-콘택팅(12p)에 이르기까지 뻗고, 예를 들어 레이저 박리 방법에 의해 상기 분리된 성장 기판(11) 쪽을 향하는 측(40)에서는 노출되어 있다.
하지만, 도 8에 따르면 상기 측(40)으로부터 활성 구역(3)까지 뻗는 균열(14) 및/또는 홀(14)의 모든 부분 또는 적어도 한 부분은 중간층(5)에 의해서 덮여 있고 폐쇄되어 있다. 반도체 층 시퀀스(1) 또는 중간층(5)이 성장할 때에는 활성 구역(3)으로부터 멀어지는 방향으로 성장 기판(11)까지 연장되는 상기 중간층(5)의 융기부들(50)이 생성된다. 상기 융기부들(50)은 중간층(5)과 동일한 재료로 형성되었다. 따라서, 상기 융기부들(50)은 균열 및/또는 홀(14)의 적어도 하나의 부분 안으로 덩어리 형태로 연장되고, 상기 균열 및/또는 홀(14)의 가로 경계 면의 적어도 한 부분과 상기 반도체 층 시퀀스(1)의 성장 방향에 대하여 수직인 방향으로 직접 연결되어 있다. 또한, 상기 균열 및/또는 홀(14)의 적어도 한 부분은 상기 융기부들(50)의 재료에 의해서 완전히 채워질 수도 있다.
더 상세히 말해서, 중간층(5)은 균열 및/또는 홀(14)을 위한 일종의 밀봉부 또는 폐쇄 층으로서 사용된다. 이와 같은 사용은 특히 중간층(5) 및 융기부들(50)이 GaN 대신에 AlGaN으로 형성됨으로써 가능해진다. 표면에서 에피택셜 방식의 성장이 이루어질 때에는 알루미늄 원자가 갈륨 원자보다 더 낮은 이동성을 갖는다. 그로 인해 균열 및/또는 홀(14)의 폐쇄 및 부분적인 충전이 가능해진다.
반도체 층 시퀀스(1)가 계속해서 에피택셜 방식으로 성장할 때에는 예를 들어 성장 기판(11)으로부터 떨어져서 마주보는 상기 n-도핑된 층 시퀀스의 측(40)으로부터 p-콘택팅(12p)까지 이르는 추가의 균열 및/또는 홀(14)이 생성될 수는 있지만, 상기 균열 및/또는 홀(14)을 관통하여 활성 구역(3)으로부터 떨어져서 마주보는 상기 층들(15, 17)의 측으로부터 p-콘택팅(12p)까지 이르거나 또는 도 3 및 도 6에 따른 관통 홀(10)에 있는 미러(16b)까지 이르는 연속적인 결합은 이루어지지 않는다. 따라서, 후속되는 프로세스 단계들에서는, 특히 점도가 상대적으로 낮은 화학 약품이 사용되는 프로세스 단계들에서는 미러(16, 16a, 16b)의 또는 예컨대 Al, WN 및/또는 Ti와 같은 관통 홀(10) 혹은 콘택팅(12n, 12p)의 다른 재료의 손상도 이루어지지 않는다. 중간층(5)에 의한 균열 및/또는 홀(14)의 밀봉 효과는 특별히 조면(8) 또는 반도체 층 시퀀스(1)의 한 외부 경계 면과 미러(16, 16a, 16b)의 간격이 특히 도 3 및 도 6에 따른 실시 예들에서와 같이 매우 작은 경우에 중요하다.
도 9에는 반도체 칩(100)의 추가의 실시 예들이 단면도로 그리고 예컨대 본딩-와이어를 위한 콘택 영역(18)을 갖는 방사선 통과 면에 대한 해당 평면도로 도시되어 있다. 반도체 칩들(100)은 각각 단면도에 도시되어 있지 않은 다수의 관통 홀(10) 및 미러(16b)를 구비하며, 이와 관련해서는 도 3 및 도 6이 참조 된다. 더 상세하게 말해서, 상기 관통 홀(10) 및 미러(16b)는 각각 p-전도성 층 시퀀스(2)로부터 대략 1.1 ㎛의 두께를 갖는 전류 확산 층(7) 내부에까지 이른다.
도 9a에 따르면 중간층(5)은 약 60 nm의 두께를 갖고, 도 9b에 따르면 약 30 nm의 두께를 갖는다. n-도핑된 층(17)은 각각 약 1.3 ㎛의 두께를 갖는다. 도 9c에 따르면 전류 확산층(7)은 각각 약 30 nm의 두께를 갖는 두 개의 중간층(5a, 5b) 사이에 배치되어 있다. 다시 말하자면, 활성 구역(3)으로부터 떨어져서 마주보는 상기 전류 확산 층(7)의 측에는 각각 적어도 한 개의 중간층(5, 5a, 5b)이 존재한다. 방사선 통과 면에 대한 해당 평면도에서는 미러(16b)가 감소된 반사율을 나타내지 않음으로써 손상되지 않았다는 것을 알 수 있다. 특히 상기 방사선 통과 면을 통해서는 방사선의 50 % 이상 또는 80 % 이상이 반도체 칩(100)을 벗어난다.
도 10a 및 도 10b에 따른 발광 다이오드 칩에서는 중간층들(5)이 각각 전류 확산 층(7)과 활성 구역(3) 사이에 배치되어 있다. 다시 말해서, 미러(16b)와 방사선 통과면 사이에는 중간층이 존재하지 않는다. 그럼으로써, 미러(16b)는 방사선 통과 면에서 주름 형성부가 발생할 때에 액상의 화학 약품에 노출되고, 그로 인해 어두운 색으로 채색된 부분에서 알 수 있는 바와 같이 손상되며, 그에 따라 미러(16b)는 감소된 반사율을 나타내게 된다.
반도체 칩(100)의 실시 예에서 중간층(5)을 구비하는 반도체 층 시퀀스(1)는 단지 개략적인 단면도로만 도시되어 있으며, 특히 전기 콘택은 도시되어 있지 않다. 중간층(5)에 의해서는 반도체 층 시퀀스(1) 내부에 있는 홀 및/또는 균열(14)의 직경이 줄어들거나, 또는 중간층(5)의 영역에서는 상기 중간층(5)의 재료에 의해서 완전히 커버되거나 또는 막히게 된다.
반도체 층 시퀀스의 성장 방향을 따라서 볼 때, 홀 및/또는 균열(14)은 중간층(5) 뒤에서보다는 중간층(5) 앞에서 크기가 더 크다. 또한, 균열 및/또는 홀(14)이 따라서 형성되는 한 가지 방향은 중간층(5)에 의해서 변경될 수 있다. 그럼으로써, 홀 및/또는 균열(14)은 액상의 화학 약품에 대하여 그리고/또는 증기에 대하여 그리고/또는 금속 확산에 대하여 밀봉되었다.
하지만, 중간층(5)에 의해서는 홀 및/또는 균열(14)이 반도체 층 시퀀스(1)의 결정 격자 안에서는 제거되지 않았으며, 오히려 반도체 층 시퀀스(1)의 성장 방향을 따라서 볼 때 중간층(5) 뒤에서 연속되었다. 다른 말로 표현하자면, 균열 및/또는 홀(14)의 개수가 중간층(5)에 의해서 전혀 줄어들지 않거나 또는 확연하게 줄어들지 않을 수 있다. 균열 및/또는 홀(14)의 개수가 중간층(5) 양측에서 대략 동일하게 유지됨에도 불구하고, 중간층(5)의 재료를 관통하는 상기 균열 및/또는 홀(14)은 화학 약품을 통과시킬 수 없다.
본 출원서에 기재된 발명은 실시 예들을 참조하는 상세한 설명으로 인해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 상기 특징 또는 특징 조합 자체가 특허청구범위 또는 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 상기 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주한다.
본 특허 출원서는 독일 특허 출원서 제 10 2009 060 749.8호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
Claims (14)
- GaN, InGaN, AlGaN 및/또는 InAlGaN을 기반으로 하는, 에피택셜 방식으로 성장된 반도체 층 시퀀스(1)를 구비하는 광전자 반도체 칩(100)에 있어서,
상기 반도체 층 시퀀스(1)는:
p-도핑된 층 시퀀스(2),
n-도핑된 층 시퀀스(4),
전자기 방사선을 생성할 목적으로 제공되고, 상기 p-도핑된 층 시퀀스(2)와 상기 n-도핑된 층 시퀀스(4) 사이에 배치된 활성 구역(3),
상기 활성 구역(3)과 반대 측의 n-도핑된 층 시퀀스(4)의 면에 존재하는 도핑되지 않았거나 또는 n-도핑된 제 1 중간층(5a),
상기 활성 구역(3)과 반대 측의 제 1 중간층(5a)의 면에 존재하는, 조면(8)이 제공된 도핑되지 않은 GaN-층(15)
을 포함하며,
상기 n-도핑된 층 시퀀스(4)는 n-도핑된 부분 층(17), 제 2 중간층(5b) 및 n-도핑된 전류 확산 층(7)을 포함하고,
상기 제 1 및 제 2 중간층들(5a, 5b)은 AlxGa1-xN(0 < x ≤ 1)을 기반으로 하며, 각각 15 nm 이상 250 nm 이하의 두께(T)를 갖고,
상기 제 1 중간층(5a)은 중단되지 않은 연속 층이며,
적어도 하나의 전기 관통 홀(10)이 상기 활성 구역(3) 및 상기 제 2 중간층(5b)을 관통하며, 상기 제 2 중간층(5b)은 상기 제 1 중간층(5a)보다 상기 활성 구역(3)에 더 가까이 배치되고 n-도핑되며,
GaN으로 이루어진 상기 n-도핑된 전류 확산 층(7)은 상기 제 1 및 제 2 중간층들(5a, 5b) 사이에 배치되고,
상기 n-도핑된 부분 층(17)은 상기 활성 구역(3)과 상기 제 2 중간층(5b) 사이에 배치되며,
다음과 같은 관계들 중에 적어도 한 가지 관계가 적용되는:
(a) 상기 제 1 및 제 2 중간층들(5a, 5b)이 융기부들(50)을 구비하고, 상기 융기부들은 상기 제 1 및 제 2 중간층들(5a, 5b)에 인접하는 상기 반도체 층 시퀀스(1)의 층들(15, 17) 내부에 형성된 균열 또는 홀(14) 안에서 연장되며, 상기 융기부들(50)은 상기 균열 또는 홀(14)의 경계 면들에 대하여 적어도 국부적으로는 직접적으로 접촉하고 있고, 상기 균열 또는 홀(14)의 적어도 한 부분 또는 모든 부분은 상기 제 1 및 제 2 중간층들(5a, 5b)에 의해서 완전히 커버되며,
(b) 상기 제 1 및 제 2 중간층들(5a, 5b)에 의해서 반도체 층 시퀀스(1)의 성장 방향을 따라서 균열 또는 홀(14)의 크기가 줄어들며, 상기 균열 또는 홀(14)의 적어도 한 부분은 해당하는 제 1 및 제 2 중간층들(5a, 5b)의 양측에서 연장되는,
광전자 반도체 칩. - 제 1 항에 있어서,
질산(nitric acid)에 대한 상기 제 1 중간층(5a)의 특유의 화학 약품 투과성(specific chemical permeability)은 상기 제 1 중간층(5a)에 인접하는 상기 반도체 층 시퀀스(1)의 층들(4, 7, 15)의 특유의 화학 약품 투과성보다 더 작은,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 중간층들(5a, 5b)의 도펀트 농도가 cm3당 4 x 1018 이상 cm3당 5 x 1019 이하의 범위 내에 있으며, 도펀트는 Si인,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 중간층(5a)은 도핑되지 않은,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
0.03 ≤ x ≤ 0.5가 적용되는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 중간층들(5a, 5b)은 각각 25 nm 이상 100 nm 이하의 두께(T)를 갖는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 활성 구역(3)에 대한 전력 공급은 상기 제 1 중간층(5a)을 통해서 이루어지지 않는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 전류 확산 층(7)이 적어도 cm3당 5 x 1018의 도펀트 농도로 n-도핑되고, 상기 제 1 및 제 2 중간층들(5a, 5b)에 직접 인접하는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 조면(8)은 0.4 ㎛ 이상 4.0 ㎛ 이하의 평균 조도를 갖는,
광전자 반도체 칩. - 제 8 항에 있어서,
상기 제 1 중간층(5a)이 액상의 화학 약품에 대하여 불투과성을 나타내는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 조면(8) 쪽을 향하고 있는 상기 전기 관통 홀(10)의 한 측에는 은 미러(silver mirror)인 추가의 미러(16b)가 설치되고,
상기 전기 관통 홀(10)은 상기 전류 확산 층(7) 내부에까지 이르는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 반도체 층 시퀀스(1)의 총 두께(G)가 1.0 ㎛ 이상 10.0 ㎛ 이하의 범위 내에 있는,
광전자 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
반도체 칩(100)에 전력을 공급하기 위한 p-콘택 층(12p)이 상기 활성 구역(3)과 반대측의 상기 p-도핑된 층 시퀀스(2)의 면(20)에 배치된,
광전자 반도체 칩. - 삭제
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| KR102281726B1 (ko) * | 2012-07-11 | 2021-07-26 | 루미리즈 홀딩 비.브이. | Iii-질화물 구조체들에서의 나노파이프 결함들의 감소 또는 제거 |
| DE102012111245A1 (de) * | 2012-11-21 | 2014-05-22 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Anschlussbereichs eines optoelektronischen Halbleiterchips |
| DE102013104192A1 (de) * | 2013-04-25 | 2014-10-30 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement mit einer Zwischenschicht |
| DE102018126936A1 (de) * | 2018-10-29 | 2020-04-30 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353821A (ja) * | 1999-06-10 | 2000-12-19 | Pioneer Electronic Corp | 窒化物半導体素子の製造方法及びかかる方法により製造された素子 |
| JP2005191306A (ja) * | 2003-12-25 | 2005-07-14 | Nichia Chem Ind Ltd | 窒化物半導体積層基板およびそれを用いた窒化物半導体デバイス、窒化物半導体レーザ素子 |
| WO2009121319A1 (de) * | 2008-03-31 | 2009-10-08 | Osram Opto Semiconductors Gmbh | Optoelektronischer halbleiterchip und verfahren zur herstellung eines solchen |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121638A (en) * | 1995-09-12 | 2000-09-19 | Kabushiki Kaisha Toshiba | Multi-layer structured nitride-based semiconductor devices |
| US5903017A (en) | 1996-02-26 | 1999-05-11 | Kabushiki Kaisha Toshiba | Compound semiconductor device formed of nitrogen-containing gallium compound such as GaN, AlGaN or InGaN |
| EP1014455B1 (en) * | 1997-07-25 | 2006-07-12 | Nichia Corporation | Nitride semiconductor device |
| JP4166885B2 (ja) * | 1998-05-18 | 2008-10-15 | 富士通株式会社 | 光半導体装置およびその製造方法 |
| DE10042947A1 (de) * | 2000-08-31 | 2002-03-21 | Osram Opto Semiconductors Gmbh | Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis |
| US6504183B1 (en) | 2000-09-08 | 2003-01-07 | United Epitaxy Company | Epitaxial growth of nitride semiconductor device |
| DE10056475B4 (de) * | 2000-11-15 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis mit verbesserter p-Leitfähigkeit und Verfahren zu dessen Herstellung |
| US6828596B2 (en) * | 2002-06-13 | 2004-12-07 | Lumileds Lighting U.S., Llc | Contacting scheme for large and small area semiconductor light emitting flip chip devices |
| KR100580623B1 (ko) * | 2003-08-04 | 2006-05-16 | 삼성전자주식회사 | 초격자 구조의 반도체층을 갖는 반도체 소자 및 그 제조방법 |
| US8134168B2 (en) * | 2003-10-14 | 2012-03-13 | Showa Denko K.K. | Group-III nitride semiconductor device |
| DE102005003460A1 (de) * | 2004-01-26 | 2005-10-13 | Osram Opto Semiconductors Gmbh | Dünnfilm-LED mit einer Stromaufweitungsstruktur |
| KR101386192B1 (ko) | 2004-01-26 | 2014-04-17 | 오스람 옵토 세미컨덕터스 게엠베하 | 전류 분산 구조물을 갖는 박막 ｌｅｄ |
| JP4653804B2 (ja) * | 2004-04-29 | 2011-03-16 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 発光半導体チップの製造方法および半導体チップ |
| JP2007201195A (ja) * | 2006-01-26 | 2007-08-09 | Sumitomo Electric Ind Ltd | 窒化物半導体発光素子 |
| KR101066135B1 (ko) * | 2006-05-10 | 2011-09-20 | 쇼와 덴코 가부시키가이샤 | Ⅲ족 질화물 화합물 반도체 적층 구조체 |
| DE102006046237A1 (de) * | 2006-07-27 | 2008-01-31 | Osram Opto Semiconductors Gmbh | Halbleiter-Schichtstruktur mit Übergitter |
| EP1883141B1 (de) | 2006-07-27 | 2017-05-24 | OSRAM Opto Semiconductors GmbH | LD oder LED mit Übergitter-Mantelschicht |
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| US8368100B2 (en) * | 2007-11-14 | 2013-02-05 | Cree, Inc. | Semiconductor light emitting diodes having reflective structures and methods of fabricating same |
| DE102007057241A1 (de) * | 2007-11-28 | 2009-06-04 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Schichtenstapels auf einem kristallinen Substrat und Anordnung umfassend einen auf einem Substrat angeordneten Schichtenstapel |
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| KR101055090B1 (ko) * | 2009-03-02 | 2011-08-08 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
-
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|---|---|---|---|---|
| JP2000353821A (ja) * | 1999-06-10 | 2000-12-19 | Pioneer Electronic Corp | 窒化物半導体素子の製造方法及びかかる方法により製造された素子 |
| JP2005191306A (ja) * | 2003-12-25 | 2005-07-14 | Nichia Chem Ind Ltd | 窒化物半導体積層基板およびそれを用いた窒化物半導体デバイス、窒化物半導体レーザ素子 |
| WO2009121319A1 (de) * | 2008-03-31 | 2009-10-08 | Osram Opto Semiconductors Gmbh | Optoelektronischer halbleiterchip und verfahren zur herstellung eines solchen |
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