KR101754264B1 - 계측용 증폭기 교정 방법, 시스템 및 장치 - Google Patents
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Abstract
계측용 증폭기(INA)의 이득 및/또는 오프셋 교정은 적절한 수의 전류원들 및/또는 전류 싱크들을 INA의 제1 및/또는 제2 상호 컨덕턴스 스테이지(들)에 각각 결합함으로써 얻어진다. INA의 이득 및/또는 오프셋 교정은 사용자에 의해 요청되거나 이벤트(들)가 발생하면 일어날 수 있다. 그 이득 및/또는 오프셋 교정을 위해 전류원들 및 전류 싱크들 중 어느 것들을 INA의 제1 및/또는 제2 상호 컨덕턴스 스테이지(들)에 결합할 것인지를 결정함에 있어, 전압 기준부가 연속적인 근사 레지스터 아날로그-디지털 변환기와 결합하여 사용될 수 있다. INA의 이득 및/또는 오프셋 교정이 완료된 후에, 그 결과 사용된 정전류원들 및 정전류 싱크들의 선택은 휘발성 또는 비휘발성 메모리에 저장될 수 있다. 메모리의 패리티 검사는 포함될 수 있으며, 이 경우 패리티 에러가 검출되면 INA의 자동 교정이 초기화될 수 있다.
Description
본 발명은 집적 회로 계측용 증폭기들에 관한 것으로, 구체적으로는 집적 회로 계측용 증폭기들의 교정에 관한 것이다.
집적 회로들의 가격이 계속 하락하고 있지만 집적 회로들은 훨씬 더 복잡해지고 있다. 아날로그와 디지털 기능들 양쪽을 조합하여 회로 다이에 제조하거나 멀티-칩 패키지(MCP)에 패키지화하는 기술이 보편화되고 있으며, 또한 유용성을 더 증가시키며, 가정용과 산업용 제품들의 비용을 감소시키고 있다. 집적 회로 다이 또는 MCP에 마이크로컨트롤러, 및 아날로그와 디지털 회로 기능들의 조합은, 또한 애플리케이션들의 사용 범위를 확장시켰다. 제한하는 것은 아니지만 예를 들면, 가전 제품들, 통신 디비이스들, 자동차들, 보안 시스템들, 풀-하우스 인스턴트 핫 워터 히터들, 서모스탯들 등과 같은 가정용 및 상업용 제품들은 집적 회로 마이크로컨트롤러들에 의해 제어되고 있다. 센서 정보를 수신하기 위한 아날로그 입력들과 기능들을 제어하기 위한 아날로그 출력들은 이들 마이크로컨트롤러들의 애플리케이션에 필요하다. 지금까지는 분리된 별개의 아날로그-디지털과 디지털-아날로그 인터페이스들이 디지털 마이크로컨트롤러를 외부 아날로그 디바이스에 연결하기 위해 사용되었다.
별개의 연산 증폭기(오피-앰프)와 연계한 아날로그-디지털 변환기(ADC)와 같은 아날로그 입력 디바이스들이, 디지털 입력들에 연결하기 위해 시변(time-varying) 아날로그 신호를 디지털 표현 값으로 변환시키기 위해 사용되었으며, 그 디지털 표현 값은 마이크로컨트롤러에 의해 이용되었다. 어떤 아날로그 값이 디지털 출력 상태를 변경하는 개별의 집적 회로 전압 비교기들의 입력에 제공되면, 전압과 전류 레벨들이 또한 개별의 집적 회로 전압 비교기들에 의해 검출되었다.
오피-앰프 (및 비교기)는 일반적으로 차동 입력(반전과 비반전 입력들) 아날로그 디바이스이며, 오피-앰프의 회로는 차동 입력들의 입력 전압이 0일 때(예를 들면, 입력들이 함께 연결된 경우), 오피-앰프의 출력이 0이 되지 않게 하는 고유의 직류(DC) 입력 오프셋 전압을 갖는다. 많은 애플리케이션이 매우 작은 입력 오프셋 전압을 갖는 오피-앰프를 필요로 한다. 작은 입력 오프셋 전압을 달성하기 위해, 보통 오프-앰프의 생산시에 교정 단계가 요구된다. 이 교정 단계는 오피-앰프의 제조/검사 동안에 행해지며, 따라서 일반적으로 이를 수행함에 있어 비용이 든다. 이 교정은 전형적으로 하나의 동작점(예를 들면, 온도, 공통 모드 전압 등)에서 수행되기 때문에, 동작 환경(예를 들면, 온도, 전압 등)의 변경이 그 제조/검사에서 보상되지 않는다. 아날로그 입력과 출력 디바이스들이 디지털 마이크로컨트롤러 및 그 지원 로직과 메모리들이 또한 제조된 동일한 집적 회로 다이에 제조될 수 있는 시점까지, 현재 기술이 개발되었다. 이것은, 디지털 마이크로컨트롤러 기능들을 검사하기 위해 사용된 장비가 아날로그 기능들의 온라인 교정을 효율적으로 수행할 수 없다는 점에서 추가적인 문제들을 발생한다. 그러므로 추가적인 검사 장비와 검사 단계들이 제조 시에 요구된다. 또한, 특별하게 집적 회로 패키지의 핀들의 수(외부 연결들)가 적은 경우, 검사 모드 로직과 인터페이싱/멀티플렉싱 회로들은 더 복잡해진다.
계측용 증폭기는, 그 수행을 제한하는 오프셋 에러, 이득 에러 및 회로 기생 용량들을 포함하는 에러원들을 구비한다. 계측용 증폭기의 교정은 계측용 증폭기가 더 넓은 애플리케이션들의 범위에 적합하게 동작하게 함으로써, 이들 에러들을 줄이는데 바람직하다.
그러므로, 아날로그 입력 디바이스(예를 들면 계측용 증폭기)의 오프셋과 이득 에러들을 자동으로 줄일 수 있을 것이 요구된다. 또한, 아날로그 입력 디바이스는 정상 동작 동안에 마주칠 수 있는 온도, 전압, 전류 속도, 전력, 압력, 습도 등 및 그 일부의 변화들과 같은 모든 동작 조건들에 걸쳐 바람직한 규격들과 동작 파라미터들을 충족하기 위해 실수요자 시스템 애플리케이션에서 교정될 수 있으며, 또한 전체 생산 비용을 절감하기 위해 대량 생산될 수 있다. 아날로그 입력 디바이스는 아날로그 및 디지털 기능들을 구비한 집적 회로(예를 들면, 혼합 신호 디바이스)에 제조될 수 있다. 아날로그 디바이스는 차동 또는 싱글-엔드형 입력 연산 증폭기, 비교기, 프로그램가능한 이득 증폭기(PGA), 계측용 증폭기(INA), 저잡음 증폭기 등을 포함하지만, 이에 제한되는 것은 아니다. 오프셋 전압 교정을 구비한 혼합 신호 디바이스의 예는 Hartono Darmawaskita, Layton Eagar 및 Miguel Moreno에 의한 미국등록특허 6,459,335(발명의 명칭 : 집적 회로 아날로그 입력 디바이스에서의 입력 오프셋 전압을 최소화하는 자동 교정 회로)에 기재되어 있으며, 여기에 모든 목적을 위해 참조로서 포함된다.
본 발명의 개시에 따르면, 이 요구는 사용자 및/또는 이벤트(들)의 발생에 의해 요청될 때, 아날로그 회로들의 이득 및 오프셋 모두를 자동 교정하기 위한 장치 및 방법으로 충족될 수 있다. 사용자는 언제든지 혼합 신호 집적 회로로 자동 교정(ACAL) 입력을 통해 요청함으로써 이득 및/또는 오프셋의 자동 교정을 수행할 수 있다. 기준 전압 교정(VCAL) 입력이, 사용자 공급 공통 모드 전압 기준으로의 혼합 신호 집적 회로의 자동 교정을 위해 사용될 수 있다. 혼합 신호 집적 회로 디바이스의 이득 및/또는 오프셋의 자동 교정은, 또한 제한되는 것은 아니지만, 예를 들면 1) 자동 교정 데이터 변형의 검출(예를 들면, 혼합 신호 집적 회로에 디지털로 저장된 자동 교정 데이터 값들의 패리티 검사), 2) 프로그램가능한 타임아웃 주기 후에 교정 요청을 요구하는 내부 타이머, 3) 온도 센서에 의해 판단된 내부 집적 회로 다이 온도의 변화, 및 4) 내부 레귤레이터(들)(예를 들면, 바이어스 네트워크)로부터의 전력 공급 및/또는 내부 공급 전압(들)의 변화)의 발생과 같은 이벤트들에 의해 초기화될 수 있다.
또한, 사용자는 동작점(예를 들면 전력 공급, 공통-모드 등), 환경 변화들(예를 들면 온도, 습도 등)을 포함하는 종단 시스템에서의 변동들 및 시간에 따른 부품 드리프트(예를 들면, 에이징 효과들 등)를 보상하기 위해, 아날로그 회로들의 이득 및/또는 오프셋의 교정을 행할 수 있다.
이득 조절 교정 동안에, 기준 전압(VCAL)이 아날로그 디바이스의 입력에 인가되고, 또한 전압 비교기로 아날로그 디바이스의 출력은 기준 전압(VCAL)과 비교된다. 디지털 제어 회로는 필요한 이득 조절 교정의 디지털 표현 값을 결정하기 위해 이득 조절 회로로 디지털 워드를 공급하도록 사용된다. 오프셋 교정 동안에, 아날로그 디바이스의 차동 입력들은 함께 단락되고, 기준 전압(예를 들면 VCAL)에 연결된다. 아날로그 디바이스의 출력은 전압 비교기로 기준 전압(VCAL)과 비교된다. 디지털 제어 회로는 필요한 입력 오프셋 교정의 디지털 표현 값을 결정하기 위해 입력 오프셋 보상 회로로 디지털 워드를 공급한다. 디지털 워드의 다양한 디지털 값들의 선형 조사 또는 이진 조사가 이득 및 오프셋 교정 모두를 달성하기 위해 디지털 제어 회로에 의해 사용될 수 있다.
전압 비교기는 아날로그 입력 디바이스의 출력과 기준 전압을 비교한다. 아날로그 입력 디바이스의 출력이 기준 전압 이상이면, 비교기 출력은 제1 로직 레벨로부터 제2 로직 레벨로 스위칭된다. 비교기의 출력은 디지털 제어 회로에 연결되고, 그 출력 로직 레벨을 변경함으로써 디지털 제어 회로로 신호를 보낸다.
이득 및/또는 오프셋 교정 사이클(들) 동안에, 전압 기준부는 아날로그 입력 디바이스 및 비교기 입력들에 인가될 원하는 전압 값을 선택하기 위해 프로그램될 수 있다. 이로 인해, 사용 애플리케이션의 공통 모드 전압에 매우 근접한 공통 모드 전압에서 교정을 용이하게 하기 위해, 전압 기준부를 변경할 능력을 갖게 된다. 적절한 기준 전압 값은 아날로그 입력 디바이스의 자동 교정을 초기화하기 전에, 전압 기준 회로와 연관된 제어 레지스터에 기록될 수 있다. 차동 기준 전압 값은 그 이득 및 입력 오프셋 전압 보상 교정 동안에 다른 아날로그 입력 디바이스들을 위해 이용될 수 있다.
퓨즈 링크들, 프로그램가능한 읽기 전용 메모리(read only memory) 등이 이득과 입력 오프셋 조절들을 위한 보상 스위치들을 제어하기 위해 사용될 수 있다. 하지만, 아날로그 입력 디바이스의 이득 조절 및/또는 입력 오프셋 전압 보상 회로를 달성하기 위한 바람직한 방법은, INA의 이득 및/또는 입력 오프셋 전압의 보상에 필요한 차동 아날로그 입력 회로들에서, 정전류원들과 싱크들을 연결하는 스위치들을 제어하기 위해 디지털 값(들)을 보유하는 적어도 하나의 저장 레지스터 또는 메모리를 사용하는 것이다. 저장 레지스터(들)는 원하는 애플리케이션에 근거하여 휘발성 또는 비휘발성일 수 있다. 그러므로, 제조 및/또는 검사 동안에 공장 교정이 요구되지 않고, 프로그램가능한 퓨즈 링크 트리밍은 제거될 수 있으며, 그리고 실사용자 애플리케이션 유연성이 증가될 수 있다.
복수의 아날로그 입력 디바이스들은 복수의 아날로그 입력 디바이스들의 각각 사이에 디지털 제어 회로와 비교기를 다중화함으로써 교정된 그들의 이득들 및/또는 오프셋들을 구비할 수 있다. 따라서 회로들과 다이 영역은 감소되고, 비용은 절감되고, 그리고 혼합 신호 집적 회로 디바이스의 신뢰성이 증가된다.
본 발명의 일실시예 따른, 정전류원들 및 정전류 싱크들을 이용한 이득 및 오프셋 교정을 구비한 계측용 증폭기는, 포지티브 및 네거티브 전압 입력부들과, 포지티브 및 네거티브 전류 출력부들을 구비한 제1 상호 컨덕턴스 스테이지; 포지티브 및 네거티브 전압 입력부들과, 포지티브 및 네거티브 전류 출력부들을 구비한 제2 상호 컨덕턴스 스테이지; 포지티브 및 네거티브 전류 입력부들과, 전압 출력부를 구비한 상호 임피던스 증폭기;를 포함하고, 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 전류 출력부들과 상기 상호 임피던스 증폭기의 포지티브 전류 입력부가 함께 결합되고, 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 네거티브 전류 출력부들과 상기 상호 임피던스 증폭기의 네거티브 전류 입력부가 함께 결합되며, 제1 복수의 정전류원들; 상기 제1 복수의 정전류원들 중 특정 정전류원들을 상기 제1 상호 컨덕턴스 스테이지에 선택적으로 결합하는 제1 복수의 스위치들; 제2 복수의 정전류원들; 상기 제2 복수의 정전류원들 중 특정 정전류원들을 상기 제2 상호 컨덕턴스 스테이지에 선택적으로 결합하는 제2 복수의 스위치들; 제3 복수의 정전류 싱크들; 상기 제3 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 전류 출력부들에 선택적으로 결합하는 제3 복수의 스위치들; 제4 복수의 정전류 싱크들; 및 상기 제4 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 네거티브 전류 출력부들에 선택적으로 결합하는 제4 복수의 스위치들;을 더 포함하고, 상기 계측용 증폭기의 이득 조절은 상기 제1 및 제2 복수의 정전류원들 중 상기 특정 정전류원들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들에 각각 선택적으로 결합함으로써 제공되고, 상기 계측용 증폭기의 오프셋 조절은 상기 제3 및 제4 복수의 정전류 싱크들 중 상기 특정 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 상기 포지티브 전류 출력부들과 상기 네거티브 출력부들에 각각 선택적으로 결합함으로써 제공된다.
본 발명의 또 하나의 실시예에 따른, 정전류원들 및 정전류 싱크들을 이용한 계측용 증폭기의 이득 및 오프셋을 교정하기 위한 방법은, 복수의 정전류원들 중 특정 정전류원들을 상기 계측용 증폭기의 제1 및 제2 상호 컨덕턴스 스테이지들에 선택적으로 결합함으로써 상기 계측용 증폭기의 이득을 조절하는 단계; 및 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 계측기 증폭기의 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 및 네거티브 출력부에 선택적으로 결합함으로써 상기 계측기 증폭기의 오프셋을 조절하는 단계를 포함한다. 상기 계측용 증폭기의 이득을 조절하는 단계는, 상기 계측용 증폭기의 포지티브 입력부를 제1 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 네거티브 입력부를 전력 공통부에 결합하는 단계; 상기 계측용 증폭기의 피드백 입력부를, 상기 제1 이득 설정 저항 네트워크와 실질적으로 동일한 제2 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 기준 입력부를 상기 전력 공통부에 결합하는 단계; 상기 계측용 증폭기의 출력 전압과 기준 전압을 비교하는 단계; 상기 계측용 증폭기로부터의 상기 출력 전압이 상기 기준 전압과 실질적으로 동등할 때까지 상기 복수의 정전류원들 중 특정 정전류원들을 상기 계측용 증폭기의 상기 제1 및 제2 상호 컨덕턴스 스테이지들에 선택적으로 결합하는 단계;를 포함한다. 상기 계측용 증폭기의 오프셋을 조절하는 단계는, 상기 계측용 증폭기의 포지티브 및 네거티브 입력부들을 기준 전압에 결합하는 단계; 상기 계측용 증폭기의 피드백 입력부를 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 기준 입력부를 상기 기준 전압에 결합하는 단계; 상기 계측용 증폭기의 출력 전압과 상기 기준 전압을 비교하는 단계; 상기 계측용 증폭기로부터의 상기 출력 전압이 상기 기준 전압과 실질적으로 동등할 때까지 상기 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 계측용 증폭기의 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 상기 포지티브 및 네거티브 출력부들에 선택적으로 결합하는 단계;를 포함한다. 상기 이득을 조절하는 단계는 상기 오프셋을 조절하는 단계 이전에 발생한다.
본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 계측용 증폭기(INA)에 대한 기본적인 구조를 도시한 블록도이다.
도 2는 본 발명의 특정 실시예에 따른 도 1의 INA에 대한 이득 및 오프셋을 트리밍하기 위한 회로를 도시한 다이어그램이다.
도 3은 본 발명의 개시에 따른 도 1의 INA의 이득 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다.
도 4는 본 발명의 개시에 따른 도 1의 INA의 오프셋 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다.
도 5는 본 발명의 개시에 따른 도 2 내지 4의 회로들과 연계된 디지털 교정 회로를 도시한 블록 회로 다이어그램이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 바람직한 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 바람직한 실시예들의 설명은 본 발명을 여기에 개시된 바람직한 형태로 한정하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
도 1은 계측용 증폭기(INA)에 대한 기본적인 구조를 도시한 블록도이다.
도 2는 본 발명의 특정 실시예에 따른 도 1의 INA에 대한 이득 및 오프셋을 트리밍하기 위한 회로를 도시한 다이어그램이다.
도 3은 본 발명의 개시에 따른 도 1의 INA의 이득 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다.
도 4는 본 발명의 개시에 따른 도 1의 INA의 오프셋 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다.
도 5는 본 발명의 개시에 따른 도 2 내지 4의 회로들과 연계된 디지털 교정 회로를 도시한 블록 회로 다이어그램이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 바람직한 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 바람직한 실시예들의 설명은 본 발명을 여기에 개시된 바람직한 형태로 한정하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 계측용 증폭기(INA)에 대한 기본적인 구조를 도시한 블록도이다. 간접 전류 피드백을 구비한 계측용 증폭기(INA)(102)는 제1 상호 컨덕턴스 스테이지(104), 제2 상호 컨덕턴스 스테이지(110), 상호 임피던스 증폭기(108), 및 가산 노드(106)를 포함한다. 제1 상호 컨덕턴스 스테이지(104)로부터의 출력 전류 I1는 가산 노드(106)에서 가산되고, 제2 상호 컨덕턴스 스테이지(110)로부터의 출력 전류 I2는 가산 노드(106)에서 감산된다. 가산 노드(106)로부터의 차이 전류 출력은 이 전류 입력을 전압 출력으로 변환하는 상호 임피던스 증폭기(108)에 공급된다. 전류 가산 동작은 간접 전류 피드백을 제공한다. 이상적으로, 상호 컨덕턴스 스테이지들(104, 108)로부터의 2개의 출력 전류들은 0(I1 - I2 = 0)으로 합산되어야 한다. INA(102)의 이득은 저항들(112, 144)에 의해 결정되며 다음 수식에 의해 얻어진다.
G = GM1/GM2 * (1 + RF/RG)
여기서 G는 INA(102)의 이득이다. GM1는 제1 상호 컨덕턴스 스테이지(104)의 이득이고, GM2는 제2 상호 컨덕턴스 스테이지(110)의 이득이고, RF는 저항(112)의 저항값이고, RG는 저항(114)의 저항값이다.
도 2는 본 발명의 특정 실시예에 따른, 도 1의 INA에 대한 이득 및 오프셋을 트리밍하기 위한 회로를 도시한 다이어그램이다. 제1 상호 컨덕턴스 스테이지(104)는 차동 입력 쌍으로 연결된 트랜지스터들(260, 264), 감쇄(degeneration) 저항(262), 복수의 정전류원들(230, 232), 및 복수의 정전류원들(230, 232)과 각각 연계된 복수의 스위치들(236, 238)을 포함한다. 제2 상호 컨덕턴스 스테이지(110)는 차동 입력 쌍으로 연결된 트랜지스터들(266, 270), 감쇄 저항(268), 복수의 정전류원들(240, 242), 및 복수의 정전류원들(240, 242)과 각각 연계된 복수의 스위치들(246, 248)을 포함한다. 상호 컨덕턴스 스테이지들(104, 110) 모두는 복수의 정전류 싱크들(234, 244), 및 복수의 정전류 싱크들(234, 244)에 각각 연계된 복수의 스위치들(252, 254)을 공유한다. 복수의 정전류 싱크들(234, 244)은 INA(102)의 오프셋을 트리밍하기 위해 사용된다. 오프셋 트리밍을 위한 복수의 정전류 싱크들(234)은 상호 임피던스 증폭기(108)로의 부하의 포지티브(+) 전류 레일과 연관되며, 오프셋 트리밍을 위한 복수의 정전류 싱크들(244)은 상호 임피던스 증폭기(108)로의 부하의 네거티브(-) 전류 레일과 관련된다. 트랜지스터들(260, 264, 266, 270)은 예를 들면, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs)(P 채널 또는 N 채널 중 어느 하나임)일 수 있지만, 이에 한정되는 것은 아니다.
INA(102)의 이득은 상호 컨덕턴스 스테이지(104)를 위한 테일(tail) 정전류원들(230, 232)을 변경함으로써 조절되고, 및/또는 상호 컨덕턴스 스테이지(110)를 위한 테일 정전류원들(240, 242)을 변경함으로써 조절된다.
오프셋 트리밍은 차동 쌍 부하의 양 쪽(+ 및 -)에서 복수의 정전류 싱크들(234, 244)을 조절함으로써 달성된다. 차동 쌍 부하에서의 오프셋 트리밍의 장점은 그것이 INA(012)의 이득에 영향을 미치지 않는다는 것이다. 그러므로 INA(102)의 이득이 먼저 조절되고, 그 후 그 오프셋이 실질적으로 0으로 트리밍되는 것이 바람직하다. 이에 의해, 이득 조절에 의해 도입된 일부 추가적인 오프셋이 오프셋 트리밍 동작 동안에 보상될 수 있다.
도 3은 본 발명의 개시에 따른 도 1의 INA의 이득 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다. 교정 스위치들(356-364)이 포지션 "b"에 연결되며, 이득/오프셋 교정 스위치들(372a, 372b)은 이득 교정을 위해 위치 "c"에 연결된다. INA(102)의 정상 동작 동안에, 교정 스위치들(356-364)은 포지션 "a"에 연결될 것이다. INA(102)의 정상 동작 동안에, 이득/오프셋 교정 스위치들(372a, 372b)의 위치는 상관없다.
이득 교정 동안에, 교정 스위칭들(356-364)이 포지션 "b"에 있고, 이득/오프셋 교정 스위치들(372a, 372b)이 포지션 "c"에 있으면, INA(102)의 포지티브 입력부는 내부 피드백 저항 RF(112a)와 내부 이득 설정 저항 RG(114a)의 연결 지점에 연결된다. 내부 피드백 저항 RF(112a)의 다른 끝단은 전압 기준부(354)로부터의 기준 전압 VCAL(370)에 연결되고, 내부 이득 설정 저항 RG(114a)의 다른 끝단은 공통 기준 전위(374)(예를 들면, 접지)에 연결된다. INA(102)의 네거티브 입력은 공통 기준 전위(374)(예를 들면, 접지)에 연결되고, 외부 노드들 OUT(116), IN+(118), IN-(120), FB(122) 및 REF(124)는 INA(102)로부터 분리된다. INA(102)의 기준 입력부(380)은 공통 기준 전위(374)(예를 들면, 접지)에 연결된다. INA(102)의 피드백 입력부(382)은 내부 피드백 저항 RF(112)과 내부 이득 설정 저항 RG(114)의 연결 지점에 연결된다.
내부 이득 설정 저항들 RG(114, 114a)와 내부 피드백 저항들 RF(112, 112a)은 이득 교정 동안에 INA(102)에 연결된다. 내부 이득 설정 저항들 RG(114, 114a)와 내부 피드백 저항들 RF(112, 112a)은 INA(102)가 더 정확한 이득 교정을 위해 고 이득을 갖도록 구성할 수 있다. 내부 이득 설정 저항들 RG(114, 114a)은 실질적으로 동일 저항값을 갖도록 맞춘다. 유사하게, 내부 피드백 저항들 RF(112, 112a)도 실질적으로 동일 저항값을 갖도록 맞춘다. 따라서 INA(102) 출력은 대략 기준 전압 VCAL(370)과 동일한 전압 값일 수 있다.
INA(102)의 출력이 비교기(352)의 포지티브 입력부로 연결될 수 있도록, 출력 노드(116)는 INA(102)의 출력부로부터 분리된다(INA(102)의 3 상태 출력이 같은 목적을 위해 제공될 수 있음). 교정 전압 기준부(354)로부터의 기준 전압 VCAL는 예를 들면, 공급 전압 VDD(미도시됨)와 공통 기준 전위(374)의 약 중간 일 수 있으나, 이에 한정되는 것은 아니다.
비교기(352)의 포지티브 입력부에서의 전압이 비교기(352)의 네거티브 입력부에서의 기준 전압 VCAL과 실질적으로 같은 전압이면, INA(102)의 이득은 교정된다. 비교기(352)의 출력은, 포지티브 입력부의 전압이 교정 전압보다 크거나 이하에 따라 로직 1(하이)이거나 로직 0(로우)일 것이다. 도 2 및 도 5에 도시된 디지털 교정 회로들에 대해 더 상세하게 설명되듯이, 비교기(352) 출력(368)은 도 5의 연속적인 근사 레지스터(SAR)에 연결될 수 있으며, 복수의 정전류원들(230, 232, 240, 242) 중 특정 정전류들이 INA(102) 회로(도 2 참조)에서 연결될 것인지를 결정할 때 사용된, 연속적인 근사 아날로그-디지털 변환기(ADC)의 일부일 수 있다.
이득 조절이 실질적으로 오프셋에 영향을 미치지 않으므로, 바람직하게는 이득 교정이 먼저 수행될 수 있지만, 이득 설정 정전류원들(230, 232, 240, 242)(도 2 참조)의 선택 동안에 INA(102)에 대하여 얼마쯤 오프셋이 도입되면, 오프셋 교정 동안에 이득 설정에 의해 도입된 오프셋은 실질적으로 상쇄할 수 있을 것이다.
도 4는 본 발명의 개시에 따른 도 1의 INA의 오프셋 교정을 위한 스위칭 배열을 도시한 회로 다이어그램이다. 교정 스위치들(356-364)이 포지션 "b"에 연결되며, 이득/오프셋 교정 스위치들(372a, 372b)은 오프셋 교정을 위해 위치 "d"에 연결된다. INA(102)의 정상 동작 동안에, 교정 스위치들(356-364)은 포지션 "a"에 연결될 것이다. INA(102)의 정상 동작 동안에 이득/오프셋 교정 스위치들(372a, 372b)의 위치는 상관없다.
오프셋 교정 동안에, 교정 스위칭들(356-364)이 포지션 "b"에 있고, 이득/오프셋 교정 스위치들(372a, 372b)이 포지션 "d"에 있으면, INA(102)의 차동 입력부들은 교정 전압 기준부(354)에 연결된다. 교정 전압 기준부(354)로부터의 기준 전압 VCAL(370)은 예를 들면, 공급 전압 VDD(미도시됨)와 공통 기준 전위(374)의 약 중간일 수 있지만, 이에 제한되는 것은 아니다. 외부 노드들 OUT(116), IN+(118), IN-(120), FB(122) 및 REF(124)는 INA(102)로부터 분리되는데, 여기서 내부 이득 설정 저항 RG(114)와 내부 피드백 저항 RF(112)은 오프셋 교정 동안에 INA(102)에서 사용된다. 내부 이득 설정 저항 RG(114)와 내부 피드백 저항 RF(112)은 INA(102)의 동작이 더 정확한 오프셋 교정을 위해 고 이득을 갖도록 구성할 수 있다. INA(102)의 출력이 비교기(352)의 포지티브 입력부로 연결될 수 있도록, 출력 노드(116)는 INA(102)의 출력으로부터 분리된다(INA(102)의 3 상태 출력이 같은 목적을 위해 제공될 수 있음). 비교기(352)의 네거티브 입력부는 교정 전압 기준부(354)(예를 들면 기준 전압(370))에 연결된다.
바람직하게는 INA(102)의 차동 입력부들이 함께 기준 전압 VCAL(370)에 연결되면, INA(102)의 출력은 대략 기준 전압 VCAL(370)과 동등할 것이 소망된다. 이 출력 상태는 그 정상 동작 동안의 차동 입력 전압의 함수로서 출력의 포지티브와 네거티브 스윙들(swings) 사이에 가장 적당한(최고의) 범위를 제공할 것이다. 비교기(352)의 출력은, 포지티브 입력부의 전압이 교정 전압보다 크거나 이하에 따라 로직 1(하이)이거나 로직 0(로우)일 수 있다. 도 2 및 도 5에 도시된 디지털 교정 회로들에 대해 더 상세하게 설명되듯이, 비교기(352) 출력(368)은 도 5의 연속적인 근사 레지스터(SAR)에 연결될 수 있으며, 복수의 정전류 싱크들(234, 244) 중 특정 싱크들이 INA(102) 회로(도 2 참조)에서 연결될 것인지를 결정할 때 사용된, 연속적인 근사 아날로그-디지털 변환기(ADC)의 일부일 수 있다.
도 5는 본 발명의 개시에 따른 도 2 내지 4의 회로들과 연계된 디지털 교정 회로를 도시한 블록 회로 다이어그램이다. 디지털 교정 회로(500)는 타이머(502), 교정 로직 상태기(504), 연속적인 근사 레지스터(SAR)(506), 이득 트림 레지스터(510), 이득 트림 레지스터 패리티 검출 회로(512), 오프셋 트림 레지스터(514), 오프셋 트림 레지스터 패리티 검출 회로(516), 트림 레지스터 패리티 검출 회로들(512, 514) 중 어느 하나로부터의 에러를 논리적으로 표시하는 OR 게이트(508), 파워-온-리셋(POR) 및 클록 발진기(524)를 포함한다.
본 발명의 개시에 따르면, 트림 레지스터 콘텐츠들의 패리티 검사가 그 내부의 패리티 에러를 검출할 때에는 언제든지, 셀프 자동 교정 사이클을 초기화할 수 있다. 이것은 이득 트림 레지스터(510)의 트림 데이터 콘텐츠들의 패리티 에러를 검출하는 이득 트림 레지스터 패리티 검출 회로(512)를 사용함으로써 구현될 수 있다. 패리티 에러가 검출되면, 이득 트림 레지스터 패리티 검출 회로(512)가 패리티 에러 검출 신호를 출력(assert)하고, POR(530)는 새로운 셀프 자동 교정 사이클의 시작을 초기화할 것이다. 마찬가지로, 패리티 에러가 오프셋 트림 레지스터(514)에서 검출되면, 오프셋 트림 레지스터 패리티 검출 회로(516)가 패리티 에러 검출 신호를 출력(assert)하고, POR(530)는 새로운 셀프 자동 교정 사이클의 시작을 초기화할 것이다. OR 게이트(508)는 이득 트림 레지스터 패리티 검출 회로(512) 또는 오프셋 트림 레지스터 패리티 검출 회로(516)로부터 패리티 에러 검출 신호들을 연결하기 위해 사용될 수 있다. 다른 로직 연결들이 OR 게이트(508) 대신에 구현될 수 있으며, 여기에 고려될 수 있다.
셀프 자동 교정 사이클 동안에, 패리티 비트는 교정 로직 상태기(504)에 의해 자동적으로 결정될 수 있으며, 트림 레지스터(510, 514)의 패리티 비트 위치에 저장된다. 이 예에서, 각 트림 레지스터(510, 514)를 위해 하나의 패리티 비트가 있다. (INA(102)의 정상 동작 동안에) 패리티 에러가 발생하면, POR(530)으로부터 파워-온-리셋이 강제되고, 새로운 자동 교정 사이클이 발생한다. 이것은 중요한데, 트림 레지스터 콘텐츠들이 휘발성 레지스터들(메모리)에 저장될 수 있고, 또한 그 안에 수용된 트림 데이터가 파워 글리치(glitch) 동안에 변경될 수 있기 때문이다. 또한, 소프트 데이터 에러는 우주 복사(예를 들면, 공간 애플리케이션들)로부터 발생할 수 있다. 그러므로, 트림 레지스터들(510, 514) 콘텐츠들의 패리티 검사는 휘발성 메모리 구성들의 이득 및 오프셋 트림 값 데이터 저장의 변경에 대한 약간의 보호를 제공한다. 한편, 트림 레지스터 콘텐츠들은 비휘발성 메모리에 저장될 수 있으며, 또한 패리티 비트와 패리티 검사는 비휘발성 메모리 구성들에서 필요하지 않을 수 있다. 패리티 비트 및 패리티 검사와 함께 또는 패리티 비트 및 패리티 검사 없이, 트림 데이터가 휘발성 및/또는 비휘발성 메모리에 저장될 수 있음은 본 발명의 범위 내이다.
또한, 자동 교정은 사용자 프로그램된 자동 교정 입력 ACAL를 토글함으로써 초기화할 수 있다. 이 특징은 혼합 신호 집적 회로 디바이스가 그 안에 있는 INA(102)를 재교정하도록 파워 다운을 수행하는 것을 구비함으로써 피할 수 있다. 또한, 지연 시간은 완전한 파워-업이 요구될 때보다 훨씬 더 짧기 때문에(대략 1ms 대 150 ms), 시간을 절감한다. 파워-업에서, 타이머 타임-아웃은 정착(안정화)을 위한 시스템 전력 공급들을 기다리도록 설계되었기 때문에, 지연은 훨씬 더 길다. 교정이 자동 교정 입력 ACAL에 의해 초기화되면, 그런 긴 지연은 필요하지 않다.
ACAL 교정 입력을 구비함으로써, 애플리케이션 프로그램(예를 들면, 마이크로컨트롤러로부터의 제어 신호)이 ACAL 교정 입력에 로직 레벨을 토글함으로써 셀프 자동 교정을 발생하는 것을 쉽게 수행할 수 있다. 본 발명의 개시에 따라 시스템 상태들의 일부 변화(예를 들면 전력 공급 전압, 온도 및/또는 고정된 시간 간격)에 근거하여, 마이크로컨트롤러 및/또는 셀프 자동 교정 집적 회로 디바이스(미도시됨) 내의 회로들은 셀프 자동 교정을 작동시킬 수 있다.
Claims (18)
- 정전류원들 및 정전류 싱크들을 이용한 이득 및 오프셋 교정을 구비한 계측용 증폭기로서,
포지티브 및 네거티브 전압 입력부들과, 포지티브 및 네거티브 전류 출력부들을 구비한 제1 상호 컨덕턴스 스테이지;
포지티브 및 네거티브 전압 입력부들과, 포지티브 및 네거티브 전류 출력부들을 구비한 제2 상호 컨덕턴스 스테이지;
포지티브 및 네거티브 전류 입력부들과, 전압 출력부를 구비한 상호 임피던스 증폭기;를 포함하고,
상기 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 전류 출력부들과 상기 상호 임피던스 증폭기의 포지티브 전류 입력부가 함께 결합되고,
상기 제1 및 제2 상호 컨덕턴스 스테이지들의 네거티브 전류 출력부들과 상기 상호 임피던스 증폭기의 네거티브 전류 입력부가 함께 결합되며,
제1 복수의 정전류원들;
상기 제1 복수의 정전류원들 중 특정 정전류원들을 상기 제1 상호 컨덕턴스 스테이지에 선택적으로 결합하는 제1 복수의 스위치들;
제2 복수의 정전류원들;
상기 제2 복수의 정전류원들 중 특정 정전류원들을 상기 제2 상호 컨덕턴스 스테이지에 선택적으로 결합하는 제2 복수의 스위치들;
제3 복수의 정전류 싱크들;
상기 제3 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 전류 출력부들에 선택적으로 결합하는 제3 복수의 스위치들;
제4 복수의 정전류 싱크들; 및
상기 제4 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 네거티브 전류 출력부들에 선택적으로 결합하는 제4 복수의 스위치들;을 더 포함하고,
상기 계측용 증폭기의 이득 조절은 상기 제1 및 제2 복수의 정전류원들 중 상기 특정 정전류원들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들에 각각 선택적으로 결합함으로써 제공되고,
상기 계측용 증폭기의 오프셋 조절은 상기 제3 및 제4 복수의 정전류 싱크들 중 상기 특정 싱크들을 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 상기 포지티브 전류 출력부들과 상기 네거티브 전류 출력부들에 각각 선택적으로 결합함으로써 제공되는 계측용 증폭기. - 제1항에 있어서,
상기 제1 상호 컨덕턴스 스테이지는,
소스, 게이트 및 드레인을 구비한 제1 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET);
소스, 게이트 및 드레인을 구비한 제2 MOSFET;을 포함하고,
상기 제1 및 제2 MOSFET들의 상기 소스들은 상기 제1 복수의 정전류원들 중 상기 특정 정전류원들에 선택적으로 결합되고,
상기 제1 MOSFET의 상기 드레인은 상기 제1 상호 컨덕턴스 스테이지의 상기 포지티브 전류 출력부이고,
상기 제2 MOSFET의 상기 드레인은 상기 제1 상호 컨덕턴스 스테이지의 상기 네거티브 전류 출력부인 계측용 증폭기. - 제2항에 있어서,
상기 제1 및 제2 MOSFET들은 P 채널 MOSFET들인 계측용 증폭기. - 제2항에 있어서,
상기 제1 및 제2 MOSFET들은 N 채널 MOSFET들인 계측용 증폭기. - 제1항에 있어서,
상기 제2 상호 컨덕턴스 스테이지는,
소스, 게이트 및 드레인을 구비한 제3 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET);
소스, 게이트 및 드레인을 구비한 제4 MOSFET;을 포함하고
상기 제3 및 제4 MOSFET들의 상기 소스들은 상기 제2 복수의 정전류원들 중 상기 특정 정전류원들에 선택적으로 결합되고,
상기 제3 MOSFET의 상기 드레인은 상기 제2 상호 컨덕턴스 스테이지의 상기 포지티브 전류 출력부이고,
상기 제4 MOSFET의 상기 드레인은 상기 제2 상호 컨덕턴스 스테이지의 상기 네거티브 전류 출력부인 계측용 증폭기. - 제5항에 있어서,
상기 제3 및 제4 MOSFET들은 P 채널 MOSFET들인 계측용 증폭기. - 제5항에 있어서,
상기 제3 및 제4 MOSFET들은 N 채널 MOSFET들인 계측용 증폭기. - 제1항에 있어서,
상기 제1, 제2, 제3 및 제4 복수의 스위치들은 트랜지스터들인 계측용 증폭기. - 제1항에 있어서,
상기 계측용 증폭기가 집적 회로 다이에 제조된 계측용 증폭기. - 제1항에 있어서,
복수의 계측용 증폭기들이 집적 회로 다이에 제조된 계측용 증폭기. - 제1항에 있어서,
상기 계측용 증폭기의 이득 및 오프셋을 교정하기 위한 자동 교정 회로를 더 포함하는 계측용 증폭기. - 제11항에 있어서,
상기 자동 교정 회로는,
기준 전압을 제공하는 전압 기준부;
제1 및 제2 아날로그 입력부들과 디지털 출력부를 구비한 전압 비교기로서, 상기 제1 아날로그 입력부는 상기 상호 임피던스 증폭기의 상기 전압 출력부로부터의 전압에 결합되고, 상기 제2 아날로그 입력부는 상기 전압 기준부로부터의 상기 기준 전압에 결합되며, 상기 제1 아날로그 입력부의 전압이 상기 제2 아날로그 입력부의 상기 기준 전압보다 클 때에는 디지털 출력이 제1 로직 레벨에 있고, 상기 제1 아날로그 입력부의 전압이 상기 제2 아날로그 입력부의 상기 기준 전압 이하일 때에는 상기 디지털 출력이 제2 로직 레벨에 있는 전압 비교기;
상기 전압 비교기의 상기 디지털 출력부에 결합된 디지털 입력부과, 상기 제1, 제2, 제3 및 제4 복수의 스위치들에 결합된 출력부들을 구비한 연속적인 근사 레지스터(SAR); 및
교정 로직을 포함하고,
상기 제1 상호 컨덕턴스 스테이지의 상기 포지티브 전압 입력부가 상기 기준 전압에 결합되고, 상기 제1 및 제2 상호 컨덕턴스 스테이지들이 상기 계측용 증폭기의 원하는 이득을 제공하도록 구성될 때에는, 상기 교정 로직은 상기 계측용 증폭기의 이득을 교정하기 위해, 상기 제1 및 제2 복수의 정전류원들 중 상기 특정 정전류원들을 선택적으로 결합하도록 상기 제1 및 제2 복수의 스위치들을 제어하고,
상기 제1 상호 컨덕턴스 스테이지의 상기 포지티브 및 네거티브 전압 입력부들은 함께 그리고 상기 기준 전압에 결합되고, 상기 제2 상호 컨덕턴스의 스테이지의 상기 포지티브 및 네거티브 전압 입력부들이 상기 계측용 증폭기의 원하는 이득을 제공하도록 구성되었을 때에는, 상기 교정 로직은 상기 계측용 증폭기의 입력 오프셋을 교정하기 위해, 상기 제3 및 제4 복수의 정전류 싱크들 중 상기 특정 정전류 싱크들을 선택적으로 결합하도록 상기 제3 및 제4 복수의 스위치들을 제어하는 계측용 증폭기. - 제12항에 있어서,
상기 SAR로부터의 자동 교정 값들을 저장하기 위해, 상기 SAR과 상기 제1, 제2, 제3 및 제4 복수의 스위치들 사이에 각각 결합된 제1, 제2, 제3 및 제4 레지스터들을 더 포함하는 계측용 증폭기. - 제12항에 있어서,
상기 제1, 제2, 제3 및 제4 레지스터들의 패리티 검사를 더 포함하는 계측용 증폭기. - 정전류원들 및 정전류 싱크들을 이용한 계측용 증폭기의 이득 및 오프셋을 교정하기 위한 방법으로서,
복수의 정전류원들 중 특정 정전류원들을 상기 계측용 증폭기의 제1 및 제2 상호 컨덕턴스 스테이지들에 선택적으로 결합함으로써 상기 계측용 증폭기의 이득을 조절하는 단계; 및
복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 계측용 증폭기의 제1 및 제2 상호 컨덕턴스 스테이지들의 포지티브 및 네거티브 출력부에 선택적으로 결합함으로써 상기 계측용 증폭기의 오프셋을 조절하는 단계를 포함하는 계측용 증폭기의 이득 및 오프셋 교정 방법. - 제15항에 있어서,
상기 계측용 증폭기의 이득을 조절하는 단계는,
상기 계측용 증폭기의 포지티브 입력부를 제1 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 네거티브 입력부를 전력 공통부에 결합하는 단계;
상기 계측용 증폭기의 피드백 입력부를, 상기 제1 이득 설정 저항 네트워크와 실질적으로 동일한 제2 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 기준 입력부를 상기 전력 공통부에 결합하는 단계;
상기 계측용 증폭기의 출력 전압과 기준 전압을 비교하는 단계;
상기 계측용 증폭기로부터의 상기 출력 전압이 상기 기준 전압과 실질적으로 동등할 때까지 상기 복수의 정전류원들 중 특정 정전류원들을 상기 계측용 증폭기의 상기 제1 및 제2 상호 컨덕턴스 스테이지들에 선택적으로 결합하는 단계;를 포함하는 계측용 증폭기의 이득 및 오프셋 교정 방법. - 제15항에 있어서,
상기 계측용 증폭기의 오프셋을 조절하는 단계는,
상기 계측용 증폭기의 포지티브 및 네거티브 입력부들을 기준 전압에 결합하는 단계;
상기 계측용 증폭기의 피드백 입력부를 이득 설정 저항 네트워크에 결합하고 그리고 상기 계측용 증폭기의 기준 입력부를 상기 기준 전압에 결합하는 단계;
상기 계측용 증폭기의 출력 전압과 상기 기준 전압을 비교하는 단계;
상기 계측용 증폭기로부터의 상기 출력 전압이 상기 기준 전압과 실질적으로 동등할 때까지 상기 복수의 정전류 싱크들 중 특정 정전류 싱크들을 상기 계측용 증폭기의 상기 제1 및 제2 상호 컨덕턴스 스테이지들의 상기 포지티브 및 네거티브 출력부들에 선택적으로 결합하는 단계;를 포함하는 계측용 증폭기의 이득 및 오프셋 교정 방법. - 제15항에 있어서,
상기 이득을 조절하는 단계는 상기 오프셋을 조절하는 단계 이전에 발생하는, 증폭기의 이득 및 오프셋 교정 방법.
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| US9444660B2 (en) * | 2014-04-28 | 2016-09-13 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Simplified and effective offset calibration circuit for RxLOS in serdes |
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| US9647622B1 (en) * | 2015-10-22 | 2017-05-09 | Futurewei Technologies, Inc. | System and method for offset voltage calibration |
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| US10003353B2 (en) * | 2016-07-19 | 2018-06-19 | Microchip Technology Incorporated | Time-based delay line analog comparator |
| US10250198B2 (en) * | 2017-05-02 | 2019-04-02 | Microchip Technology Incorporated | Methods of adjusting gain error in instrumentation amplifiers |
| US10454438B2 (en) * | 2017-05-02 | 2019-10-22 | Microchip Technology Incorporated | Dynamic correction of gain error in current-feedback instrumentation amplifiers |
| US10651803B2 (en) * | 2017-11-17 | 2020-05-12 | Texas Instruments Incorporated | Transconductance shifted differential difference amplifier |
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| EP3546975A1 (en) * | 2018-03-29 | 2019-10-02 | Rohde & Schwarz GmbH & Co. KG | Test arrangement and test method for characterizing a differential probe |
| US10418954B1 (en) | 2018-04-20 | 2019-09-17 | Qualcomm Incorporated | Single controller automatic calibrating circuits for reducing or canceling offset voltages in operational amplifiers in an instrumentation amplifier |
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| JP2020150523A (ja) * | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体回路 |
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| TW202202840A (zh) * | 2020-02-21 | 2022-01-16 | 美商半導體組件工業公司 | 具有偏移校準的恆電位器 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538507B2 (en) | 2001-02-28 | 2003-03-25 | Intersil Americas, Inc. | Automatic gain control circuit with high linearity and monotonically correlated offset voltage |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141169A (en) | 1997-10-23 | 2000-10-31 | Cirrus Logic, Inc. | System and method for control of low frequency input levels to an amplifier and compensation of input offsets of the amplifier |
| US6034569A (en) | 1998-06-11 | 2000-03-07 | Capella Microsystems, Inc. | Amplifier offset cancellation system |
| US6459335B1 (en) | 2000-09-29 | 2002-10-01 | Microchip Technology Incorporated | Auto-calibration circuit to minimize input offset voltage in an integrated circuit analog input device |
| US6559720B1 (en) * | 2001-10-26 | 2003-05-06 | Maxim Integrated Products, Inc. | GM-controlled current-isolated indirect-feedback instrumentation amplifier |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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