KR101749408B1 - 셀 영역의 규칙적으로 배열된 필드 전극 구조체들 및 에지 영역의 종단 구조체들을 갖는 반도체 디바이스 - Google Patents

셀 영역의 규칙적으로 배열된 필드 전극 구조체들 및 에지 영역의 종단 구조체들을 갖는 반도체 디바이스 Download PDF

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프란즈 힐러
마이클 허츨러
마틴 포엘즐
랄프 시미니크
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 디바이스(500)는, 셀 영역(610)의 라인들에서 규칙적으로 배열되고 규칙적 패턴의 제 1 부분을 형성하는 필드 전극 구조체들(160)을 포함한다. 종단 구조체들(180)이, 셀 영역(610)을 둘러싸는 내측 에지 영역(691)에 형성되고, 종단 구조체들(180)의 적어도 일부들은 규칙적 패턴의 제 2 부분을 형성한다. 셀 메사들(170)은 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 셀 영역(610)에서 서로로부터 분리시키고, 드리프트 구역(121)의 제 1 부분들(121a)을 포함하고, 게이트 전극(150)에 인가된 전압은 셀 메사들(170)을 통한 전류 흐름을 제어한다. 적어도 하나의 도핑된 영역(186)이 내측 에지 영역(691) 내에서 드리프트 구역(121)과 동종접합을 형성한다.

Description

셀 영역의 규칙적으로 배열된 필드 전극 구조체들 및 에지 영역의 종단 구조체들을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH REGULARLY ARRANGED FIELD ELECTRODE STRUCTURES IN A CELL AREA AND TERMINATION STRUCTURES IN AN EDGE AREA}
IGFET(insulated gate field effect transistor) 셀들에 기초한 전력 반도체 디바이스들은 통상적으로, 반도체 다이의 전면의 제 1 표면과 후면의 제 2 표면 사이에 부하 전류 흐름을 갖는 수직 디바이스들이다. 차단 모드에서, 전면으로부터 반도체 다이 내로 연장되는 스트라이프형 보상 구조체들은 스트라이프형 보상 구조체들 사이에 형성된 반도체 메사(mesa)들을 공핍시킨다. 스트라이프형 보상 구조체들은, 차단 능력에 대한 악영향 없이 반도체 메사들에서 더 높은 도펀트 농도들을 허용한다. 그 다음, 더 높은 도펀트 농도들은 디바이스의 온(on) 상태 저항을 감소시킨다. 제조 동안, 두꺼운 필드 유전체들로 채워진 딥(deep) 보상 구조체들이 웨이퍼 휘어짐을 초래할 수 있다. 허용가능한 웨이퍼 휘어짐을 위해, 보상 구조체들은, 높은 파괴 전압에 대해 특정된 IGFET들에 대해서는 너무 얕을 수 있다.
낮은 저항성 손실들 및 높은 파괴 전압을 갖는 반도체 디바이스들을 제공하는 것이 바람직하다.
독립 청구항들의 요지에 의해 목적이 달성된다. 종속 청구항들은 추가적인 실시예들을 참조한다.
실시예에 따르면, 반도체 디바이스는, 셀 영역에 규칙적으로 배열되고 규칙적 패턴의 제 1 부분을 형성하는 필드 전극 구조체들을 포함한다. 셀 영역을 둘러싸는 내측 에지 영역에 종단 구조체들이 형성되고, 종단 구조체들의 적어도 일부들은 규칙적 패턴의 제 2 부분을 형성한다. 셀 메사들은 필드 전극 구조체들의 이웃 구조체들을 셀 영역에서 서로로부터 분리시키고, 드리프트 구역의 제 1 부분들을 포함하며, 게이트 전극에 인가되는 전압이 셀 메사들을 통한 전류 흐름을 제어한다. 적어도 하나의 도핑된 영역이 내측 에지 영역 내에서 드리프트 구역과 동종접합을 형성한다.
다른 실시예에 따르면, 반도체 디바이스는, 셀 영역에 규칙적으로 배열되고 제 1 규칙적 패턴을 형성하는 필드 전극 구조체들을 포함한다. 종단 전극들을 포함하는 종단 구조체들이, 셀 영역을 둘러싸는 내측 에지 영역에 형성되고, 제 1 규칙적 패턴의 일부와 일치하는(congruent) 제 2 규칙적 패턴을 형성한다. 셀 메사들은 필드 전극 구조체들의 이웃 구조체들을 셀 영역에서 서로로부터 분리시키고, 드리프트 구역의 제 1 부분들을 포함하며, 게이트 전극에 인가되는 전압이 셀 메사들을 통한 전류 흐름을 제어한다. 도핑된 영역들은 종단 구조체들에 바로 인접하고, 내측 에지 영역 내에서 드리프트 구역과 pn 접합들을 형성한다.
추가적인 실시예에 따르면, 전자 어셈블리는, 셀 영역에 규칙적으로 배열되고 규칙적 패턴의 제 1 부분을 형성하는 필드 전극 구조체들을 포함하는 반도체 디바이스를 포함한다. 종단 구조체들은, 셀 영역을 둘러싸는 내측 에지 영역에 형성되고, 종단 구조체들의 적어도 일부들은 규칙적 패턴의 제 2 부분을 형성한다. 셀 메사들은 필드 전극 구조체들의 이웃 구조체들을 셀 영역에서 서로로부터 분리시키고, 드리프트 구역의 제 1 부분들을 포함하며, 게이트 전극에 인가되는 전압이 셀 메사들을 통한 전류 흐름을 제어한다. 적어도 하나의 도핑된 영역은 내측 에지 영역 내에서 드리프트 구역과 동종접합을 형성한다.
하기 상세한 설명을 판독하고 첨부된 도면들을 검토하면, 당업자들은 추가적인 특징들 및 이점들을 인식할 것이다.
첨부된 도면들은, 본 발명의 추가적인 이해를 제공하기 위해 포함되고, 본 명세서에 통합되며 본 명세서의 일부를 구성한다. 도면들은, 본 발명의 실시예들을 예시하고, 설명과 함께 본 발명의 원리들을 설명하도록 기능한다. 본 발명의 다른 실시예들 및 의도된 이점들은, 하기 상세한 설명을 참조하여 더 양호하게 이해될 때 쉽게 인식될 것이다.
도 1a는, 규칙적인 패턴으로 서로 보완하는 종단 구조체들 및 필드 전극 구조체들과 관련된 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 1b는, 라인 B-B를 따른 도 1a의 반도체 디바이스 부분의 개략적 수직 단면도이다.
도 2a는, 규칙적인 패턴으로 서로 보완하는 종단 구조체 및 필드 전극 구조체들의 부분들을 갖는 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 2b는, 규칙적인 패턴으로 서로 보완하는 종단 구조체 및 필드 전극 구조체들의 부분들을 갖는 외주 종단 구조체에 관한 추가적인 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 2c는, 평활한 윤곽들을 갖는 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 2d는, 필드 전극 구조체들보다 협소한 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 2e는, 원형 단면들을 갖는 바늘형 종단 및 필드 전극 구조체들에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 2f는, 바늘형 종단 및 필드 전극 구조체들 및 스트라이프형 게이트 구조체들에 관한 실시예에 따른 반도체 디바이스의 개략적 수평 단면도이다.
도 3a는, 종단 전극들과 전기 접속된 도트형 근표면(near-surface) 도핑된 영역들에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 3b는, 라인 B-B를 따른 도 3a의 반도체 디바이스 부분의 개략적 수직 단면도이다.
도 4a는, 종단 전극들과 전기 접속된 스트라이프형 근표면 도핑된 영역들에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 4b는, 라인 B-B를 따른 도 4a의 반도체 디바이스 부분의 개략적 수직 단면도이다.
도 5a는, 절연 재료들 및/또는 진성 반도체 재료로 구성된 종단 구조체들의 바닥 부분들과 인접하는 매립된 도핑된 영역들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5b는, 소스 전위에 전기 접속된 매립된 도핑된 영역들 및 종단 전극들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5c는, 플로우팅 종단 전극들에 전기 접속된 매립된 도핑된 영역들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5d는, 이웃 종단 전극들에 전기 접속된 근표면 도핑된 영역들에 관한 추가적 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5e는, 종단 구조체들 사이에 매립된 저-도핑된 영역들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5f는, 종단 구조체들 사이에 매립된 반대-도핑된 영역들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 5g는, 필드 전극 구조체들과 종단 구조체들 사이에 협소한 보조 메사를 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수직 단면도이다.
도 6a는, 시프트된 라인들에 배열되는 바늘형 팔각 필드 전극 구조체들 및 대략적으로 일정한 폭의 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 6b는, 시프트된 라인들에 배열되는 바늘형 사각 필드 전극 구조체들 및 직사각형 돌출부들을 갖는 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 7은, 추가적인 실시예에 따른 전자 회로의 단순화된 회로도이다.
하기 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예들을 예시의 방식으로 도시하는 첨부된 도면들이 참조된다. 본 발명의 범주를 벗어남이 없이, 다른 실시예들이 활용될 수 있고, 구조체적 또는 논리적 변경들이 행해질 수 있음을 이해해야 한다. 예를 들어, 하나의 실시예에 대해 예시 또는 설명된 특징들은, 다른 실시예들에서 또는 다른 실시예들과 함께 이용되어 또 다른 실시예를 도출할 수 있다. 본 발명은 이러한 수정들 및 변화들을 포함하는 것으로 의도된다. 예들은, 첨부된 청구항들의 범주를 제한하는 것으로 해석되어서는 안되는 특정 언어를 이용하여 설명된다. 도면들은 축척대로 그려지지 않고, 오직 예시적인 목적을 위한 것이다. 명확화를 위해, 달리 언급되지 않으면, 동일한 요소들은 상이한 도면들에서 대응하는 참조부호들로 지정된다.
용어들 "갖는", "함유하는", "포함하는", "구비하는" 등은 개방적이고, 이러한 용어들은 언급된 구조체들, 요소들 또는 특징들의 존재를 나타내지만, 추가적인 요소들 또는 특징들을 배제하지는 않는다. 단수형 표현은, 문맥상 명백하게 달리 표시되지 않으면, 단수형 뿐만 아니라 복수형을 포함하도록 의도된다.
용어 "전기 접속된"은, 전기 접속된 요소들 사이에 영구적으로 낮은 저항성 접속, 예를 들어, 관련 요소들 사이의 직접 접촉, 또는 금속 및/또는 고도로 도핑된 반도체를 통한 낮은 저항성 접속을 나타낸다. 용어 "전기적으로 커플링된"은, 신호 송신을 위해 적응된 하나 이상의 개입 요소(들), 예를 들어, 일시적으로 제 1 상태에서는 낮은 저항성 접속을 제공하고 제 2 상태에서는 높은 저항성 전기적 디커플링을 제공하도록 제어가능한 요소들이 그 전기적으로 커플링된 요소들 사이에 제공될 수 있는 것을 포함한다.
도면들은 도핑 타입 "n" 또는 "p" 다음에 "-" 또는 "+"를 표시함으로써 상대적인 도핑 농도들을 예시한다. 예를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 한편, "n+"-도핑 영역은 "n"-도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역들이 반드시 동일한 절대적 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n"-도핑 영역들은 동일하거나 상이한 절대적 도핑 농도들을 가질 수 있다.
도 1a 내지 도 1b는, 복수의 동일한 IGFET(insulated gate field effect transistor) 셀들 TC를 포함하는 반도체 디바이스(500)를 참조한다. 반도체 디바이스(500)는 IGFET, 예를 들어, 종래의 의미에서 금속 게이트들을 갖는 FET들 뿐만 아니라 비금속 게이트들을 갖는 FET들을 포함하는 MOSFET(metal oxide semiconductor FET)일 수 있거나 이를 포함할 수 있다. 다른 실시예에 따르면, 반도체 디바이스(500)는 IGBT일 수 있다.
반도체 디바이스(500)는, 실리콘(Si), 탄화 실리콘(SiC), 게르마늄(Ge), 실리콘 게르마늄 결정(SiGe), 질화 갈륨(GaN), 갈륨 비소(GaAs) 또는 임의의 다른 AIIIBV 반도체와 같은 단결정 반도체 재료로부터의 반도체 본체(100)에 기초한다.
전면에서, 반도체 본체(100)는, 대략 평탄할 수 있거나 동일평면 표면 부분들에 걸쳐있는 평면에 의해 정의될 수 있는 제 1 표면(101)을 갖는다. 평탄한 제 2 표면(102), 대향 후면에서 제 1 표면(101)에 평행하게 연장된다. 제 1 및 제 2 표면들(101, 102) 사이의 거리는 전압 차단 능력의 함수이고, 적어도 20 ㎛일 수 있다. 다른 실시예들에 따르면, 거리는, 예를 들어, 250 ㎛까지의 범위일 수 있다. 제 1 및 제 2 표면들(101, 102)에 대해 기울어진 측방향 표면(103)이 제 1 및 제 2 표면들(101, 102)에 접속한다.
제 1 표면(101)에 평행한 평면에서, 반도체 본체(100)는 수 밀리미터의 에지 길이를 갖는 직사각형 형상을 가질 수 있다. 제 1 표면(101)에 대한 법선은 수직 방향을 정의하고, 수직 방향에 직교하는 방향들이 수평 방향들이다.
트랜지스터 셀들 TC가 셀 영역(610)에 형성되고, 각각의 트랜지스터 셀 TC는, 제 1 표면(101)으로부터 반도체 바디(100) 내로 바닥 평면 BPL까지 아래로 연장되는 필드 전극 구조체(160)를 포함한다. 각각의 필드 전극 구조체(160)는, 도전성 침형 또는 바늘형 필드 전극(165) 및 필드 전극(165)을 둘러싸는 필드 유전체(161)를 포함한다.
필드 전극(165)은 도핑된 다결정 실리콘층 및/또는 금속함유층을 포함하거나 이로 구성된다. 필드 유전체(161)는 필드 전극(165)을 반도체 본체(100)의 외주 반도체 재료로부터 분리시키고, 열 성장 실리콘 산화물층을 포함하거나 이로 구성된다. 실시예에 따르면, 필드 유전체(161)는, 증착된 실리콘 산화물층, 예를 들어, TEOS(테트라에틸 오소실리케이트)에 기반한 실리콘 산화물층을 포함하거나 이로 구성된다.
필드 전극 구조체들(160)의 수직 연장부는, 제 1 표면(101)과 제 2 표면(102) 사이의 거리보다 작아서, 반도체 본체(100)의 인접부 CS가 필드 전극 구조체들(160)과 제 2 표면(102) 사이에 형성된다. 인접부 CS는 제 1 도전 타입의 드리프트 구역(121)의 제 2 부분(121b)을 포함한다. 필드 전극 구조체들(160)의 수직 연장부는 0.2 ㎛ 내지 45 ㎛의 범위, 예를 들어, 2 ㎛ 내지 20 ㎛의 범위일 수 있다.
필드 전극(165)의 제 1 수평 연장부는, 제 1 수평 연장부에 직교하는 제 2 수평 연장부보다 최대 3배 또는 최대 2배만큼 클 수 있다. 수평 연장부들은 0.1 ㎛ 내지 2 ㎛의 범위, 예를 들어, 0.15 ㎛ 내지 1 ㎛의 범위일 수 있다.
필드 전극들(165) 및 필드 전극 구조체들(160)의 수평 단면들은, 각각, 둥근 및/또는 챔퍼링된(chamfered) 코너들을 갖거나 갖지 않는 타원형들, 계란형들, 직사각형들 또는 규칙적이거나 왜곡된 다각형들일 수 있다. 실시예에 따르면, 제 1 및 제 2 수평 연장부들은 대략 동일하고, 필드 전극들(165) 및 필드 전극 구조체들(160)의 수평 단면들은, 각각, 둥근 또는 챔퍼링된 코너들을 갖거나 갖지 않는 원형들 또는 규칙적인 다각형들, 예를 들어, 팔각형들, 육각형들 또는 사각형들이다.
각각의 트랜지스터 셀 TC의 수평 중심점 CP에 중심을 둔 필드 전극 구조체들(160)은 규칙적으로, 예를 들어, 균등하게 이격되어 배열된다. 실시예에 따르면, 동일하게 이격된 필드 전극 구조체들(160)은 셀 영역(610)의 라인들 및 행들로 매트릭스형으로 배열된다. 다른 실시예들에 따르면, 필드 전극 구조체들(160)은 시프트된 라인들로 배열될 수 있고, 동일한 라인의 2개의 이웃 필드 전극 구조체들(160) 사이의 거리의 절반만큼 홀수번째 라인들이 짝수번째 라인들에 대해 시프트된다. 트랜지스터 셀들 TC의 반도전성 부분들이 반도체 본체(100)의 셀 메사들(170)에 형성되고, 셀 메사들(170)은 반도체 본체(100)의 인접부 CS로부터 돌출하고, 필드 전극 구조체들(160)을 둘러싸고, 메시들에 배열된 필드 전극 구조체들(160)과 그리드를 형성한다.
셀 메사들(170)은 제 1 도전 타입의 드리프트 구역(121)의 제 1 부분들(121a)을 포함하고, 제 1 부분들(121a)은 반도체 본체(100)의 인접부 CS에 형성된 제 2 부분(121b)에 바로 인접한다. 드리프트 구역(121)의 제 2 부분(121b)의 도펀트 농도는, 드리프트 구역(121)의 제 1 부분(121a)의 도펀트 농도와 동일할 수 있다. 제 1 및 제 2 부분들(121a, 121b)을 포함하는 드리프트 구역(121)의 평균 도펀트 농도는, 1E15 cm-3 내지 1E17 cm-3, 예를 들어, 5E15 cm-3 내지 5E16 cm-3의 범위일 수 있다.
각각의 셀 메사(170)는, 제 1 도전 타입과 반대인 제 2 도전 타입의 본체 구역(115), 및 제 1 도전 타입의 하나 이상의 소스 구역들(110)을 더 포함한다. 본체 구역(115)은 소스 구역(들)(110)을 각각의 셀 메사(170)에서 드리프트 구역(121)의 제 1 부분(121a)으로부터 분리시킨다. 게이트 구조체(150)가 제 1 표면(101)으로부터 셀 메사들(170) 내로 연장된다. 게이트 구조체(150)는, 게이트 유전체(151)를 통해 본체 구역들(115)에 용량적으로 커플링되는 게이트 전극(155)을 포함한다.
최외곽 필드 전극 구조체들(160)의 외측 에지들이 셀 영역(610)의 윤곽을 정의한다. 에지 영역(690)은 셀 영역(610)을 둘러싼다. 에지 영역(690)은 측방향 표면(103)에 바로 인접할 수 있다. 다른 실시예들에 따르면, 에지 영역(690)은, 예를 들어, 측방향 트랜지스터들에 기초하여 로직 회로들을 포함하는 로직 부분에 바로 인접할 수 있다. 에지 영역(690)의 내측 에지 영역(691)은 셀 영역(610)에 바로 인접하고 이를 둘러싸며, 종단 구조체들(180)을 포함한다.
종단 구조체들(180)은, 적어도 하나의 절연 및 진성 반도전성 재료들로 구성될 수 있다. 예시된 실시예에 따르면, 종단 구조체들(180) 중 적어도 일부 또는 전부는 종단 전극(185) 및 종단 전극(185)을 둘러싸는 종단 유전체(181)를 각각 포함한다.
종단 전극(185)은 도핑된 다결정 실리콘층 및/또는 금속함유층을 포함하거나 이로 구성된다. 종단 유전체(181)는 종단 전극(185)을 반도체 본체(100)의 외주 반도체 재료로부터 분리시키고, 열 성장 실리콘 산화물층을 포함하거나 이로 구성될 수 있다. 실시예에 따르면, 종단 유전체(181)는, 증착된 실리콘 산화물층, 예를 들어, TEOS에 기반한 실리콘 산화물을 포함하거나 이로 구성될 수 있다.
종단 및 필드 유전체들(181, 161)은 동일한 두께 및 동일한 구성, 예를 들어, 동일한 층 구조체를 가질 수 있다. 예를 들어, 종단 및 필드 유전체들(181, 161) 둘 모두가 열 성장 반도체 산화물, 예를 들어, 실리콘 산화물로 구성되면, 필드 유전체들(161)의 두께는 종단 유전체들(181)의 두께와 동일할 수 있다. 종단 및 필드 유전체들(181, 161)이 증착된 산화물층을 포함하면, 증착된 산화물층의 두께는 필드 및 종단 유전체들(161, 181)에서 동일할 수 있다.
종단 구조체들(180)의 수직 연장부는, 필드 전극 구조체들(160)의 수직 연장부와 동일하거나 그보다 크다. 종단 구조체들(180)의 폭은, 필드 전극 구조체들(160)의 수평 치수와 동일하거나 그보다 클 수 있다. 종단 구조체들(180) 및 필드 전극 구조체들(160)은 동일한 수평 단면 형상 및 단면적을 가질 수 있고, 동일한 포토리소그래피 공정에서 동시에 형성될 수 있다.
종단 구조체들(180) 및 필드 전극 구조체들(160)의 중심점들 CP는 동등하게 이격되어, 종단 구조체들(180) 및 필드 전극 구조체들(160)은 규칙적인 패턴으로 서로 보완할 수 있고, 이웃 종단 구조체들(180) 사이, 이웃 종단 및 필드 전극 구조체들(180, 160) 사이 및 이웃 필드 전극 구조체들(160) 사이의 중심간 거리들은 동일하다. 종단 전극 구조체들(180)의 중심점들의 배열은 피드 전극 구조체들 부분의 중심점들의 배열과 합동이다. 즉, 필드 전극 구조체들(160)은 규칙적 패턴의 제 1 부분을 형성하고, 종단 구조체들(180)은 동일한 규칙적 패턴의 제 2 부분을 형성한다.
에지 영역(690)의 외측 에지 영역(699)에는 종단 구조체들(180)이 존재하지 않는다. 내측 에지 영역(691)은, 동일한 에지 메사(190)에서 게이트 구조체들(150), 본체 구역들(115) 및 소스 구역들(110) 중 최대 2개를 포함할 수 있어서, 에지 영역(690)은 기능적 트랜지스터 셀들 TC를 포함하지 않는다. 드리프트 구역(121)의 제 1 부분들(121a)을 포함하는 종단 메사들(190)은 이웃 종단 구조체들(180)을 분리시킨다. 종단 메사들(190)은 셀 메사들(170)과 동일한 폭을 가질 수 있다. 종단 메사들(190)은 반도체 본체(100)의 인접부 CS로부터 돌출되고, 종단 구조체들(180)을 둘러싸고, 셀 메사들(170)에 의해 형성된 그리드를 보완하는 그리드를 형성한다.
드리프트 구역(121)과 동종접합들을 형성하는 하나 이상의 도핑된 영역들(186)이, 셀 영역(610)과 최외곽 종단 구조체(180) 사이의 에지 영역(690)의 내측 에지 영역(691)에 형성된다.
도핑된 영역들(186) 중 일부 또는 전부는 종단 구조체들(180)과 제 2 표면(102) 사이에서 종단 구조체들(180)의 수직 돌출부에 형성될 수 있다. 다른 실시예들에 따르면, 도핑된 영역들(186) 중 일부 또는 전부는, 내측 에지 영역(691)에서 이웃 종단 구조체들(180) 사이 또는 이웃 종단 구조체와 필드 전극 구조체(180, 160) 사이에 형성될 수 있고, 매립된 도핑된 영역들(186)은 드리프트 구역(121)과 단극 동종접합들 또는 pn 접합들을 형성할 수 있다. 추가적인 실시예에 따르면, 도핑된 영역들(186) 중 일부 또는 전부는, 종단 메사들(190)에서 제 1 표면(101)에 가깝거나 바로 인접하는 근표면 도핑된 영역들일 수 있다. 도핑된 영역들(186)은, 반도체 디바이스(500)가 특정되는 절대적 최대 레이팅들 내의 동작 조건들에서 공핍가능할 수 있고, 반도체 디바이스(500)의 차단 능력을 증가시킬 수 있다.
종단 구조체들(180)은 에지 영역(690)의 차단 능력을 증가시킨다. 셀 영역(610)의 기하구조체를 연장함으로써, 예를 들어, 필드 또는 종단 유전체들(161, 181)의 부분들을 형성하기 위한 열 산화물 성장 동안 도펀트들의 분리가 발생하는 경우에도, 대응하는 메사들의 균일한 도펀트 농도들이 달성될 수 있어서, 반도체 디바이스(500)의 제조를 단순화시킬 수 있다.
종단 구조체들(180)은 셀 영역(610) 외주의 둘 이상의 링들에 배열된 침형 또는 바늘형 종단 구조체들, 하나 또는 둘 또는 이상의 외주 종단 구조체들(180) 또는 침형 및 외주 종단 구조체들의 조합을 배타적으로 포함할 수 있다.
도 2a 내지 도 2c는, 필드 전극 구조체들(160)을 보완하는 제 1 부분들(180a), 및 적용가능하다면 규칙적 패턴인 제 2 침형 종단 구조체들(180y) 뿐만 아니라 이웃 제 1 부분들(180a)에 접속하는 제 2 부분들(180b)을 포함하는 제 1 종단 구조체들(180x)을 갖는 반도체 디바이스들(500)을 참조한다.
도 2a에서, 필드 전극 구조체들(160)은 시프트된 라인들에 배열되고, 여기서 홀수번째 라인들은, 라인 방향을 따라 필드 전극들(160)의 중심간 거리의 절반만큼 짝수번째 라인들에 대해 시프트된다. 에지 영역(690)은, 필드 전극 구조체들(160)의 패턴을 보완하는 바늘형 제 1 종단 구조체들(180c)을 포함한다. 적어도 하나의 제 1 종단 구조체(180x)는, 필드 전극 구조체들(160)을 보완하는 제 1 부분들(180a), 및 규칙적인 패턴의 침형 제 2 종단 구조체들(180y)을 포함한다. 제 1 종단 구조체(180x)의 제 2 부분들(180b)은 이웃 제 1 부분들(180a) 사이에 형성되고, 여기서 제 2 부분들(180b)의 이웃 바늘형 제 1 종단 구조체들(180a)까지의 거리는, 제 1 부분들(180a)과 관련 제 1 종단 구조체들(180) 사이의 최소 거리와 동일하다.
동일한 제 1 종단 구조체(180x)의 제 1 및 제 2 부분들(180a, 180b)에 할당되는 종단 전극들(185)은 서로 접속되고, 제 2 종단 구조체(180x)의 결합된 종단 전극(185)의 폭은 변할 수 있다. 외주 제 1 종단 구조체(180x)는 셀 영역(610)을 둘러싼다. 외주 제 1 트렌치 구조체(180x)와 셀 영역(610) 사이에서, 바늘형 제 2 종단 구조체들(180)이 하나 이상의 스태거링된 링들(staggered rings)을 형성한다. 제 1 종단 구조체(180x)의 필드 유전체(181)의 두께는 균일하고 제 2 종단 구조체들(180y)의 필드 유전체들(181)의 두께와 동일하다.
도 2b에서, 외주 제 1 종단 구조체(180x)의 결합된 종단 전극(185)은 제 1 및 제 2 부분들(180a, 180b) 둘 모두에서 동일한 폭을 갖는다.
도 2a 및 도 2b의 실시예들 둘 모두에서, 제 1 외주 종단 구조체(180x)와 바늘형 제 2 종단 구조체들(180y)의 최외곽 링 사이의 최외곽 종단 메사(190)는 대략 균일한 폭을 갖는다. 셀 영역(610)에서보다 에지 영역(690)에서의 더 높은 차단 능력과 결합하여, 최외곽 종단 메사(190)의 균일한 폭은 개선된 애벌런치 내구성(avalanche ruggedness)에 기여할 수 있다.
도 2c는, 규칙적 패턴의 필드 전극 구조체들(160) 및 바늘형 제 2 종단 구조체들(180)을 보완하는 제 1 부분들(180a) 및 이웃 제 1 부분들(180a)을 직접 접속시키는 제 2 부분들(180b)을 갖는 외주 제 1 트렌치 구조체(180x)를 참조한다. 외주 제 1 종단 구조체(180x)는 이웃 필드 전극 구조체들(160) 사이의 중심간 거리보다 적어도 2배만큼 긴 직선 부분들을 포함하고, 셀 영역(610) 및 바늘형 종단 구조체들(180y)의 둘 이상의 링들을 둘러싼다.
도 2d에서, 외주 종단 구조체(180x)는 필드 전극 구조체들(160)보다 얇다.
도 2e에서, 필드 전극 구조체들(160) 및 종단 구조체들(180)의 수평 단면들은 원이다. 바늘형 종단 구조체들(180)의 2개의 링들은 셀 영역(610)을 둘러싼다.
도 2f는, 라인들에 배열된 필드 및 종단 구조체들(160, 180), 및 필드 전극들(160)의 이웃 라인들 사이의 스트라이프형 게이트 구조체들(150)을 갖는 실시예를 참조한다. 도 2f의 스트라이프형 게이트 구조체들(150)에 의한 레이아웃들은 또한, 예를 들어, 도 2a 내지 도 2d에 예시된 외주 종단 구조체들(180x)과 결합될 수 있다.
도 3a 및 도 3b는 종단 전극들(185)에 전기 접속된 근표면 도핑된 영역들(186)을 갖는 반도체 디바이스(500)를 참조한다.
도 1a 및 도 1b를 참조하여 상세히 설명된 바와 같이 반도체 본체(100)는 제 1 도전 타입의 드리프트 및 후면 구조체(120) 뿐만 아니라 제 1 또는 제 2 도전 타입일 수 있는 접촉부(130)를 드리프트 및 후면 구조체(120)와 제 2 표면(102) 사이에 포함한다. 드리프트 및 후면 구조체(120)는 드리프트 구역(121)을 포함하고, 드리프트 구역(121)에서, 도펀트 농도는, 적어도 수직 연장부 부분들에서 제 1 표면(101)까지의 거리가 증가함에 따라 점진적으로 또는 계단식으로 증가 또는 감소할 수 있다. 다른 실시예들에 따르면, 드리프트 구역(121)의 도펀트 농도는 대략 균일할 수 있다. 드리프트 구역(121)의 평균 도펀트 농도는 1E15 cm-3 내지 1E17 cm-3, 예를 들어, 5E15 cm-3 내지 5E16 cm- 3 의 범위일 수 있다. 드리프트 및 후면 구조체(120)는 추가적으로 도핑된 구역들, 예를 들어, 드리프트 구역(121)을 접촉부(130)로부터 분리시키는 필드 정지층(128)을 포함할 수 있다. 필드 정지층(128)의 평균 도펀트 농도는, 드리프트 구역(121)의 평균 도펀트 농도의 적어도 5배 그리고 접촉부(130)의 최대 도펀트 농도의 최대 1/5만큼 높을 수 있다.
접촉부(130)는 과도하게 도핑된 베이스 기판 또는 과도하게 도핑된 층일 수 있다. 제 2 표면(102)을 따라, 접촉부(130)의 도펀트 농도는 충분히 높아서, 제 2 표면(102)에 바로 인접하는 금속과 저항성 접촉을 형성한다. 반도체 본체(100)가 실리콘에 기반하는 경우, n-도전성 접촉부(130)에서, 제 2 표면(102)을 따른 도펀트 농도는 적어도 1E18 cm-3, 예를 들어, 적어도 5E19 cm-3일 수 있는 한편, p-도전성 접촉부(130)에서, 도펀트 농도는 적어도 1E18 cm-3, 예를 들어, 적어도 5E18 cm-3일 수 있다.
셀 영역(610)에서, 전면으로부터 바닥 평면 BPL까지 아래로 연장되는 필드 전극 구조체들(160)은 라인들 및 열들에서 균등한 거리들로 규칙적으로 배열된다. 예시된 실시예에 따르면, 필드 전극 구조체들(160)은 라인들, 및 라인들과 60°의 각도 α로 교차하는 열들에서 매트릭스형으로 배열된다. 라인들 및 행들을 따라, 필드 전극 구조체들(160)은 거리 df로 이격된다. 필드 전극 구조체들(160)의 추가적인 세부사항들에 대해, 도 1a 및 도 1b의 상세한 설명이 참조된다.
트랜지스터 셀들 TC는 필드 전극 구조체들(160)의 수평 중심점들 CP 상에 중심을 둔다. 트랜지스터 셀들 TC의 반도전성 부분들은 필드 전극 구조체들(160) 사이의 셀 메사들(170)에 형성된다. 셀 메사들(170)은, 바닥 평면 BPL과 제 2 표면(102) 사이에서 반도체 본체(100)의 인접부 CS의 드리프트 구역(121)의 제 2 부분(121b)과 바로 인접하는 드리프트 구역(121)의 제 1 부분들(121a)을 포함한다.
각각의 셀 메사(170)는, 하나 이상의 소스 구역들(110) 및 본체 구역(115)을 포함하여, 소스 구역들(110)을 갖는 제 1 pn 접합들 pn1 및 드리프트 구역(121)을 갖는 제 2 pn 접합 pn2를 형성한다.
소스 구역들(110)은, 제 1 표면(101)로부터 반도체 본체(100) 내로, 예를 들어, 본체 구역들(115) 내로 연장되는 웰(well)들일 수 있다. 실시예에 따르면, 하나의 소스 구역(110)은 수평 평면에서 각각의 트랜지스터 셀 TC의 필드 전극 구조체(160)를 둘러싼다. 소스 구역(들)(110)은 각각의 필드 전극 구조체(160)와 바로 인접할 수 있거나, 필드 전극 구조체(160)로부터 이격될 수 있다. 다른 실시예들에 따르면, 관련 트랜지스터 셀 TC의 필드 전극 구조체(160)는 하나의 소스 구역(110)에 의해 완전히 둘러싸이지 않거나, 중심점 CP에 대해 회전방향에서 대칭적으로 배열될 수 있는 몇몇 공간적으로 분리된 소스 구역들(110)을 포함한다.
셀 영역(610)은, 수평 평면에서 트랜지스터 셀들 TC의 트랜지스터 부분들을 둘러싸는 도전성 게이트 전극(155)을 갖는 게이트 구조체(150)를 더 포함하고, 트랜지스터 부분들은 소스 및 본체 구역들(110, 115)을 포함하는 셀 메사들(170)의 부분들이다. 예시된 실시예에 따르면, 게이트 구조체(150)는 필드 전극 구조체들(160)로부터 이격된다. 게이트 전극(155)은, 과도하게 도핑된 다결정 실리콘층 및/또는 금속 함유층을 포함하거나 이로 구성된다.
게이트 전극(155)은 반도체 본체(100)에 대해 완전히 절연되고, 게이트 유전체(151)는 게이트 전극(155)을 적어도 본체 구역(115)으로부터 분리시킨다. 게이트 유전체(151)는 게이트 전극(155)을 본체 구역들(115)의 채널 부분들에 용량적으로 커플링한다. 게이트 유전체(151)는, 반도체 산화물, 예를 들어, 열 성장되거나 증착된 실리콘 산화물, 반도체 질화물, 예를 들어, 증착되거나 열 성장된 실리콘 질화물, 반도체 산질화물, 예를 들어, 실리콘 산질화물 또는 이들의 조합을 포함하거나 이로 구성될 수 있다.
게이트 구조체(150)는, 제 1 표면(101)을 따라 반도체 본체(100) 외부에 형성되는 측방향 게이트일 수 있다. 예시된 실시예에 따르면, 게이트 구조체(150)는 제 1 표면(101)으로부터 반도체 본체(100)로 연장되는 트렌치 게이트이고, 게이트 구조체(150)의 수직 연장부는 필드 전극 구조체들(160)의 수직 연장부보다 작다. 실시예에 따르면, 게이트 구조체(150)의 수직 연장부는 200 nm 내지 2000 nm의 범위, 예를 들어, 600 nm 내지 1000 nm의 범위일 수 있다.
예시된 실시예들에서 그리고 하기 설명의 경우, 제 1 도전 타입은 n-타입이고, 제 2 도전 타입은 p-타입이다. 아래에 개략된 것과 유사한 고려사항들은 또한, p-타입인 제 1 도전 타입 및 n-타입인 제 2 도전 타입을 갖는 실시예들에도 또한 적용된다.
게이트 전극(150)에 인가된 전압이 미리 설정된 임계 전압을 초과하는 경우, 전자들은, 게이트 유전체(151)에 바로 인접한 채널 부분들에 누적되고, 전자들에 대해 제 2 pn 접합 pn2를 회로 단락시키는 반전 채널들을 형성한다.
예시된 실시예에 따르면, 게이트 구조체(150)는, 메시들이 필드 전극 구조체들(160), 및 소스 및 본체 구역들(110, 115)을 포함하는 셀 메사들(170)의 부분들을 둘러싸는 그리드를 형성한다. 다른 실시예들에 따르면, 게이트 구조체(150)는 필드 전극 구조체들(160)에 바로 인접(directly adjoin)할 수 있다.
게이트 구조체(150)의 부분은 에지 영역(690)으로 연장될 수 있고, 에지 영역(690)에서, 게이트 구조체(150)는, 셀 영역(610)의 수직 돌출부 외부 및 전면에서 금속 게이트 전극과 게이트 전극(155)을 전기 접속시키기 위한 확장부들을 포함할 수 있다.
제 1 표면(101)에 인접한 층간 유전체(210)는 전면에 배열된 제 1 부하 전극(310)으로부터 게이트 전극(155)을 전기 절연할 수 있다. 또한, 층간 절연체(210)는 필드 전극 구조체들(160)의 수직 돌출부에 형성될 수 있다.
층간 유전체(210)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 또는 도핑되지 않은 실리케이트 유리, 예를 들어, BSG(boron silicate glass), PSG(phosphorus silicate glass) 또는 BPSG(boron phosphorus silicate glass)로부터의 하나 이상의 유전체 층들을 포함할 수 있다.
제 1 부하 전극(310)은, 반도체 디바이스(500)가 IGFET인 경우, 예를 들어, 소스 단자 S와 같은 제 1 부하 단자를 형성하거나 제 1 부하 단자에 전기 커플링 또는 접속될 수 있다. 제 2 표면(102) 및 접촉부(130)에 바로 인접하는 제 2 부하 전극(320)은, 반도체 디바이스(500)가 IGFET인 경우, 드레인 단자 D일 수 있는 제 2 부하 단자를 형성하거나 제 2 부하 단자에 전기 접속될 수 있다.
제 1 및 제 2 부하 전극들(310, 320) 각각은, 주 구성성분(들)으로서, 알루미늄(Al), 구리(Cu), 또는 알루미늄 또는 구리의 합금들, 예를 들어, AlSi, AlCu 또는 AlSiCu로 구성되거나 이들을 포함할 수 있다. 다른 실시예들에 따르면, 제 1 및 제 2 부하 전극들(310, 320) 중 적어도 하나는 주 구성성분(들)으로서, 니켈(Ni), 주석(Sn), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 바나듐(V), 은(Ag), 금(Au), 백금(Pt) 및/또는 팔라듐(Pd)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 부하 전극들(310, 320) 중 적어도 하나는 둘 이상의 하위계층들을 포함할 수 있고, 각각의 하위 계층은, 메인 구성성분(들)으로서, 예를 들어, 실리사이드, 질화물 및/또는 합금으로서, Ni, Sn, Ti, V, Ag, Au, Pt, W 및 Pd 중 하나 이상을 포함한다.
접촉 구조체들(315)은 층간 유전체(210)의 개구부들을 통해 연장되고, 제 1 부하 전극(310)을 소스 및 본체 구역들(110, 115) 뿐만 아니라 트랜지스터 셀들 TC의 필드 전극들(165)과 전기 접속시킨다. 접촉 구조체들(315b)은, 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)에 기반한 하나 이상의 도전성 금속 함유층들, 및 예를 들어, 텅스텐(W)에 기반한 금속 충진부를 포함할 수 있다. 다른 실시예들에 따르면, 접촉 구조체들(315, 315b)은 과도하게 도핑된 반도체 구조체들, 예를 들어, 과도하게 n-도핑된 다결정 구조체들 또는 과도하게 p-도핑된 주상(columnar) 단결정 구조체들을 포함한다.
다른 실시예들에 따르면, 필드 전극들(165)은, 게이트 전극들(155)과, 반도체 디바이스(500)의 제어 단자에, 내부 드라이버 회로의 출력부에 전기 접속될 수 있거나, 전기적으로 플로우팅(float)일 수 있다. 셀 영역(610)을 둘러싸는 에지 영역(690)은 앞서 도면들에 대해 상세히 설명된 바와 같이 종단 구조체들(180) 및 종단 메사들(190)을 포함한다.
종단 메사들(190)은, 관련 근표면 도핑된 영역(186)에 대해 셀 영역(610)으로부터 벗어난 이웃 종단 구조체들(180)의 종단 전극들(185)에 전기 접속되는 하나 이상의 근표면 도핑된 영역(들)(186)을 포함한다. 동일한 근표면 도핑된 영역(186)에 전기 접속된 종단 전극들(185)은 동일한 전위를 공유한다.
실시예에 따르면, 복수의 근표면 도핑된 영역들(186)은 각각 상이한 종단 전극들(185)에 전기 접속된다. 예를 들어, 근표면 도핑된 영역들(186)은, 이들이 접속된 종단 전극들(185)보다 셀 영역(610)에 더 가까울 수 있다. 종단 전극들(185)을, 소스 및 드레인 전위 사이의 전위들에 접속시키는 것은 각각의 종단 구조체(180)의 유효 전기장을 국부적으로 감소시킨다.
도 3a 및 도 3b의 실시예는, 바닥 평면 BPL과 제 2 표면(102) 사이의 종단 구조체들(180)의 적어도 일부의 수직 돌출부에 형성되는 매립된 도핑된 영역들(186)과 결합될 수 있다.
필드 전극 구조체들(160)은, 반도체 디바이스(500)의 차단 능력에 악영향을 미치지 않고, 드리프트 구역(121)의 더 높은 도펀트 농도들을 허용한다. 스트라이프형 필드 전극들에 비해, 바늘형 필드 전극들(165)은 드리프트 구역(121)을 위한 이용가능한 단면적을 증가시키고, 따라서 온-상태 저항 RDSon을 감소시킨다. 근표면 도핑된 영역들(186) 뿐만 아니라 종단 구조체들(180)과 제 2 표면(102) 사이의 매립된 도핑된 영역들(186)은 전압 차단 능력을 증가시킨다.
도 3a 및 도 3b에 도시된 바와 같은 도트형 근표면 도핑된 영역들(186)에 대한 대안으로 또는 추가적으로 도 4a 및 도 4b의 반도체 디바이스(500)는, 종단 구조체들(180)의 이웃 링들 사이에서 만곡되는 스트라이프형 근표면 도핑된 영역들(186)을 포함한다. 과도하게 도핑된 다결정 실리콘으로부터 형성될 수 있는 보조 접촉 구조체들(316)이 제 1 표면으로부터 종단 구조체들(180) 및 반도체 본체(100) 내로 연장될 수 있고, 근표면 도핑된 영역들(186)을 이웃 종단 전극들(185)에 전기 접속시킬 수 있다.
도 5a 내지 도 5e는, 예를 들어, 도 2a 내지 도 2f에 도시된 레이아웃들 중 임의의 레이아웃과 결합될 수 있는 도핑된 영역들(186)의 추가적인 실시예들과 관련된다.
도 5a는, 절연 재료 및/또는 진성 반도전성 재료로부터 완전히 형성되는 종단 구조체들(180)을 예시한다. 매립된 도핑된 영역들(186)은 종단 구조체들(180)과 제 2 표면(102) 사이에서 종단 구조체들(180)의 수직 돌출부에 형성된다. 매립된 도핑된 영역들(186)은 종단 구조체들(180)에 바로 인접할 수 있거나, 종단 구조체들(180)로부터 이격되어 드리프트 구역(121)과 pn 접합들을 형성할 수 있고, 반도체 디바이스(500)의 최대 레이팅들 내의 반도체 디바이스(500)의 동작 모드에서 완전히 공핍될 수 있다. 예시된 실시예에서, 제 1 표면(101)에 수직인 모든 종단 구조체들(180)의 수직 연장부는 필드 전극 구조체들(160)의 수직 연장부보다 크다. 다른 실시예들에 따르면, 적어도 하나의 외주 종단 구조체(180)의 수직 연장부는 필드 전극 구조체들(160)의 수직 연장부보다 크다.
추가적인 세부사항들을 위해, 도 1a 및 도 1b 및 도 3a 및 도 3b의 설명이 참조된다.
도 5b에서, 종단 구조체들(180)은, 도전성 종단 전극들(185), 및 반도체 본체(100)에 대해 종단 전극들(185)을 절연하는 필드 유전체들(181)을 포함한다. 예시된 실시예에서, 접촉 구조체들(315)은 제 1 부하 전극(310)을 모든 종단 전극들(185)과 전기 접속시킨다. 다른 실시예들에 따르면, 종단 전극들(185) 중 오직 일부만이 제 1 부하 전극(310)에 전기 접속된다. 다른 실시예들은, 종단 전극들(185) 중 일부 또는 전부를, 게이트 전극들(155)에 인가된 게이트 전위에, 추가적 제어 단자에 또는 내부 드라이버 회로의 출력부에 전기 접속시킬 수 있다. 추가적인 실시예들에 따르면, 종단 전극들(185) 중 일부 또는 전부는 플로우팅될 수 있다. 종단 전극들(185)은 상이한 전위들에 전기 접속될 수 있다.
도 5c에서, 종단 전극들(185)은 전기적으로 플로우팅되고, 바닥 평면 BPL과 제 2 표면(102) 사이에서 종단 구조체들(180)의 수직 돌출부에 형성된 매립된 도핑된 영역들(186)에 전기 접속된다. 매립된 도핑된 영역들(186)은 드리프트 구역(121)과 pn 접합들을 형성하고, 인접부들 CS로 연장되고, 필드 정지층(128)으로부터 이격된다. 도핑된 영역들(186)은, 과도하게 도핑된 다결정 실리콘에 기반하여 종단 전극들(185)로부터 도펀트들의 삼출(outdiffusion)에 의해 형성될 수 있다.
도 5d의 반도체 디바이스(500)는, 도 3a-3b 및 도 4a-4b에 예시된 바와 같이, 종단 구조체들(180)의 수직 돌출부에 형성된 전기적으로 플로우팅이고 공핍가능한 매립된 도핑된 영역들(186)을, 이웃 종단 전극들(185)에 전기 접속된 근표면 도핑된 영역들(186)과 결합한다.
도 5e 및 도 5f는, 각각 이웃 종단 구조체들(180) 사이에 형성된 도핑된 영역들(186)을 갖는 반도체 디바이스들(500)에 관한 것이다. 각각의 종단 메사(190)에 하나, 둘 또는 세개 이상의 도핑된 영역들(186)이 형성될 수 있고, 도핑된 영역들(186)은 이웃 종단 구조체들(180)에 바로 인접할 수 있거나, 이웃 종단 구조체들(180)로부터 이격될 수 있다.
도 5e에서, 도핑된 영역들(186)은, 드리프트 구역(121)과 동일한 도전 타입을 갖고, 드리프트 구역(121)과 단극 동종접합들을 형성한다. 도핑된 영역들(186)의 최소 순 도펀트 농도는 드리프트 구역(121)의 제 1 부분들(121a)의 평균 도펀트 농도의 최대 절반일 수 있다. 드리프트 구역(121)을 카운터도핑(counterdope)하기 위해, 도핑된 영역들에 붕소가 도입될 수 있다.
도 5f에서, 도핑된 영역들(186)의 도전 타입은 드리프트 구역(121)의 도전 타입과 반대이고, 도핑된 영역들(186)은 드리프트 구역(121)과 pn 접합들을 형성한다. 카운터도핑된 영역(186)의 최대 순 도펀트 농도는 1E15 cm-3 내지 1E18 cm-3의 범위이다.
도 5g에 예시된 반도체 디바이스(500)에서, 필드 전극 구조체들(160)은 셀 영역(610)의 라인들에 규칙적으로 배열된다. 필드 전극 구조체들(160)의 중심점들 CP는 제 1 규칙적 패턴을 형성한다. 종단 구조체들(180)은 셀 영역(610)을 둘러싸는 내측 에지 영역(691)에 형성된다. 종단 구조체들(180)의 중심점들 CP는 제 1 규칙적 패턴의 부분과 합동인 제 2 규칙적 패턴을 형성하고, 종단 구조체들(180) 사이의 중심간 거리들은 필드 전극 구조체들(160) 사이의 중심간 거리들과 동일하다.
셀 메사들(170)은, 필드 전극 구조체들(160)의 이웃하는 구조체들을 셀 영역(610)에서 서로로부터 분리시키고, 드리프트 구역(121)의 제 1 부분들(121a)을 포함한다. 게이트 전극(155)을 포함하는 게이트 구조체들(150)은 제 1 표면(101)으로부터 반도체 본체(100) 내로 연장될 수 있다. 게이트 전극(155)에 인가되는 전압은 셀 메사들(170)을 통한 전류 흐름을 제어한다. 셀 영역(610)과 최외곽 종단 구조체(180) 사이의 내측 에지 영역(691)에서, 드리프트 구역(121)과 pn 접합들을 형성하는 도핑된 영역들(186)은 각각의 종단 구조체(180)의 수직 돌출부에서 종단 구조체들(180)에 바로 인접한다.
전압 차단 능력을 개선하기 위해, 제 1 패턴의 최외곽 필드 전극 구조체들(160)과 제 2 패턴의 최내측 종단 구조체들(180) 사이의 보조 메사(175)는 셀 메사들(170)보다 얇다.
도 6a 및 도 6b는, 시프트된 라인들에 배열되는 필드 전극 구조체들(160) 및 트랜지스터 셀들 TC를 갖는 레이아웃들을 참조하면, 홀수번째 라인들은, 2개의 이웃 트랜지스터 셀들 TC 또는 2개의 이웃 필드 전극 구조체들(160) 사이의 거리의 절반만큼 짝수번째 라인들에 대해 시프트된다.
도 6a의 실시예에 따르면, 제 1 종단 구조체(180x)의 내측 윤곽은, 팔각 수평 단면들을 갖는 바늘형 필드 전극 구조체들(160)을 포함하는 셀 영역(610)의 윤곽 라인을 따른다. 종단 구조체(180)의 폭은 변할 수 있거나, 대략 균일할 수 있다. 결과적으로, 종단 메사(190)는, 필드 전극 구조체들(160)의 라인들에 대해 평행하게 연장되는 긴 직선 부분들, 및 긴 직선 부분들(180y)에 수직하게 배향되는 지그재그 부분들을 갖는다. 에지 영역(690)은, 바늘형 제 2 종단 구조체들(180y)의 3개의 링들을 더 포함한다.
도 6b는, 인덴티드(indented) 라인들의 돌출부에서 내측 윤곽을 따라 직사각형 돌출부들을 갖는 외주 제 1 종단 구조체(180x) 및 대략 정사각형 필드 전극 구조체들(160)을 갖는 실시예에 관한 것이다. 프레임형 종단 구조체(180)의 내측 윤곽은 직교 라인들에 의해 근사화되는 셀 영역(610)의 윤곽을 따른다. 추가적인 실시예들에 따르면, 종단 구조체(180)의 직교 부분들 사이의 전이들 또는 비스듬한 비직교 부분들로의 전이들은 둥근 형상일 수 있다.
도 7은, 예를 들어, 모터 드라이브, 스위칭 모드 전원, 스위칭 모드 전원의 1차 스테이지, 동기화 정류기, DC-투-AC 변환기의 1차 스테이지, DC-투-AC 변환기의 2차 스테이지, DC-투-DC 변환기의 1차 스테이지 또는 태양 전력 변환기의 일부일 수 있는 전자 어셈블리(510)를 참조한다.
전자 어셈블리(510)는, 앞서 설명된 바와 같이, 2개의 동일하거나 상이한 반도체 디바이스들(500)을 포함할 수 있다. 반도체 디바이스들(500)은 IGFET들일 수 있고, 2개의 반도체 디바이스들(500)의 부하 경로들은 제 1 서플라이 단자 A와 제 2 서플라이 단자 B 사이에 직렬로 전기 배열된다. 서플라이 단자들 A, B는 DC(직류) 전압 또는 AC(교류) 전압을 공급할 수 있다. 2개의 반도체 디바이스들(500) 사이의 네트워크 노드 NN은, 예를 들어, 변압기의 권선 또는 모터 권선일 수 있는 유도성 부하에, 또는 전자 회로의 기준 전위에 전기 접속될 수 있다. 전자 어셈블리(510)는, 제어 회로(504)에 의해 제어되고 반도체 디바이스들(500)의 게이트 단자들에 전기 접속되는 게이트 드라이버(502) 및 반도체 디바이스들(500)을 교번하여 온 및 오프로 스위칭하기 위한 제어 신호를 공급하는 제어 회로(504)를 더 포함할 수 있다.
전자 어셈블리(510)는, 하프-브릿지(half-bridge) 구성으로 전기 배열되는 반도체 디바이스들(500), 모터 권선에 전기 접속되는 네트워크 노드 NN 및 DC 전압을 공급하는 서플라이 단자들 A, B를 갖는 모터 드라이브일 수 있다.
특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 본 발명의 범주를 벗어남이 없이, 다양한 대안적 및/또는 균등한 구현들이 그 특정 실시예들에 대해 대체될 수 있음이 당업자들에 의해 인식될 것이다. 본 출원은, 본 명세서에서 논의되는 특정 실시예들의 임의의 적응들 또는 변화들을 커버하도록 의도된다. 따라서, 본 발명은 청구항들 및 이들의 균등물들에 의해서만 제한되도록 의도된다.

Claims (24)

  1. 반도체 디바이스로서,
    셀 영역(610) 내의 게이트 구조체들(150) 사이에 배열되고, 패턴의 제 1 부분을 형성하는 필드 전극 구조체들(160) ― 상기 필드 전극 구조체들(160)은 반도체 본체(100)로 연장함 ― 과,
    상기 셀 영역(610)을 둘러싸는 내측 에지 영역(691)에 형성되는 종단 구조체들(180) ― 상기 종단 구조체들(180)의 적어도 일부는 상기 패턴의 제 2 부분을 형성함 ― 과,
    상기 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 상기 셀 영역(610)에서 서로로부터 분리시키는 셀 메사(mesa)들(170)과,
    상기 내측 에지 영역(691) 내에서 드리프트 구역(121)과 동종접합(homojunction)을 형성하는 적어도 하나의 도핑된 영역(186)을 포함하고,
    상기 필드 전극 구조체들(160)의 각각은 필드 전극(165), 및 상기 필드 전극(165)을 상기 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함하고,
    상기 종단 구조체들(180)의 각각은 종단 전극(185), 및 상기 종단 전극(185)을 상기 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    적어도 하나의 상기 종단 구조체(180)는 제 1 부분들(180a) 및 제 2 부분들(180b)을 포함하고, 상기 제 1 부분들(180a) 및 상기 필드 전극 구조체들(160)은 라인들에서 배열되고 상기 패턴을 형성하고, 각각의 제 2 부분(180b)은 상기 제 1 부분들(180a) 중 2개를 접속시키는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 종단 구조체들(180) 중 적어도 하나는 상기 셀 영역(610)을 둘러싸는
    반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 셀 영역(610)을 둘러싸는 외주 종단 구조체(180)와, 이웃 종단 구조체들(180) 또는 필드 전극 구조체들(160) 사이의 종단 메사(190)의 폭은 외주(circumference)를 따라 균일한
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 종단 구조체들 및 상기 필드 전극 구조체들(180, 160)은 라인들에서 배열되고, 상기 패턴을 형성하는
    반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 도핑된 영역(186)은 종단 구조체들(180) 사이에 배열되고, 플로우팅하도록 구성되는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 도핑된 영역(186)은 상기 드리프트 구역(121)과 pn 접합을 형성하는
    반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 도핑된 영역(186)은 상기 반도체 디바이스의 동작 모드에서 공핍가능한
    반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 적어도 하나의 도핑된 영역(186)은 드리프트 구역(121)과 단극 동종접합을 형성하고, 상기 드리프트 구역(121)의 평균 순 도펀트 농도(mean net dopant concentration)는, 상기 적어도 하나의 도핑된 영역(186)의 평균 순 도펀트 농도의 적어도 2배만큼 높은
    반도체 디바이스.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 종단 구조체들(180)은 제 1 표면(101)으로부터 상기 반도체 본체(100) 내로 연장되고, 상기 도핑된 영역들(186)은 상기 제 1 표면(101)에 대해, 상기 종단 구조체들(180)의 수직 돌출부 내에 배열되고, 상기 드리프트 구역(121)과 pn 접합들을 형성하는
    반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 도핑된 영역들(186)은 상기 반도체 디바이스의 동작 모드에서 공핍가능한
    반도체 디바이스.
  12. 제 10 항에 있어서,
    각각의 종단 구조체(180)는 절연 재료 및 진성 반도전성 재료들 중 적어도 하나로 구성되는
    반도체 디바이스.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 도핑된 영역들(186)은 각각의 종단 전극들(185)에 바로 인접하는
    반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 종단 전극들(185)의 적어도 서브세트는, 상기 셀 메사들(170)에서 본체 구역들(115) 및 소스 구역들(110)에 전기 접속되는 제 1 부하 전극(310)에 전기 접속되고, 각각의 본체 구역(115)은, 상기 소스 구역(110)과 제 1 pn 접합(pn1) 및 상기 드리프트 구역(121)과 제 2 pn 접합(pn2)을 형성하는
    반도체 디바이스.
  16. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 도핑된 영역들(186)은, 상기 종단 구조체들(180) 사이에 형성되고, 상기 드리프트 구역(121)과 pn 접합들을 형성하고, 상기 종단 구조체들(180)의 종단 전극들(185)에 전기 접속되며, 각각의 도핑된 영역(186)은, 각각의 도핑된 영역(186)이 접속되는 종단 전극(185)보다 상기 셀 영역(610)에 더 가까운
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 도핑된 영역들(186)은 제 1 표면(101)에 바로 인접하는
    반도체 디바이스.
  18. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 필드 전극 구조체들 및 상기 종단 구조체들(160, 180)은 동일한 폭을 갖는
    반도체 디바이스.
  19. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 1 표면(101)에 수직인 상기 종단 구조체들(180)의 수직 연장부는 상기 필드 전극 구조체들(160)의 수직 연장부보다 큰
    반도체 디바이스.
  20. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    외주 종단 구조체(180)의 폭은 상기 필드 전극 구조체들(160)의 측방향 연장부보다 작은
    반도체 디바이스.
  21. 반도체 디바이스로서,
    셀 영역(610) 내의 게이트 구조체들(150) 사이에 배열되고, 제 1 패턴을 형성하는 필드 전극 구조체들(160) ― 상기 필드 전극 구조체들(160)은 반도체 본체(100)로 연장함 ― 과,
    상기 셀 영역(610)을 둘러싸는 내측 에지 영역(691)에 형성되는 종단 구조체들(180) ― 상기 종단 구조체들(180)의 적어도 일부는 상기 제 1 패턴의 일부와 일치하는(congruent) 제 2 패턴을 형성함 ― 과,
    상기 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 상기 셀 영역(610)에서 서로로부터 분리시키는 셀 메사들(170)과,
    상기 내측 에지 영역(691) 내에서 드리프트 구역(121)과 동종접합을 형성하는 적어도 하나의 도핑된 영역(186)을 포함하고,
    상기 필드 전극 구조체들(160)의 각각은 필드 전극(165), 및 상기 필드 전극(165)을 상기 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함하고,
    상기 종단 구조체들(180)의 각각은 종단 전극(185), 및 상기 종단 전극(185)을 상기 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함하는
    반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 제 1 패턴과 상기 제 2 패턴 사이의 보조 메사(175)의 폭은 상기 셀 메사들(170)의 폭보다 작은
    반도체 디바이스.

  23. 제 21 항 또는 제 22 항에 있어서,
    상기 종단 구조체들(180)은 제 1 표면(101)으로부터 상기 반도체 본체(100) 내로 연장되고, 상기 도핑된 영역들(186)은 상기 제 1 표면(101)에 대해, 상기 종단 구조체들(180)의 수직 돌출부 내에 배열되는
    반도체 디바이스.
  24. 반도체 디바이스를 포함하는 전자 어셈블리로서,
    상기 반도체 디바이스는,
    셀 영역(610) 내의 게이트 구조체들(150) 사이에 배열되고, 패턴의 제 1 부분을 형성하는 필드 전극 구조체들(160) ― 상기 필드 전극 구조체들(160)은 반도체 본체(100)로 연장함 ― 과,
    상기 셀 영역(610)을 둘러싸는 내측 에지 영역(691)에 형성되는 종단 구조체들(180) ― 상기 종단 구조체들(180)의 적어도 일부는 상기 패턴의 제 2 부분을 형성함 ― 과,
    상기 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 상기 셀 영역(610)에서 서로로부터 분리시키는 셀 메사들(170)과,
    상기 내측 에지 영역(691) 내에서 드리프트 구역(121)과 동종접합을 형성하는 적어도 하나의 도핑된 영역(186)을 포함하고,
    상기 필드 전극 구조체들(160)의 각각은 필드 전극(165), 및 상기 필드 전극(165)을 상기 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함하고,
    상기 종단 구조체들(180)의 각각은 종단 전극(185), 및 상기 종단 전극(185)을 상기 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함하는
    전자 어셈블리.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016103384B4 (de) 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
DE102016114229B3 (de) * 2016-08-01 2017-12-07 Infineon Technologies Austria Ag Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
WO2018078776A1 (ja) * 2016-10-27 2018-05-03 サンケン電気株式会社 半導体装置
CN106952944B (zh) * 2017-01-16 2019-09-10 中国电子科技集团公司第五十五研究所 一种三维电场调制低漏电终端保护结构
DE102017114681A1 (de) * 2017-06-30 2019-01-03 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer verringerten Oberflächendotierung in einem Randabschlussbereich und Verfahren zu ihrer Herstellung
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置
US11031478B2 (en) 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置
US11289570B2 (en) * 2018-08-24 2022-03-29 Semiconductor Components Industries, Llc Semiconductor device having optimized drain termination and method therefor
EP3739636B1 (en) 2019-05-15 2023-04-19 Infineon Technologies Austria AG Semiconductor device
EP3863065A1 (en) * 2020-02-04 2021-08-11 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same
EP4131422A1 (en) 2021-08-03 2023-02-08 Infineon Technologies Austria AG Semiconductor device
EP4250370A1 (en) 2022-03-24 2023-09-27 Infineon Technologies Austria AG Transistor device
US20230369445A1 (en) * 2022-05-13 2023-11-16 Wolfspeed, Inc. Vertical power devices having mesas and etched trenches therebetween
EP4307390A1 (en) * 2022-07-13 2024-01-17 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087951A1 (en) * 2004-10-29 2008-04-17 Toyota Jidosha Kabushiki Kaisha Insulated Gate Semiconductor Device and Method for Producing the Same
US20120217540A1 (en) * 2008-09-30 2012-08-30 Infineon Technologies Austria Ag Semiconductor device and manufacturing method therefor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
GB0122121D0 (en) 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in a trench-gate mosfet
GB0122120D0 (en) 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
US7736976B2 (en) * 2001-10-04 2010-06-15 Vishay General Semiconductor Llc Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
JP4860929B2 (ja) 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102005028224B4 (de) 2005-06-17 2015-08-20 Infineon Technologies Ag Halbleiterbauteil mit einem Transistor
DE102005052734B4 (de) 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
CN102013438A (zh) * 2009-09-07 2011-04-13 力士科技股份有限公司 一种沟槽mosfet器件及其制造方法
CN102097378B (zh) * 2009-12-10 2013-12-04 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管的制造方法
JP2012054378A (ja) 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置
JP5849882B2 (ja) 2011-09-27 2016-02-03 株式会社デンソー 縦型半導体素子を備えた半導体装置
US8779509B2 (en) 2012-07-02 2014-07-15 Infineon Technologies Austria Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US9583578B2 (en) 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US9099320B2 (en) * 2013-09-19 2015-08-04 Force Mos Technology Co., Ltd. Super-junction structures having implanted regions surrounding an N epitaxial layer in deep trench

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087951A1 (en) * 2004-10-29 2008-04-17 Toyota Jidosha Kabushiki Kaisha Insulated Gate Semiconductor Device and Method for Producing the Same
US20120217540A1 (en) * 2008-09-30 2012-08-30 Infineon Technologies Austria Ag Semiconductor device and manufacturing method therefor

Also Published As

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