KR101729839B1 - An earth leakage breaker system using a five-terminal NMOS FET device embedded with RC time delay trip driver - Google Patents

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Abstract

누전차단기의 제어 장치에 관한 것으로서, 교류 및 직류 전원의 고 전압에서 저 전압의 직류 전원으로 변환하는 통상 변압 회로의 구성과 제너 다이오드(Zener diode) 소자의 구성이 없으며, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 한다. 따라서, 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하고, 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하고, 고 전압 공급 전원 영역까지 프리 전압(free voltage) 동작 구현을 특징으로 하는 누전차단기의 제어 장치다.
또한, RC delay time을 처리하는 회로를 추가해 유효 ZCT 감지 전류 상태와 무효 ZCT 감지 전류 상태를 분리(screen)해 구현하는 것이 가능한 것을 특징으로 하는 누전차단기의 제어 장치다.The present invention relates to a control device for an earth leakage breaker, and more particularly, to a control device for a leakage circuit breaker, which does not have a configuration of a normal transformer circuit for converting AC and DC power from a high voltage to a low voltage DC power and a Zener diode, (NMOS) field-effect transistor (FET) having a negative Vgs characteristic, that is, a negative threshold voltage, a 5-terminal NMOS transistor (negative threshold 5-terminal NMOS FET). Therefore, the circuit area of the transformer circuit 101 and the zener diode 104 is usually removed to remove the area occupied by the circuit area of the transformer circuit 101 and the zener diode 104, It is possible to implement a cost circuit and realize a circuit without power consumption in standby and operation power supply state by blocking standby and operation power loss and to realize free voltage operation up to high voltage supply region Which is a control device of the earth leakage breaker.
In addition, it is possible to add a circuit for processing the RC delay time so that an effective ZCT sensing current state and an invalid ZCT sensing current state can be screened and implemented.

Description

동작 시간 지연 트립 구동부 내장 5-단자 엔모스 트랜지스터 소자를 이용한 누전 차단 장치 {An earth leakage breaker system using a five-terminal NMOS FET device embedded with RC time delay trip driver}[0001] The present invention relates to an earth leakage breaker system using a five-terminal NMOS FET device,

본 발명은 누전차단기의 제어 장치에 관한 것으로서, 고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현과 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하게 하는 것을 특징으로 하고, 음의 문턱전압 엔모스 트랜지스터 소자를 이용하여 프리 전압(free voltage) 동작 구현이 가능하게 하는 누전차단기의 제어 장치에 관한 기술이다. 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현한다.The present invention relates to a control apparatus for an earth leakage breaker, and more particularly, to a control apparatus for an earth leakage breaker, which eliminates the configuration of a circuit region of a normal voltage transforming circuit 101 and a zener diode 104 that convert a high voltage AC power source to a low voltage direct current power source By eliminating the area occupied by the circuit area of the transformer circuit 101 and the Zener diode 104, it is possible to realize a low-cost circuit and prevent standby and operation power loss, The present invention relates to a control device for an earth leakage circuit breaker that enables implementation of a free voltage operation using a negative threshold voltage NMOS transistor device. The trip driving unit blocks the supply power applied to the load when a short circuit occurs, and implements a switching switching operation of opening or closing an electric circuit in accordance with a control signal transmitted from the ZCT controller.

RC delay time을 처리하는 회로를 추가해 유효 ZCT 감지 전류 상태와 무효 ZCT 감지 전류 상태를 분리(screen)해 구현하는 것이 가능하게 된다.It is possible to add an RC delay time processing circuit to separate the effective ZCT sense current state and the invalid ZCT sense current state.

누전차단기는 누전이 발생할 경우 누전을 검출하여 사용 중인 전기를 차단하는 기능을 하는 것으로서, 누전을 검출하고 전원선을 오픈시키는 제어장치가 구비된다. The earth leakage breaker has a function of detecting a short circuit when a short circuit is detected and cutting off electricity in use, and is provided with a control device for detecting a short circuit and opening a power line.

누전차단기는 소정의 누설 전류(통상적으로 15mA내지 30mA)를 감지하여 감전을 방지하기 위한 수단으로써, 전력선으로 나가는 전류와 중립 선으로 들어오는 전류의 차이를 측정하여 나가는 전류와 들어오는 전류의 합이 0이 아니면 누전이 되고 있다고 판단하여 전류를 차단한다. The leakage circuit breaker is a means to prevent electric shock by detecting a predetermined leakage current (typically 15mA to 30mA), and measures the difference between the current flowing through the power line and the current flowing through the neutral line, Otherwise, it judges that there is a short circuit and cuts off the current.

이러한 누전차단기는 전원선에서 발생하는 누설전류를 감지하는 누설전류감지부(예; ZCT: Zero-phase current transformer, 홀센서)와, 누설전류감지부에서 감지된 전류를 승압하여 승압된 값이 설정값 이상일 경우 전류의 누설로 판단하고 트립구동를 작동시키는 제어부와, 제어부의 제어에 따라 큰 전류가 흐르게 되어 차단기를 작동하여 전류 누설시 전원을 차단하는 트립구동부로 구성된다. The leakage circuit breaker includes a leakage current detector (ZCT: Zero-phase current transformer (Hall sensor)) for detecting a leakage current generated from a power supply line, and a leakage current detector And a trip driving unit for turning off the power supply when a current flows due to a large current flowing under the control of the control unit.

이러한 통상의 누전차단기는 전원선에 흐르는 전류에 의해 누설전류감지부의 입출력 전류의 변화 혹은 자속의 변화를 감지하여 누설 여부를 판단하게 된다.Such a conventional earth leakage breaker detects the change of the input / output current of the leakage current sensing unit or the change of the magnetic flux by the current flowing through the power line to judge whether or not the leakage occurs.

관련 선행 기술 자료는 대한민국(KR) 공개특허 10-2004-0099982, 공개특허 10-2011-0053193, 등록특허 10-1402046, 등록특허 10-0827208, 및 등록실용 20-0428420 등이 있다. Related prior art data includes Korean (KR) patent publications 10-2004-0099982, 10-2011-0053193, 10-1402046, 10-0827208, and registration office 20-0428420.

고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(101)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. In a voltage converting apparatus for converting a high voltage AC power source to a low voltage DC power source, the normal voltage transforming circuit 101 is a circuit region causing a large area and cost in the circuit structure.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다. Therefore, it becomes an obstacle factor in constructing a low cost circuit. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다. At this time, a constant current is allowed to flow through the Zener diode 104 in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

이러한 문제점을 해결하여 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구성이 필요하게 된다. 특히 에너지 절약 측면에서 대기 상태에서 전력 손실이 없는 회로의 구성이 절실하게 필요하게 된다.In order to solve such a problem, it is necessary to construct a circuit without power loss in standby and operation power supply states. Particularly, in terms of energy saving, a circuit configuration without power loss in a standby state is desperately needed.

또한, 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.In addition, it plays a role of surge protection to protect the system from system transients and lightning-induced transients in the field of communication, and ESD (electrostatic discharge) protection to protect circuits against static electricity in mobile communication terminals, notebook PCs, A PN varistor is required.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorbing element to prevent a sudden change in voltage (surge) to appliances such as various information devices and control devices. It is used in various parts ranging from power devices such as power plants, substations, and power stations to the core devices of lightning arresters for safeguarding equipment from lightning strikes.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, there is a strong demand for protecting the system from power surges, ridiculous surges, and the like that occur in these devices.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device : SPD, Voltage Transient Management System : VTMS, or Transient Voltage Surge Suppressor : TVSS)를 설치하여야 한다.A surge protection device (SPD, VTMS, or Transient Voltage Surge Suppressor: TVSS) is used in order to prevent surges from destroying or malfunctioning electronic equipment installed in the power system from such transient external surges. Should be installed.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiment of the present invention has the following features.

첫째, 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다. First, the circuit area of the normal transformer circuit 101 and the zener diode 104 is removed to remove the area occupied in the circuit area of the transformer circuit 101 and the zener diode 104, Which makes it possible to implement a cost circuit.

둘째, 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 하는 특징을 갖는다. Second, by eliminating the configuration of the circuit region of the normal transformer circuit 101 and the zener diode 104, it is possible to implement a circuit free from power consumption in standby and operation power supply state by interrupting standby and operation power loss .

셋째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.Third, a negative threshold Vt depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) critical high voltage (about 1000V or higher) A free voltage operation can be realized.

넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다. Fourth, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, effect transistors, i.e., elements of a negative threshold 5-terminal NMOS FET, to enable stable operation in the operational characteristics of the circuit. .

다섯째, 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현이 가능하게 하는 특징을 갖는다. Fifth, the trip driving unit is configured to cut off the power supply applied to the load in the occurrence of a leakage current, and to realize switching switching operation to open or close the electric circuit according to a control signal transmitted from the ZCT controller.

여섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.Sixth, it has features that enable the implementation of PN varistor function as role of power surge, rational brace, and ESD (electrostatic discharge) protection.

일곱째 트립 구동부의 Power LDMOS(Laterally Diffused MOS) 공정과 다른 제어용 Logic 회로의 소자 공정이 동일하므로 하나의 반도체 Chip내에 구현이 가능하게 하는 특징을 갖는다.The power LDMOS (Laterally Diffused MOS) process of the seventh trip driving unit is the same as the device process of the other logic circuit for control, so that it can be implemented in one semiconductor chip.

여덟째 RC delay time을 처리하는 회로를 추가해 유효 ZCT 감지 전류 상태와 무효 ZCT 감지 전류 상태를 분리(screen)해 구현이 가능하게 하는 특징을 갖는다.The eighth RC delay time processing circuit is added to enable the implementation of the screen by separating the effective ZCT sensing current state and the invalid ZCT sensing current state.

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(101)의 구성을 제거하여 통상 변압 회로(101) 구성에서 차지하는 많은 면적과 전력 소모를 절약 하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. 또한, 제너 다이오드(Zener diode)(104) 회로 영역의 구성을 제거하여 제너 다이오드(Zener diode)(104) 회로 영역에서 차지하는 면적과 대기 및 동작 전력 소모를 차단하여 저 비용의 회로를 구성할 수 있도록 하는 것과 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구현이 가능하게 하는 것을 특징으로 한다. A voltage converting apparatus for converting a high-voltage alternating current and a direct-current power source into a low-voltage direct-current power source, the configuration of the ordinary transformer circuit 101 is removed to save a large area and power consumption in the constitution of the transformer circuit 101 So that a low-cost circuit can be constituted. In addition, the structure of the Zener diode 104 circuit area is removed to reduce the area occupied in the circuit area of the Zener diode 104, and the standby and operation power consumption, And to realize a circuit without power loss in standby and operation power supply states.

또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.In addition, since the input voltage of the high voltage AC and DC power supplies must operate over a wide voltage range, it is required to have such an operating characteristic that the same output voltage characteristics can be maintained in all voltage operating ranges. And a free voltage operation characteristic.

교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다. 게이트(gate:G)와 P-기판(P-substrate:P-sub)는 접지 단자, 드레인(drain:D)은 전압 변환 전의 전원이 입력되는 단자, 소스(source:S)은 전압 변환 후의 전력 공급 단자로 각각 연결되어 사용된다.A depletion NMOS transistor having a negative threshold voltage, that is, a voltage between negative gate sources (negative Vgs), in a voltage converter for converting AC and DC power to a voltage of a DC power source, Includes a configuration of a field effect transistor (FET), that is, a configuration of a negative threshold 5-terminal NMOS FET. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, a body B, And a 5-terminal of a P-substrate (P-substrate). The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, . The gate is connected to the ground terminal of the P-substrate, the drain D is connected to the terminal to which the power before the voltage conversion is input, and the source is connected to the power after voltage conversion. Supply terminals, respectively.

ZCT 제어기는 영상변류기(ZCT: Zero-phase current transformer)로부터 검출된 신호를 누전판단의 기준이 되는 설정된 기준레벨과 비교하여 누전발생 여부를 판단하며, 부하측에 흐르는 누설 전류가 설정된 기준치 이상으로 판단되면 트립 구동부에 전원차단 요청신호를 전달한다.The ZCT controller compares a signal detected from a zero-phase current transformer (ZCT) with a set reference level, which is a criterion for determining a leakage, to determine whether or not a leakage current has occurred. If the leakage current flowing to the load is determined to be equal to or greater than a predetermined reference value And transmits a power shutdown request signal to the trip driving unit.

상기 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 수행한다. 그러나 통상의 고전압 Power SCR를 다른 회로 소자와 하나의 반도체 내에 구현할 경우를 가정하면, 고전압 Power SCR 공정과 다른 제어용 Logic 회로의 소자 공정이 달라 하나의 반도체 Chip내에 구현하기가 어렵게 된다. 바람직하게, 상기 트립 제어 및 구동부에 적용되는 스위칭 수단은 실리콘 제어 정류기 (SCR: Silicon Controlled Rectifier)와 구동 Power LDMOS(Laterally Diffused MOS) 무접점 방식의 반도체 소자가 적용된다.The trip driving unit cuts off the power supply applied to the load in the occurrence of a short circuit, and performs a switching switching operation to open or close the electric circuit according to a control signal transmitted from the ZCT controller. However, assuming that the conventional high voltage power SCR is implemented in one semiconductor with other circuit elements, the high voltage SCR process differs from the other process steps of the logic circuit for control, making it difficult to implement in a single semiconductor chip. Preferably, the switching unit applied to the trip control and driving unit is a silicon controlled rectifier (SCR) and a driving power LDMOS (Laterally Diffused MOS) contactless semiconductor device.

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다. First, the circuit area of the normal transformer circuit 101 and the zener diode 104 is removed to remove the area occupied in the circuit area of the transformer circuit 101 and the zener diode 104, Thereby enabling implementation of a cost circuit.

둘째, 통상 변압 회로(101) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 한다. Second, by eliminating the configuration of the circuit region of the normal transformer circuit 101 and the zener diode 104, it is possible to implement a circuit free from power consumption in standby and operation power supply state by interrupting standby and operation power loss do.

셋째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다. Third, the input voltage of AC and DC power supplies of high voltage must operate over a wide voltage range. Therefore, it is required to have such an operating characteristic that the same output voltage characteristics can be maintained in all voltage operating ranges. (About 1000 V or more) power supply voltage range.

넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.Fourth, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, transistor, or a negative threshold 5-terminal NMOS FET), so that a stable operation can be realized in the operational characteristics of the circuit. Effect.

다섯째, 트립 구동부는 누전발생시 부하로 인가되는 공급전원을 차단하는 것으로, ZCT 제어기로부터 전달되는 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 구현이 가능함을 특징으로 하는 효과를 제공한다. Fifth, the trip driver blocks the supply power applied to the load in the occurrence of a leakage current, thereby implementing a switching operation to open or close an electric circuit in accordance with a control signal transmitted from the ZCT controller.

여섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다. Sixth, it is possible to implement a PN varistor function as a role of power surge, rational brace, and electrostatic discharge (ESD) protection.

일곱째 트립 구동부의 Power LDMOS(Laterally Diffused MOS) 공정과 다른 제어용 Logic 회로의 소자 공정이 동일하므로 하나의 반도체 Chip내에 구현이 가능하게 하는 효과를 제공한다. The power LDMOS (Laterally Diffused MOS) process of the seventh trip driver is the same as the process of the other logic circuits for control, so that it is possible to realize one chip in one semiconductor chip.

여덟째 RC delay time을 처리하는 회로를 추가해 유효 ZCT 감지 전류 상태와 무효 ZCT 감지 전류 상태를 분리(screen)해 구현이 가능하게 하는 효과를 제공한다.The eighth RC delay time processing circuit is added to enable effective ZCT sensing current state and invalid ZCT sensing current state separation screen.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 트립 지연 제어 및 구동부의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 동작 파형도.
도 6는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 SCR 트립 지연 제어 및 구동부의 구성도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode; Fig.
2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.
3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.
4 is a configuration diagram of a trip delay control and driving unit using the negative threshold voltage 5-terminal NMOS FET of the present invention.
5 is an operational waveform diagram of a voltage conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.
6 is a configuration diagram of an SCR trip delay control and driving unit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode.

교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(101)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다. A rectifying circuit 102 and a zener diode 104 in a voltage converting apparatus for converting an AC input power supply 100 into a low voltage DC power supply voltage do. The transformer circuit 101 is a circuit region for converting a high voltage input power supply to a low voltage.

정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(101)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. The rectifying circuit 102 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source to a DC power source. The transformer circuit 101 is usually a circuit area that causes a large area and cost in the construction of the circuit.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.Therefore, it becomes an obstacle factor in constructing a low cost circuit.

한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal 103 of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

정류 회로(102)의 출력 단자(103)는 최종 출력 전력 공급 단자(105)로 사용된다.And the output terminal 103 of the rectifying circuit 102 is used as the final output power supply terminal 105. [

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.At this time, a constant current flows to the Zener diode in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다. 2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.

음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. A configuration of a depletion NMOS field effect transistor (FET) having a negative threshold voltage Vt, that is, a voltage between negative gate sources (negative Vgs) And a configuration of a threshold voltage 5-terminal NMOS FET.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, a body B, And a 5-terminal of a P-substrate (P-substrate).

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, .

상기의 상기 바디(body:B) 단자는 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.The body (B) terminal may be connected to a common ground terminal for supplying a ground voltage of 0 V according to a design selection method, and to the source (S) terminal A second connection method is available which is used as an output terminal.

좀더 상세 설명하면,More specifically,

첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 바디(body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.As a first method, the gate (G) terminal, the body (B) terminal and the P-substrate (P-sub) terminal are connected to a common ground terminal Respectively.

다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 바디(body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.As another second selection method, the gate (G) terminal and the P-substrate (P-sub) terminal are respectively connected to a common ground terminal for supplying a ground voltage of 0V, (body: B) terminal is connected to the source (S) terminal and is used as an output terminal.

상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.And the gate (G) terminal may be supplied with a separate control voltage.

상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal is a semiconductor doping region having an n-type semiconductor characteristic, and is a terminal configuration for connecting to a power supply. The drain (D) terminal is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

또한, 상기 드레인(drain:D) 단자 영역은 상기 바디(body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.In addition, the drain (D) terminal region may surround the body (B) terminal and the source (S) terminal region and may be included in the drain (D) terminal region.

상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.The drain (D) terminal region is directly contacted with a P-substrate (P-sub) terminal to form a PN varistor structure.

상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.The PN varistor is connected in parallel to the drain (D) terminal region to be protected. The PN varistor acts as a nonconductor at a constant voltage or lower, but it does not affect the circuit. However, when a certain voltage or more is applied, the PN varistor connected in parallel becomes a conductor, - P-substrate (P-sub) terminal to protect the device from surge.

상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.Additional operating characteristics of the PN varistor structure are as follows.

바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.Varistors are short for variable resistors, sometimes called VDRs (Voltage-Dependent Resistors). The role of the PN varistor is a semiconductor device whose resistance varies according to the input voltage, as can be expected from the above name.

일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.A typical PN varistor is characterized by a nonlinear I-V plot, which acts as an insulator for electricity until a certain breakdown voltage, but after the breakdown voltage it exhibits the nature of the conductor.

저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.When a low voltage microprocessor is used in a system or device, a surge that occurs when a lightning strike or switch is opened can cause system stoppage, equipment burnout or deterioration, data transmission error, communication error, The failure of the system, such as inoperability, can occur momentarily. This is a big weakness of the system using the semiconductor. To protect this weak point, a PN varistor is needed.

상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source S terminal is a semiconductor doping region having an n-type semiconductor characteristic and is used as an output terminal for obtaining a target output power supply voltage. The source (S) terminal may be connected to the body (B) terminal as an output terminal, or may be used as an output terminal using only the source (S) terminal. .

도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.

게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.A negative threshold voltage at the Vds between the gate (G) terminal and the source (S) terminal, Vgs, and the current between the drain (D) terminal and the source (S) A threshold voltage value of a voltage 5-terminal NMOS FET is characterized by having a negative value (VT).

도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 트립 지연 제어 및 구동부의 구성도다.4 is a block diagram of a trip delay control and driving unit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

정류 회로(401)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 또한, 직류 전원을 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다. The rectifying circuit 401 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source into a DC power source. In addition, the present invention is also applicable to a rectifier diode configured to convert DC power to DC power.

즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.That is, the present invention is characterized in that the rectifier diode can be used as a rectifier diode configured to be connected to a DC power source regardless of the polarity of the DC power source.

정류 회로(401)는 전파 정류 다이오드 회로의 구성을 나타낸 것으로 입력 단자에는 입력 전원(400)이 연결되고, 정류 출력 단자(1)은 정류회로(401) 정류 출력 단자(402)가 연결되고 정류 접지 단자(0)은 공통 접지 단자(GND)에 연결된다.The rectifier circuit 401 has a configuration of a full wave rectifier diode circuit in which an input power source 400 is connected to an input terminal and a rectified output terminal 1 is connected to a rectified output terminal 402 of a rectifier circuit 401, Terminal 0 is connected to the common ground terminal (GND).

정류회로(401) 정류 출력 단자(402)는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 연결된다.The rectifying circuit 401 rectifying output terminal 402 is connected to the drain (D) terminal 404 of the negative threshold 5-terminal NMOS FET 403.

음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.A gate terminal 405 of a negative threshold voltage 5-terminal NMOS FET 403 and a P-substrate 406 Are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(408)로 사용됨을 특징으로 한다.Negative Threshold Voltage The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 is a semiconductor doping (n-type) semiconductor having n- ) Region is used as a power supply terminal 408 which is an output terminal for obtaining a target output power supply voltage.

상기 소스(source:S) 단자(407)는 도 2의 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 407 may be connected in common to the body (B) terminal of FIG. 2 and used as an output terminal. The source terminal S 407 may be connected to the output Terminal. ≪ / RTI >

상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal is a semiconductor doping region having an n-type semiconductor characteristic, and is a terminal configuration for connecting to a power supply. The drain (D) terminal is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, .

상기 게이트(gate:G) 단자와 상기 P-기판(P-substrate:P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate (G) terminal and the P-substrate (P-sub) terminal are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

상기 게이트(gate:G) 단자는 별도의 기준 전압이 공급될 수도 있음을 특징으로 한다.The gate (G) terminal may be supplied with a separate reference voltage.

상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(408)로 사용됨을 특징으로 한다.The source terminal S is used as a power supply terminal 408 serving as an output terminal for obtaining a target output power supply voltage to a semiconductor doping region having n-type semiconductor characteristics .

ZCT 제어기(409)는 영상변류기(ZCT: Zero-phase current transformer)로부터 검출된 신호를 누전판단의 기준이 되는 설정된 기준레벨과 비교하여 누전발생 여부를 판단하며, 부하측에 흐르는 누설 전류가 설정된 기준치 이상으로 판단되면 트립 제어 및 구동부에 전원차단 요청신호를 전달한다.The ZCT controller 409 compares a signal detected from a zero-phase current transformer (ZCT) with a set reference level, which is a criterion for determining a leak, to determine whether or not a leakage current has occurred. If the leakage current flowing in the load side exceeds a set reference value It transmits a power shutdown request signal to the trip control and driving unit.

트립 제어 및 구동부 영역의 기본 소자 구성은 다음과 같이 정의한다. 즉, 실리콘 제어 정류기 (SCR: Silicon Controlled Rectifier)(410), 로직 부하 저항(412), 인버터(413), Power LDMOS(415), 및 Trip Coil(417)로 구성된다. 특히, 실리콘 제어 정류기 (SCR: Silicon Controlled Rectifier)(410), 로직 부하 저항(412), 및 인버터(413)는 트립 제어 영역으로 세분하여 정의할 수 있고, Power LDMOS(415), 및 Trip Coil(417)은 트립 구동부 영역으로 세분하여 정의할 수 있다.The basic device configuration of the trip control and driver section is defined as follows. (SCR) 410, a logic load resistor 412, an inverter 413, a power LDMOS 415, and a trip coil 417. The silicon controlled rectifier (SCR) In particular, a silicon controlled rectifier (SCR) 410, a logic load resistor 412, and an inverter 413 can be defined in terms of a trip control region and can be defined by a Power LDMOS 415, 417 can be defined by being divided into a trip driving section region.

상기 ZCT 제어기(409)로부터 전달되는 SCR(410)의 Gate 제어신호가 문턱 전압을 초과하면 상기 트립 제어 영역의 실리콘 제어 정류기 SCR(410)는 snap back 동작을 수행한다. 즉, 어느 임계값이 이상의 상기 전원차단 요청신호가 입력되면 스위치가 개방상태(OFF)에서 폐쇄상태(ON)로 스위칭 전환되는 특성을 목적으로 하는 제어 소자이다.When the gate control signal of the SCR 410 transmitted from the ZCT controller 409 exceeds a threshold voltage, the silicon control rectifier SCR 410 of the trip control region performs a snap back operation. That is, the switch is switched from the open state (OFF) to the closed state (ON) when the power cutoff request signal of any threshold value is inputted.

상기 실리콘 제어 정류기 SCR(410)의 Anode 단자(411)는 부하 저항(412)의 한쪽 단자에 연결되고 부하 저항(412)의 다른 쪽 단자는 전력 공급 단자(408)에 연결된다. 상기 부하 저항(412)은 일반 저항 소자 혹은 Load PMOS 소자를 이용하여 구현한다. 대기 상태에서 실리콘 제어 정류기 SCR(410)가 OFF 상태에 있을 때는 상기 Anode 단자(411)는 로직 High 상태를 유지한다. 누전 발생시의 동작 상태에서 상기 실리콘 제어 정류기 SCR(410)가 ON 상태에 있을 때는 상기 Anode 단자(411)는 로직 Low 상태를 유지한다. 인버터(413)의 입력 단자는 Anode 단자(411)에 연결되고 인버터(413)의 출력단자는 Power LDMOS(laterally diffused MOS)(415)의 게이트(414) 단자에 연결된다.Anode terminal 411 of the silicon controlled rectifier SCR 410 is connected to one terminal of the load resistor 412 and the other terminal of the load resistor 412 is connected to the power supply terminal 408. The load resistor 412 is implemented using a general resistive element or a load PMOS element. When the silicon controlled rectifier SCR 410 is in an OFF state in the standby state, the Anode terminal 411 maintains a logic high state. When the silicon controlled rectifier SCR 410 is in an ON state in an operation state at the occurrence of a short circuit, the anode terminal 411 maintains a logic low state. The input terminal of the inverter 413 is connected to the anode terminal 411 and the output terminal of the inverter 413 is connected to the gate 414 terminal of the power LDMOS (laterally diffused MOS)

Power LDMOS(laterally diffused MOS)(415)는 양의 문턱전압 특성과 고전압 동작 특성을 특징으로 한다. Power LDMOS(415)의 Source 단자와 Body 단자는 접지 단자에 연결되고, Power LDMOS(415)의 Drain(416)는 Trip Coil(417)의 한쪽 단자에 연결되고 상기 Trip Coil(417)의 다른 쪽 단자는 트립 전원으로써 정류회로의 정류 출력 단자(402)에 연결되어 공급됨을 특징으로 한다.Power LDMOS (laterally diffused MOS) 415 is characterized by a positive threshold voltage characteristic and a high voltage operating characteristic. The source terminal and the body terminal of the power LDMOS 415 are connected to the ground terminal and the drain 416 of the power LDMOS 415 is connected to one terminal of the trip coil 417 and the other terminal Is connected to the rectifying output terminal (402) of the rectifying circuit by a trip power supply and is supplied.

상기 Power LDMOS(415) 위치에 다른 종류의 고전압 Power 소자를 이용하여 Trip Coil(417)를 구동하는 것도 가능하다. 한편, 상기 Power LDMOS(415)를 다른 회로 소자와 하나의 반도체 내에 구현할 경우를 가정하면, 상기 Power LDMOS(415) 공정과 다른 제어용 Logic 회로의 소자 공정이 동일하므로 하나의 반도체 Chip내에 구현하는 것이 가능하게 된다. 따라서 상기 제어 SCR(410)의 게이트 단자에 전원차단 요청신호가 전달되면 상기 SCR(410)가 ON 되어 snap back 모드로 동작하게 된다. 상기 제어 SCR(410)의 Anode 단자(411)는 logic Low 전압으로 바뀌고 인버터(413)의 출력단자 전압은 Logic High 전압 상태로 바뀌어 Power LDMOS(415)를 ON 시켜서 Trip Coil(417)에 트립 전류가 흘러서 트립 회로의 전기회로를 개방하여 스위칭 절환동작을 수행한다. It is also possible to drive the trip coil 417 using a high voltage power device of a different type at the position of the power LDMOS 415. On the other hand, assuming that the Power LDMOS 415 is implemented in one semiconductor with other circuit elements, since the power LDMOS 415 process is the same as that of other control logic circuits, it can be implemented in one semiconductor chip . Accordingly, when the power shutdown request signal is transmitted to the gate terminal of the control SCR 410, the SCR 410 is turned on and operates in the snap back mode. The anode terminal 411 of the control SCR 410 is changed to the logic low voltage and the output terminal voltage of the inverter 413 is changed to the logic high voltage state so that the power LDMOS 415 is turned on so that the trip coil 417 is supplied with the trip current And opens the electric circuit of the trip circuit to perform switching switching operation.

이때, 인버터(413)의 출력단자 전압을 직접 바로 Power LDMOS(415)의 게이트(414)에 연결하지 않고 동작 시간 지연 즉, RC delay time 회로를 추가한다. RC delay time을 넣는 목적은 유효 ZCT 감지 전류 상태와 무효 ZCT 감지 전류 상태를 분리(screen) 해 내기 위한 목적이다.At this time, the output terminal voltage of the inverter 413 is not directly connected to the gate 414 of the power LDMOS 415 but an operation time delay, that is, an RC delay time circuit is added. The purpose of putting the RC delay time is to screen the valid ZCT sense current state and the invalid ZCT sense current state.

즉, 커패시터 성분에 의해 장비의 전원 투입시에 순간적으로 ZCT 감지 특성과 비슷한 전류가 흐를 수 있다. 이러한 전류 성분은 유효한 ZCT 감지 전류 성분이 아니므로 분리해 내여 차단 동작이 안되도록 할 필요성이 있다.That is, the capacitor component can instantaneously flow a current similar to the ZCT sensing characteristic when the equipment is powered on. Since such a current component is not an effective ZCT sensing current component, it is necessary to isolate the current component so as to prevent the blocking operation.

이러한 동작을 Screen 동작을 수행하기 위해서 일정한 Screen 시간을 설정하고 그 시간 동안에 발생한 ZCT 감지 전류 성분은 무시하도록 하는 동작을 수행한다.In order to perform this operation, a certain screen time is set to perform the screen operation, and the ZCT sensing current component generated during that time is ignored.

상기 RC delay time 회로는 저항 소자(420)과 커패시터 소자(421)로 구성된다. 상기 저항 소자(420)의 한쪽 단자는 상기 인버터(413)의 출력단자에 연결되고 상기 저항 소자(420)의 다른 쪽 단자는 상기 Power LDMOS(laterally diffused MOS)(415)의 게이트(414) 단자에 연결된다. 상기 커패시터 소자(421)의 한쪽 단자는 상기 Power LDMOS(laterally diffused MOS)(415)의 게이트(414) 단자에 연결되고 상기 커패시터 소자(421)의 다른 쪽 단자는 접지 단자에 연결된다.The RC delay time circuit is composed of a resistance element 420 and a capacitor element 421. One terminal of the resistance device 420 is connected to the output terminal of the inverter 413 and the other terminal of the resistance device 420 is connected to the gate 414 terminal of the Power LDMOS (laterally diffused MOS) 415 . One terminal of the capacitor element 421 is connected to the gate 414 terminal of the Power LDMOS (laterally diffused MOS) 415 and the other terminal of the capacitor element 421 is connected to the ground terminal.

상기 저항 소자(420)은 일반 저항 소자 혹은 Load PMOS 소자를 이용하여 구현한다.The resistance element 420 is implemented using a general resistance element or a load PMOS element.

따라서 상기 인버터(413)의 출력단자의 신호를 RC time 동안 지연 시켜서 상기 Power LDMOS(laterally diffused MOS)(415)의 게이트(414) 단자에 전달하는 동작을 수행한다.Therefore, the inverter 413 delays the signal of the output terminal of the inverter 413 for RC time and transmits the delayed signal to the gate 414 of the power LDMOS (laterally diffused MOS) 415.

도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 동작 파형도이다.5 is an operational waveform diagram of a voltage conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

상기 입력전원(500)은 정류 회로를 통과하여 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 입력된다.The input power source 500 passes through a rectifier circuit and is input to a drain (D) terminal 404 of a negative threshold 5-terminal NMOS FET 403.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 403 is, for example, -1 V, -2 V, -3 V, And has a negative value.

상기 게이트(gate:G) 단자와 상기 P-기판(P-substrate:P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate (G) terminal and the P-substrate (P-sub) terminal are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

상기 소스(source:S) 단자의 전력 공급 단자(508)의 전압은 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)에 대응하여 각각, +1V, +2V, +3V, +4V 등의 양의 출력 공급 전압 값을 갖는 것을 특징으로 한다 The voltage of the power supply terminal 508 of the source S terminal corresponds to the threshold voltage Vt of the negative threshold 5-terminal NMOS FET Have positive output supply voltage values of + 1V, + 2V, + 3V, and + 4V, respectively

또 다른 선택적 설계 방법으로 다음과 같이 구성할 수 있다.Another alternative design method is as follows.

도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 SCR 트립 지연 제어 및 구동부의 구성도다.6 is a configuration diagram of a SCR trip delay control and driving unit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

상기 RC delay time 회로는 저항 소자(420)과 커패시터 소자(421)로 구성된다. 상기 저항 소자(420)의 한쪽 단자는 상기 ZCT 제어기(409)의 출력단자에 연결되고 상기 저항 소자(420)의 다른 쪽 단자는 상기 SCR(410)의 Gate 단자에 연결된다. 상기 커패시터 소자(421)의 한쪽 단자는 상기 SCR(410)의 Gate 단자에 연결되고 상기 커패시터 소자(421)의 다른 쪽 단자는 접지 단자에 연결된다.The RC delay time circuit is composed of a resistance element 420 and a capacitor element 421. One terminal of the resistance element 420 is connected to the output terminal of the ZCT controller 409 and the other terminal of the resistance element 420 is connected to the gate terminal of the SCR 410. One terminal of the capacitor element 421 is connected to the gate terminal of the SCR 410 and the other terminal of the capacitor element 421 is connected to the ground terminal.

상기 저항 소자(420)은 일반 저항 소자 혹은 Load PMOS 소자를 이용하여 구현한다.The resistance element 420 is implemented using a general resistance element or a load PMOS element.

따라서 상기 ZCT 제어기(409)의 출력단자의 신호를 RC time 동안 지연 시켜서 상기 SCR(410)의 Gate 단자에 전달하는 동작을 수행한다.Therefore, the operation of delaying the signal of the output terminal of the ZCT controller 409 for RC time and transmitting it to the gate terminal of the SCR 410 is performed.

100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 전력 공급 단자
400 입력 전원
401 정류 회로
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 전력 공급 단자
409 ZCT 제어기
410 SCR
415 Power LDMOS
417 Trip Coil100 input power
101 transformer circuit
102 rectifier circuit
104 Zener diode
105 Power supply terminal
400 input power
401 rectifier circuit
403 negative threshold voltage 5-terminal NMOS FET with negative threshold
404 drain (D) terminal
405 gate (G) terminal
406 P-substrate (P-sub) terminal
407 source (S) terminal
408 power supply terminal
409 ZCT controller
410 SCR
415 Power LDMOS
417 Trip Coil

Claims (4)

센서 감지 신호를 검출하여 스위치 회로를 구동하기 위해 구성된 제어 장치에 있어서,
교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
상기 정류 회로(401)의 입력 단에 연결되는 입력 전원(400) 단자; 및
상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 전력 공급 단자(408); 및
상기 전력 공급 단자(408)의 전원을 이용하여 센서 검출 신호를 판단의 기준이 되도록 설정된 기준레벨과 비교하여 판단하는 제어기(409); 및
상기 제어기(409)로부터 전달되는 Gate 제어신호에 따라 전기회로를 개방하거나 폐쇄시키는 스위칭 절환동작을 수행하는 실리콘 제어 정류기 SCR(410)로 구성됨을 특징으로 하는 제어 장치.A control device configured to detect a sensor detection signal and drive a switch circuit,
A rectifying circuit (401) composed of a rectifying diode for converting AC power into DC power; And
A negative threshold 5-terminal NMOS FET 403; And
An input power supply 400 terminal connected to the input terminal of the rectifying circuit 401; And
A rectifying output terminal 402 connected to an output terminal of the rectifying circuit 401; And
A drain (D) terminal 404 of the negative threshold 5-terminal NMOS FET 403 coupled to the rectified output terminal 402; And
The gate terminal G 405 of the negative threshold 5-terminal NMOS FET 403 and the P-substrate P-sub terminal 405 of the negative threshold voltage 5- 406) for supplying a ground voltage; And
A power supply terminal 408 connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 for supplying output power, ; And
A controller 409 for comparing the sensor detection signal with a reference level set to be a criterion for determination by using the power of the power supply terminal 408; And
And a silicon controlled rectifier (SCR) (410) for performing a switching operation to open or close an electric circuit according to a gate control signal transmitted from the controller (409). 삭제delete 삭제delete 삭제delete
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