KR101703284B1 - 액정표시장치용 어레이 기판 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 이중 게이트 배선을 사용하는 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것으로, 액정표시장치용 어레이 기판은, 기판 상에 형성되는 다수의 제 1 게이트 배선; 상기 다수의 제 1 게이트 배선 상에 적층되는 다수의 제 2 게이트 배선; 상기 다수의 제 1 및 제 2 게이트 배선과 수직으로 교차하는 다수의 데이터 배선; 상기 다수의 제 1 및 제 2 게이트 배선과 상기 다수의 데이터 배선의 수직교차에 의해서 매트릭스 형태로 정의되는 다수의 화소영역; 상기 다수의 화소영역 각각에 위치하고, 상기 다수의 제 1 및 제 2 게이트 배선 각각과 연결되는 다수의 게이트 전극, 상기 다수의 게이트 전극 각각의 상부에 위치하는 다수의 활성층, 및 상기 다수의 활성층 각각의 양단과 연결되는 다수의 소스 및 드레인 전극을 포함하는 다수의 박막 트랜지스터; 상기 다수의 드레인 전극 각각과 연결되는 다수의 화소전극;을 포함하는 것을 특징으로 한다.
액정표시장치, 어레이 기판, 더블 게이트 배선, DRD, 배선 연결부
Description
본 발명은 이중 게이트 배선을 사용하는 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있어, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 따라서, 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
액정표시장치는 일반적으로 다수의 게이트 배선 및 데이터 배선이 교차하여 매트릭스형태로 배치되어 있는 어레이 기판과, 컬러필터 기판을 합착한 액정패널, 액정패널에 구동신호를 공급하기 위한 구동소자, 및 액정패널에 광을 공급하는 백라이트 유닛을 포함하여 구성된다. 액정패널에서 다수의 게이트 배선 및 데이터 배선이 교차되는 영역을 화소영역으로 정의하고, 화소영역에는 스위칭 소자로 기능하는 박막 트랜지스터가 구비된다.
구동소자는 다수의 데이터 배선에 영상신호를 인가하는 데이터 구동소자와 다수의 게이트 배선에 주사신호를 인가하는 게이트 구동소자를 포함한다. 일반적으로, 하나의 화소를 구동하기 위해 데이터 및 게이트 구동소자가 각 하나씩 필요하지만, 데이터 구동소자를 절반으로 감소시키기 위하여, DRD(Double Rate Driving) 방법을 사용한다. 따라서, DRD 방법을 사용하는 경우, 하나의 데이터 배선으로 2 개의 화소를 구동시키기 때문에, 일반적인 액정표시장치와 비교하여 2 배의 게이트 배선이 필요하다.
도면을 참조하여 종래기술에 따른 DRD 방법을 채용한 액정표시장치의 어레이 기판에 대하여 상세하게 설명하면 다음과 같다.
도 1은 종래기술에 따른 DRD 방법을 채용한 액정표시장치용 어레이 기판의 평면도이다.
도 1과 같이, 종래기술에 따른 액정표시장치용 어레이 기판(10)은, 다수의 게이트 배선(12), 다수의 데이터 배선(14), 다수의 게이트 배선(12) 및 데이터 배 선(14)의 교차에 의해서 정의되는 다수의 화소영역(PA), 다수의 화소영역에 위치하고 다수의 게이트 및 데이터 배선(12,14)과 연결되어 스위칭 기능을 하는 다수의 박막 트랜지스터(16), 다수의 화소영역(18) 각각에 위치하고 다수의 박막 트랜지스터(16) 각각과 연결되는 다수의 화소전극(18), 및 다수의 화소전극(18)과 함께 수직전계를 발생시켜 액정을 구동시키는 다수의 공통배선(20)을 포함하여 구성된다.
다수의 게이트 배선(12)은 기수열 및 우수열의 제 1 및 제 2 게이트 배선(12a,12b)을 포함한다. 다수의 화소영역(PA)은 다수의 제 1 게이트배선(12a)과 데이터 배선(14)의 교차에 의해서 정의되는 기수열의 다수의 제 1 화소영역(PA1)과, 다수의 제 2 게이트 배선(12b)과 데이터 배선(14)의 교차에 의해서 정의되는 우수열의 다수의 제 2 화소영역(PA2)을 포함한다.
다수의 박막 트랜지스터(16)는 다수의 제 1 화소영역(PA1) 각각에 형성되는 다수의 제 1 박막 트랜지스터(16a)와 다수의 제 2 화소영역(PA2) 각각에 형성되는 다수의 제 2 박막 트랜지스터(16b)를 포함한다. 다수의 화소전극(18)은 다수의 제 1 화소영역(PA1)에 형성되는 다수의 제 1 화소전극(18a)과 다수의 제 2 화소영역(PA2)에 각각에 형성되는 다수의 제 2 화소전극(18b)을 포함한다.
제 1 박막 트랜지스터(16a)는 제 1 게이트 배선(12a)과 연결되는 제 1 게이트 전극(22a), 제 1 게이트 전극(22a) 상에 게이트 절연층(도시하지 않음)을 개재 하여 형성되는 제 1 활성층(24a), 및 제 1 활성층(24a)의 일단 및 타단과 연결되는 제 1 소스 및 드레인 전극(26a, 26b)을 포함하여 구성된다. 제 1 소스 및 드레인 전극(26a, 26b)은 서로 이격되어 형성되고, 제 1 소스전극(26a)은 데이터 배선(14) 및 제 1 활성층(24a)의 일단과 연결된다. 제 1 드레인 전극(26b)은 제 1 드레인 콘택홀(54a)을 통하여 제 1 화소전극(18a)과 연결된다.
동일하게, 제 2 박막 트랜지스터(16b)는 제 2 게이트 배선(12b)과 연결되는 제 2 게이트 전극(22b), 제 2 게이트 전극(22b) 상에 게이트 절연층(도시하지 않음)을 개재하여 형성되는 제 2 활성층(24b), 및 제 2 활성층(24b)의 일단 및 타단과 연결되는 제 2 소스 및 드레인 전극(27a, 27b)을 포함하여 구성된다. 제 2 소스 및 드레인 전극(27a, 27b)은 서로 이격되어 형성되고, 제 2 소스전극(27a)은 데이터 배선(14) 및 제 2 활성층(24b)의 일단과 연결된다. 제 2 드레인 전극(27b)은 제 2 드레인 콘택홀(54b)을 통하여 제 2 화소전극(18b)과 연결된다.
제 1 및 제 2 화소영역(PA1, PA2) 각각에 형성되는 제 1 및 제 2 화소전극(18a, 18b)은 판형으로 형성되고, 공통배선(20)과 중첩된다. 다수의 제 1 및 제 2 화소영역(PA1, PA2)에 형성된 공통배선(20)은 연결부(20a)에 의해서 서로 연결되고, 모든 공통배선(20)은 어레이 기판(10)의 주변부에서 모두 연결된다. 따라서, 다수의 공통배선(20)에는 동일한 전압이 인가된다.
어레이 기판(10)은 다수의 제 1 및 제 2 게이트 배선(12a,12b) 각각의 단부에 연결되고 외부로부터 주사신호를 인가받는 다수의 게이트 패드부(28) 및 다수의 데이터 배선(14) 각각의 단부에 연결되고 외부로부터 화상신호를 인가받는 다수의 데이터 패드부(30)를 더욱 포함하여 구성된다.
종래기술에 따른 DRD 방식을 채택한 액정표시장치용 어레이 기판의 제조공정에 대하여 설명한다.
도 2a 내지 도 2e는 종래기술에 따른 액정표시장치용 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도이다.
도 2a 내지 도 2e는 도 1의 I-I' 및 II-II'를 따라 절단한 단면도를 포함하여 도시한다. 도 1에서 I-I' 및 II-II'를 따라 절단한 단면도는 각각 기수열 및 우수열의 제 1 및 제 2 화소영역(PA1, PA2), 제 1 및 제 2 게이트 배선(12a, 12b), 및 데이터 배선(14)을 도시한다.
도 2a 내지 도 2e에서, 절연기판(40)은 제 1 화소영역(PA1), 제 1 게이트 배선 영역(GA1), 데이터 배선 영역(DA), 제 2 화소영역(PA2) 및 제 2 게이트 배선 영역(GA2)으로 구분되어 정의된다.
도 2a를 참조하면, 절연기판(40) 상에 제 1 금속물질층(도시하지 않음)을 형성하고, 제 1 금속물질층을 패터닝하여 제 1 및 제 2 게이트 배선(12a, 12b), 제 1 및 제 2 게이트 배선(12a, 12b) 각각과 연결되는 제 1 및 제 2 게이트 전극(22a, 22b) 및 공통배선(20)을 형성한다. 공통배선(20)은 도 1에서 도시된 바와 같이, 제 1 및 제 2 게이트 배선(12a, 12b)과 격리되어 형성된다.
제 1 및 제 2 게이트 배선(12a, 12b), 제 1 및 제 2 게이트 전극(22a, 22b) 및 공통배선(20)은 다음과 같은 방법으로 형성한다.
절연기판(40) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속물 중 하나를 선택하여 제 1 금속물질층(도시하지 않음)을 형성하고, 제 1 금속물질층 상에 제 1 감광층(도시하지 않음)을 도포한다. 제 1 마스크(도시하지 않음)로 제 1 감광층을 노광 및 현상하여 제 1 감광층 패턴(도시하지 않음)을 형성한다.
그리고, 제 1 감광층 패턴을 마스크로 제 1 금속물질층을 선택적으로 식각하여 제 1 및 제 2 게이트 배선(12a, 12b), 제 1 및 제 2 게이트 전극(22a, 22b), 공통배선(20), 및 도 1에서 도시한 공통배선(20)을 연결시키기 위한 연결부(20a)를 형성한다. 도면으로 도시하지 않았지만, 제 1 및 제 2 게이트 배선(12a, 12b)의 형성과 동시에 도 1에서 도시된 제 1 및 제 2 게이트 배선(12a, 12b)과 연결되는 게이트 패드부(28)를 형성한다.
이어서, 도 2b를 참조하면, 제 1 및 제 2 게이트 배선(12a, 12b), 제 1 및 제 2 게이트 전극(22a, 22b), 및 공통배선(20)을 포함한 절연기판(40) 상에 게이트 절연층(42)을 형성한다. 연속해서, 게이트 절연층(42) 상에 비정질 실리콘층(44) 및 비정질 실리콘층(44) 상에 제 2 금속물질층(46)을 형성한다.
게이트 절연층(42)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)과 같은 무기 절연물질을 사용하여 형성할 수 있다. 비정질 실리콘층(44)을 위한 물질로는 불순물이 도핑되지 않은 제 1 비정질 실리콘층과 제 1 비정질 실리콘층 상에 형성되고 N 형 불순물이 도핑된 제 2 비정질 실리콘층을 포함한다. 제 2 금속물질층(46)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 금속물질을 사용하여 단일층 또는 이중층으로 사용할 수 있다.
계속해서, 제 2 금속물질층(46) 상에 제 2 감광층(도시하지 않음)을 도포하고, 제 2 마스크(48)로 제 2 감광층을 노광 및 현상하여 제 2 감광층 패턴을 형성한다. 제 2 마스크(48)는 조사광을 모두 투과시키는 투과영역(TA), 조사광을 완전하게 차단하는 차단영역(BA) 및 조사광의 일부를 투과시키는 반투과 영역(HTA)을 포함한다.
제 2 마스크(48)를 사용하여 제 2 감광층을 노광 및 현상하면, 차단영역(BA)과 반투과 영역(HTA)에는 각각 제 1 마스크 패턴(50a) 및 제 2 마스크 패턴(50b)을 포함하는 제 2 감광층 패턴이 형성된다. 제 1 마스크 패턴(50a)은 제 2 마스크 패턴(50b)보다 두꺼운 두께를 가진다. 제 2 감광층은 포지티브 타입을 사용한다.
도 2c에서 도시된 것처럼, 제 1 및 제 2 마스크 패턴(50a, 50b)을 사용하여, 비정질 실리콘층(44) 및 제 2 금속물질층(46)을 순차적으로 식각하여, 다수의 데이터 배선(14), 소스 및 드레인 패턴(도시하지 않음) 및 비정질 실리콘층(44)으로 구성되는 제 1 및 제 2 활성층(24a, 24b)을 형성한다. 이 과정에서 도면으로 도시하지 않았으나, 데이터 배선(14)과 함께 도 1의 다수의 데이터 패드(30)가 형성된다.
연속해서, 제 1 및 제 2 마스크 패턴(50a, 50b)을 이방성 식각하여 제 2 마스크 패턴(50b)을 제거하면, 제 2 마스크 패턴(50b) 하부의 제 2 금속물질층(46)으로 형성된 소스 및 드레인 패턴이 노출된다. 제 2 마스크 패턴(50b)이 제거되면서 제 1 마스크 패턴(50a)이 얇아지지만, 여전히 제 1 마스크 패턴(50a)은 소스 및 드레인 패턴 상에 위치한다.
이때, 제 1 마스크 패턴(50a)으로 소스 및 드레인 패턴을 식각하여 제 1 소스 및 드레인 전극(26a, 26b)과 제 2 소스 및 드레인 전극(27a, 27b)을 형성하고, 연속적으로 제 1 마스크 패턴(50a)을 이용하여 제 1 및 제 2 활성층(24a, 24b)의 제 2 비정질 실리콘층을 식각한다. 따라서, 서로 이격되는 제 1 소스 및 드레인 전극(26a, 26b)과 제 2 소스 및 드레인 전극(27a, 27b)이 형성되고, 제 1 및 제 2 활 성층(24a, 24b)의 채널영역에서 제 2 비정질 실리콘층이 식각된다.
도 2d에서 도시된 것처럼, 제 1 소스 및 드레인 전극(26a, 26b)과 제 2 소스 및 드레인 전극(27a, 27b)을 포함하는 게이트 절연층(42) 상에 보호층(52)을 형성한다. 보호층(52)은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연물질 또는 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질을 선택하여 사용할 수 있다.
계속해서, 보호층(52) 상에 제 3 감광층(도시하지 않음)을 형성하고, 제 3 마스크(도시하지 않음)로 제 3 감광층을 노광 및 현상하여 제 3 감광층 패턴(도시하지 않음)을 형성한다. 제 3 감광층 패턴을 이용하여 보호층(52)을 식각하여 제 1 및 제 2 드레인 전극(26b, 27b)을 노출시키는 제 1 및 제 2 드레인 콘택홀(54a, 54b)을 형성한다. 제 1 및 제 2 드레인 콘택홀(54a, 54b)의 형성과 동시에 게이트 패드부(28) 및 데이터 패드부(30) 각각을 노출시키는 게이트 패드 콘택홀(도시하지 않음), 및 데이터 패드 콘택홀(도시하지 않음)을 형성할 수 있다.
도 2e를 참조하면, 제 1 및 제 2 드레인 콘택홀(54a, 54b)을 포함하는 보호층(52) 상에 제 3 금속물질층(도시하지 않음)을 형성한다. 제 3 금속물질층은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)을 포함하는 투명 도전성 물질로 형성할 수 있다. 제 3 금속물질층 상에 제 4 감광층(도시하지 않음)을 형성하고, 제 4 마스크(도시하지 않음)로 제 4 감광층을 노광 및 현상하여 제 4 감광층 패턴(도시하지 않음)을 형성한다.
계속해서, 제 4 감광층 패턴으로 제 3 금속물질층을 식각하여, 제 1 및 제 2 화소전극(18a, 18b)을 형성한다. 제 1 및 제 2 화소전극(18a, 18b)의 형성과 동시에 게이트 패드 전극(도시하지 않음), 및 데이터 패드 전극(도시하지 않음)이 형성될 수 있다.
전술한 종래기술에 따른 액정표시장치용 어레이 기판은 DRD 방법을 적용하기 위해 기수열 및 우수열에 배열되는 이중 게이트 배선을 사용한다. 이중 게이트 배선을 동일한 평면에 형성하기 때문에, 게이트 배선이 점유하는 면적을 최소화시키는 데 한계가 있다. 따라서, 개구율의 증가에도 한계가 있다.
상기와 같은 문제를 해결하기 위해, 본 발명은 제 1 게이트 배선과 제 1 게이트 배선 상에 적층되는 제 2 게이트 배선을 포함하는 이중 게이트 배선을 채용하여, 개구율을 증가시킬 수 있는 액정표시장치용 어레이 기판 및 그의 제조방법에 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은, 기판 상에 형성되는 다수의 제 1 게이트 배선; 상기 다수의 제 1 게이트 배선 상에 적층되는 다수의 제 2 게이트 배선; 상기 다수의 제 1 및 제 2 게이트 배선과 수직으로 교차하는 다수의 데이터 배선; 상기 다수의 제 1 및 제 2 게이트 배선과 상기 다수의 데이터 배선의 수직교차에 의해서 매트릭스 형태로 정의되는 다수의 화소영역; 상기 다수의 화소영역 각각에 위치하고, 상기 다수의 제 1 및 제 2 게이트 배선 각각과 연결되는 다수의 게이트 전극, 상기 다수의 게이트 전극 각각의 상부에 위치하는 다수의 활성층, 및 상기 다수의 활성층 각각의 양단과 연결되는 다수의 소스 및 드레인 전극을 포함하는 다수의 박막 트랜지스터; 상기 다수의 드레인 전극 각각과 연결되는 다수의 화소전극;을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 화소영역은, 상기 다수의 제 1 게이트 전극과 상기 다수의 데이터 배선의 수직교차에 의해서 정의되는 다수의 제 1 화소영역; 상기 다수의 제 2 게이트 전극과 상기 다수의 데이터 배선의 수직교차에 의해서 정의되는 다수의 제 2 화소영역;을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 박막 트랜지스터는, 상기 다수의 제 1 화소영역 각각에 형성되는 다수의 제 1 박막 트랜지스터와 상기 다수의 제 2 화소영역 각각에 형성되는 다수의 제 2 박막 트랜지스터를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 제 1 박막 트랜지스터 각각은, 상기 다수의 제 1 게이트 배선과 연결되는 제 1 게이트 전극; 게이트 절연층을 개재하여 상기 제 1 게이트 전극 상에 형성되는 제 1 활성층; 상기 제 1 활성층의 양단과 연결되는 제 1 소스 및 드레인 전극; 을 포함하고, 상기 다수의 제 2 박막 트랜지스터 각각은, 상기 다수의 제 2 게이트 배선과 연결되고, 배선부와 전극부를 포함하는 제 2 게이트 전극; 상기 게이트 절연층을 개재하여 상기 제 2 게이트 전극의 상기 전극부 상에 형성되는 제 2 활성층; 상기 제 2 활성층의 양단과 연결되는 제 2 소스 및 드레인 전극;을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 화소전극은, 다수의 상기 제 1 드레인 전극과 연결되는 다수의 제 1 화소전극과 다수의 상기 제 2 드레인 전극과 연결되는 다수의 제 2 화소전극을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 배선부는 상기 전 극부보다 넓은 너비를 가지는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 배선부는 상기 다수의 데이터 배선과 교차하고 인접한 상기 다수의 제 2 화소영역으로 연장되는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 제 2 게이트 배선 각각은, 다수의 상기 배선부와, 상기 게이트 절연층을 개재하여 상기 다수의 제 1 게이트 배선 상부에 적층되고 서로 인접한 상기 배선부를 연결하는 다수의 배선 연결부를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 데이터 배선은 상기 배선부의 양단 사이를 가로지르는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판에 있어서, 상기 다수의 화소영역 각각에 다수의 공통배선과, 상기 다수의 공통배선을 서로 연결하는 다수의 공통 연결부를 포함하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은, 기판 상에 제 1 게이트 배선, 상기 제 1 게이트 배선과 연결되는 제 1 게이트 전극 및 상기 제 1 게이트 배선과 이격되는 제 2 게이트 전극을 형성하는 단계; 상기 제 1 게이트 배선, 상기 제 1 게이트 전극, 및 상기 제 2 게이트 전극을 포함한 상기 기판 상에 게이트 절연층을 형성하는 단계; 상기 제 1 및 제 2 게이트 전극과 대응되는 상기 게이트 절연층 상에 제 1 및 제 2 활성층을 형성하는 단계; 상기 제 1 활성층의 양단과 연결되는 제 1 소스 및 드레인 전극, 상기 제 2 활성층의 양단과 연결되는 제 2 소스 및 드레인 전극, 상기 제 1 및 제 2 소스전극과 연결되는 데이터 배선, 및 상기 제 2 게이트 전극과 연결되고 상기 제 1 게이트 배선과 대응되는 상기 게이트 절연층 상에 적층되어 제 2 게이트 배선의 배선 연결부를 형성하는 단계; 상기 제 1 및 제 2 드레인 전극과 각각 연결되는 제 1 및 제 2 화소전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판의 제조방법에 있어서, 상기 제 1 게이트 배선, 상기 제 1 게이트 전극, 및 상기 제 2 게이트 전극과 함께 상기 기판 상에 공통배선을 형성하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판의 제조방법에 있어서, 상기 제 2 게이트 전극은, 상기 제 2 게이트 배선과 연결되는 배선부와 상기 제 2 활성층과 대응되는 전극부를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판의 제조방법에 있어서, 상기 게이트 절연층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 감광층을 형성하는 단계; 차단영역, 반투과영역, 및 투광영역을 가지는 마스크로 상기 감 광층을 노광 및 현상하여, 제 1 마스크 패턴 및 상기 제 1 마스크 패턴보다 얇은 두께를 가지는 제 2 마스크 패턴을 형성하는 단계; 상기 제 1 및 제 2 마스크 패턴으로 상기 비정질 실리콘층 및 상기 게이트 절연층을 식각하여 상기 배선부의 양단을 노출시키는 제 1 및 제 2 배선 콘택홀을 형성하는 단계; 상기 제 2 마스크 패턴을 제거하고, 상기 제 1 마스크 패턴으로 상기 비정질 실리콘층을 식각하여 상기 제 1 및 제 2 활성층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치용 어레이 기판의 제조방법에 있어서, 상기 게이트 절연층을 식각하여 상기 배선부의 양단을 노출시키는 제 1 및 제 2 배선 콘택홀을 형성하는 단계; 상기 제 1 및 제 2 배선 콘택홀과 상기 제 1 및 제 2 활성층을 포함한 상기 게이트 절연층 상에 금속물질층을 형성하는 단계; 상기 금속물질층을 선택적으로 식각하여, 상기 제 1 소스 및 드레인 전극, 상기 제 2 소스 및 드레인 전극, 상기 데이터 배선, 및 상기 제 1 및 제 2 배선 콘택홀을 통하여 상기 배선부의 양단과 연결되고, 상기 제 1 게이트 배선과 대응되는 상기 게이트 절연층 상에 위치한 상기 배선 연결부를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 액정표시장치용 어레이 기판 및 그의 제조방법은 기수열의 화소전극을 구동시키는 다수의 제 1 게이트 배선 상에 우수열의 화소전극을 구동시키는 다수의 제 2 게이트 배선을 적층시킴으로써, 게이트 배선이 점유하는 면적을 최소화시킨다. 따라서, 게이트 배선의 점유면적이 최소화되어 개구율이 증가된다.
아울러, 본 발명에서는 활성층을 소스 및 드레인 전극과 함께 패터닝하지 않고, 게이트 전극과 대응되는 게이트 절연층 상에 고립패턴으로 제작한다. 따라서, 소스 및 드레인 전극과 인접한 화소영역에 활성층이 잔류하지 않기 때문에, 개구율을 더욱 증가시킬 수 있다. 또한, 고립패턴으로 형성된 활성층으로 인해, 박막 트랜지스터의 오프 전류(off current)를 감소시킬 수 있다. 오프 전류의 감소는 잔상효과 등을 제거할 수 있어 화질 개선에 기여할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 이중 게이트 배선을 채용한 액정표시장치용 어레이 기판의 평면도이다.
도 3과 같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판(110)은, 다수의 게이트 배선(112), 다수의 데이터 배선(114), 다수의 게이트 배선(112) 및 데이터 배선(114)의 교차에 의해서 정의되는 다수의 화소영역, 다수의 화소영역에 위치하고 다수의 게이트 및 데이터 배선(112,114)과 연결되고 스위칭 기능을 하는 다수의 박막 트랜지스터(116), 다수의 화소영역 각각에 위치하고 다수의 박막 트랜 지스터(116) 각각과 연결되는 다수의 화소전극(118), 및 다수의 화소전극(118)과 함께 수직 전계를 발생시켜 액정을 구동시키는 다수의 공통배선(120)을 포함하여 구성된다.
다수의 게이트 배선(112)은 기수열의 다수의 제 1 게이트 배선(112a)과 다수의 제 1 게이트 배선(112a) 상에 게이트 절연층(도시하지 않음)을 개재하여 적층되는 우수열의 제 2 게이트 배선(112b)을 포함한다.
다수의 화소영역은 다수의 제 1 게이트배선(112a)과 데이터 배선(114)의 교차에 의해서 정의되는 기수열의 다수의 제 1 화소영역(PA1)과, 다수의 제 2 게이트 배선(112b)과 데이터 배선(114)의 교차에 의해서 정의되는 우수열의 다수의 제 2 화소영역(PA2)을 포함한다.
다수의 박막 트랜지스터(116)는 다수의 제 1 화소영역(PA1) 각각에 형성되는 다수의 제 1 박막 트랜지스터(116a)와 다수의 제 2 화소영역(PA2) 각각에 형성되는 다수의 제 2 박막 트랜지스터(116b)를 포함한다. 다수의 화소전극(118)은 다수의 제 1 화소영역(PA1)에 형성되는 다수의 제 1 화소전극(118a)과 다수의 제 2 화소영역(PA2)에 형성되는 다수의 제 2 화소전극(118b)을 포함한다.
제 1 박막 트랜지스터(116a)는 제 1 게이트 배선(112a)과 연결되는 제 1 게 이트 전극(122a), 제 1 게이트 전극(122a) 상에 게이트 절연층(도시하지 않음)을 개재하여 형성되는 제 1 활성층(124a), 및 제 1 활성층(124a)의 양단과 연결되는 제 1 소스 및 드레인 전극(126a, 126b)을 포함하여 구성된다. 제 1 소스 및 드레인 전극(126a, 126b)은 서로 이격되어 형성되고, 제 1 소스전극(126a)은 데이터 배선(114) 및 제 1 활성층(124a)의 일단과 연결되고, 제 1 드레인 전극(126b)은 제 1 드레인 콘택홀(154a)을 통하여 제 1 화소전극(118a)과 연결된다.
동일하게, 제 2 박막 트랜지스터(116b)는 제 2 게이트 배선(112b)과 연결되는 제 2 게이트 전극(122b), 제 2 게이트 전극(122b) 상에 게이트 절연층(도시하지 않음)을 개재하여 형성되는 제 2 활성층(124b), 및 제 2 활성층(124b)의 양단과 연결되는 제 2 소스 및 드레인 전극(127a, 127b)을 포함하여 구성된다. 제 2 소스 및 드레인 전극(127a, 127b)은 서로 이격되어 형성되고, 제 2 소스전극(127a)은 데이터 배선(114) 및 제 2 활성층(124b)의 일단과 연결되고, 제 2 드레인 전극(127b)은 제 2 드레인 콘택홀(154b)을 통하여 제 2 화소전극(118b)과 연결된다.
제 2 게이트 전극(122b)은 제 1 게이트 배선(112a)과 이격되어 형성되고, 제 1 게이트 배선(112a)과 대향하는 배선부(170)와, 배선부(170)와 연결되는 전극부(172)를 포함한다. 배선부(170)는 일단과 타단을 포함한다. 배선부(170)의 너비(W1)는 전극부(172)의 너비(W2)보다 크다. 배선부(170)의 일단은 제 2 박막 트랜지스터(116b)가 형성되는 제 2 화소영역(PA2)에 위치하고, 배선부(170)의 타단은 데이터 배선(114)을 지나 인접한 제 2 화소영역(PA2)에 위치한다. 부연하면, 배선부(170)의 일단과 타단 사이에 데이터 배선(114)이 지난다.
제 2 게이트 배선(112b)은, 다수의 제 2 게이트 전극(122b) 각각의 다수의 배선부(170) 및 제 1 및 제 2 배선 콘택홀(180a, 180b)을 통하여 다수의 배선부(170)를 서로 연결하는 다수의 배선 연결부(174)를 포함하여 구성된다, 다수의 배선 연결부(174)는 서로 인접한 배선부(170)를 연결하고, 게이트 절연층(도시하지 않음)을 개재하여 제 1 게이트 배선(112a) 상에 위치한다.
설명의 편의를 위하여, 제 2 게이트 전극(122b)의 배선부(170)이 위치하는 제 2 화소영역(PA2)을 '기준 화소영역'이라고 정의하고, '기준 화소영역'과 인접한 화소영역을 '인접 화소영역'이라고 정의하면, 배선부(170)의 일단은 기준 화소영역에 위치하고, 배선부(170)의 타단은 데이터 배선(114)을 지나 인접 화소영역에 위치한다. 그리고, 기준 화소영역에 위치한 배선부(170)의 일단과 인접 화소영역에 위치한 배선부(170)의 타단을 연결하는 배선 연결부(174)는 데이터 배선(114)과 데이터 배선(114) 사이에 위치한다. 따라서, 동일한 금속 물질층으로 패터닝하여 데이터 배선(114)과 배선 연결부(174)를 형성하여도, 배선 연결부(174)는 데이터 배선(114)과 전기적으로 격리되어 형성될 수 있다.
아울러, 배선부(170)와 연결되는 전극부(172) 상에 게이트 절연층(도시하지 않음)이 적층되고, 전극부(172)와 대응되는 게이트 절연층 상에 제 2 활성층(124b)와 제 2 활성층(124b)의 양단과 연결되는 제 2 소스 및 드레인 전극(127a, 127b)이 형성된다.
화소영역(PA)에 형성되는 제 1 및 제 2 화소전극(118a, 118b)은 판형으로 형성되고, 공통배선(120)과 중첩된다. 공통배선(120)은 연결부(120a)에 의해서 인접한 화소영역의 공통배선(120)과 서로 연결되고, 모든 공통배선(120)은 어레이 기판(110)의 주변부에서 모두 연결된다. 따라서, 다수의 공통배선(120)에는 동일한 전압이 인가된다.
어레이 기판(110)은 다수의 제 1 및 제 2 게이트 배선(112a,112b) 각각의 단부에 연결되고 외부로부터 주사신호를 인가받는 다수의 제 1 및 제 2 게이트 패드부(128a, 128b) 및 다수의 데이터 배선(114) 각각의 단부에 연결되고 외부로부터 화상신호를 인가받는 다수의 데이터 패드부(130)를 더욱 포함하여 구성된다. 다수의 제 1 게이트 패드(128a)는 제 1 게이트 배선(112a)과 연결된다. 어레이 기판(110)의 주변부에서, 제 2 게이트 배선(112b)을 굴절시켜 제 2 게이트 패드부(128b)와 연결시킨다.
도 4는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 단면도이다. 도 4의 어레이 기판(110)은 도 3의 III-III', V-V', 및 VI-VI'를 따라 절단한 단면 도를 포함하여 도시한다.
도 3의 III-III' 및 VI-VI'를 따라 절단한 단면도는 각각 기수열 및 우수열의 제 1 및 제 2 화소영역(PA1, PA2) 및 데이터 배선 영역(DA)을 도시하고, 도 3의 V-V'를 따라 절단한 단면도는 게이트 배선 영역(GA)을 도시한다.
도 4에서, 절연기판(140)은 제 1 화소영역(PA1), 데이터 배선 영역(DA), 게이트 배선 영역(GA), 및 제 2 화소영역(PA2)으로 구분된다.
어레이 기판(110)의 제 1 화소영역(PA1)에는 제 1 박막 트랜지스터(116a)와 제 1 화소전극(118a)과 중첩되는 공통전극(120)이 형성된다. 제 1 박막 트랜지스터(116a)는 제 1 게이트 배선(112a)과 연결되는 제 1 게이트 전극(122a), 게이트 절연층(142)을 개재하여 제 1 게이트 전극(122a) 상에 형성되는 제 1 활성층(124a), 제 1 활성층(124a)의 양단과 연결되는 제 1 소스 및 드레인 전극(126a, 126b)을 포함하여 구성된다.
마찬가지로, 어레이 기판(110)의 제 2 화소영역(PA2)에는 제 2 박막 트랜지스터(116b)와 제 2 화소전극(118b)과 중첩되는 공통전극(120)이 형성된다. 제 2 박막 트랜지스터(116b)는 제 2 게이트 배선(112b)과 연결되는 제 2 게이트 전극(122b), 게이트 절연층(142)을 개재하여 제 2 게이트 전극(122b) 상에 형성되는 제 2 활성층(124b), 제 2 활성층(124b)의 양단과 연결되는 제 2 소스 및 드레인 전극(127a, 127b)을 포함하여 구성된다.
이때, 제 1 및 제 2 소스전극(126a, 127a)은 데이터 배선(114)과 연결되고, 제 1 및 제 2 드레인 전극(126b, 127b) 각각은 제 1 및 제 2 드레인 콘택홀(154a, 154b)을 통하여 제 1 및 제 2 화소전극(118a, 118b)과 연결된다.
제 2 화소전극(PA2)에 형성되는 제 2 박막 트랜지스터(116b)의 제 2 게이트 전극(122b)은 도 3을 참조하면 제 1 게이트 배선(112a)과 이격되어 형성되고, 배선부(170) 및 전극부(172)를 포함한다. 제 2 박막 트랜지스터((116b)의 제 2 활성층(124b)은 제 2 게이트 전극(122b)의 전극부(172)와 대응되는 게이트 절연층(142) 상에 형성된다.
제 2 게이트 배선(112b)은 서로 인접한 배선부(170)의 일단과 타단을 제 1 및 제 2 배선 콘택홀(180a, 180b)을 통하여 연결하는 배선 연결부(174)와 도 3의 제 2 게이트 전극(122b)의 배선부(170)를 포함하여 구성된다. 배선 연결부(174)는 게이트 절연층(142)을 개재하여 제 1 게이트 배선(112a) 상에 위치한다.
제 1 게이트 배선(112a), 제 1 및 제 2 게이트 전극(122a,122b) 및 공통배선(120) 각각은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속물을 사용하여, 단일층 또는 이중층으로 형성할 수 있다.
게이트 절연층(142)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)과 같은 무기 절연물질물을 사용할 수 있다. 제 1 및 제 2 활성층(124a, 124b)은 불순물이 도핑되지 않은 제 1 비정질 실리콘층과 제 1 비정질 실리콘층 상에 형성되고 N 형 불순물이 도핑된 제 2 비정질 실리콘층을 포함한다.
제 2 게이트 배선(112b)의 배선 연결부(174), 데이터 배선(114), 제 1 소스 및 드레인 전극(126a, 126b), 및 제 2 소스 및 드레인 전극(127a, 127b)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 금속물질을 사용하여 단일층 또는 이중층으로 형성한다.
보호층(152)은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연물질 또는 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질을 선택하여 사용할 수 있다. 제 1 및 제 2 화소전극(118a, 118b)은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와 같은 투명 도전성 물질로 형성한다.
도 5a 내지 도 5f는 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도이다. 도 4에서 설명한 바와 같이, 도 3의 III-III' 및 VI-VI'를 따라 절단한 단면도는 각각 기수열 및 우수열의 제 1 및 제 2 화 소영역(PA1, PA2) 및 데이터 배선 영역(DA)을 도시하고, 도 3의 V-V'를 따라 절단한 단면도는 게이트 배선 영역(GA)을 도시한다.
도 5a 내지 도 5f에서, 절연기판(140)은 제 1 화소영역(PA1), 데이터 배선 영역(DA), 게이트 배선 영역(GA), 및 제 2 화소영역(PA2)으로 구분되어 정의된다.
도 5a 및 도 3을 참조하면, 절연기판(140) 상에 제 1 금속물질층(도시하지 않음)을 형성하고 제 1 금속물질층을 패터닝하여, 제 1 게이트 배선(112a), 제 1 게이트 배선(112a)과 연결되는 제 1 게이트 전극(122a), 및 제 1 게이트 배선(112a)과 이격되는 제 2 게이트 전극(122b) 및 공통배선(120)을 형성한다.
제 1 게이트 배선(112a)은 게이트 배선 영역(GA)에 위치한다. 제 1 게이트 전극(122a)은 제 1 화소영역(PA1)에 위치한다. 제 2 게이트 전극(122b)은 도 3에서 도시한 바와 같이, 배선부(170) 및 전극부(172)를 포함한다. 제 2 게이트 전극(122b)의 배선부(170) 및 전극부(172)는 각각 게이트 배선 영역(GA) 및 제 2 화소영역(PA2)에 위치한다. 공통배선(120)은 제 1 및 제 2 화소영역(PA1, PA2)에 위치한다. 공통배선(120)은 도 3과 같이, 제 1 및 제 2 게이트 배선(112a, 112b)과 격리되어 형성된다. 인접한 공통배선(120)은 연결부(120a)에 의해서 연결된다.
제 1 게이트 배선(112a), 제 1 및 제 2 게이트 전극(122a, 122b), 그리고 공통배선(120)을 형성하는 방법은 다음과 같다.
절연기판(140) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속물 중 하나를 선택하여 제 1 금속물질층을 형성하고, 제 1 금속물질층 상에 제 1 감광층(도시하지 않음)을 도포한다. 제 1 마스크(도시하지 않음)로 제 1 감광층을 노광 및 현상하여 제 1 감광층 패턴(도시하지 않음)을 형성한다.
그리고, 제 1 감광층 패턴을 마스크로 제 1 금속물질층을 선택적으로 식각하여 제 1 게이트 배선(112a), 제 1 및 제 2 게이트 전극(122a, 122b), 공통배선(120), 그리고, 공통배선(120)을 연결시키기 위한 도 3에서 도시한 연결부(120a)를 형성한다. 도면으로 도시하지 않았지만, 제 1 게이트 배선(112a)의 형성과 동시에, 도 3의 제 1 및 제 2 게이트 배선(112a, 112b)과 연결되는 게이트 패드(128)를 형성한다.
제 1 게이트 배선(112a), 제 1 및 제 2 게이트 전극(122a, 122b), 및 공통배선(120)을 포함한 절연기판(140) 상에 게이트 절연층(142)을 형성한다. 게이트 절연층(142)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)과 같은 무기 절연물질을 사용할 수 있다.
이어서, 도 5b에서 도시된 바와 같이, 게이트 절연층(142) 상에 비정질 실리콘층(144)을 형성한다. 비정질 실리콘층(144)은 불순물이 도핑되지 않은 제 1 비정질 실리콘층과 제 1 비정질 실리콘층 상에 형성되고 N 형 불순물이 도핑된 제 2 비정질 실리콘층을 포함할 수 있다. 비정질 실리콘층(144) 상에 제 2 감광층(도시하지 않음)을 도포하고, 제 2 마스크(148)로 제 2 감광층을 노광 및 현상하여 제 2 감광층 패턴을 형성한다. 제 2 마스크(148)는 조사광을 모두 투과시키는 투과영역(TA), 조사광을 완전하게 차단하는 차단영역(BA) 및 조사광의 일부를 투과시키는 반투과 영역(HTA)을 포함한다.
제 2 마스크(148)를 사용하여 제 2 감광층을 노광 및 현상하면, 차단영역(BA)과 반투과 영역(HTA)에는 각각 제 1 마스크 패턴(150a) 및 제 2 마스크 패턴(150b)을 포함하는 제 2 감광층 패턴이 형성된다. 제 1 마스크 패턴(150a)은 제 2 마스크 패턴(150b)보다 두꺼운 두께를 가진다. 그리고, 투과영역(TA)과 대응되는 제 2 감광층에는 홀 패턴이 형성된다. 제 2 감광층은 포지티브 타입을 사용한다.
이어서, 제 1 및 제 2 마스크 패턴(150a, 150b)을 사용하여, 비정질 실리콘층(144) 및 게이트 절연층(142)을 순차적으로 식각하여, 제 2 게이트 전극(122b)을 구성하는 배선부(170)의 양단부를 노출시켜, 제 1 및 제 2 배선 콘택홀(180a, 180b)을 형성한다.
도 5c와 같이, 제 1 및 제 2 마스크 패턴(150a, 150b)을 이방성 식각하여 제 2 마스크 패턴(150b)을 제거하면, 제 2 마스크 패턴(150b) 하부의 비정질 실리콘층(144)이 노출된다. 제 2 마스크 패턴(150b)이 제거되면서 제 1 마스크 패턴(150a)이 얇아지지만, 여전히 제 1 마스크 패턴(150a)은 도 3의 제 1 및 제 2 활성층(124a, 124b) 상에 위치한다.
제 1 마스크 패턴(150a)을 이용하여 비정질 실리콘층(144)을 식각하여 제 1 및 제 2 활성층(124a, 124b)을 형성한다. 제 1 및 제 2 활성층(124a, 124b)은 제 1 및 제 2 게이트 전극(122a, 122b)과 대응되는 게이트 절연층(142) 상에 형성된다. 이때, 제 2 활성층(124b)은 도 3에서 도시된 바와 같이, 제 2 게이트 전극(122b)의 전극부(172)와 대응되는 게이트 절연층(142) 상에 위치한다.
도 5d와 같이, 제 1 마스크 패턴(150a)을 제거하고, 제 1 및 제 2 활성층(124a, 124b)과 제 1 및 제 2 배선 콘택홀(180a, 180b)을 포함하는 게이트 절연층(142) 상에 제 2 금속물질층(도시하지 않음)을 형성한다.
이어서, 제 2 금속물질층 상에 제 3 감광층(도시하지 않음)을 형성하고, 제 3 감광층을 제 3 마스크로 노광 및 현상하여 제 3 감광층 패턴(도시하지 않음)을 형성한다. 제 2 금속물질층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 금속물질을 사용하여 단일층 또는 이중층으로 사용할 수 있다.
제 3 감광층 패턴을 식각 마스크로 제 2 금속물질층을 식각하여, 데이터 배선(114), 제 1 소스 및 드레인 전극(126a, 126b), 제 2 소스 및 드레인 전극(127a, 127b), 및 배선 연결부(174)를 형성한다. 연속해서, 제 1 소스 및 드레인 전극(126a, 126b)과 제 2 소스 및 드레인 전극(127a, 127b)을 마스크로 이용하여, 제 1 및 제 2 활성층(124a, 124b)의 제 2 비정질 실리콘층(도시하지 않음)을 식각한다. 불순물이 도핑된 제 2 비정질 실리콘층이 식각되는 제 1 및 제 2 활성층(124a, 124b)은 채널영역과 대응된다. 다수의 데이터 배선(114)과 함께 다수의 데이터 배선(114)과 연결되는 다수의 데이터 패드(130)가 동시에 형성된다
제 1 소스 및 드레인 전극(126a, 126b) 각각은 제 1 활성층(124a)의 양단과 연결되고, 제 2 소스 및 드레인 전극(127a, 127b) 각각은 제 2 활성층(124b)의 양단과 연결된다. 그리고, 데이터 배선(114)은 제 1 및 제 2 화소영역(PA1, PA2)에서 각각 제 1 및 제 2 소스전극(126a, 127a)과 연결된다.
제 2 게이트 전극(122b)을 구성하는 배선부(170)의 양단은 제 1 및 제 2 배선 콘택홀(180a, 180b)을 통하여 각각 2 개의 배선 연결부(174)와 연결된다. 배선 연결부(174)는 제 1 게이트 배선(112a) 상에 위치한다. 도 3에서 도시한, 제 2 게이트 배선(112b)은 제 2 게이트 전극(122b)의 배선부(170)과 배선 연결부(174)로 구성되고, 배선 연결부(174)는 게이트 절연층(142)을 개재하여 제 1 게이트 배선(112a) 상에 위치한다. 제 2 게이트 배선(112b)의 배선 연결부(174)가 제 1 게이트 배선(112a) 상에 적층된다. 따라서, 게이트 배선(112)이 점유하는 면적이 최소화되어 개구율을 증가시킬 수 있다.
도 5e와 같이, 데이터 배선(114), 제 1 소스 및 드레인 전극(126a, 126b), 제 2 소스 및 드레인 전극(127a, 127b), 및 배선 연결부(174)를 포함하는 게이트 절연층(142) 상에 보호층(152)을 형성한다. 보호층(152)은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연물질 또는 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질을 선택하여 사용할 수 있다.
보호층(152) 상에 제 4 감광층(도시하지 않음)을 형성하고, 제 4 마스크(도시하지 않음)로 제 4 감광층을 노광 및 현상하여 제 4 감광층 패턴(도시하지 않음)을 형성한다. 제 4 감광층 패턴을 이용하여 보호층(152)을 식각하여 제 1 및 제 2 드레인 전극(126b, 127b)을 노출시키는 제 1 및 제 2 드레인 콘택홀(154a, 154b)을 형성한다. 제 1 및 제 2 드레인 콘택홀(154a, 154b)의 형성과 동시에 게이트 패드(128) 및 데이터 패드(130) 각각을 노출시키는 게이트 패드 콘택홀(도시하지 않음), 및 데이터 패드 콘택홀(도시하지 않음)을 형성할 수 있다.
도 5f와 같이, 제 1 및 제 2 드레인 콘택홀(154a, 154b)을 포함하는 보호층(152) 상에 제 3 금속물질층(도시하지 않음)을 형성한다. 제 3 금속물질층은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)을 포함하는 투명 도전성 물질로 형성할 수 있다. 제 3 금속물질층 상에 제 5 감광층(도시하지 않음)을 형성하고, 제 5 마스크(도시하지 않음)로 제 5 감광층을 노광 및 현상하여 제 5 감광층 패턴(도시하지 않음)을 형성한다. 제 5 감광층 패턴으로 제 3 금속물질층을 식각하여, 제 1 및 제 2 화소전극(118a, 118b)을 형성한다. 제 1 및 제 2 화소전극(118a, 118b)의 형성과 동시에 게이트 패드 전극(도시하지 않음), 및 데이터 패드 전극(도시하지 않음)이 형성될 수 있다.
본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
도 1은 종래기술에 따른 액정표시장치용 어레이 기판의 평면도
도 2a 내지 도 2e는 종래기술에 따른 액정표시장치용 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도
도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 평면도
도 4는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 단면도
도 5a 내지 도 5f는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 단계적으로 도시한 공정 단면도
Claims (15)
- 기판 상에 위치하는 다수의 제 1 게이트 배선;상기 다수의 제 1 게이트 배선 상에 적층되는 다수의 제 2 게이트 배선;상기 다수의 제 1 및 제 2 게이트 배선과 교차하는 다수의 데이터 배선;상기 다수의 제 1 및 제 2 게이트 배선과 상기 다수의 데이터 배선의 수직교차에 의해서 매트릭스 형태로 정의되는 제 1 및 제 2 화소영역;기수열의 상기 제 1 화소영역에 위치하고, 상기 다수의 제 1 게이트배선으로부터 연장되는 제 1 게이트전극을 포함하는 제 1 박막트랜지스터와;우수열의 상기 제 2 화소영역에 위치하고, 상기 다수의 제 2 게이트배선과 연결되는 제 2 게이트전극을 포함하는 제 2 박막 트랜지스터;상기 제 1 및 제 2 박막트랜지스터의 드레인 전극 각각과 연결되는 다수의 화소전극;을 포함하며, 상기 제 2 게이트전극은 상기 제 1 게이트배선과 이격되어 대향되는 배선부와 상기 배선부와 연결되는 전극부를 포함하며,상기 제 2 게이트배선은 상기 배선부와 배선 콘택홀을 통해 서로 연결되는 액정표시장치용 어레이 기판.
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- 제 1 항에 있어서,상기 다수의 제 1 박막 트랜지스터는,상기 다수의 제 1 게이트 배선과 연결되는 상기 제 1 게이트 전극;게이트 절연층을 개재하여 상기 제 1 게이트 전극 상에 위치하는 제 1 활성층;상기 제 1 활성층의 양단과 각각 연결되는 제 1 소스 전극 및 제 1 드레인 전극;을 포함하고,상기 다수의 제 2 박막 트랜지스터는,상기 게이트 절연층을 개재하여 상기 제 2 게이트 전극의 상기 전극부 상에 위치하는 제 2 활성층;상기 제 2 활성층의 양단과 각각 연결되는 제 2 소스 전극 및 제 2 드레인 전극;을 포함하는 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 다수의 화소전극은, 다수의 상기 제 1 드레인 전극과 연결되는 다수의 제 1 화소전극과 다수의 상기 제 2 드레인 전극과 연결되는 다수의 제 2 화소전극을 포함하는 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 배선부는 상기 전극부보다 넓은 너비를 갖는 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 배선부는 상기 다수의 데이터 배선과 교차하고 인접한 상기 다수의 제 2 화소영역으로 연장되는 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 다수의 제 2 게이트 배선 각각은, 다수의 상기 배선부와, 상기 게이트 절연층을 개재하여 상기 다수의 제 1 게이트 배선 상부에 적층되고 서로 인접한 상기 배선부를 연결하는 다수의 배선 연결부를 포함하는 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 다수의 데이터 배선은 상기 배선부의 양단 사이를 가로지르는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 화소영역 각각에 다수의 공통배선과, 상기 다수의 공통배선을 서로 연결하는 다수의 공통 연결부를 포함하는 액정표시장치용 어레이 기판.
- 기판 상에 제 1 게이트 배선, 상기 제 1 게이트 배선과 연결되는 제 1 게이트 전극 및 상기 제 1 게이트 배선과 이격되는 배선부와, 상기 배선부와 연결되는 전극부를 포함하는 제 2 게이트 전극을 구비하는 단계;상기 제 1 게이트 배선, 상기 제 1 게이트 전극, 및 상기 제 2 게이트 전극을 포함한 상기 기판 상에 게이트 절연층을 구비하는 단계;상기 제 1 및 제 2 게이트 전극과 대응되는 상기 게이트 절연층 상에 제 1 및 제 2 활성층을 구비하는 단계;상기 제 1 활성층의 양단과 각각 연결되는 제 1 소스 전극 및 제 1 드레인 전극, 상기 제 2 활성층의 양단과 각각 연결되는 제 2 소스 전극 및 제 2 드레인 전극, 상기 제 1 및 제 2 소스전극과 연결되는 데이터 배선, 및 상기 제 2 게이트 전극과 연결되고 상기 제 1 게이트 배선과 대응되는 상기 게이트 절연층 상에 적층되는 제 2 게이트 배선을 구비하는 단계;상기 제 1 및 제 2 드레인 전극과 각각 연결되는 제 1 및 제 2 화소전극을 구비하는 단계;를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 11 항에 있어서,상기 제 1 게이트 배선, 상기 제 1 게이트 전극, 및 상기 제 2 게이트 전극과 함께 상기 기판 상에 공통배선을 구비하는 액정표시장치용 어레이 기판의 제조방법.
- 제 11 항에 있어서,상기 제 2 게이트 전극의 상기 배선부는 상기 제 2 게이트 배선과 연결되며, 상기 전극부는 상기 제 2 활성층과 대응되는 액정표시장치용 어레이 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트 절연층 상에 비정질 실리콘층을 구비하는 단계;상기 비정질 실리콘층 상에 감광층을 구비하는 단계;차단영역, 반투과영역, 및 투광영역을 가지는 마스크로 상기 감광층을 노광 및 현상하여, 제 1 마스크 패턴 및 상기 제 1 마스크 패턴보다 얇은 두께를 가지는 제 2 마스크 패턴을 구비하는 단계;상기 제 1 및 제 2 마스크 패턴으로 상기 비정질 실리콘층 및 상기 게이트 절연층을 식각하여 상기 배선부의 양단을 노출시키는 제 1 및 제 2 배선 콘택홀을 구비하는 단계;상기 제 2 마스크 패턴을 제거하고, 상기 제 1 마스크 패턴으로 상기 비정질 실리콘층을 식각하여 상기 제 1 및 제 2 활성층을 구비하는 단계;를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트 절연층을 식각하여 상기 배선부의 양단을 노출시키는 제 1 및 제 2 배선 콘택홀을 구비하는 단계;상기 제 1 및 제 2 배선 콘택홀과 상기 제 1 및 제 2 활성층을 포함한 상기 게이트 절연층 상에 금속물질층을 구비하는 단계;상기 금속물질층을 선택적으로 식각하여, 상기 제 1 소스 전극 및 제 1 드레인 전극, 상기 제 2 소스 전극 및 제 2 드레인 전극, 상기 데이터 배선, 및 상기 제 1 및 제 2 배선 콘택홀을 통하여 상기 배선부의 양단과 연결되고, 상기 제 1 게이트 배선과 대응되는 상기 게이트 절연층 상에 위치한 배선 연결부를 구비하는 단계;를 포함하는 액정표시장치용 어레이 기판의 제조방법.
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