KR101186513B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 에치 스타퍼(etch stopper)와 공통전극 및 화소전극을 동시에 형성함으로써 마스크공정의 추가 없이 소자의 신뢰성을 향상시키기 위한 것으로, 화소부와 패드부로 구분되는 제 1 기판을 제공하는 단계; 상기 제 1 기판의 화소부에 제 1 도전막으로 이루어진 게이트전극과 공통전극라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 각각 실리콘 박막과 제 2 절연막으로 이루어진 액티브패턴과 절연막패턴을 형성하는 단계; 한번의 마스크공정을 통해, 상기 절연막패턴과 제 1 절연막을 패터닝하여 상기 액티브패턴 위에 상기 제 2 절연막으로 이루어진 에치 스타퍼를 형성하며, 상기 화소부의 화소영역의 제 1 절연막 내에 제 2 도전막으로 이루어진 다수의 공통전극과 화소전극을 형성하는 단계; 상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
에치 스타퍼, 공통전극, 화소전극, 횡전계방식

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa', IIIb-IIIb' 및 IIIc-IIIc'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5g는 도 4c에 있어서, 에치 스타퍼와 화소전극 및 공통전극을 동시에 형성하는 과정을 구체적으로 나타내는 단면도.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 7a 내지 도 7d는 도 6에 도시된 어레이 기판의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
108,208 : 공통전극 108L,208L : 공통전극라인
110,210 : 어레이 기판 116,216 : 게이트라인
116P,216P : 게이트패드 배선 117,217 : 데이터라인
117P,217P : 데이터패드 배선 118,218 : 화소전극
118L,218L : 화소전극라인 121,221 : 게이트전극
122,222 : 소오스전극 123,223 : 드레인전극
126P,226P : 게이트패드전극 127P,227P : 데이터패드전극
150',250' : 에치 스타퍼
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 일반적으로 상기 액정표시장치의 스위칭소자로는 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막을 사용한다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 색상을 구현하는 서브-컬러필터(적, 녹, 청)(7)를 포함하는 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT)(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 구성된다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 두 기판의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도이다.
도 2a에 도시된 바와 같이, 기판(10) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 도전성 금속물질로 이루어진 게이트전극(21)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15A)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 비정질 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.
이때, 상기 액티브패턴(24) 위에는 액티브패턴(24)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막 패턴(25)이 남아있게 된다.
이후, 도 2c에 도시된 바와 같이, 상기 기판(10) 전면에 도전성 금속물질을 증착한 후 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 도전성 금속물질을 선택적으로 제거함으로써 상기 액티브패턴(24) 상부에 소오스전극(22)과 드레인전극(23)을 형성한다. 이때, 상기 액티브패턴(24) 위에 형성되어 있는 n+ 비정질 실리콘 박막 패턴의 소정영역이 제거되어 상기 액티브패턴(24)의 소오스영역 및 드레인영역과 소오스전극(22) 및 드레인전극(23) 사이에 오믹-콘택(ohmic contact)층(25')을 형성하게 된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소오스전극(22)과 드레인전극(23)이 형성된 기판(10) 전면에 제 2 절연막(15B)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 절연막(15B)의 일부 영역을 제거하여 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.
마지막으로, 도 2e에 도시된 바와 같이, 투명한 도전성 금속물질을 기판(10) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 패터닝함으로써 상기 콘택홀(40)을 통해 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 게이트전극, 액티브패턴, 소오스전극과 드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 5번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
또한, 상기에 설명된 박막 트랜지스터는 에치 스타퍼(etch stopper)가 형성되지 않은 백 채널 에치 타입으로 채널 상부의 n+ 비정질 실리콘 박막을 식각하는 과정에서 박막 트랜지스터의 백 채널(back channel)이 손상을 받을 수 있으며, 이로 인해 소자의 신뢰성에 문제가 되고 있다. 이를 해결하기 위해 채널 상부에 에치 스타퍼를 형성한 에치 스타퍼 타입의 박막 트랜지스터는 상기 에치 스타퍼를 형성하는데 있어 또 하나의 마스크공정이 추가되는 단점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 마스크공정의 추가 없이 에치 스타퍼를 형성할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 상기와 같은 에치 스타퍼의 형성으로 소자의 신뢰성을 향상시킨 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 화소부와 패드부로 구분되는 제 1 기판; 상기 제 1 기판의 화소부에 제 1 도전막으로 형성된 게이트전극과 공통전극라인; 상기 게이트전극 상부에 제 1 절연막을 개재하여 실리콘 박막으로 형성된 액티브패턴; 상기 액티브패턴 위에 제 2 절연막으로 형성된 에치 스타퍼; 상기 화소부의 화소영역의 제 1 절연막 내에 제 2 도전막으로 형성된 다수의 공통전극과 화소전극; 상기 제 1 기판의 화소부에 제 3 도전막으로 형성된 소오스전극과 드레인전극; 및 상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함한다.
또한, 본 발명의 액정표시장치의 제조방법은 화소부와 패드부로 구분되는 제 1 기판을 제공하는 단계; 상기 제 1 기판의 화소부에 제 1 도전막으로 이루어진 게이트전극과 공통전극라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 각각 실리콘 박막과 제 2 절연막으로 이루어진 액티브패턴과 절연막패턴을 형성하는 단계; 한번의 마스크공정을 통해, 상기 절연막패턴과 제 1 절연막을 패터닝하여 상기 액티브패턴 위에 상기 제 2 절연막으로 이루어진 에치 스타퍼를 형성하며, 상기 화소부의 화소영역의 제 1 절연막 내에 제 2 도전막으로 이루어진 다수의 공통전극과 화소전극을 형성하는 단계; 상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 게이트패드부와 데이터패드부를 포함하여 하나의 화소를 나타내고 있다.
실제의 어레이 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
이때, 본 실시예는 횡전계(In Plane Switching; IPS)방식의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 트위스티디 네마틱(Twisted Nematic; TN)방식의 액정표시장치에도 적용될 수 있다. 상기 횡전계방식은 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 방식으로, 어레이 기판 내에 화소전극과 공통전극을 함께 형성한 구조를 가지고 있다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있으며, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.
이때, 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126P)과 데이터패드전극(127P)이 형성되어 있으며, 상기 게이트라인(116)과 데이터라인(117)은 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 해당 게이트라인(116)과 데이터라인(117)에 전달하게 된다.
즉, 상기 게이트라인(116)과 데이터라인(117)은 구동회로부 쪽으로 연장되어 각각 게이트패드 배선(116P)과 데이터패드 배선(117P)을 형성하며, 상기 게이트패드 배선(116P)과 데이터패드 배선(117P)은 상기 배선(116P, 117P)과 각각 전기적으 로 접속된 게이트패드전극(126P)과 데이터패드전극(127P)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극라인(118L)에 연결된 드레인전극(123)으로 구성된다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스전극(122) 및 드레인전극(123) 사이의 절연을 위한 게이트절연막(미도시) 및 게이트전극(121)에 공급되는 게이트전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.
상기 화소영역 내에는 횡전계를 발생시키기 위한 공통전극(108)들과 화소전극(118)들이 교대로 배치되어 있다. 이때, 상기 화소전극(118)들은 상기 화소전극라인(118L)과 직접 전기적으로 접속하며, 상기 공통전극(108)들은 상기 게이트라인(116)과 평행하게 배치된 공통전극라인(108L)과 직접 전기적으로 접속되어 있다.
이때, 상기 공통전극(108)들과 화소전극(118)들은 화소부 절연막(미도시)에 형성된 트랜치(trench)(미도시)들 내부에 도전성 금속물질이 증착된 형태를 가지게 된다.
또한, 상기 액티브패턴 상부에는 절연물질로 이루어진 에치 스타퍼(150')가 형성되어 있으며, 상기 에치 스타퍼(150')는 상기 공통전극(108)들 및 화소전극(118)들과 동일한 마스크공정을 통해 형성하게 된다.
즉, 액티브패턴을 형성할 때 그 상부에 상기 액티브패턴과 동일한 형태의 절연막패턴을 형성한다. 그리고, 상기 절연막패턴을 패터닝하여 에치 스타퍼(150')를 형성할 때 상기 화소부 절연막의 소정영역을 제거하여 음각(陰刻)의 트랜치들을 형성한다. 이후, 감광막을 제거하지 않은 상태에서 기판(110) 전면에 투명한 도전물질을 증착하고 감광막을 한번 더 코팅하여 상기 트랜치들의 내부를 메운다.
이후, 감광막 애싱(ashing)공정을 통해 상기 트랜치들 내부의 감광막만을 남기고 나머지 부분의 감광막을 제거하여 상기 도전물질이 노출되도록 한다. 이 상태에서 상기 트랜치들 이외 부분의 상기 도전물질을 선택적으로 제거함으로써 에치 스타퍼(150')와 공통전극(108)들과 화소전극(118)들을 하나의 마스크공정을 통해 형성할 수 있게 되며, 이를 다음의 액정표시장치의 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa', IIIb-IIIb' 및 IIIc-IIIc'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며, 우측에는 차례대로 게이트패드부와 데이터패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.
도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110)의 화소부에 게이트전극(121)과 공통전극라인(미도시)을 형성하며 게이트패드부에 게이트패드 배선(116P)을 형성한다.
이때, 상기 게이트전극(121)과 게이트패드 배선(116P)은 제 1 도전막을 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 상기 제 1 도전막을 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 게이트전극(121)과 게이트패드 배선(116P)은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트패드 배선(116P)이 형성된 기판(110) 전면에 차례대로 제 1 절연막(115)과 비정질 실리콘 박막 및 제 2 절연막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 제 2 절연막을 선택적으로 패터닝함으로써 상기 게이트전극(121) 위에 비정질 실리콘 박막으로 이루어진 액티브패턴(124)과 제 2 절연막으로 이루어진 절연막패턴(150)을 형성한다.
이때, 에치 스타퍼를 형성하기 위한 상기 제 2 절연막은 실리콘산화막 또는 실리콘질화막과 같은 투명한 무기절연물질을 포함하며, 고개구율을 위해 벤조사이클로부텐(benzocyclobutene; BCB) 또는 아크릴계 수지(resin)와 같은 투명한 유기절연물질을 포함할 수도 있다.
그리고, 도 4c에 도시된 바와 같이, 한번의 포토리소그래피공정(제 3 마스크공정)으로 상기 절연막패턴(150)과 제 1 절연막(115)을 선택적으로 패터닝하여 게이트전극(121) 상부에 에치 스타퍼(150')를 형성하는 동시에 화소부의 화소영역 및 패드부에 음각(陰刻)의 트랜치(190)들을 형성한다. 이후, 투명한 도전물질로 상기 화소영역의 트랜치(190)들에 공통전극(108)들과 화소전극(118)들을 형성하고 패드부의 트랜치(190)들에 각각 게이트패드전극(126P)과 데이터패드전극(127P)을 형성 한다.
이하, 상기의 제 3 마스크공정을 도 5a 내지 도 5g를 참조하여 상세히 설명한다.
도 5a 내지 도 5g는 도 4c에 있어서, 에치 스타퍼와 화소전극 및 공통전극을 동시에 형성하는 과정을 구체적으로 나타내는 단면도로써, 본 실시예의 제 3 마스크공정을 순차적으로 나타내고 있다.
도 5a에 도시된 바와 같이, 액티브패턴(124)과 절연막패턴(150)이 형성되어 있는 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 제 1 감광막(170)을 형성한 후 마스크(180)를 통해 상기 제 1 감광막(170)에 선택적으로 광을 조사한다.
이때, 본 실시예에 사용한 마스크(180)에는 조사된 광을 모두 투과시키는 투과영역(I)과 조사된 모든 광을 차단하는 차단영역(II)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 제 1 감광막(170)에 조사되게 된다.
이어서, 상기 마스크(180)를 통해 노광된 제 1 감광막(170)을 현상하고 나면, 도 5b에 도시된 바와 같이, 상기 차단영역(II)을 통해 광이 모두 차단된 영역에는 소정 두께의 제 1 감광막패턴(170A~170D)들이 남아있게 되고, 모든 광이 투과된 투과영역(I)에는 상기 제 1 감광막(170)이 완전히 제거되어 절연막패턴(150)과 제 1 절연막(115) 표면이 노출되게 된다.
이와 같이 상기 투과영역(I)을 통해 광이 모두 투과된 영역에는 제 1 감광막(170)이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(170A~170D)들을 마스크로 하여, 그 하부에 형성된 절연막패턴(150)과 제 1 절연막(115)을 선택적으로 제거하게 되면, 액티브패턴(124)의 소정영역(즉, 구체적으로는 액티브패턴(124)의 채널영역) 위에 에치 스타퍼(150')가 패터닝되는 동시에 화소영역과 패드부에 트랜치(190)들이 패터닝되게 된다.
여기서, 도면부호 115A와 115B는 각각 상기 화소부의 제 1 절연막이 패터닝되어 형성된 게이트절연막과 화소부 절연막(115B)을 나타내며, 도면부호 115C와 115D는 상기 패드부의 제 1 절연막이 패터닝되어 형성된 패드부 절연막을 나타낸다.
이후, 도 5c에 도시된 바와 같이, 상기 제 1 감광막패턴(170A~170D)들이 형성된 기판(110) 전면에 투명한 도전물질로 제 2 도전막(130)을 형성한다.
이때, 상기 제 2 도전막(130)은 공통전극과 화소전극 및 패드부전극을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
그리고, 도 5d에 도시된 바와 같이, 상기 제 2 도전막(130)이 형성된 기판(110) 전면에 감광성물질로 이루어진 제 2 감광막(270)을 형성한다. 이때, 폭이 깊이에 비해 좁은 형태를 가진 상기 트랜치(190)들이 위치하는 화소영역과 패드부에는 상기 제 2 감광막(270)이 실질적으로 평탄화되도록 형성되게 된다.
이후, 도 5e에 도시된 바와 같이, 상기 제 2 감광막(270)의 일부를 제거하는 애싱(ashing)공정을 진행하여 상기 트랜치(190)영역 이외 영역에서 상기 제 2 도전막(130)이 외부로 노출되도록 한다. 이때, 상기 애싱공정을 통해 그 두께의 일부가 제거된 제 2 감광막패턴(270A~270C)들은 상기 트랜치(190)영역 상부에만 남아있게 된다.
그리고, 상기 노출된 제 2 도전막(130)을 선택적으로 제거하게 되면, 도 5f에 도시된 바와 같이 화소영역의 트랜치(190)들에 공통전극(108)들과 화소전극(118)들이 형성되며 패드부의 트랜치(190)들에 게이트패드전극(126P)과 데이터패드전극(127P)이 형성되게 된다.
이때. 상기 게이트패드전극(126P)은 상기 트랜치(190)를 통해 그 하부의 게이트패드 배선(116P)과 전기적으로 접속되게 된다.
이와 같이 형성된 상기 공통전극(108)들과 화소전극(118)들은 상기 화소영역의 트랜치(190)들을 지그재그(또는, 헤링본(herringbone)) 형태로 형성함으로써 상기 공통전극(108)들과 화소전극(118)들이 지그재그 구조를 갖는 경우에도 적용될 수 있는데, 이와 같이 공통전극(108)들과 화소전극(118)들이 지그재그 형상을 갖는 경우에는 한 화소에 위치하는 액정이 모두 한 방향으로 배열되지 않고 서로 다른 방향으로 배열되게 함으로써 멀티도메인(multi domain)을 유도할 수 있게 된다. 즉, 멀티도메인 구조로 인해 액정의 복굴절(birefringence) 특성에 의한 이상(abnormal) 광을 서로 상쇄시키기 때문에 칼라쉬프트(color shift) 현상을 최소화 할 수 있는 장점을 가진다. 이때, 상기 지그재그 구조의 구부러진 각도는 액정의 배향방향에 대해 1～30도 정도로 할 수 있다.
그리고, 상기 남아있는 감광막패턴(170A~170D, 270A~270C)들을 제거하고 나면, 도 5g에 도시된 바와 같이, 상기 화소부의 게이트전극(121) 상부에는 상기 제 2 절연막으로 이루어진 에치 스타퍼(150')가 형성하는 동시에 화소부의 화소영역에는 상기 투명한 제 2 도전막으로 이루어진 공통전극(108)들과 화소전극(118)들이 형성되게 된다. 또한, 게이트패드부의 게이트패드 배선(116P) 상부에는 상기 투명한 제 2 도전막으로 이루어진 게이트패드전극(126P)이 형성되며, 데이터패드부의 어레이 기판(110) 상부에는 상기 투명한 제 2 도전막으로 이루어진 데이터패드전극(127P)이 형성되게 된다.
이후, 도 4d에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 n+ 비정질 실리콘 박막과 제 3 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 n+ 비정질 실리콘 박막과 제 3 도전막을 선택적으로 패터닝함으로써 화소부에 상기 액티브패턴(124)의 소정영역과 전기적으로 접속하는 소오스전극(122)과 드레인전극(123)을 형성한다.
이때, 상기 소오스전극(122)과 드레인전극(123)은 상기 n+ 비정질 실리콘 박막으로 이루어진 오믹-콘택층(125)을 통해 상기 액티브패턴(124)의 소정영역과 오믹-콘택을 형성하게 된다. 또한, 상기 드레인전극(123)의 일부는 화소영역으로 연장되어 화소전극라인(118L)을 구성하며, 상기 화소전극라인(118L)은 그 하부의 화소전극(118)과 상기 오믹-콘택층(125)을 사이에 두고 전기적으로 접속하게 된다.
이때, 상기 액티브패턴(124)의 소정영역 위에 에치 스타퍼(150')의 형성으로 상기 n+ 비정질 실리콘 박막 식각시 액티브패턴(124)의 백 채널이 손상 받는 것을 방지할 수 있으며, 그 결과 소자의 신뢰성이 향상되게 된다. 즉, 본 실시예의 박막 트랜지스터는 에치 스타퍼(150')를 포함하는 구조로 되어있어 박막 트랜지스터 소자의 백 채널이 손상 받는 것을 방지할 수 있으며, 상기의 에치 스타퍼(150')는 공통전극(108)들 및 화소전극(118)들과 동시에 형성함으로써 추가적인 마스크공정이 필요하지 않은 장점이 있다.
이와 같이 제 4 마스크공정을 통해 화소부에 소오스전극(122)과 드레인전극(123)을 형성할 때 동일한 마스크공정을 통해 상기 제 3 도전막으로 데이터패드부에 데이터패드 배선(117P)을 형성한다.
여기서, 도면부호 125'은 데이터패드부 n+ 비정질 실리콘 박막 패턴을 나타내며, 상기 데이터패드 배선(117P)은 상기 n+ 비정질 실리콘 박막 패턴(125')을 통해 그 하부의 데이터패드전극(127P)과 전기적으로 접속하여 상기 데이터패드전극(127P)을 통해 입력된 데이터신호를 해당 데이터라인(미도시)에 전달하게 된다.
한편, 일반적으로 어레이 기판의 화소전극은 공통전극과 함께 액정 커패시터를 이루는데, 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터(storage capacitor)를 액정 커패시터에 연결해서 사용해야 한다.
이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가지며, 이하, 상기와 같은 스토리지 커패시터를 포함하는 본 발명의 제 2 실시예를 상세히 설명한 다.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 이때 제 2 실시예의 어레이 기판은 도 3에 도시된 제 1 실시예의 어레이 기판과는 스토리지 커패시터 구조를 제외하고는 동일한 구성으로 이루어져 있다.
도면에 도시된 바와 같이, 어레이 기판(210)에는 상기 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있으며, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.
이때, 상기 어레이 기판(210)의 가장자리 영역에는 상기 게이트라인(216)과 데이터라인(217)이 구동회로부(미도시) 쪽으로 연장되어 형성된 게이트패드 배선(216P)과 데이터패드 배선(217P)이 위치하며, 상기 게이트패드 배선(216P)과 데이터패드 배선(217P)은 상기 배선(216P, 217P)과 각각 전기적으로 접속된 게이트패드전극(226P)과 데이터패드전극(227P)을 통해 외부의 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받아 해당 게이트라인(216)과 데이터라인(217)에 전달하게 된다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극라인(218L)에 연결된 드레인전극(223)으로 구성된다. 또한, 상기 박막 트랜지스터는 게이트전극(221)과 소오스전극(222) 및 드레인전극(223) 사이의 절연을 위한 게이트절연막(미도시) 및 게이트전극(221)에 공급되는 게이트전압에 의해 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
상기 화소영역 내에는 횡전계를 발생시키기 위한 공통전극(208)들과 화소전극(218)들이 교대로 배치되어 있다. 이때, 상기 화소전극(218)들은 상기 화소전극라인(218L)과 직접 전기적으로 접속하며, 상기 공통전극(208)들은 상기 게이트라인(216)과 평행하게 배치된 공통전극라인(208L)과 직접 전기적으로 접속되어 있다.
이때, 상기 공통전극라인(208L)은 화소영역 내에서 화소전극라인(218L)과 일부 중첩되어 스토리지 커패시터(Cst)를 형성하게 된다.
또한, 전술한 제 1 실시예와 같이 상기 공통전극(208)들과 화소전극(218)들은 화소부 절연막(미도시)에 형성된 트랜치(미도시)들 내부에 도전성 금속물질이 증착된 형태를 가지게 된다. 또한, 상기 액티브패턴 상부에는 절연물질로 이루어진 에치 스타퍼(250')가 형성되어 있으며, 상기 에치 스타퍼(250')는 상기 공통전극(208)들 및 화소전극(218)들과 동일한 마스크공정을 통해 형성하게 된다.
도 7a 내지 도 7d는 도 6에 도시된 어레이 기판의 VI-VI'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210)에 게이트전극(221)과 공통전극라인(208L)을 형성한다.
다음으로, 도 7b에 도시된 바와 같이, 상기 게이트전극(221)과 공통전극라인(208L)이 형성된 기판(110) 전면에 차례대로 제 1 절연막(215)과 비정질 실리콘 박막 및 제 2 절연막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 제 2 절연막을 선택적으로 패터닝함으로써 상기 게이트전극(221) 위에 비정질 실리콘 박막으로 이루어진 액티브패턴(224)과 제 2 절연막으로 이루어진 절연막패턴(250)을 형성한다.
그리고, 도 7c에 도시된 바와 같이, 한번의 포토리소그래피공정(제 3 마스크공정)으로 상기 절연막패턴(250)과 제 1 절연막(215)을 선택적으로 패터닝하여 게이트전극(221) 상부에 게이트절연막(215A)과 에치 스타퍼(250')를 형성하는 동시에 화소부의 화소영역에 음각의 트랜치(290)들을 형성한다. 이후, 투명한 도전물질로 상기 화소영역의 트랜치(290)들에 공통전극(208)들과 화소전극(218)들을 형성한다.
이와 같이 본 실시예는 전술한 제 1 실시예에서와 같이 제 3 마스크공정을 통해 에치 스타퍼(250')와 공통전극(208)들 및 화소전극(218)들을 동시에 형성하게 된다.
이때, 상기 공통전극라인(208L) 상부에는 상기 제 1 절연막으로 이루어진 스토리지 커패시터절연막(215B)이 상기 공통전극라인(208L)을 덮도록 형성되어 있으며, 도면부호 215C는 상기 제 3 마스크공정을 통해 화소영역의 제 1 절연막이 패터닝되어 형성된 화소부절연막을 나타낸다.
이후, 도 7d에 도시된 바와 같이, 상기 기판(210) 전면에 차례대로 n+ 비정질 실리콘 박막과 제 2 도전막을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 n+ 비정질 실리콘 박막과 제 2 도전막을 선택적으로 패터닝함으로써 상기 액티브패턴(224)의 소정영역과 전기적으로 접속하는 소오스전극(222)과 드레인전극(223)을 형성한다.
이때, 상기 소오스전극(222)과 드레인전극(223)은 상기 n+ 비정질 실리콘 박막으로 이루어진 오믹-콘택층(225)을 통해 상기 액티브패턴(224)의 소정영역과 오믹-콘택을 형성하게 된다. 또한, 상기 드레인전극(223)의 일부는 화소영역으로 연장되어 화소전극라인(218L)을 구성하며, 상기 화소전극라인(218L)은 그 하부의 공통전극라인(208L)과 상기 스토리지 커패시터절연막(215B)을 사이에 두고 스토리지 커패시터를 형성하게 된다.
이때, 상기 액티브패턴(224)의 소정영역 위에 에치 스타퍼(250')의 형성으로 상기 n+ 비정질 실리콘 박막 식각시 액티브패턴(224)의 백 채널이 손상 받는 것을 방지할 수 있으며, 그 결과 소자의 신뢰성이 향상되게 된다.
이와 같이 본 실시예들은 4번의 마스크공정을 이용하여 어레이 기판을 제작한 4마스크공정을 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 마스크공정의 수에 관계없이 적용된다.
또한, 상기 실시예들에서는 액티브층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 구비한 액정표시장치에도 적용된다.
또한, 본 발명은 액정표시장치의 모드, 즉 트위스티드 네마틱 모드, 횡전계 모드 및 수직배향(Vertical Alignment; VA) 모드 등 모드에 관계없이 적용 가능하다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작 하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 에치 스타퍼와 공통전극 및 화소전극을 동시에 패터닝함으로써 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과가 있다.
또한, 본 발명의 액정표시장치는 상기의 에치 스타퍼의 형성으로 소자의 신뢰성이 향상되는 효과가 있다.

Claims (20)

  1. 화소부와 패드부로 구분되는 제 1 기판을 제공하는 단계;
    상기 제 1 기판의 화소부에 제 1 도전막으로 이루어진 게이트전극과 공통전극라인을 형성하는 단계;
    상기 제 1 기판 위에 제 1 절연막을 형성하는 단계;
    상기 게이트전극 상부에 각각 실리콘 박막과 제 2 절연막으로 이루어진 액티브패턴과 절연막패턴을 형성하는 단계;
    한번의 마스크공정을 통해, 상기 절연막패턴과 제 1 절연막을 패터닝하여 상기 액티브패턴 위에 상기 제 2 절연막으로 이루어진 에치 스타퍼를 형성하며, 상기 화소부의 화소영역의 제 1 절연막 내에 제 2 도전막으로 이루어진 다수의 공통전극과 화소전극을 형성하는 단계;
    상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 기판의 패드부에 상기 제 1 도전막으로 이루어진 게이트패드 배선을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 에치 스타퍼와 공통전극 및 화소전극을 형성하는 단계는
    상기 제 1 기판 위에 제 1 감광막으로 제 1 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴을 마스크로 상기 절연막패턴과 제 1 절연막을 패터닝하여, 상기 액티브패턴 위에 상기 제 2 절연막으로 이루어진 에치 스타퍼를 형성하는 동시에 상기 화소부의 화소영역의 제 1 절연막 내에 다수의 트랜치를 형성하는 단계;
    상기 제 1 감광막패턴이 남아있는 상태에서 상기 제 1 기판 전면에 제 2 도전막 및 제 2 감광막을 형성하는 단계;
    상기 제 2 감광막을 선택적으로 제거하여 상기 다수의 트랜치 내부에 제 2 감광막패턴을 남기는 단계; 및
    상기 남아있는 제 2 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 패터닝하여, 상기 다수의 트랜치 내부에 상기 제 2 도전막으로 이루어진 공통전극과 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 감광막패턴을 마스크로 상기 절연막패턴과 제 1 절연막을 패터닝하여, 상기 패드부의 제 1 절연막 내에 패드부 트랜치를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 3 항에 있어서, 상기 제 1 감광막패턴을 형성하는 단계는 마스크를 통해 상기 제 1 감광막에 빛을 조사한 후 현상하여, 상기 액티브패턴의 제 1 영역 및 상기 화소영역의 공통전극과 화소전극이 형성될 영역에 상기 제 1 감광막이 남아있도록 패터닝하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 액티브패턴의 제 1 영역은 채널영역인 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 4 항에 있어서, 상기 남아있는 제 2 감광막패턴을 마스크로 상기 제 2 도전막을 선택적으로 패터닝하여, 상기 패드부 트랜치 내부에 게이트패드전극과 데이터패드전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 7 항에 있어서, 상기 소오스전극과 드레인전극을 형성하는 단계는
    상기 공통전극과 화소전극이 형성된 제 1 기판 위에 n+ 비정질 실리콘 박막을 형성하는 단계;
    상기 n+ 비정질 실리콘 박막이 형성된 제 1 기판 위에 제 3 도전막을 형성하는 단계; 및
    상기 n+ 비정질 실리콘 박막과 제 3 도전막을 선택적으로 패터닝하여, 상기 제 1 기판의 화소부에 상기 제 3 도전막으로 이루어지며, 상기 n+ 비정질 실리콘 박막을 통해 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 8 항에 있어서, 상기 n+ 비정질 실리콘 박막과 제 3 도전막을 선택적으로 패터닝하여, 상기 제 1 기판의 패드부에 상기 제 3 도전막으로 이루어지며, 상기 데이터패드전극과 전기적으로 접속하는 데이터패드 배선을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 4 항에 있어서, 상기 다수의 트랜치 및 패드부 트랜치는 폭이 깊이에 비해 좁은 형태를 가지도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 10 항에 있어서, 상기 다수의 트랜치 및 패드부 트랜치가 위치하는 화소영역 및 패드부에는 상기 제 2 감광막이 평탄화되도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 화소부와 패드부로 구분되는 제 1 기판;
    상기 제 1 기판의 화소부에 제 1 도전막으로 형성된 게이트전극과 공통전극라인;
    상기 게이트전극 상부에 제 1 절연막을 개재하여 실리콘 박막으로 형성된 액티브패턴;
    상기 액티브패턴 위에 제 2 절연막으로 형성된 에치 스타퍼;
    상기 화소부의 화소영역의 제 1 절연막 내에 제 2 도전막으로 형성된 다수의 공통전극과 화소전극;
    상기 제 1 기판의 화소부에 제 3 도전막으로 형성된 소오스전극과 드레인전극; 및
    상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함하는 액정표시장치.
  13. 제 12 항에 있어서, 상기 에치 스타퍼는 상기 액티브패턴의 채널영역 위에 형성되는 것을 특징으로 하는 액정표시장치.
  14. 제 12 항에 있어서, 상기 제 1 기판의 패드부에 상기 제 1 도전막으로 형성된 게이트패드 배선을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  15. 제 12 항에 있어서, 상기 제 1 기판의 패드부의 제 1 절연막 내에 상기 제 2 도전막으로 형성된 게이트패드전극과 데이터패드전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  16. 제 15 항에 있어서, 상기 제 1 기판의 패드부에 상기 제 3 도전막으로 형성되며, 상기 데이터패드전극과 전기적으로 접속하는 데이터패드 배선을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  17. 제 15 항에 있어서, 상기 공통전극과 화소전극은 상기 화소영역의 제 1 절연막 내에 형성된 다수의 트랜치 내부에 형성되는 것을 특징으로 하는 액정표시장치.
  18. 제 12 항에 있어서, 상기 액티브패턴과 소오스전극 및 드레인전극 사이에 형성되어 상기 액티브패턴의 소오스영역 및 드레인영역과 상기 소오스전극 및 드레인전극 사이를 오믹-콘택시키는 오믹-콘택층을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제 12 항에 있어서, 상기 드레인전극이 상기 화소영역으로 연장되어 하부의 화소전극과 전기적으로 접속하는 화소전극라인을 추가로 포함하며, 상기 화소전극은 그 하부의 공통전극라인과 중첩하여 스토리지 커패시터를 구성하는 것을 특징으로 하는 액정표시장치.
  20. 제 17 항에 있어서, 상기 게이트패드전극과 데이터패드전극은 상기 패드부의 제 1 절연막 내에 형성된 패드부 트렌치 내부에 형성되는 것을 특징으로 하는 액정표시장치.
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