KR101701541B1 - 웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지 - Google Patents

웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지 Download PDF

Info

Publication number
KR101701541B1
KR101701541B1 KR1020120039801A KR20120039801A KR101701541B1 KR 101701541 B1 KR101701541 B1 KR 101701541B1 KR 1020120039801 A KR1020120039801 A KR 1020120039801A KR 20120039801 A KR20120039801 A KR 20120039801A KR 101701541 B1 KR101701541 B1 KR 101701541B1
Authority
KR
South Korea
Prior art keywords
bond ring
bond
wafer
standoffs
wafers
Prior art date
Application number
KR1020120039801A
Other languages
English (en)
Other versions
KR20120140188A (ko
Inventor
코디 비. 무디
Original Assignee
레이티언 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레이티언 캄파니 filed Critical 레이티언 캄파니
Publication of KR20120140188A publication Critical patent/KR20120140188A/ko
Application granted granted Critical
Publication of KR101701541B1 publication Critical patent/KR101701541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29023—Disposition the whole layer connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29035—Disposition the layer connector covering only portions of the surface to be connected covering only the peripheral area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/2956—Disposition
    • H01L2224/29562—On the entire exposed surface of the core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/2957—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/29686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32052—Shape in top view
    • H01L2224/32055—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/32148—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H01L2224/32502—Material at the bonding interface comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H01L2224/32506—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83054—Composition of the atmosphere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/8309—Vacuum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/83825—Solid-liquid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

밀봉형 반도체 웨이퍼 패키지들은 제 2 웨이퍼 상의 제 2 본드 링의 상보적 표면에 대향하는 제 1 웨이퍼 상의 제 1 본드 링을 포함한다. 이 패키지는 제 1 본드 링의 표면상에 형성된 제 1 두께를 갖는 제 1 물질의 제 1 및 제 2 스탠드오프들을 포함한다. 또한, 패키지는 제 2 물질과 제 1 물질로부터 형성되어 제 1 및 제 2 웨이퍼들 사이에 기밀 봉지를 생성하는 공정 합금(공융될 필요는 없고, 일반적으로 원소들의 공융 비율에 특정되지 않는 합금이 될 수 있음)을 포함하고, 공정 합금은 제 2 물질의 리플로 온도보다 크거나 같고 제 1 물질의 리플로 온도보다 작거나 같은 온도까지 제 1 및 제 2 웨이퍼들을 가열함으로써 형성되고, 공정 합금은 제 1 및 제 2 스탠드오프들과 제 1 및 제 2 본드 링들 사이의 볼륨을 채우고, 스탠드오프들은 제1 본드 링과 제 2 본드 링 사이에 기 설정된 거리를 유지한다.

Description

웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지{Method For Bonding Wafers And Hermetically Sealed Wafer Packages}
본 발명은 웨이퍼 본딩을 위한 시스템 및 방법에 관한 것이다.
웨이퍼 레벨 패키징 방법(들)은 베이스 웨이퍼 상에 모든 회로에 걸쳐 리드(lid)를 동시에 본딩하는 단계를 포함한다. 단일 리드 웨이퍼(다수의 리드를 포함)는 베이스 웨이퍼 상에 본딩되어 각각의 회로를 패키징한다. 종래 기술의 패키징 방법에서는 본딩 이전에 본딩 인터페이스들로부터 산화물들을 제거한다. 산화물 제거는 불완전하고 처리 수율을 전형적으로 감소시키는 어려운 공정이다.
따라서, 웨이퍼들을 서로 본딩하기 위한 개선된 방법 및 시스템이 요구된다.
본 발명의 일 실시예는 두 개의 반도체 웨이퍼들을 함께 본딩하기 위한 방법이다. 본 방법은 제 1 웨이퍼 상에 제 1 본드 링을 형성하는 단계, 제 2 웨이퍼 상에 제 2 본드 링을 형성하는 단계로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적 표면에 대향하는, 상기 제 2 본드 링 형성 단계, 상기 제 1 본드 링의 표면상에 제 1 두께를 갖는 제 1 물질의 제 1 및 제 2 스탠드오프를 형성하는 단계, 상기 제 1 본드 링 또는 상기 제 2 본드 링의 표면상의 상기 제 1 및 제 2 스탠드오프 사이에 제 2 두께를 갖는 제 2 물질의 레이어를 형성하는 단계로서, 상기 제 2 물질의 리플로 온도는 상기 제 1 물질의 리플로 온도보다 낮은, 상기 제 2 물질의 레이어를 형성하는 단계, 상기 제 2 물질의 리플로 온도보다 크거나 같고 상기 제 1 물질의 리플로 온도보다 작거나 같은 온도로 상기 제 1 및 제 2 웨이퍼들을 가열하여 상기 제 2 물질이 리플로우하여 상기 제 1 및 제 2 본드 링 사이의 기밀 봉지를 생성하고, 상기 스탠드오프들은 상기 제 1 본드 링과 상기 제 2 본드 링 사이에 기 설정한 거리를 유지하는, 상기 제 1 및 제 2 웨이퍼들을 가열하는 단계 및 상기 리플로 온도 이하로 상기 제 1 및 제 2 웨이퍼들을 냉각시켜 상기 기밀 봉지를 고형화하는 단계를 포함한다.
일 실시예에 있어서, 본 방법은 상기 제 1 및 제 2 웨이퍼들에 압력을 인가하여 상기 제 1 및 제 2 웨이퍼들을 가열하기 이전 또는 이후에 상기 제 1 및 제 2 웨이퍼들을 결합하는 단계를 더 포함한다. 일 실시예에 있어서, 본 방법은 상기 제 1 및 제 2 물질들을 어닐링하는 단계를 포함하여, 상기 제 1 물질을 상기 제 2 물질로 확산시켜 기밀 봉지를 생성하는 공정 합금을 생성한다. 일 실시예에 있어서, 본 방법은 제 2 물질의 레이어의 산화를 감소시키기 위해 제 2 물질의 레이어 위에 제 3 물질의 레이어를 증착시키는 단계를 포함한다.
일 실시예에 있어서, 상기 제 1 및 제 2 물질들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성된다. 일 실시예에 있어서, 제 1 본드 링 형상은 제 2 본드 링 형상과 동일하다. 일 실시예에 있어서, 본 방법은 상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 큰 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 상기 제 2 레이어를 형성하는 단계를 포함한다. 일 실시예에 있어서, 본 방법은 상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 적은 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 상기 제 2 레이어를 형성하는 단계를 포함한다.
본발명의 다른 실시예는 밀봉형 반도체 웨이퍼 패키지이다. 본발명의 웨이퍼 패키지는 제 1 웨이퍼 상의 제 1 본드 링, 제 2 웨이퍼 상의 제 2 본드 링으로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적 표면에 대향하는, 상기 제 2 본드 링, 상기 제 1 본드 링의 표면상에 형성된 제 1 두께를 갖는 제 1 물질의 제 1 및 제 2 스탠드오프들, 및 제 2 물질과 상기 제 1 물질로부터 형성되어 상기 제 1 및 제 2 웨이퍼들 사이에 기밀 봉지를 생성하는 공정 합금을 포함하고, 상기 공정 합금은 상기 제 2 물질의 리플로 온도보다 크거나 같고 상기 제 1 물질의 리플로 온도보다 작거나 같은 온도까지 상기 제 1 및 제 2 웨이퍼들을 가열함으로써 형성되고, 상기 공정 합금은 상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들 사이의 볼륨을 채우고, 상기 스탠드오프들은 상기 제 1 본드 링과 상기 제 2 본드 링 사이의 기 설정된 거리를 유지한다.
일 실시예에 있어서, 상기 제 1 및 제 2 물질들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성된다. 일 실시예에 있어서, 제 1 본드 링 형상은 제 2 본드 링 형상과 동일하다.
본 발명에 따르면 처리 수율이 향상된 반도체 웨이퍼 패키지를 제공할 수 있다.
도 1a는 예시된 실시예에 따라 부분적으로 조립된 웨이퍼 패키지를 개략적으로 도시한 평면도이다.
도 1b는 예시된 실시예에 따라 도 1a의 부분적으로 조립된 웨이퍼 패키지를 개략적으로 도시한 측면도이다.
도 1c는 예시된 실시예에 따라 도 1a의 부분적으로 조립된 웨이퍼 패키지를 개략적으로 도시한 측면도이다.
도 1d는 예시된 실시예에 따라 도 1b의 부분적으로 조립된 웨이퍼 패키지를 개략적으로 예시한 확대도이다.
도 2는 예시된 실시예에 따라 반도체 웨이퍼들을 서로 본딩하는 방법에 대한 순서도이다.
도 3은 예시된 실시예에 따라 웨이퍼들을 어닐링한 이후의 웨이퍼 패키지를 개략적으로 예시한 확대도이다.
본 발명의 다른 관점 및 장점들은, 첨부된 도면과 관련하여 본발명의 원리를 단지 예시하고 있는 이하의 상세한 설명으로부터 명백해질 것이다.
본 발명의 여러 실시예의 후술하는 특징들은 첨부된 도면과 이어지는 상세한 설명을 참조하여 더욱 쉽게 이해될 수 있다.
도 1a 내지 도 1d는 예시된 실시예에 따라 부분적으로 조립된 웨이퍼 패키지(100)를 개략적으로 도시한 도면들이다. 웨이퍼 패키지(100)는 도 2 및 도 3과 관련하여 후술되는 바와 같이 부품들을 서로 본딩하기 이전의 상태로서 도시되어 있다. 도 1a는 웨이퍼 패키지(100)의 평면도(X-Y 평면)이다. 도 1b는 웨이퍼 패키지(100)의 측면도(Z-X 평면)이다. 도 1c는 웨이퍼 패키지(100)의 측면도(Y-Z 평면)이다. 도 1d는 도 1b의 부분적으로 조립된 웨이퍼 패키지(100)의 일부의 확대도(Z-X 평면)이다. 웨이퍼 패키지(100)는 제 1 웨이퍼(104) 및 제 2 웨이퍼(108)를 포함한다. 또한, 웨이퍼 패키지(100)는 제 1 웨이퍼(104) 상에 제 1 본드 링(112)을 포함한다. 또한, 웨이퍼 패키지(100)는 제 2 웨이퍼(108) 상의 제 2 본드 링(116)을 포함한다. 제 2 본드 링(116)의 표면(124)은 제 1 본드 링(112)의 상보적인 표면(120)과 대향한다. 본드 링(112, 116)의 두께(Z-축에 따른 치수)는 웨이퍼 패키지(100)의 특정 설계 요건 및 특성에 기초하여 명시된다. 웨이퍼 패키지들의 일반적인 두께는 약 100 nm 에서 약 10 μm 사이이다.
또한, 웨이퍼 패키지(100)는 제 1 두께(t1)(130)를 갖는 제 1 물질의 제 1 스탠드오프(128. standoff) 및 제 2 스탠드오프(132)를 포함한다. 스탠드오프(128, 132)는 제 1 본드 링(112)과 제 2 본드 링(116) 사이에 소정 거리(t1)를 유지한다. 두께(t1)는 일반적으로 약 100 nm에서 약 10 μm 사이이다. 스탠드오프(128, 132)의 폭(X 축에 따른 치수)은 웨이퍼 패키지(100)의 특정 설계 요건 및 특성에 기초하여 특정된다. 웨이퍼 패키지들의 일반적인 폭은 약 5 μm에서 약 100 μm 사이이다. 제 1 및 제 2 스탠드오프(128, 132)는 제 1 본드 링(112)의 표면(120) 상에 X 축을 따라 위치한다. 또한, 웨이퍼 패키지(100)는 제 2 두께(t2)(140)를 갖는 제 2 물질의 레이어(136)를 포함한다. 두께(t1)는 일반적으로 약 100 nm에서 약 10 μm 사이이다. 도 1d에 대하여, 제 2 웨이퍼는 제 1 웨이퍼 위에 배치될 때, 갭(144)(t3)이 제 1 및 제 2 스탠드오프와 제 2 본드 링 사이에 생성된다. 두께(t1)는 일반적으로 약 100 nm에서 약 10 μm 사이이다. 레이어(136)는 제 1 본드 링(112)의 표면상의 제 1 및 제 2 스탠드오프들(128, 132) 사이에 위치한다. 일 실시예에 있어서, 제 2 물질의 리플로(reflow) 온도는 제 1 및 제 2 스탠드오프들(128, 132)의 제 1 물질의 리플로 온도보다 낮다. 다른 실시예에 있어서, 레이어(136)는 제 2 본드 링(116)의 표면(124) 상에 X 축을 따라 제 1 및 제 2 스탠드오프들(128, 132) 사이에 위치한다.
또다른 실시예에 있어서, 웨이퍼 패키지(100)는 레이어(136) 상에 증착된 물질의 선택적인 레이어(156)를 더 포함한다. 선택적 레이어(156)는 무반응(non-reactive) 또는 반응성이 적은 (less reactive) 물질(예를 들어, 800 옹스트롬의 Au)의 레이어다. 선택적 레이어(156)는 처리 또는 핸들링(handling) 과정에서 레이어(136)의 산화를 방지하거나 최소화하기 위해 레이어(136)를 커버하거나 캡슐화(encapsulate)한다.
도 2는 예시된 실시예에 따라 반도체 웨이퍼들(예를 들어, 도 1b의 웨이퍼(104, 108))을 서로 본딩하는 방법의 순서도이다. 본 방법은 제 1 웨이퍼 상에 제 1 본드 링(예를 들어, 도 1b의 웨이퍼(104) 상의 본드 링(112))을 형성하는 단계(204)를 포함한다. 본 방법은 제 2 웨이퍼 상에 제 2 본드 링(예를 들어, 도 1b의 웨이퍼(108) 상의 본드 링(116))을 형성하는 단계(208)를 포함한다. 또한, 본 방법은 제 1 본드 링의 표면상에 (제 1 물질의) 제 1 및 제 2 스탠드오프(도 1d의 제 1 본드 링(112)의 표면(120) 상에 제 1 스탠드오프(128), 제 2 스탠드오프(132))를 형성하는 단계(212)를 포함한다.
본 명세서에 설명되는 패키지를 제조하는 데에는 다양한 제조 기술이 사용될 수 있다. 예를 들어, 본드 링, 스탠드오프 및 다른 물질 레이어들을 형성하는 데에 증착 방법들(예를 들어, 이베포레이션(evaporation), 스퍼터 증착(sputter deposition), 화학적 증기 증착(chemical vapor deposition), 물리적인 증기 증착(physical vapor deposition), 분자선 에피텍셜법(molecular beam epitaxy), 도금(plating))을 포함하는 여러 가지 방법들이 이용될 수 있다. 일 실시예에서는, 상이한 물질 레이어들 및 부품들을 형성하기 위해 레이어들을 마스크하고 에칭하는 단계가 수반되는 포토리소그래피 기술들이 이용될 수 있다.
또한, 본 방법은, 제 1 및 제 2 스탠드오프들 사이에서, 제 1 본드 링(예를 들어, 본드 링(112)) 또는 제 2 본드 링(예를 들어, 본드 링(116))의 표면상에 제 2 물질의 레이어(예를 들어, 도 1d의 레이어(136))을 형성하는 단계(216)를 포함한다. 제 2 물질의 리플로 온도는 제 1 물질의 리플로 온도보다 낮다. 일 실시예에서는, 제 2 물질 레이어 위에 물질 레이어(예를 들어, 도 1의 선택적 레이어(156))를 증착하는 선택적인 단계(218)가 포함된다. 선택적인 물질 레이어는 처리 또는 핸들링 과정에서 제 2 물질의 레이어의 산화를 방지 또는 최소화하기 위해 제 2 물질의 레이어(136)를 커버 또는 캡슐화하는 무반응 또는 반응성이 적은 물질 레이어다.
또한, 본 방법은 웨이퍼 부품들을 수용하는 챔버로부터 원치 않은 공기를 제거하는 하나 이상의 공정 단계들(244)을 실행하는 것을 포함한다. 공정 단계들(244)은 제거된 공기를 원하는 공정 가스 또는 진공으로 대체하는 단계도 포함한다. 공정 단계들(244)은 제 1 웨이퍼의 표면과 제 2 웨이퍼 사이의 갭과 함께 실행되어 웨이퍼들이 서로 접촉되지 않도록 한다. 또한, 공정 단계들(244)은 포밍 가스(forming gas, 예를 들어 수소를 포함하는 가스)를 웨이퍼들에 제공하는 단계와 웨이퍼의 온도를 제 2 물질의 레이어(예를 들어, 도 1d의 레이어(136))의 용융 온도 이하의 온도까지 상승시키는 단계를 포함한다. 공정 단계들(244)은 웨이퍼의 표면 상의 산화물 감소에 도움이 된다.
또한, 본 방법은 제 1 웨이퍼 위에 제 2 웨이퍼를 배치(positioning)시키는 단계(220)를 포함하여 제 2 본드 링의 표면이 제 1 본드 링의 상보 표면에 대향하도록 한다(예를 들어, 도 1b에서 나타내는 바와 같이, 제 2 본드 링(116)의 표면(124)이 제 1 본드 링(112)의 표면(120)과 대향하도록 배치된다). 도 1b도 제 2 웨이퍼가 제 1 웨이퍼 위에 배치된 이후(웨이퍼들이 어닐링 이전)의 웨이퍼 패키지를 도시한다. 도 1d에서, 제 2 웨이퍼가 제 1 웨이퍼 위에 배치될 때, 제 1 및 제 2 스탠드오프와 제 2 본드 링 사이에 갭(144)이 생성된다. 갭(144)은 스탠드오프들과 제 2 물질의 레이어의 두께(Z 축을 따라) 차이에 기초하여 설정된다.
또한, 본 방법은 제 1 및 제 2 웨이퍼들을 가열하는 단계(224)를 포함한다. 본 실시예(그리고 도 3에서 나타내는 바와 같이)에서, 제 2 물질(예를 들어, 도 1d의 레이어(136))의 리플로 온도보다 크거나 같고 제 1 물질(예를 들어, 제 1 물질로부터 형성된 도 1d의 제1 스탠드오프(128) 및 제 2 스탠드오프(132))의 리플로 온도보다 작거나 같은 온도까지 제 1 및 제 2 웨이퍼들에 열이 인가된다. 제 2 물질은 리플로(reflow)하여 제 1 및 제 2 본드 링들(예를 들어, 본드 링들(112, 116)) 사이에 기밀 봉지(hermetic seal)(308)를 생성한다. 제 2 물질의 일부가 제 1 물질로의 확산하는 것을 방지하기 위한 제조 과정 도중에 오염 또는 산화가 존재하는 경우, 스탠드오프들(128, 132)과 레이어(136)(예를 들어 낮은 리플로 온도 물질) 사이에 형성된 갭으로의 제 2 물질 흐름은 스탠드오프들과 본드 링들 사이의 밀봉을 계속적으로 형성한다.
일 실시예에서, 제 2 물질의 레이어는 제 1 및 제 2 스탠드오프들 및 제 1 및 제 2 본드 링들에 의해 정해진 캐비티(예를 들어, 도 1d의 캐비티(148))보다 큰 제 2 물질의 볼륨(volume)으로 형성된다. 일 실시예에서, 본 방법은 제 1 및 제 2 물질들을 어닐링하는 단계(240)와, 제 1 물질을 제 2 물질로 확산시켜 기밀 봉지를 생성하는 공정 합금(eutectic alloy)을 생성하는 단계를 더 포함한다. 제 1 및 제 2 물질로서 다양한 물질 타입이 이용될 수 있다. 제 1 및 제 2 물질 쌍과 제 2 물질이 제 1 물질로의 확산을 시작하는 공칭 온도는, 예를 들어, Au/In (156 ℃), Au/Sn (280 ℃), Au/Ge (361 ℃), Au/Si (370 ℃), Al/Ge (419 ℃), 및 Al/Si (580 ℃) 이다.
또한, 본 방법은, 예를 들어, 제 2 물질의 리플로 온도 이하로, 제 1 및 제 2 웨이퍼들을 냉각시키는 단계(228)를 포함한다. 일 실시예에서, 본 방법은 제 1 및 제 2 웨이퍼들을 결합하기 위해 제 1 및 제 2 웨이퍼들에 압력을 인가하여 제 2 물질이 흘러서 두 웨이퍼들 사이의 갭들과 캐비티를 채우도록 하는 선택적인 단계를 더 포함한다. 단계(232)는 웨이퍼들을 가열하기 이전에 제 1 및 제 2 웨이퍼들에 압력을 인가하는 것을 포함한다. 단계(236)는 웨이퍼들을 가열한 이후에 제 1 및 제 2 웨이퍼들에 압력을 인가하는 것을 포함한다. 실시예에 따라 본 방법은 열을 인가하기 이전, 열을 가한 이후, 또는 두 경우 모두에 압력을 인가하는 단계를 포함한다.
용어들 '구비' 및 '포함' 및/또는 각각의 복수의 형태들은 제한을 두지 않고 나열된 부분들을 포함하며, 나열되지 않은 추가적인 구성을 포함할 수 있다. '및/또는'의 기재는 제한을 두지 않으며 하나 이상의 나열된 부품들 및 나열된 구성요소들의 조합을 포함한다.
본 발명이 본 발명의 정신 및 본질적인 특징으로부터 벗어나지 않고 다른 특정 형태들로 구현될 수 있다는 것을 본 기술에 숙련된 사람들로서 알 수 있을 것이다. 따라서, 상술한 실시예들은 본 명세서에 기재된 발명을 제한하는 것보다 예시적인 모든 측면에서 고려되어야 한다. 따라서, 본 발명의 범위는 상술한 설명보다 첨부한 특허 청구 범위로 표시되며, 이에 의해, 청구 범위의 등가의 의미 및 범위 내의 모든 변경들은 본 발명의 범위 내에서 포함되는 것으로 의도된다.

Claims (23)

  1. 두 개의 반도체 웨이퍼를 서로 본딩하기 위한 방법으로서,
    제 1 웨이퍼 상에 제 1 본드 링을 형성하는 단계;
    제 2 웨이퍼 상에 제 2 본드 링을 형성하는 단계로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적 표면에 대향하는, 상기 제 2 본드 링 형성 단계;
    상기 제 1 본드 링의 표면상에 제 1 두께를 갖는 제 1 물질의 제 1 및 제 2 스탠드오프를 형성하는 단계;
    상기 제 1 본드 링 또는 상기 제 2 본드 링의 표면상의 상기 제 1 및 제 2 스탠드오프 사이에 제 2 두께를 갖는 제 2 물질의 레이어를 형성하는 단계로서, 상기 제 2 물질의 리플로 온도는 상기 제 1 물질의 리플로 온도보다 낮은, 상기 제 2 물질의 레이어를 형성하는 단계;
    상기 제 2 물질의 리플로 온도보다 크거나 같고 상기 제 1 물질의 리플로 온도보다 작거나 같은 온도로 상기 제 1 및 제 2 웨이퍼들을 가열하여 상기 제 2 물질이 리플로우하여 상기 제 1 및 제 2 본드 링 사이의 기밀 봉지를 생성하고, 상기 스탠드오프들은 상기 제 1 본드 링과 상기 제 2 본드 링 사이에 기 설정한 거리를 유지하는, 상기 제 1 및 제 2 웨이퍼들을 가열하는 단계; 및
    상기 리플로 온도 이하로 상기 제 1 및 제 2 웨이퍼들을 냉각시켜 상기 기밀 봉지를 고형화하는 단계를 포함하는 본딩 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 웨이퍼들에 압력을 인가하여 상기 제 1 및 제 2 웨이퍼들을 가열하기 이전 또는 이후에 상기 제 1 및 제 2 웨이퍼들을 결합하는 단계를 더 포함하는 본딩 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 물질들을 어닐링하는 단계를 포함하여, 상기 제 1 물질을 상기 제 2 물질로 확산시켜 기밀 봉지를 생성하는 공정 합금을 생성하는 본딩 방법.
  4. 제 1 항에 있어서,
    제 2 물질의 레이어의 산화를 감소시키기 위해 제 2 물질의 레이어 위에 제 3 물질의 레이어를 증착시키는 단계를 포함하는 본딩 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 물질들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성되는 본딩 방법.
  6. 제 1 항에 있어서,
    상기 제 1 본드 링 형상은 상기 제 2 본드 링 형상과 동일한 본딩 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 큰 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 레이어를 형성하는 단계를 포함하는 본딩 방법.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 적은 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 레이어를 형성하는 단계를 포함하는 본딩 방법.
  9. 밀봉형 반도체 웨이퍼 패키지로서,
    제 1 웨이퍼 상의 제 1 본드 링;
    제 2 웨이퍼 상의 제 2 본드 링으로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적 표면에 대향하는, 상기 제 2 본드 링;
    상기 제 1 본드 링의 표면상에 형성된 제 1 두께를 갖는 제 1 물질의 제 1 및 제 2 스탠드오프들; 및
    제 2 물질과 상기 제 1 물질로부터 형성되어 상기 제 1 및 제 2 웨이퍼들 사이에 기밀 봉지를 생성하는 공정 합금을 포함하고,
    상기 공정 합금은 상기 제 2 물질의 리플로 온도보다 크거나 같고 상기 제 1 물질의 리플로 온도보다 작거나 같은 온도까지 상기 제 1 및 제 2 웨이퍼들을 가열함으로써 형성되고, 상기 공정 합금은 상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들 사이의 볼륨을 채우고, 상기 스탠드오프들은 상기 제 1 본드 링과 상기 제 2 본드 링 사이의 기 설정된 거리를 유지하는, 밀봉형 반도체 웨이퍼 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 물질들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성되는 밀봉형 반도체 웨이퍼 패키지.
  11. 제 9 항에 있어서,
    상기 제 1 본드 링 형상은 상기 제 2 본드 링 형상과 동일한 밀봉형 반도체 웨이퍼 패키지.
  12. 두 개의 반도체 웨이퍼들을 서로 본딩하기 위한 방법으로서,
    제 1 웨이퍼 상에 제 1 본드 링을 형성하는 단계;
    제 2 웨이퍼 상에 제 2 본드 링을 형성하는 단계로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적인 표면에 대향하는, 상기 제 2 본드 링 형성 단계;
    상기 제 1 본드 링의 상기 표면 상에, 제 1 두께를 갖는, 제 1 물질의 제 1 및 제 2 스탠드오프들을 형성하는 단계;
    상기 제 1 본드 링 또는 상기 제 2 본드 링의 상기 표면 상에 상기 제 1 및 제 2 스탠드오프들 사이에, 제 2 두께를 갖는, 제 2 물질의 레이어를 형성하는 단계; 및
    제 1 및 제 2 웨이퍼들 사이에 기밀 봉지를 생성하기 위하여 상기 제 2 및 제 1 물질로부터 공정 합금을 형성하는 단계로서, 상기 공정 합금은 상기 제 2 물질을 리플로우시키고 상기 제 1 본드 링과 상기 제 2 본드 링 사이에 기밀 봉지를 생성시키는, 상기 제 2 물질의 리플로 온도보다 크거나 같은 온도로 상기 제 1 및 제 2 웨이퍼들을 가열함으로써 형성되고, 상기 제 1 및 제 2 스탠드오프들은 상기 제 1 본드 링과 및 상기 제 2 본드 링 사이에 기설정된 거리를 유지하는, 상기 공정 합금 형성 단계;를 포함하는 본딩 방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 웨이퍼들을 가열하기 이전 또는 이후에 상기 제 1 및 제 2 웨이퍼들에 압력을 인가하여 상기 제 1 및 제 2 웨이퍼들을 결합하는 단계;를 더 포함하는 본딩 방법.
  14. 제 12 항에 있어서,
    상기 제 2 물질의 레이어의 산화를 감소시키기 위해 상기 제 2 물질의 레이어 위에 제 3 물질의 레이어를 증착하는 단계;를 더 포함하는 본딩 방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 물질들의 레이어들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성되는 본딩 방법.
  16. 제 12 항에 있어서,
    제 1 본드 링 형상은 제 2 본드 링 형상과 동일한 본딩 방법.
  17. 제 12 항에 있어서,
    상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 큰 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 레이어를 형성하는 단계;를 더 포함하는 본딩 방법.
  18. 제 12 항에 있어서,
    상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들에 의해 규정된 캐비티보다 적은 상기 제 2 물질의 볼륨으로 상기 제 2 물질의 레이어를 형성하는 단계;를 더 포함하는 본딩 방법.
  19. 제 12 항에 있어서,
    상기 기밀 봉지를 고형화하기 위해 상기 제 2 물질의 상기 리플로 온도 이하로 상기 제 1 및 제 2 웨이퍼들을 냉각시키는 단계;를 더 포함하는 본딩 방법.
  20. 밀봉형 반도체 웨이퍼 패키지로서,
    제 1 웨이퍼 상의 제 1 본드 링;
    제 2 웨이퍼 상의 제 2 본드 링으로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적 표면에 대향하는, 상기 제 2 본드 링;
    상기 제 1 본드 링의 상기 표면상에 형성된, 제 1 두께를 갖는, 제 1 물질의 제 1 및 제 2 스탠드오프들; 및
    상기 제 1 및 제 2 스탠드오프들과 상기 제 1 및 제 2 본드 링들 사이에 제 2 물질과 상기 제 1 물질로부터 형성되어 상기 제 1 및 제 2 웨이퍼들 사이에 기밀 봉지를 생성하는 공정 합금으로서, 상기 공정 합금은 상기 제 2 물질의 리플로 온도보다 크거나 같은 온도로 상기 제 1 및 제 2 물질들을 가열함으로써 형성되는, 상기 공정 합금;을 포함하는 밀봉형 반도체 웨이퍼 패키지.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 물질들을 가열하기 이전에, 상기 제 2 웨이퍼가 상기 제 1 웨이퍼 위에 배치될 때 상기 제 1 및 제 2 스탠드오프들과 상기 제 2 본드 링 사이에 갭이 생성되는 밀봉형 반도체 웨이퍼 패키지.
  22. 제 20 항에 있어서,
    제 1 본드 링 형상은 제 2 본드 링 형상과 동일한 밀봉형 반도체 웨이퍼 패키지.
  23. 두 개의 반도체 웨이퍼들을 서로 본딩하기 위한 방법으로서,
    제 1 웨이퍼의 표면 상에 제 1 본드 링을 형성하는 단계;
    제 2 웨이퍼의 표면 상에 제 2 본드 링을 형성하는 단계로서, 상기 제 2 본드 링의 표면은 상기 제 1 본드 링의 상보적인 표면에 대향하는, 상기 제 2 본드 링 형성 단계;
    상기 제 1 본드 링 표면 상에, 각각 동일한 제 1 두께를 갖는, 동일한 제 1 물질의 제 1 및 제 2 스탠드오프들을 형성하는 단계;
    상기 제 1 본드 링의 상기 표면 또는 상기 제 2 본드 링의 상기 표면 상에 상기 제 1 및 제 2 스탠드오프들 사이에, 제 2 두께를 갖는, 제 2 물질의 레이어를 형성하는 단계;
    상기 제 2 물질을 리플로우시키고, 상기 제 1 및 제 2 물질들을 포함하며 상기 제 1 및 제 2 본드 링들 사이에 기밀 봉지를 생성하는 공정 합금을 형성하는, 상기 제 2 물질의 리플로 온도보다 크거나 같은 온도로 상기 제 1 및 제 2 웨이퍼들을 가열하는 단계; 및
    상기 제 1 물질을 상기 제 2 물질로 확산시키는, 상기 제 1 및 제 2 물질들을 어닐링하는 단계로서, 상기 제 1 및 제 2 스탠드오프들은 상기 제 1 및 제 2 본드 링들 사이에 기설정된 거리를 유지하는, 상기 어닐링 단계;를 포함하는 본딩 방법.
KR1020120039801A 2011-06-20 2012-04-17 웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지 KR101701541B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/163,935 2011-06-20
US13/163,935 US8975105B2 (en) 2011-06-20 2011-06-20 Hermetically sealed wafer packages

Publications (2)

Publication Number Publication Date
KR20120140188A KR20120140188A (ko) 2012-12-28
KR101701541B1 true KR101701541B1 (ko) 2017-02-01

Family

ID=45936909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120039801A KR101701541B1 (ko) 2011-06-20 2012-04-17 웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지

Country Status (4)

Country Link
US (2) US8975105B2 (ko)
EP (1) EP2538436B1 (ko)
KR (1) KR101701541B1 (ko)
TW (1) TWI545665B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975105B2 (en) * 2011-06-20 2015-03-10 Raytheon Company Hermetically sealed wafer packages
KR102126714B1 (ko) * 2013-09-03 2020-06-26 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 유기 발광 표시 장치
CN104851848A (zh) 2014-02-17 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种c-sam中接合晶圆的密封结构及其制备方法
US20190202684A1 (en) * 2017-12-29 2019-07-04 Texas Instruments Incorporated Protective bondline control structure
US11049839B2 (en) 2018-01-24 2021-06-29 Kulicke And Soffa Industries, Inc. Bonding tools for bonding machines, bonding machines for bonding semiconductor elements, and related methods
CN110092348B (zh) * 2018-01-30 2021-12-24 上海新微技术研发中心有限公司 一种共晶键合结构及共晶键合方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090301749A1 (en) 2006-02-15 2009-12-10 Neomax Materials Co., Ltd. Hermetic sealing cap, electronic component accommodation package, and method for producing hermetic sealing cap
US20110042761A1 (en) 2009-03-30 2011-02-24 Freescale Semiconductor, Inc. Eutectic flow containment in a semiconductor fabrication process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU3865897A (en) 1997-08-19 1999-03-08 Hitachi Limited Method for forming bump electrode and method for manufacturing semiconductor device
KR100442830B1 (ko) * 2001-12-04 2004-08-02 삼성전자주식회사 저온의 산화방지 허메틱 실링 방법
SG191562A1 (en) 2004-11-04 2013-07-31 Microchips Inc Compression cold welding process for forming vias
US8288211B2 (en) 2005-08-26 2012-10-16 Innovative Micro Technology Wafer level hermetic bond using metal alloy with keeper layer
US7569926B2 (en) 2005-08-26 2009-08-04 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature
US7807547B2 (en) 2006-03-28 2010-10-05 Innovative Micro Technology Wafer bonding material with embedded rigid particles
KR100793078B1 (ko) * 2006-06-15 2008-01-10 한국전자통신연구원 플립 칩 패키지 및 그 제조방법
US20080067652A1 (en) 2006-09-18 2008-03-20 Simpler Networks Inc. Integrated mems packaging
SE537499C2 (sv) 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
KR100976812B1 (ko) 2010-02-08 2010-08-20 옵토팩 주식회사 전자 소자 패키지 및 그 제조 방법
US8975105B2 (en) * 2011-06-20 2015-03-10 Raytheon Company Hermetically sealed wafer packages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090301749A1 (en) 2006-02-15 2009-12-10 Neomax Materials Co., Ltd. Hermetic sealing cap, electronic component accommodation package, and method for producing hermetic sealing cap
US20110042761A1 (en) 2009-03-30 2011-02-24 Freescale Semiconductor, Inc. Eutectic flow containment in a semiconductor fabrication process

Also Published As

Publication number Publication date
EP2538436A2 (en) 2012-12-26
EP2538436B1 (en) 2015-03-25
US8975105B2 (en) 2015-03-10
US9287237B2 (en) 2016-03-15
KR20120140188A (ko) 2012-12-28
TWI545665B (zh) 2016-08-11
US20120319261A1 (en) 2012-12-20
US20150262967A1 (en) 2015-09-17
EP2538436A3 (en) 2013-10-30
TW201314798A (zh) 2013-04-01

Similar Documents

Publication Publication Date Title
KR101701541B1 (ko) 웨이퍼 본딩 방법 및 밀봉형 웨이퍼 패키지
US8975736B2 (en) Wafer level package, chip size package device and method of manufacturing wafer level package
US6400009B1 (en) Hermatic firewall for MEMS packaging in flip-chip bonded geometry
US7943411B2 (en) Apparatus and method of wafer bonding using compatible alloy
US6479320B1 (en) Vacuum package fabrication of microelectromechanical system devices with integrated circuit components
US7790988B2 (en) Hermetic sealing cap, electronic component accommodation package, and method for producing hermetic sealing cap
RU2536076C2 (ru) Способ соединения, герметичная конструкция, изготовленная данным способом, и система герметичных конструкций
CN107078456A (zh) 生产盖基板的方法以及封装的辐射发射器件
JP2012054553A (ja) 金属間化合物を含む封止用ビードを介する対象の組立体
CN105762088A (zh) 一种阻止金属共晶键合合金外溢的方法及一种器件
US10056295B2 (en) Method for handling a product substrate, a bonded substrate system and a temporary adhesive
TW201402451A (zh) 微機電裝置、被封裝之微機電裝置及其製造方法
US8956904B2 (en) Apparatus and method of wafer bonding using compatible alloy
JP2007201260A (ja) 封止構造体及び封止構造体の製造方法及び半導体装置及び半導体装置の製造方法
JP2005129888A (ja) センサ装置、センサシステム、センサ装置の製造方法及びセンサシステムの製造方法
JP2007165495A (ja) センサーパッケージおよびその製造方法
US8850698B2 (en) Method for the sealed assembly of an electronic housing
US6867060B2 (en) Wafer-level packaging of electronic devices before singulation
EP3730454B1 (en) Mems device and fabrication method thereof
US20110241181A1 (en) Semiconductor device with a controlled cavity and method of formation
JP2006201158A (ja) センサ装置
JP2004235440A (ja) マイクロパッケージとその製造方法
US11261082B2 (en) Micromechanical device and method for manufacturing a micromechanical device
US20240166499A1 (en) Method for bonding a microelectromechanical device
JP2006126212A (ja) センサ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 4