KR101689664B1 - 양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자 - Google Patents

양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자 Download PDF

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Abstract

양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자가 개시되어 있다. 개시된 양자점을 포함하는 적층구조물은 일면에 적어도 하나의 홀(hole)이 형성된 베이스층과, 상기 홀의 저면에 구비된 양자점, 그리고 상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층을 포함할 수 있다. 상기 도전성 물질층은 그래핀층일 수 있다. 상기 도전성 물질층 상에 상기 홀을 메우는 평탄화층이 구비될 수 있다. 상기 적층구조물은 반복 적층 구조를 가질 수 있다.

Description

양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자{Stack structure including quantum dot, method of manufacturing the same and light emitting device using the stack structure}
본 개시는 양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자에 관한 것이다.
양자점(Quantum dot)은 수 내지 수십 나노미터 정도의 크기를 갖는 결정질 반도체로서, 수백에서 수천 개 정도의 원자로 구성될 수 있다. 양자점은 크기가 매우 작기 때문에 단위 부피당 표면적이 넓고, 대부분의 원자들이 결정 표면에 존재하게 된다. 이러한 양자점은 양자 구속(quantum confinement) 효과에 의한 불연속적 에너지 준위를 갖기 때문에, 연속적인 에너지 밴드를 갖는 벌크(bulk) 상태의 반도체와는 다른 광학적/전기적 특성을 나타낸다.
최근, 양자점을 다양한 광학소자 및 전자소자에 적용하려는 연구가 이루어지고 있다. 특히, 양자점의 전기발광(electroluminescence) 현상을 이용하는 양자점 발광소자에 대한 관심이 높아지고 있다. 양자점의 크기를 조절하면 에너지 밴드갭이 달라지기 때문에, 결과적으로 발광되는 빛의 파장을 조절할 수 있다.
그러나 기존의 양자점 형성방법으로는 양자점의 크기나 위치를 제어하기 어려운 문제가 있다. 일반적으로, 양자점 형성시 자기조립(self-assembly) 방법이 많이 이용되는데, 이 경우, 양자점의 크기가 불균일하고 그 형성 위치도 정확하게 제어할 수 없다. 이러한 문제와 관련해서, 종래의 방법으로는 양자점의 특성을 효율적으로 활용하기가 어려울 수 있다. 따라서 양자점의 크기 및 형성 위치를 제어할 수 있고 또한 양자점의 활용 효율을 높일 수 있는 방법/기술에 대한 요구가 증가하고 있다.
양자점의 크기 및 위치 제어가 가능하고 또한 양자점의 활용 효율을 높일 수 있는 방법 및 이 방법으로 제조된 적층구조물을 제공한다.
상기 양자점을 포함하는 적층구조물을 적용한 발광소자를 제공한다.
본 발명의 한 측면(aspect)에 따르면, 일면에 적어도 하나의 홀(hole)이 형성된 베이스층; 상기 홀의 저면에 구비된 양자점; 및 상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층;을 포함하는 적층구조물이 제공된다.
상기 도전성 물질층은 그래핀층(graphene layer)일 수 있다.
상기 베이스층은 일면에 적어도 하나의 홀이 형성된 반도체층; 및 상기 반도체층의 상기 일면에 그 표면 형상을 따라 형성된 하지층;을 포함할 수 있다.
상기 반도체층은 GaN 계열 반도체를 포함할 수 있다.
상기 하지층은 AlN을 포함할 수 있다.
상기 홀은 깊이 방향으로 갈수록 폭이 좁아지는 구조를 가질 수 있다.
상기 홀은 끝이 뾰족한 구조를 가질 수 있다.
상기 양자점은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 양자점은 GaN 계열 반도체를 포함할 수 있다.
상기 도전성 물질층 상에 구비된 것으로 상기 홀을 메우는 평탄화층을 더 포함할 수 있다.
상기 평탄화층은 AlN을 포함할 수 있다.
상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성할 수 있고, 상기 적층유닛은 적어도 2회 반복 적층될 수 있다.
상기 반복 적층된 적층유닛은 제1 적층유닛 및 제2 적층유닛을 포함할 수 있고, 이 경우, 상기 제1 적층유닛의 양자점과 상기 제2 적층유닛의 양자점은 서로 다른 크기를 가질 수 있다.
상기 반복 적층된 적층유닛 사이에 중간층이 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 적층구조물을 포함하는 발광소자가 제공된다.
상기 발광소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층과 이격된 제2 도전형 반도체층; 및 상기 제1 및 제2 도전형 반도체층 사이에 구비된 발광층;을 구비할 수 있고, 상기 발광층은 전술한 적층구조물을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 일면에 적어도 하나의 홀(hole)이 형성된 베이스층을 마련하는 단계; 상기 홀의 저면에 양자점을 형성하는 단계; 및 상기 베이스층 상에 상기 양자점을 덮는 도전성 물질층을 형성하는 단계;를 포함하는 적층구조물의 제조방법이 제공된다.
상기 도전성 물질층은 그래핀층(graphene layer)일 수 있다.
상기 베이스층을 마련하는 단계는 반도체층의 일면에 적어도 하나의 홀을 형성하는 단계; 및 상기 반도체층의 상기 일면에 그 표면 형상을 따라 하지층을 형성하는 단계;를 포함할 수 있다.
상기 홀은 끝이 뾰족한 구조를 가질 수 있다.
상기 도전성 물질층 상에 상기 홀을 메우는 평탄화층을 형성할 수 있다.
상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성할 수 있고, 상기 적층유닛을 적어도 2회 반복 적층할 수 있다.
상기 반복 적층되는 적층유닛 사이에 중간층을 형성할 수 있다.
본 발명의 실시예에 따르면, 양자점의 수평 및 수직 방향으로의 위치 제어와 크기 제어가 용이할 수 있고, 또한 양자점의 활용 효율을 높일 수 있다. 또한 이러한 양자점 관련 기술을 적용한 발광소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다.
도 3 내지 도 5는 도 1의 복수의 홀을 갖는 반도체층의 평면 구조를 예시적으로 보여주는 평면도이다.
도 6a 및 도 6g는 본 발명의 실시예에 따른 적층구조물의 제조방법을 보여주는 단면도이다.
도 7은 본 발명의 실시예에 따른 적층구조물을 적용한 발광소자를 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 적층구조물을 적용한 발광소자를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
10, 11 : 반도체층 20, 21 : 하지층
30, 31 : 양자점 40, 41 : 그래핀층
50, 51 : 평탄화층 100 : 기판
110 : 제1 도전형 반도체층 120 : 활성층
130 : 제2 도전형 반도체층 140a, 140b : 전극
H1, H2 : 홀(hole) S1∼S3 : 적층유닛
이하, 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다.
도 1을 참조하면, 상면에 복수의 홀(hole)(H1)을 갖는 반도체층(일종의 기판)(10)이 마련될 수 있다. 반도체층(10)은 소정의 결정 구조를 갖는 다양한 반도체 중 어느 하나로 구성될 수 있다. 예컨대, 반도체층(10)은 GaN 계열 반도체로 구성될 수 있다. 그러나 이는 일례에 불과하고, 반도체층(10)의 물질은 다양하게 변화될 수 있다. 복수의 홀(H1)은 아래 방향(즉, 깊이 방향)으로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 홀(H1)의 끝 부분은 뾰족할 수 있다.
복수의 홀(H1)을 갖는 반도체층(10)의 평면도는, 예컨대, 도 3 내지 도 5에 도시된 바와 같을 수 있다. 즉, 도 1의 복수의 홀(H1)은 도 3 내지 도 5에 도시된 바와 같이 원형, 사각형, 삼각형 등 다양한 모양을 가질 수 있고, 규칙적으로 배열될 수 있다. 그러나 여기에 도시한 복수의 홀(H1)의 평면 구조 및 배열 방식은 예시적인 것이고, 다양하게 변형될 수 있다.
다시, 도 1을 참조하면, 반도체층(10)의 상면에 소정의 하지층(underlayer)(20)이 구비될 수 있다. 하지층(20)은 반도체층(10)의 상면 형상을 따라 컨포멀하게(conformally) 구비될 수 있다. 하지층(20)은 절연물질, 예컨대, AlN으로 형성될 수 있다. 하지층(20)의 물질은 AlN과 같은 절연물질로 한정되지 않고 다양하게 변화될 수 있다. 하지층(20)이 절연물질로 형성된 경우, 하지층(20)은 전류의 흐름이 가능할 정도로 얇은 두께를 가질 수 있다. 예컨대, 하지층(20)의 두께는 약 10nm 이하일 수 있다. 반도체층(10)과 하지층(20)을 합하여 "베이스층"이라 할 수 있다. 이 경우, 상기 베이스층의 일면(상면)에 복수의 홀(H1)이 형성되었다고 할 수 있다.
복수의 홀(H1) 저면에 양자점(30)이 구비될 수 있다. 양자점(30)은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다. 일례로, 양자점(30)은 GaN 계열 반도체를 포함할 수 있다. 제조방법적으로 홀(H1)의 끝 부분에서 선택적으로 양자점(30)의 핵이 생성되고, 그 성장이 유도될 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다. 홀(H1)의 끝 부분에만 양자점(30)을 선택적으로 구비시킬 수 있기 때문에, 양자점(30)의 형성 위치는 복수의 홀(H1)의 끝 부분으로 한정될 수 있다. 또한 양자점(30)의 크기는 홀(H1)의 끝 부분의 크기 및 양자점(30)의 성장 시간 등에 따라 조절될 수 있다. 그러므로, 본 실시예에 따르면, 양자점(30)의 크기 및 형성 위치를 용이하게 제어할 수 있다.
하지층(20) 상에 양자점(30)을 덮는 그래핀층(40)이 구비될 수 있다. 그래핀층(40)은 하나 또는 복수의 그래핀 시트(graphene sheet)를 포함할 수 있다. 그래핀 시트(graphene sheet)는 탄소로 이루어진 육방정계(hexagonal) 단층 구조물이다. 이러한 그래핀 시트(sheet)는 이차원 탄도 이동(2-dimensional ballistic transport) 특성을 갖는다. 전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미한다. 따라서 그래핀 시트 내에서 전하의 이동도(mobility)는 매우 높고, 그래핀 시트는 매우 낮은 비저항을 갖는다. 아울러, 그래핀 시트는 우수한 투광성을 갖는다. 그래핀 시트의 적층 수가 늘어날수록 비저항이 다소 커질 수 있고, 광 투과율은 감소할 수 있지만, 약 10층 이내의 그래핀 시트가 적층된 경우, 그래핀층(40)은 하나의 그래핀 시트와 유사한 수준의 비저항 및 광 투과율을 가질 수 있다.
그래핀층(40)은 복수의 양자점(30)과 콘택되어 이들을 전기적으로 연결하는 역할을 할 수 있다. 또한 그래핀층(40)은 복수의 홀(H1) 영역 사이 및 외곽 영역으로도 연장되어 있다. 이러한 그래핀층(40)에 의해 복수의 양자점(30)으로의 전류 공급이 원활히 이루어질 수 있다. 따라서 양자점(30) 및 그래핀층(40)을 포함하는 구조물을 광학소자/전자소자에 적용할 경우, 상기 소자의 동작 전압을 낮출 수 있을 뿐만 아니라, 양자 효율을 높이는 효과를 얻을 수 있다.
그래핀층(40) 상에 복수의 홀(H1)을 메우는 평탄화층(50)이 구비될 수 있다. 평탄화층(50)은 소정의 절연층 또는 반도체층으로 구성될 수 있다. 일례로, 평탄화층(50)은 AlN으로 구성될 수 있다. 평탄화층(50)은 그 위에 다른 물질층을 형성하기 위한 층일 수 있다. 따라서 평탄화층(50)은 그 위에 형성되는 물질층의 씨드층(seed layer)으로 작용할 수 있다. 이러한 점을 고려하여, 평탄화층(50)의 형성 물질을 결정할 수 있다. 또한, 평탄화층(50)은 그래핀층(40)과 상기 다른 물질층 사이에 구비된다는 점에서 "중간층"이라고 할 수도 있다. 경우에 따라서는, 평탄화층(50)을 형성하지 않을 수도 있다.
도 1의 구조물을 적어도 2회 반복해서 적층될 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 구조물을 제1 적층유닛(S1)이라고 하면, 제1 적층유닛(S1) 상에 제2 적층유닛(S2)이 구비될 수 있다. 제2 적층유닛(S2)은 제1 적층유닛(S1)과 동일하거나 유사한 구조를 가질 수 있다. 즉, 제2 적층유닛(S2)은 복수의 홀(H2)을 갖는 제2 반도체층(11), 제2 하지층(21), 제2 양자점(31), 제2 그래핀층(41) 및 제2 평탄화층(51)을 포함할 수 있다. 도시하지는 않았지만, 제2 적층유닛(S2) 상에 그와 동일하거나 유사한 구조의 적층유닛을 하나 이상 더 적층할 수 있다.
도 2에서 제1 적층유닛(S1)의 양자점(30)과 제2 적층유닛(S2)의 양자점(31)은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 즉, 복수의 적층유닛이 적층된 구조에서, 상기 복수의 적층유닛 각각에 구비된 양자점은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 상기 복수의 적층유닛에 구비된 양자점이 동일한 크기를 갖는 경우, 상기 복수의 적층유닛의 양자점은 모두 동일한 파장의 빛을 발생시킬 수 있다. 즉, 이 경우, 상기 복수의 적층유닛은 단파장 발광요소일 수 있다. 한편, 상기 복수의 적층유닛 각각에 구비된 양자점이 서로 다른 크기를 갖는 경우, 상기 복수의 적층유닛 각각에 구비된 양자점은 서로 다른 파장의 빛을 발생시킬 수 있다. 이 경우, 상기 복수의 적층유닛은 다파장 발광요소일 수 있다.
도 1 및 도 2에서 그래핀층(40, 41)은 그 밖에 다른 도전성 물질층으로 대체될 수 있다. 그래핀층(40, 41) 대신에, 양자점(30, 31)보다 전기 전도도가 높은 다른 도전성 물질층을 사용하더라도, 상기 다른 도전성 물질층에 의해 복수의 양자점(30, 31)으로의 전류 공급이 원활히 이루어질 수 있다. 따라서, 양자 효율을 높이고 소자의 동작 전압은 낮추는 등의 효과를 얻을 수 있다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 반도체층(일종의 기판)(10) 상에 미세 패턴을 갖는 마스크패턴(M1)을 형성할 수 있다. 반도체층(10)은 소정의 결정 구조를 갖는 다양한 반도체 중 어느 하나로 구성될 수 있다. 예컨대, 반도체층(10)은 GaN 계열 반도체로 구성될 수 있다. 그러나 이는 일례에 불과하고, 반도체층(10)의 물질은 다양하게 변화될 수 있다. 마스크패턴(M1)은 기존에 알려진 반도체 공정의 다양한 패터닝 방법을 이용하여 형성할 수 있고, 예컨대, 나노임프린트(nanoimprint) 방법으로 형성할 수 있다. 나노임프린트 방법을 포함한 기존의 다양한 패터닝 방법은 잘 알려진바, 이에 대한 자세한 설명은 생략한다. 상기 나노임프린트 방법은 일례에 불과하고, 그 밖에 다른 다양한 방법을 사용할 수 있다.
도 6b를 참조하면, 마스크패턴(M1)을 식각 장벽으로 이용해서 반도체층(10)을 식각하여 복수의 홀(hole)(H1)을 형성할 수 있다. 반도체층(10)의 식각시, 건식 식각 또는 습식 식각 방법을 사용할 수 있다. 복수의 홀(H1)은 아래 방향(즉, 깊이 방향)으로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 복수의 홀(H1)의 끝 부분은 뾰족할 수 있다. 반도체층(10)의 식각시, 건식 식각 방법을 사용하는 경우, 플라즈마 조건 등 공정 조건을 조절하면 식각 면의 경사각을 조절할 수 있다. 따라서 깊이 방향으로 갈수록 폭이 좁아지는 구조의 복수의 홀(H1)을 형성할 수 있다. 한편, 습식 식각 방법을 사용하는 경우, 반도체층(10)의 결정 방향성에 따라 식각 면이 경사각을 가질 수 있다. 따라서 습식 식각 방법으로도 끝이 뾰족한 홀(H1)을 형성할 수 있다. 도 6b의 반도체층(10)의 평면도는, 예컨대, 도 3 내지 도 5에 도시된 바와 같을 수 있다.
도 6c를 참조하면, 마스크패턴(M1)을 제거한 후, 반도체층(10)의 상면에 소정의 하지층(20)을 형성할 수 있다. 하지층(20)은 반도체층(10)의 상면 형상을 따라 컨포멀하게(conformally) 형성할 수 있다. 그러므로, 하지층(20)을 형성하더라도 반도체층(10)에 형성된 복수의 홀(H1)은 그대로 유지될 수 있다. 하지층(20)은 절연물질, 예컨대, AlN으로 형성할 수 있다. 이러한 하지층(20)은 추후에 양자점(30) 또는 그래핀층(40)을 형성하기 위한 씨드(seed)로 작용할 수 있다. 하지층(20)의 물질은 전술한 AlN에 한정되지 않고 다양하게 변화될 수 있다. 반도체층(10)과 하지층(20)을 합하여 베이스층이라 할 수 있고, 이 경우, 상기 베이스층의 일면(상면)에 복수의 홀(H1)이 형성되었다고 할 수 있다.
도 6d를 참조하면, 복수의 홀(H1) 저면에 양자점(30)을 형성할 수 있다. 양자점(30)은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다. 일례로, 양자점(30)은 GaN 계열 반도체를 포함할 수 있다. 이러한 양자점(30)은 CVD(chemical vapor deposition), 예컨대, MOCVD(metal organic chemical vapor deposition) 방법으로 형성할 수 있다. 양자점(30) 형성을 위한 소스 물질을 공급하면, 상기 소스 물질은 홀(H1)의 끝 부분(즉, 저면)에 트랩(trap)될 수 있다. 이때, 하지층(20)은 상기 소스 물질을 잘 흡착하지 않는 특성을 가질 수 있기 때문에, 홀(H1) 이외의 하지층(20) 부분에 상기 소스 물질이 흡착되지 않고, 홀(H1)의 끝 부분에만 선택적으로 트랩될 수 있다. 따라서 홀(H1)의 끝 부분에서 양자점(30)의 핵이 생성되고, 그 성장이 유도될 수 있다. 이와 같은 방법으로 복수의 홀(H1)의 끝 부분에만 양자점(30)을 선택적으로 형성할 수 있다. 다시 말해, 양자점(30)의 형성 위치는 복수의 홀(H1)의 끝 부분의 위치로 한정될 수 있다. 또한 양자점(30)의 크기는 홀(H1)의 끝 부분의 크기 및 성장 시간 등에 따라 조절될 수 있다. 그러므로, 본 실시예에 따르면, 양자점(30)의 크기 및 형성 위치를 용이하게 제어할 수 있다.
도 6e를 참조하면, 하지층(20) 상에 양자점(30)을 덮는 그래핀층(40)을 형성할 수 있다. 그래핀층(40)은 하나 또는 복수의 그래핀 시트(graphene sheet)를 포함할 수 있다. 그래핀층(40)은 복수의 양자점(30)과 콘택되어 이들을 전기적으로 연결하는 역할을 할 수 있다. 또한 그래핀층(40)은 복수의 홀(H1) 영역 사이 및 외곽 영역으로도 연장되어 있다. 이러한 그래핀층(40)에 의해 복수의 양자점(30)으로의 전류 공급이 원활히 이루어질 수 있다. 그래핀층(40) 대신에 다른 도전성 물질층을 형성할 수도 있다.
도 6f를 참조하면, 그래핀층(40) 상에 복수의 홀(H1)을 메우는 평탄화층(50)을 형성할 수 있다. 평탄화층(50)은 소정의 절연층 또는 반도체층으로 형성할 수 있다. 일례로, 평탄화층(50)은 AlN으로 형성할 수 있다. 평탄화층(50)의 형성은 평탄화층(50) 위에 다른 물질층을 형성하기 위한 예비적 공정일 수 있다. 따라서 평탄화층(50)은 그 위에 형성되는 물질층의 씨드층(seed layer)으로 작용할 수 있다. 이러한 점을 고려하여, 평탄화층(50)의 형성 물질을 결정할 수 있다. 또한, 평탄화층(50)은 그래핀층(40)과 상기 다른 물질층 사이에 구비된다는 점에서 "중간층"이라고 할 수도 있다. 경우에 따라서는, 평탄화층(50)을 형성하지 않을 수도 있다.
도 6g를 참조하면, 도 6f의 구조물을 제1 적층유닛(S1)이라고 하면, 제1 적층유닛(S1) 상에 제2 적층유닛(S2)을 형성할 수 있다. 제2 적층유닛(S2)은 제1 적층유닛(S1)과 동일하거나 유사한 구조를 가질 수 있다. 즉, 제2 적층유닛(S2)은 복수의 홀(H2)을 갖는 제2 반도체층(11), 제2 하지층(21), 제2 양자점(31), 제2 그래핀층(41) 및 제2 평탄화층(51)을 포함할 수 있다. 제2 그래핀층(41)은 다른 도전성 물질층으로 대체될 수 있다. 도시하지는 않았지만, 제2 적층유닛(S2) 상에 그와 동일하거나 유사한 구조의 적층유닛을 하나 이상 더 적층할 수 있다.
도 6g에서 제1 적층유닛(S1)의 양자점(30)과 제2 적층유닛(S2)의 양자점(31)은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 즉, 복수의 적층유닛이 적층된 구조에서, 상기 복수의 적층유닛 각각에 구비된 양자점은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 상기 복수의 적층유닛에 구비된 양자점이 동일한 크기를 갖는 경우, 상기 복수의 적층유닛의 양자점은 모두 동일한 파장의 빛을 발생시킬 수 있다. 즉, 이 경우, 상기 복수의 적층유닛은 단파장 발광요소일 수 있다. 한편, 상기 복수의 적층유닛 각각에 구비된 양자점이 서로 다른 크기를 갖는 경우, 상기 복수의 적층유닛 각각에 구비된 양자점은 서로 다른 파장의 빛을 발생시킬 수 있다. 이 경우, 상기 복수의 적층유닛은 다파장 발광요소일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 양자점의 수평/수직 위치 제어 및 크기 제어가 용이하고, 양자점의 활용 효율을 높일 수 있는 적층구조물을 구현할 수 있다. 특히, 그래핀층이 양자점들을 연결하는 삽입층으로 사용되는 경우, 양자점으로의 전류 공급이 용이할 수 있고, 소자의 동작 전압이 낮아질 수 있다.
도 1 및 도 2의 적층구조물은 다양한 광학소자 및 전자소자에 여러 가지 목적으로 적용될 수 있다. 예컨대, 도 1 및 도 2의 적층구조물은 반도체 발광소자의 발광요소로 적용될 수 있다. 그 실례가 도 7 및 도 8에 도시되어 있다.
도 7은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 적용한 발광소자를 보여주는 단면도이다.
도 7을 참조하면, 기판(100) 상에 제1 도전형 반도체층(110)이 구비될 수 있고, 제1 도전형 반도체층(110) 상에 활성층(120)과 제2 도전형 반도체층(130)이 순차로 적층될 수 있다. 활성층(120)과 제2 도전형 반도체층(130)은 패터닝되어 제1 도전형 반도체층(110)의 일부를 노출시킬 수 있다. 이하에서는, 본 실시예의 발광소자를 구성하는 요소들에 대해 보다 상세히 설명한다.
기판(100)은 일반적인 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 예컨대, 기판(100)은 사파이어(Al2O3) 기판, Si 기판, SiC 기판, 비정질 AlN 기판 및 Si-Al 기판 중 어느 하나일 수 있다. 그러나 이는 예시적인 것이고, 이외에 다른 기판을 사용할 수도 있다.
제1 도전형 반도체층(110)은 n형이고, 제2 도전형 반도체층(130)은 p형이거나, 그 반대일 수 있다. 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)은 단순하게 도시되어 있지만, 다양한 변형 구조를 가질 수 있다. 예컨대, 제1 도전형 반도체층(110)과 기판(100) 사이에 소정의 버퍼층(buffer layer)(미도시)이 구비될 수 있고, 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130)은 다층 구조를 가질 수 있다.
활성층(120)은 전자와 정공이 결합하면서 빛을 방출하는 발광층일 수 있다. 활성층(120)은 도 1 및 도 2를 참조하여 설명한 적층구조물을 포함할 수 있다. 여기서는, 활성층(120)이 세 개의 적층유닛(S1∼S3)을 포함하는 것으로 도시하였지만, 적층유닛의 수는 달라질 수 있다. 세 개의 적층유닛(S1∼S3)을 제1 내지 제3 적층유닛(S1∼S3)이라고 하면, 제1 내지 제3 적층유닛(S1∼S3)에서 양자점(30, 31, 32)의 크기는 동일하거나, 서로 다를 수 있다. 제1 내지 제3 적층유닛(S1∼S3)에서 양자점(30, 31, 32)의 크기가 서로 다른 경우, 각각의 적층유닛(S1∼S3)에서 발광되는 빛의 파장이 서로 다를 수 있다. 이때, 양자점(30, 31, 32)의 크기를 조절하면, 제1 적층유닛(S1)에서는 적색(red)(R) 빛이, 제2 적층유닛(S2)에서는 녹색(green)(G) 빛이, 제3 적층유닛(S3)에서는 청색(blue)(B) 빛이 발광되도록 할 수 있다. 이렇게 하면, 활성층(120)으로 적·녹·청(RGB) 세 가지 색을 모두 구현할 수 있으므로, 활성층(120)은 위 세 가지 색이 혼합된 백색(white)을 나타낼 수 있다. 각 적층유닛(S1∼S3)이 발광하는 빛의 컬러는 위에 기재된 바에 한정되지 않고 다양하게 변화될 수 있다. 부가적으로, 활성층(120)은 단일양자우물(single quantum well) 또는 다중양자우물(multi-quantum well) 구조를 가질 수 있고, 초격자구조층(superlattice structure layer)을 더 포함할 수도 있다. 그 밖에도 활성층(120)은 다양하게 변형될 수 있다.
제1 도전형 반도체층(110)에 접촉된 제1 전극(140a)이 구비될 수 있다. 제1 전극(140a)은 활성층(120) 및 제2 도전형 반도체층(130)과 이격된 제1 도전형 반도체층(110)의 상면에 구비될 수 있다. 제1 도전형 반도체층(110)이 n형 반도체층인 경우, 제1 전극(140a)은 n형 전극일 수 있다. 제2 도전형 반도체층(130)에 접촉된 제2 전극(140b)이 구비될 수 있다. 제2 도전형 반도체층(130)이 p형 반도체층인 경우, 제2 전극(140b)은 p형 전극일 수 있다.
도 7의 구조는 다양하게 변형될 수 있다. 그 일례가 도 8에 도시되어 있다.
도 8을 참조하면, 제1 전극(140a)이 기판(100)의 아래쪽에 구비될 수 있다. 이 경우, 활성층(120) 및 제2 도전형 반도체층(130)은 기판(100)의 상면 전체를 덮도록 확장될 수 있다.
또한, 도시하지는 않았지만, 도 8에서 기판(100)이 없는 구조도 가능하다. 즉, 기판(100)을 제거한 후, 제1 도전형 반도체층(110) 하면에 제1 전극(140a)을 구비시킬 수도 있다. 그 밖에도 다양한 변형 구조가 가능할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5, 도 7 및 도 8의 구조와 도 6a 내지 도 6g의 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 그래핀층(40, 41)은 다른 도전성 물질층으로 대체될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물은 도 7 및 도 8의 발광소자뿐 아니라 그 밖에 다른 다양한 광학소자 및 전자소자에 적용할 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (22)

  1. 일면에 적어도 하나의 홀(hole)이 형성된 베이스층;
    상기 홀의 저면에 구비된 양자점; 및
    상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층;을 포함하고,
    상기 도전성 물질층은 그래핀층(graphene layer)인 적층구조물.
  2. 삭제
  3. 제 1 항에 있어서, 상기 베이스층은,
    일면에 적어도 하나의 홀이 형성된 반도체층; 및
    상기 반도체층의 상기 일면에 그 표면 형상을 따라 형성된 하지층;을 포함하는 적층구조물.
  4. 삭제
  5. 삭제
  6. 일면에 적어도 하나의 홀이 형성된 베이스층;
    상기 홀의 저면에 구비된 양자점; 및
    상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층;을 포함하고,
    상기 홀은 깊이 방향으로 폭이 좁아지는 구조를 가지고,
    상기 양자점은 상기 홀의 끝 부분에만 선택적으로 형성되는 적층구조물.
  7. 제 1 항에 있어서,
    상기 홀은 끝이 뾰족한 구조를 갖는 적층구조물.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 도전성 물질층 상에 구비된 것으로 상기 홀을 메우는 평탄화층을 더 포함하는 적층구조물.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성하고,
    상기 적층유닛은 적어도 2회 반복 적층된 적층구조물.
  13. 제 12 항에 있어서,
    상기 반복 적층된 적층유닛은 제1 적층유닛 및 제2 적층유닛을 포함하고,
    상기 제1 적층유닛의 양자점과 상기 제2 적층유닛의 양자점은 서로 다른 크기를 갖는 적층구조물.
  14. 제 12 항에 있어서,
    상기 반복 적층된 적층유닛 사이에 중간층이 구비된 적층구조물.
  15. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층과 이격된 제2 도전형 반도체층; 및
    상기 제1 및 제2 도전형 반도체층 사이에 구비된 발광층;을 구비하고,
    상기 발광층은 청구항 1, 3, 6, 7, 10 및 12 내지 14 중 어느 하나에 기재된 적층구조물을 포함하는 발광소자.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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