KR101677284B1 - 내장 회로기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 기판 코어부에 서로 다른 두께의 칩들을 내장하고, 서로 다른 두께의 칩들과 기판 코어부의 두께 높이를 맞추기 위해 또 다른 기판 코어부를 구성한 내장 회로기판 및 그 제조 방법에 관한 것으로서, 이를 위해 내장 회로기판에 있어서, 다수의 캐비티를 형성하고, 상기 캐비티들에 두께가 서로 다른 다수의 칩을 내장하는 제 1 기판 코어부와, 상기 캐비티들내에 상기 제 1 기판 코어부의 두께 높이와 상기 칩들의 두께 높이를 맞추기 위해 구비되는 제 2 기판 코어부와, 상기 제 1, 2 기판 코어부의 상면에 구비되는 동박층을 포함함을 특징으로 하며, 이에 따라, 래미네이션(lamination) 공정에서 기판 코어부에 형성된 캐비티내로 레진(Resin)의 유입을 균일하게 하여 칩들의 편심 이동을 방지할 수 있고, 또한, 상기 각각의 기판 코어부에 다수의 비아홀을 형성하여 칩들의 열방출이 용이하고, 차폐(EMI Shield)기능을 향상시킬 수 있는 이점이 있다.
제 1, 2 기판 코어부, 동박층, 캐비티, 칩.

Description

내장 회로기판 및 그 제조 방법{EMBEDDED CIRCUIT BOARD AND MANUFACTURING THEREOF}
본 발명은 기판 코어부에 서로 다른 두께의 칩들을 내장하고, 서로 다른 두께의 칩들과 기판 코어부의 두께 높이를 맞추기 위해 또 다른 기판 코어부를 구성한 내장 회로기판 및 그 제조 방법에 관한 것이다.
통상적으로, 전기, 전자 제품이 고성능화되고 전자 기기들이 경량화, 소형화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다.
상기 패키지는 소형화되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안, 연구되고 있다.
또한, 상기 기판에 저항, 다수의 칩 및 IC(Intergrated Circuit) 부품등을 삽입하는 방향으로 발전하고 있다.
현재까지는 대부분의 인쇄회로기판의 표면에 일반적인 개별의 저항, 칩 또는 IC 등을 실장하고 있으나. 최근 저항 또는 IC 부품등의 칩 형태의 부품을 내장하는 인쇄회로기판이 개발되고 있으며, 이러한 기술은 새로운 재료와 공정을 이용하여 기판의 내층에 저항 또는 IC 부품 등의 칩 부품을 삽입하여 기존의 표면에 살징되던 칩들의 수동 및 능동 부품의 역할을 대체하는 기술을 말한다.
도 1 내지 도 3에 도시된 바와 같이, 종래의 내장 인쇄회로기판(1)을 살펴보면, 먼저, 기판 코어(Coper Clad Laminate:CCL)(2)에 IC 부품(3)이 들어갈 수 있도록 캐비티(Cavity)(4)를 형성하고, 상기 기판 코어(2)의 한쪽면에 상기 IC 부품(3)을 고정을 위한 테이프(5)를 붙인 후 뒤집어 상기 캐비티(4)내에 IC 부품(3)을 프레싱하는 공정을 진행한다.
이때, 상기 캐비티(4)에 동일한 높이의 상기 IC 부품(3)을 사용하는 것이 일반적이나, 필요에 따라 두께가 다른 IC 부품(3)을 내장하는 경우에는 도 1 및 도 2에 도시된 바와 같이, 두께가 얇은 IC 부품(3) 위에 폴리프로필렌 글리콜(PolyPropylene Glycol : PPG)(A1)를 알맞은 크기로 잘라 높이를 맞춘 후 다음 층의 적층을 위해 레진(6a)이 구비된 동박( Resin Coated Copper foil : RCC)(6)을 올려 열 압착으로 진행한다.
그러나, 종래의 내장 인쇄회로기판(1)은 도 2 및 도 3에 도시된 바와 같이, 래미네이션(lamination) 공정에서 폴리프로필렌 글리콜(PPG)(A1)의 함유된 다량의 레진(Resin)(6a)이 흘러나와 상기 캐비티(4)내를 채움으로써, 상기 레진(6a)으로 인해 상기 IC 부품(3)의 유동이 발생하여 초기 위치와 달리 편심 이동을 유발하고, 이 후의 공정이 진행되어 상기 IC 부품(3)의 패드와 연결하는 동박(RCC)(6)의 비아 홀 생성공정에서 상기 IC 부품(3)과 비아홀이 정확한 위치에 생성되지 않아 불량이 발생되는 문제점이 있었다.
또한, 상기 IC 부품들 중 열이 많이 발생할 경우 IC 부품의 얇은 두께는 불리하며 열 방출을 위한 추가 설계가 필요하고, 이로인해 제조 원가가 상승하는 단점이 있으며, 또한, 차폐(EMI Shield) 기능 구현을 위해서 라우팅 층을 별도 구비해야하는 단점이 있었다,
따라서, 래미네이션(lamination) 공정에서 기판 코어부에 형성된 캐비티내로 레진의 유입을 균일하게 하여 칩들의 편심 이동을 방지할 수 있도록 또 다른 기판 코어부가 필요한 실정이다.
본 발명은 기판 코어부에 서로 다른 두께의 칩들을 내장하고, 서로 다른 두께의 칩들과 기판 코어부의 두께 높이를 맞추기 위해 또 다른 기판 코어부를 구성함으로써, 래미네이션(lamination) 공정에서 기판 코어부에 형성된 캐비티내로 레진의 유입을 균일하게 하여 칩들의 편심 이동을 방지할 수 있도록 한 내장 회로기판 및 그 제조 방법을 제공하는데 있다.
본 발명은 기판 코어부에 서로 다른 두께의 칩들을 내장하고, 서로 다른 두께의 칩들과 기판 코어부의 두께 높이를 맞추기 위해 또 다른 기판 코어부를 구성함으로써, 상기 각각의 기판 코어부에 다수의 비아홀을 형성하여 칩들의 열방출이 용이하고, 차폐(EMI Shield) 기능을 향상시킬 수 있도록 한 내장 회로기판 및 그 제조 방법을 제공하는데 있다.
본 발명은, 내장 회로기판에 있어서,
다수의 캐비티를 형성하고, 상기 캐비티들에 두께가 서로 다른 다수의 칩을 내장하는 제 1 기판 코어부;
상기 캐비티들내에 상기 제 1 기판 코어부의 두께 높이와 상기 칩들의 두께 높이를 맞추기 위해 구비되는 제 2 기판 코어부; 및
상기 제 1, 2 기판 코어부의 상면에 구비되는 동박층을 포함함을 특징으로 한다.
본 발명의 제조 방법은, 내장 회로기판의 제조 방법에 있어서,
다수의 캐비티를 형성한 제 1 기판 코어부를 구비하는 단계;
상기 단계로부터 상기 캐비티들내에 두께가 서로 다른 다수의 칩을 내장하는 단계;
상기 단계로부터 상기 제 1 기판 코어부의 두께보다 작은 상기 칩들의 상면에 접착부를 구비하는 단계;
상기 단계로부터 상기 접착부가 구비된 상기 칩들 위에 상기 제 1 기판 코어부의 두께 높이와 상기 칩들의 두께 높이를 맞추도록 제 2 기판 코어부를 구비하는 단계;
상기 단계로부터 상기 제 1, 2 기판 코어부의 상면에 레진이 도포된 동박층을 래미네이션하는 단계; 및
상기 단계로부터 상기 제 1, 2 기판 코어부와 상기 동박층을 열 압착하는 단계를 포함함을 특징으로 한다.
상술한 바와 같이 본 발명에 의한 내장 회로기판 및 그 제조 방법에 의하면,
본 발명은 기판 코어부에 서로 다른 두께의 칩들을 내장하고, 서로 다른 두께의 칩들과 기판 코어부의 두께 높이를 맞추기 위해 또 다른 기판 코어부를 구성함으로써, 래미네이션(lamination) 공정에서 기판 코어부에 형성된 캐비티내로 레진의 유입을 균일하게 하여 칩들의 편심 이동을 방지할 수 있고, 또한, 상기 각각의 기판 코어부에 다수의 비아홀을 형성하여 칩들의 열방출이 용이하고, 차폐(EMI Shield) 기능을 향상시킬 수 있는 효과가 있다.
이하에서는 첨부도면을 참조하여 본 발명의 가장 바람직한 실시예들을 상세히 설명하기로 한다. 이에 앞서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예들에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 변형예들이 있음을 이해하여야 한다.
도 4 내지 도 7에 도시된 바와 같이, 내장 회로기판(10)은 다수의 캐비티(21)를 형성한 제 1 기판 코어부(20)와, 제 2 기판 코어부(30)와, 레진(41)이 도포된 동박층(40)(RCC)으로 구성되어 있고, 상기 제 1 기판 코어부(20)는 상기 캐비티(21)들 내에 서로 다른 두께로 이루어진 다수의 칩(50)(51)을 내장하도록 되어 있으며, 상기 제 1 기판 코어부(20)의 후면에는 상기 칩(50)(51)들을 지지하도록 테이프(70)가 부착되어 있고, 상기 제 2 기판 코어부(30)는 상기 제 1 기판 코어부(20)의 두께 높이와 상기 두께가 다른 상기 칩(51)들의 두께 높이를 맞추도록 상기 캐비티(21)들 내에 구비되어 있다.
도 4에 도시된 바와 같이, 상기 동박층(40)은 상기 제 1, 2 기판 코어부(20)(30)의 상면에 구비되어 있다.
도 6 및 도 7에 도시된 바와 같이, 상기 제 2 기판 코어부(30)는 상기 동박층(40)을 래미네이션(lamination) 공정시 상기 레진(41)이 상기 제 2 기판 코어부(30)에 의해 상기 캐비티(21)내로 일정하게 유입되어 상기 칩(51)들의 편심이동을 방지하도록 되어 있다. 상기 칩(51)들의 상면에는 상기 제 2 기판 코어부(30)를 부착하도록 접착부(60)가 구비되어 있다.
상기 접착부(60)는 에폭시 또는 어터치 필름 중 어느 하나로 이루어지고, 상기 에폭시 또는 어터치 필름이외에 다른 접착부(60)도 가능하다.
도 4 내지 도 7에 도시된 바와 같이, 상기 제 2 기판 코어부(30)에는 상기 칩(51)들의 열을 방출하도록 다수의 제 1 비아홀(31)이 형성되어 있다. 상기 동박층(40)에는 상기 제 1 비아홀(31)을 통해 방출되는 열을 외부로 방출함과 아울러 차폐기능을 구현하도록 다수의 제 2 비아홀(42)이 형성되어 있다.
상기 제 2 비아홀(42)은 그라운드 비아홀로 이루어져 있다.
상기 동박층(40)은 상기 제 1, 2 기판 코어부(20)(30)에 래미네이션 공정 후 열 압착하도록 되어 있다.
상기와 같은 구성을 가지는 본 발명의 바람직한 일 실시 예에 의한 내장 회로기판의 동작과정을 첨부된 도 4 내지 도 7을 참조하여 더욱 상세히 설명하면 다음과 같다.
도 4 내지 도 7에 도시된 바와 같이, 내장 회로 기판(10)은 다수의 캐비티(21)를 형성한 제 1 기판 코어부(20)와, 제 2 기판 코어부(30)와, 레진(41)이 도포된 동박층(40)(RCC)으로 구성된다.
이 상태에서, 상기 다수의 캐비티(21)내에 두께가 서로 다른 다수의 칩(50)(51)을 내장한다.
상기 제 1 기판 코어부(20)의 캐비티(21)내에 상기 제 1 기판 코어부(20)의 두께보다 작은 상기 칩(51)들의 상면에 상기 제 2 기판 코어부(30)를 부착하기 위해 접착부(60)를 도포한다.
도 4 내지 도 7에 도시된 바와 같이, 상기 접착부(60)가 도포된 상기 칩(51)들 위에 상기 제 1 기판 코어부(20)의 두께 높이와 상기 칩(51)들의 두께 높이를 맞추기 위해 제 2 기판 코어부(30)를 부착한다.
상기 접착부(60)는 에폭시 또는 어터치 필름으로 이루어진다.
상기 제 1, 2 기판 코어부(20)(30)의 상면에 레진(41)이 도포된 동박층(40)을 래미네이션 공정에 의해 구비된다.
이때, 상기 레진(41)은 상기 제 2 기판 코어부(30)에 의해 상기 캐비티(21)들 내로 일정양으로 유입되어 상기 칩(51)들의 편심 이동을 방지한다.
이 상태에서, 상기 제 1, 2 기판 코어부(20)(30)와 상기 동박층(40)을 열 압착한다.
도 4 내지 도 7에 도시된 바와 같이, 상기 제 2 기판 코어부(30)에는 다수의 칩(51)들의 열 방출을 위해 다수의 제 1 비아홀(31)이 형성되고, 상기 동박층(40)에는 상기 제 1 비아홀(31)을 통해 방출되는 열을 외부로 방출함과 아울러 차폐기능을 구현하도록 다수의 제 2 비아홀(42)이 형성된다.
상기 제 2 비아홀(42)은 그라운드 비아홀로 이루어진다.
상기와 같은 구성을 가지는 본 발명의 바람직한 일 실시 예에 의한 내장 회로기판의 제조 방법의 동작과정을 첨부된 및 도 8을 참조하여 더욱 상세히 설명하면 다음과 같다.
도 8에 도시된 바와 같이, 내장 회로기판의 제조 방법은 먼저, 다수의 캐비티(21)를 형성한 제 1 기판 코어부(20)를 구비한다.(S1)
상기 S1으로부터 상기 캐비티(21)들내에 두께가 서로 다른 다수의 칩(50)(51)을 내장한다.(S2)
상기 S2로부터 상기 제 1 기판 코어부(20)의 두께보다 작은 상기 칩(51)들의 상면에 접착부(60)를 구비한다.(S3)
상기 접착부(60)는 에폭시 또는 어터치 필름으로 이루어진다.
상기 S3으로부터 상기 접착부(60)가 구비된 상기 칩(51)들 위에 상기 제 1 기판 코어부(20)의 두께 높이와 상기 칩(51)들의 두께 높이를 맞추도록 제 2 기판 코어부(30)를 구비한다.(S4)
상기 S4로부터 상기 제 1, 2 기판 코어부(20)(30)의 상면에 레진(41)이 도포된 동박층(40)을 래미네이션한다.(S5)
상기 S5로부터 상기 제 1, 2 기판 코어부(20)(30)와 상기 동박층(40)을 열 압착한다.(S6)
상기 제 2 기판 코어부(30)에는 상기 칩(51)들의 열 방출을 위해 다수의 제 1 비아홀(31)이 형성된다.
상기 동박층(40)에는 상기 제 1 비아홀(31)을 통해 방출되는 열을 외부로 방출함과 아울러 차폐기능을 구현하도록 다수의 제 2 비아홀(42)이 형성된다.
상기 제 2 비아홀(42)은 그라운드 비아홀로 이루어진다.
이상에서 설명한 본 발명의 내장 회로기판 및 그 제조 방법은 전술한 실시 예 및 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 내장 회로 기판의 제조 과정을 나타낸 도면.
도 2는 도 1의 A부 확대 도면.
도 3은 종래의 내장 회로 기판의 구성을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 내장 회로기판의 제조 과정을 나타낸 도면.
도 5는 도 4의 B부 확대 도면.
도 6은 본 발명의 일 실시예에 따른 내장 회로기판의 구성 중 제 2 기판 코어부를 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 내장 회로기판의 구성을 나타낸 도면.
도 8은 본 발명의 일 실시예에 따른 내장 회로기판의 제조 방법을 나타낸 흐름도.

Claims (12)

  1. 내장 회로기판에 있어서,
    다수의 캐비티를 형성하고, 상기 각 캐비티에 두께가 서로 다른 칩을 내장하는 제 1 기판 코어부;
    상기 제 1 기판 코어부의 두께 높이와 상기 각 캐비티에 내장된 칩의 두께 높이를 맞추기 위해 구비되는 제 2 기판 코어부; 및
    상기 제 1, 2 기판 코어부의 상면에 구비되는 레진이 도포된 동박층을 포함함을 특징으로 하는 내장 회로기판.
  2. 제 1 항에 있어서, 상기 각 캐비티에 내장된 칩 중 상기 제 1 기판 코어부의 두께보다 작은 두께의 칩의 상면에는 상기 제 2 기판 코어부를 부착하기 위해 접착부가 구비됨을 특징으로 하는 내장 회로기판.
  3. 제 2 항에 있어서, 상기 접착부는 에폭시 또는 어터치 필름 중 어느 하나로 이루어짐을 특징으로 하는 내장 회로기판.
  4. 제 1 항에 있어서, 상기 제 2 기판 코어부에는 상기 각 캐비티에 내장된 칩 중 상기 제 1 기판 코어부의 두께보다 작은 두께의 칩의 열 방출을 위해 다수의 제 1 비아홀이 형성됨을 특징으로 하는 내장 회로기판.
  5. 제 4 항에 있어서, 상기 동박층에는 상기 제 1 비아홀을 통해 방출되는 열을 외부로 방출함과 아울러 차폐기능을 구현하도록 다수의 제 2 비아홀이 형성됨을 특징으로 하는 내장 회로기판.
  6. 제 5 항에 있어서, 상기 제 2 비아홀은 그라운드 비아홀로 이루어짐을 특징으로 하는 내장 회로기판.
  7. 제 1 항에 있어서, 상기 동박층은 상기 제 1, 2 기판 코어부에 래미네이션(lamination) 공정 후 열 압착됨을 특징으로 하는 내장 회로기판.
  8. 내장 회로기판의 제조 방법에 있어서,
    다수의 캐비티를 형성한 제 1 기판 코어부를 구비하는 제 1 단계;
    상기 제 1 단계로부터 상기 각 캐비티내에 두께가 서로 다른 칩을 내장하는 제 2 단계;
    상기 제 2 단계로부터 상기 제 1 기판 코어부의 두께보다 작은 상기 각 캐비티내에 내장된 칩의 상면에 접착부를 구비하는 제 3 단계;
    상기 제 3 단계로부터 상기 접착부가 구비된 상기 칩 위에 상기 제 1 기판 코어부의 두께 높이와 상기 칩의 두께 높이를 맞추도록 제 2 기판 코어부를 구비하는 제 4 단계;
    상기 제 4 단계로부터 상기 제 1, 2 기판 코어부의 상면에 레진이 도포된 동박층을 래미네이션하는 제 5 단계; 및
    상기 제 5 단계로부터 상기 제 1, 2 기판 코어부와 상기 동박층을 열 압착하는 제 6 단계를 포함함을 특징으로 하는 내장 회로기판의 제조 방법.
  9. 제 8 항에 있어서, 상기 접착부는 에폭시 또는 어터치 필름으로 이루어짐을 특징으로 하는 내장 회로기판의 제조 방법.
  10. 제 8 항에 있어서, 상기 제 2 기판 코어부에는 상기 각 캐비티에 내장된 칩 중 상기 제 1 기판 코어부의 두께보다 작은 두께의 칩의 열 방출을 위해 다수의 제 1 비아홀이 형성됨을 특징으로 하는 내장 회로기판의 제조 방법.
  11. 제 10 항에 있어서, 상기 동박층에는 상기 제 1 비아홀을 통해 방출되는 열을 외부로 방출함과 아울러 차폐기능을 구현하도록 다수의 제 2 비아홀이 형성됨을 특징으로 하는 내장 회로기판의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 2 비아홀은 그라운드 비아홀로 이루어짐을 특징으로 하는 내장 회로기판의 제조 방법.
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