JP2004128002A - 電子部品内蔵型多層基板 - Google Patents
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Abstract
【課題】基板表面と電子部品の電極との間を接続するためのビアの深さを一定に揃え、すべてのビアに対して適正なデスミアを一律に行う。
【解決手段】厚さ寸法の異なる複数の電子部品２２〜２４を内蔵する電子部品内蔵型多層基板２０において、前記複数の電子部品２２〜２４は電極（２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃ）を形成した電極形成面（２２ａ、２３ａ、２４ａ）を有すると共に、その電極形成面の高さを揃えて多層基板に内蔵され、また、該電極形成面を覆って積層された絶縁性樹脂材料２６に、前記各電極に達するビアが形成され、且つ、前記絶縁性樹脂材料２６の積層厚さが、少なくとも前記電子部品２２〜２４の電極形成面に接する部分で均一であることを特徴とする。
【選択図】 図１
【解決手段】厚さ寸法の異なる複数の電子部品２２〜２４を内蔵する電子部品内蔵型多層基板２０において、前記複数の電子部品２２〜２４は電極（２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃ）を形成した電極形成面（２２ａ、２３ａ、２４ａ）を有すると共に、その電極形成面の高さを揃えて多層基板に内蔵され、また、該電極形成面を覆って積層された絶縁性樹脂材料２６に、前記各電極に達するビアが形成され、且つ、前記絶縁性樹脂材料２６の積層厚さが、少なくとも前記電子部品２２〜２４の電極形成面に接する部分で均一であることを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、厚さ寸法が異なる少なくとも二つの電子部品を基板内部に内蔵（「埋め込み」ともいう。）した電子部品内蔵型多層基板に関する。
【０００２】
【従来の技術】
ＩＣ（半導体集積回路）チップなどの電子部品の実装方法として、ワイヤーボンディング、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、フリップチップ等が知られている。ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングし、プリント配線板のパッドとＩＣチップのパッドとの間を金線などのワイヤーで接続した後、熱硬化性樹脂や熱可塑性樹脂などでＩＣチップとワイヤーを封止する。ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとの間をリードと呼ばれる線で一括接続した後、封止する。フリップチップは、ＩＣチップとプリント配線板のパッド間をバンプを介して接続し、バンプの隙間に樹脂を充填する。
【０００３】
これらの実装方法は、いずれも、ＩＣチップとプリント配線板との間に接続用部材（ワイヤー、リード又はバンプ）が介在し、接続用部材の接触不良や断線あるいは腐食等の劣化を招くことがあり、信頼性の点で不十分であった。
【０００４】
一方、多層プリント配線板の内部にＩＣチップ等の電子部品を内蔵した電子部品内蔵型多層基板は、上記の接続用部材（ワイヤー、リード又はバンプ）が不要であるため、当該接続用部材による動作不良要因を完全になくすことができる。したがって、ワイヤーボンディングやＴＡＢ又はフリップチップなどの実装方法に比べて、大幅な信頼性の向上を図ることができる。
【０００５】
図９は、従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である（たとえば、特許文献１参照。）。
【０００６】
図９（ａ）において、ベース基板１の上には、複数（図では二つ）のＩＣチップ２Ａ、２Ｂが熱伝導性接着剤３によって固定されている。二つのＩＣチップ２Ａ、２Ｂは、いずれもシリコン等の共通基板４Ａ、４Ｂの上面にダイパッド５Ａ、５Ｂや配線（不図示）を有し、且つ、ダイパッド５Ａ、５Ｂの上にトランジション層６Ａ、６Ｂが設けられている。ここで、一方のＩＣチップ２Ａの底面からそのダイパッド５Ａの上面までの高さをＨＡとし、同様に、他方のＩＣチップ２Ｂの底面からそのダイパッド５Ｂの上面までの高さをＨＢとした場合、図示の例ではＨＡ＜ＨＢである。つまり、ＨＡ≠ＨＢである。これは、二つのＩＣチップ２Ａ、２Ｂの厚さ寸法（ＨＡ、ＨＢ）が異なっていることを意味する。
【０００７】
また、二つのＩＣチップ２Ａ、２Ｂのそれぞれのトランジション層６Ａ、６Ｂの高さ寸法（トランジション層６Ａの底面から上面までの高さ寸法ＨＣとトランジション層６Ｂの底面から上面までの高さ寸法ＨＤ）は、上記の二つのＩＣチップ２Ａ、２Ｂの厚さ寸法（ＨＡ、ＨＢ）の差を吸収するように設定されている。たとえば、式「ＨＡ＋α＝ＨＢ」が成立する場合、一方のＩＣチップ２Ａのトランジション層６Ａの高さ寸法ＨＣが、他方のＩＣチップ２Ｂのトランジション層６Ｂの高さ寸法ＨＤよりも「α」だけ大きくなるように設定（ＨＣ＋α＝ＨＤ）されている。このことは、要するに、「厚さ寸法の異なる二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの上面レベルを、ほぼ同一の高さに揃える」ことを意味し、かかる高さ調整の目的は、次の工程によって理解される。
【０００８】
まず、ベース基板１の上に、二つのＩＣチップ２Ａ、２Ｂを包囲する側壁部として機能する半硬化状態のコア基板７を載置する。
【０００９】
次いで、図９（ｂ）に示すように、コア基板７の内側の開口８内に硬化性樹脂９を減圧下で充填し、所定時間所定温度で加熱して硬化性樹脂９を半硬化させる。
【００１０】
その後、図９（ｃ）に示すように、半硬化状態のコア基板７と硬化性樹脂９の上面を研磨していくと、前記のとおり、「厚さ寸法の異なる二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの上面レベルを、ほぼ同一の高さに揃えている」ため、二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの頂部（上面）がほぼ同時に露出するので、それらの露出面を若干研磨（露出面の凹凸がなくなる程度）したところで研磨をストップし、その後、さらに加熱して硬化性樹脂９とコア基板７を本硬化させる。
【００１１】
さて、以上説明した従来の部品内蔵多層基板は、基板表面にトランジション層６Ａ、６Ｂを露出させることができ、これらのトランジション層６Ａ、６Ｂを電源電極や信号電極として利用することができる。したがって、ＩＣチップ２Ａ、２Ｂとプリント配線板との間にボンディングワイヤーやリード線などが介在しないため、ワイヤーボンディングやＴＡＢ又はフリップチップなどの実装方法に比べて、大幅な信頼性の向上を図ることができる上、さらに、厚さ寸法の異なる複数の電子部品を内蔵する場合には、基板の表面レベルを揃えて見栄えをよくすることができるというメリットも得られる。
【００１２】
ところで、上記の従来技術にあっては、内蔵電子部品（図ではＩＣチップ２Ａ、２Ｂ）のダイパッド５Ａ、５Ｂの上に、基板の表面レベルを揃えるためのトランジション層６Ａ、６Ｂを作り込む必要があり、工数が増加してコストアップにつながるという不都合がある。
【００１３】
トランジション層６Ａ、６Ｂを作り込まずに、基板の表面レベルを揃えるための方法としては、たとえば、図１０（ａ）に示すように、厚さ寸法の異なる二つのＩＣチップ９Ａ、９Ｂの上に絶縁性樹脂層１０を積層し、この絶縁性樹脂層１０に、ＩＣチップ９Ａ、９Ｂのダイパッド１１Ａ、１１Ｂに達するビア（穴ア）１２、１３を開けて、それらのビア１２、１３に導電性材料を充填することが考えられる。
【００１４】
【特許文献１】
特開２００２−１８５１４５号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、このようなビア１２、１３の加工は、たとえば、炭酸ガス（ＣＯ２）等のレーザドリリングによって行われ、その加工の際に、ビア１２、１３の内部に加工残滓（加工しきれなかった樹脂や燃えカス等）が残るため、残滓物の除去処理（いわゆるデスミア）を欠かすことができないが、ビア１２、１３の深さの違いに起因して、デスミア不足又はデスミア過剰のビアが生じることがあるという問題点があった。
【００１６】
このことを詳しく説明すると、一般に、デスミア処理は、たとえば、過マンガン酸を主成分とした薬液に試料を浸すことによって行われる。過マンガン酸は樹脂を溶解させる性質を持つので、適正な時間でデスミア処理を行うことにより、残滓物を取り除くことができる。
【００１７】
しかし、ビア１２とビア１３の深さが異なるため、深い方のビア１２に合わせて処理時間（デスミア時間）を設定すると、浅い方のビア１３に対してはデスミア過剰となり、また、その逆に、浅い方のビア１３に合わせてデスミア時間を設定すると、深い方のビア１２に対してはデスミア不足となってしまい、その結果、デスミア過剰の場合は、図１０（ｂ）に示すように、浅い方のビア１３とダイパッド１１Ｂとの接合部を優先的にアタックして、その部分に隙間１４を生じさせる一方、デスミア不足の場合は、図１０（ｃ）に示すように、深い方のビア１２の内部に残滓物１５が残ってしまい、いずれの場合も、電子部品内蔵型多層基板の歩留まりを悪化させるという問題点がある。
【００１８】
したがって、本発明の目的は、厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、基板表面と電子部品の電極との間を接続するためのビアの深さを一定に揃え、以て、すべてのビアに対して適正なデスミアを一律に行うことができ、電子部品内蔵型多層基板の歩留まりを改善することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、前記複数の電子部品は電極を形成した電極形成面を有すると共に、その電極形成面の高さを揃えて多層基板に内蔵され、また、該電極形成面を覆って積層された絶縁性樹脂材料に、前記各電極に達するビアが形成され、且つ、前記絶縁性樹脂材料の積層厚さが、少なくとも前記電子部品の電極形成面に接する部分で均一であることを特徴とするものである。
この発明では、厚さ寸法の異なる複数の電子部品の各々に対して、均一の深さのビアが形成される。したがって、すべてのビアについて、同一の適正デスミア処理時間を適用することができ、デスミア過剰やデスミア不足のビアを生じないようにすることができる。
また、その好ましい態様は、前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品と基板との間にスペーサを入れたことを特徴とするものである。
または、前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の大きい電子部品直下の基板部分に凹部を設け、この凹部内に当該電子部品を実装したことを特徴とするものである。
これらの態様では、厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品や厚さ寸法の大きい電子部品の寸法差を、スペーサの厚みや凹部の深さによって吸収でき、複数の電子部品の電極形成面の高さを揃えて多層基板に内蔵することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の思想を適用して製造された電子部品内蔵型多層基板の構造図である。図示の電子部品内蔵型多層基板２０は、曲げ応力等に強く且つ電気的絶縁性を有する素材（たとえば、ＦＲ−５相当のガラスエポキシ基板）からなる基材２１の上に、複数（図では三つ）の電子部品２２〜２４を載置して接着剤等で固定し、さらに、それらの電子部品２２〜２４を覆うように、有機絶縁材料からなる絶縁性樹脂層２６を積層して構成されている。
なお、符号２７ａ、２８ａ、２９ａ、３０ａ、３１ａ、３２ａ、３３ａは下地メッキ膜、符号２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂは電極メッキ層であり、これらの下地メッキ膜と電極メッキ層は、各々同一数字の符号同士をペアにして、電子部品２２〜２４への電源供給、信号入力又は信号出力のための電極を構成する。
【００２１】
ここで、電子部品２２〜２４のそれぞれについて、左から順番に「第１」、「第２」、「第３」の接頭語を付加して識別すると共に、第１の電子部品２２の厚さ方向の寸法を「Ｈ２２」、第２の電子部品２３の厚さ方向（図面の上下方向）の寸法を「Ｈ２３」、第３の電子部品２４の厚さ方向の寸法を「Ｈ２４」とすると、これらの寸法は、「Ｈ２３」が最小、「Ｈ２２」が中間、「Ｈ２４」が最大の値を持っている。つまり、「Ｈ２３＜Ｈ２２＜Ｈ２４」の関係にある。このことは、図示の電子部品内蔵型多層基板２０は、厚さ方向の寸法（厚さ寸法）が異なる複数の電子部品（第１〜第３の電子部品２２〜２４）を内蔵したものであることを明示する。
【００２２】
上記の第１〜第３の電子部品２２〜２４について、具体例を挙げて説明する。なお、この具体例によって、本発明の思想の外延を把握してはならないことはもちろんである。
【００２３】
図２は、第１〜第３の電子部品２２〜２４の具体的な外観図である。第１の電子部品２２は、厚さ寸法（Ｈ２２）が０．１ｍｍの「“１６０８”サイズチップ部品」相当品であり、また、第２の電子部品２３は、厚さ寸法（Ｈ２３）が０．０６ｍｍの「“１２１２”サイズチップ部品」相当品であり、さらに、第３の電子部品２４は、厚さ寸法（Ｈ２４）が０．１４ｍｍの「“１００５”サイズチップ部品」相当品である。これらのチップ部品は、いずれも各々の一つの面（図では上面）２２ａ、２３ａ、２４ａに電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを形成しており、各上面２２ａ、２３ａ、２４ａは、発明の要旨に記載された「電極形成面」に相当する。なお、第１〜第３の電子部品２２〜２４の機能等については特に限定しない。たとえば、抵抗、インダクタンス、コンデンサ又はフィルタなどの受動部品であってもよいし、ＩＣ（ベア）チップなどの能動部品であってもよい。
【００２４】
以下、説明の便宜上、第１〜第３の電子部品２２〜２４のそれぞれの厚さ寸法（Ｈ２２、Ｈ２３、Ｈ２４）について、図２に示した実際値（Ｈ２２＝０．１ｍｍ、Ｈ２３＝０．０６ｍｍ、Ｈ２４＝０．１４ｍｍ）を使用することにする。
【００２５】
再び、図１において、電子部品内蔵型多層基板２０の特徴的な事項は、内蔵された（埋め込まれた）三つの電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）が共通レベルＬｂに揃えられていることにある。また、それらの電子部品２２〜２４を覆うように積層された絶縁性樹脂層２６の表面レベルＬａが、上記の共通レベルＬｂと平行していることにある。
これらの特徴的事項により、後述の製造工程において、絶縁性樹脂層２６に穿設加工される電極形成用のすべてのビア（穴；図４の符号２６ａ〜２６ｆ参照）の深さを、上記の二つのレベルＬａ、Ｌｂの差に対応させて均一化することができ、したがって、デスミア過剰やデスミア不足を解消できるというメリットが得られる。
【００２６】
さて、上記のとおり、第１の電子部品２２の厚さ寸法Ｈ２２は中間であり、第２の電子部品２３の厚さ寸法Ｈ２３は最小であり、且つ、第３の電子部品２４の厚さ寸法Ｈ２４は最大であるから、つまり、「Ｈ２３＜Ｈ２２＜Ｈ２４」の関係にあるから、単に、これらの電子部品２２〜２４を基材２１の上に載置しただけでは、第１〜第３の電子部品２２〜２４の電極形成面を共通レベルＬｂに揃えることができない。本実施の形態においては、厚さ寸法が中間（Ｈ２２＝０．１ｍｍ）の第１の電子部品２２を基準にして、それに合わせるように、厚さ寸法が最小（Ｈ２３＝０．０６ｍｍ）の第２の電子部品２３を底上げし、且つ、厚さ寸法が最大（Ｈ２４＝０．１４ｍｍ）の第３の電子部品２４を底下げして対処する。
【００２７】
すなわち、第１の電子部品２２を基材２１の上に載置すると共に、第２の電子部品２３と基材２１との間に厚さ寸法が「Ｈ２２−Ｈ２３＝０．０４ｍｍ」のスペーサ２５（絶縁性のよい樹脂又は熱伝導性のよいセラミックもしくは電気及び熱導電性のよい金属を用いたもの）を入れ、且つ、第３の電子部品２４の直下の基材２１の表面に深さ「Ｈ２４−Ｈ２２＝０．０４ｍｍ」の凹部２１ａを形成して、その凹部２１ａに第３の電子部品２４を載置している。
【００２８】
このようにすることにより、厚さ寸法の異なる三つの電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）を共通レベルＬｂに揃えることができる。
【００２９】
したがって、それらの電子部品２２〜２４を覆うように積層された絶縁性樹脂層２６の層厚を、少なくとも各々の電子部品２２〜２４の上部において均一化することにより、後述の製造工程において、絶縁性樹脂層２６に穿設加工される電極形成用のすべてのビア（穴；図４の符号２６ａ〜２６ｆ参照）の深さを、上記の二つのレベルＬａ、Ｌｂの差に対応させて均一化することができ、したがって、デスミア過剰やデスミア不足を解消できるというメリットが得られる。
【００３０】
次に、電子部品内蔵型多層基板２０の製造工程について説明する。
＜第１の工程：図３（ａ）＞
まず、適当な厚さのガラスエポキシ基板を所定の大きさにカットして基材２１とする。
＜第２の工程：図３（ｂ）＞
次に、基材２１の所定箇所に所定の開口形状で且つ所定深さの凹部２１ａを、たとえば、ＮＣドリルによって形成する。ここで、“所定箇所”は第３の電子部品２４の載置（予定）箇所を意味し、“所定の開口形状”は第３の電子部品２４の底面形状（１．１ｍｍ×０．６ｍｍ角）を若干上回る開口形状を意味し、“所定深さ”は前記の「Ｈ２４−Ｈ２２」、つまり、第１の電子部品２２の厚さ寸法（Ｈ２２）と第３の電子部品２４の厚さ寸法（Ｈ２４）の差（０．０４ｍｍ）を意味する。
【００３１】
＜第３の工程：図３（ｃ）＞
次に、基材２１の所定箇所に所定の大きさで且つ所定厚さのスペーサ２５を載置固定する。ここで、“所定箇所”は第２の電子部品２３の載置（予定）箇所を意味し、“所定の大きさ”は第２の電子部品２３の底面形状（１．２ｍｍ×１．２ｍｍ角）を若干上回る大きさ（たとえば、１．４ｍｍ×１．４ｍｍ角）を意味し、“所定厚さ”は前記の「Ｈ２２−Ｈ２３」、つまり、第１の電子部品２２の厚さ寸法（Ｈ２２）と第２の電子部品２３の厚さ寸法（Ｈ２３）の差（０．０４ｍｍ）を意味する。
なお、本実施の形態では、予めスペーサ２５を基材２１に載置固定しているが、これに限定されない。たとえば、第２の電子部品２３の底面にスペーサ２５を接着固定してから、基材２１に載置してもよく、要するに、最終的に第２の電子部品２３と基材２１との間にスペーサ２５が入ればよい。
【００３２】
＜第４の工程：図３（ｄ）＞
次に、第１〜第３の電子部品２２〜２３を予定箇所に載置して接着固定する。ここで、厚さ寸法が中間（Ｈ２２）の第１の電子部品２２は、基材２１の、少なくともスペーサ２５や凹部２１ａ以外の場所に載置固定され、また、厚さ寸法が最小（Ｈ２３）の第２の電子部品２３はスペーサ２５の上に載置固定され、さらに、厚さ寸法が最大（Ｈ２４）の第３の電子部品２４は基材２１に形成された凹部２１ａの中に入れられて載置固定される。この段階で、第１〜第３の電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）は、共通レベルＬｂに揃えられる。
【００３３】
＜第５の工程：図３（ｅ）＞
次に、第１〜第３の電子部品２２〜２４を覆うようにして絶縁性樹脂層２６を表面レベルＬａまで積層する。絶縁性樹脂層２６には、たとえば、厚さ０．１４ｍｍの熱硬化型樹脂絶縁材料フィルムを使用することができる。この場合、熱硬化型樹脂絶縁材料フィルムを、第１〜第３の電子部品２２〜２４を覆うようにして重ね、真空プレスにて貼付した後、熱を加えて硬化させ平坦な樹脂面（表面レベルＬａ）を得る。なお、真空プレス条件の一例は、次のとおりである。
・温度プロファイル：１５ｍｉｎかけて常温から適当な温度（たとえば、１８０度）に昇温し、その温度（１８０度）を７５ｍｉｎキープした後、１２０ｍｉｎかけて常温に戻す。
・プレスプロファイル：１ｍｉｎかけて０ＭＰａから適当なプレス圧（たとえば、１．２ＭＰａ）に昇圧し、その圧力（１．２ＭＰａ）を１５ｍｉｎキープした後、２０ｍｉｎかけて０ＭＰａに戻し、温度が常温になるまで０ＭＰａを保持する。
・真空度プロファイル：３ｍｉｎかけて大気圧を適当な真空圧（たとえば、１ｔｏｏｒ以下）にし、その真空圧を１５０ｍｉｎキープした後、１ｍｉｎかけて大気圧に戻し、温度が常温になるまで大気圧を保持する。
【００３４】
＜第６の工程：図４（ａ）＞
次に、絶縁性樹脂層２６の所定位置にビア２６ａ〜２６ｆを形成する。ここで、“所定位置”とは第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）の位置であり、ビア２６ａ〜２６ｆの深さと開口径は、上記の各電極の表面を露出させることができる程度のもの（たとえば、深さ０．０４ｍｍ、φ０．２ｍｍ）である。ビア２６ａ〜２６ｆの形成は、たとえば、炭酸ガスレーザによって行うことができる。この場合の加工条件の一例は、次のとおりである。
・加工光学系：φ１．０ｍｍのマスクを所定の倍率（たとえば、１／１０倍）で結像
・加工エネルギー：０．５ｍＪ（発振周波数１００Ｈｚ）
・加工パルス数：３
【００３５】
＜第７の工程：図４（ｂ）＞
次に、ビア２６ａ〜２６ｆをデスミア処理する。デスミア処理は、たとえば、「膨潤」、「酸化（エッチング）」及び「還元」の各処理からなり、且つ、その処理の前後と間において、純水流水洗浄（常温、６０ｓｅｃ）を実施する。
【００３６】
さて、本発明の課題は、このデスミア処理において、デスミア過剰やデスミア不足を招かないことにあった。従来技術における問題点（デスミア過剰やデスミア不足）は、ビアの深さが不揃いであったことに起因するが、本実施の形態におけるすべてのビア２６ａ〜２６ｆは、ほぼ同一の深さ（表面レベルＬａと共通レベルＬｂの差）に揃えられているため、かかる問題点を生じず、したがって、本発明の課題を達成することができる。
【００３７】
＜第８の工程：図４（ｃ）＞
次に、絶縁性樹脂層２６の表面と、すべてのビア２６ａ〜２６ｆの内壁、及び、第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）に無電解Ｃｕ（銅）メッキ膜３４を形成する。この無電解Ｃｕメッキ膜３４は、最終的に図１の下地メッキ膜２７ａ、２８ａ、２９ａ、３０ａ、３１ａ、３２ａ、３３ａになるものであり、その膜厚は、たとえば、０．１μｍ程度である。
【００３８】
＜第９の工程：図４（ｄ）＞
次に、無電解Ｃｕメッキ膜３４の上に、厚さ２０μｍ程度の感光性レジスト３５を、たとえば、スピンコータにより塗布する。
＜第１０の工程：図５（ａ）＞
次に、感光性レジスト３５を所望のパターンに露光・現像する。
＜第１１の工程：図５（ｂ）＞
次に、硫酸Ｃｕメッキ浴中で、無電解Ｃｕメッキ膜３４に１Ａ／ｄｍ２程度の電流を供給して、感光性レジスト３５の開口部に、たとえば、厚さ１５μｍ程度の電解Ｃｕメッキを付け、それらの電解Ｃｕメッキを、図１の電極メッキ層２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂとする。
【００３９】
＜第１２の工程：図５（ｃ）＞
最後に、感光性レジスト３５を剥離した後、露出している無電解Ｃｕメッキ膜３４を塩化第２鉄水溶液で除去することにより、図１の構造を有する電子部品内蔵型多層基板２０が完成する。
【００４０】
なお、以上の説明では、１層分の多層基板の製造工程を示したが、２層以上の多層とする場合は、図３（ｅ）〜図５（ｄ）の各工程を層毎に繰り返せばよい。
【００４１】
図６は、図１の電子部品内蔵型多層基板２０に１層追加して２層構造とした場合の構成図である。図６において、電子部品内蔵型多層基板２０′は、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層（以下、便宜上「第１の絶縁性樹脂層」という。）２６の上に、第２の絶縁性樹脂層３６を積層し、且つ、その第２の絶縁性樹脂層３６の所定位置に、下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａと、電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂとを形成している。ここで、“所定位置”とは、第１の絶縁樹脂層２６に形成された電極メッキ層２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂの各々又はいくつかのものに対応する位置であり、要するに、第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）のすべて又は任意のものを、基板の表面に個別に引き出すことができる適正な位置である。
【００４２】
したがって、第２の絶縁性樹脂層３６の積層工程は、図３（ｅ）の工程を適用でき、また、下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａや電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂの形成工程は、図４（ｃ）〜図４（ｄ）の工程を適用でき、且つ、それらの下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａ及び電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂのためのビア４３ａ、４３ｂ、４３ｃの形成工程並びにデスミア工程は、図４（ａ）、（ｂ）の工程を適用できるから、これらの工程を層毎に繰り返すことによって、２層以上の多層配線層を容易に形成することができる。
【００４３】
なお、以上の実施の形態では、基板の強度を確保するためのコア部材としてガラスエポキシ基板などの基材２１を用い、その基材２１の上に厚さ寸法の異なる三つの電子部品２２〜２４を載置しているが、この態様に限定されない。本発明の思想は、たとえば、熱伝導性と電気伝導性を有し、且つ、曲げ応力に強い素材（たとえば、銅又は銅を主成分とする合金など）を一つの層（以下「金属コア層」という。）とする電子部品内蔵型多層基板にも適用することができる。
【００４４】
図７（ａ）、（ｂ）は、その一例を示す構造図である。この図において、ガラスエポキシ基板等からなる基材５０（強度は要求されないので薄くても構わない）の上に絶縁性樹脂層５１と金属製コア層５２とを積層し、その絶縁性樹脂層５２に第３の電子部品２４を入れるための無底開口５１ａを形成すると共に、その金属コア層５２に第１〜第３の電子部品２２〜２４を入れるための無底開口５２ａ〜５２ｃを形成する。
【００４５】
そして、第１の電子部品２２を金属コア層５２の無底開口５２ａに入れ、第２の電子部品２３をスペーサ２５を介して金属コア層５２の無底開口５２ｂに入れ、且つ、第３の電子部品２４を金属コア層５２と絶縁性樹脂層５１の無底開口５２ｂ、５１ａに入れて構成する。
【００４６】
このような構成においても、先の実施の形態と同様に、第１〜第３の電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）を共通レベルＬｂに揃える点に変わりない。しかし、金属製コア部材５２の用途は基板補強のため以外に、その電気伝導性を利用して電源やグランドなどの電気経路として利用されることもあるが、そのような用途に用いられる場合は、金属製コア部材５２の表面レベルを共通レベルＬｂに揃えておくことが望ましい。
【００４７】
図７（ｂ）に示すように、基板表面に形成される下地メッキ膜５４ａ、５５ａ、５６ａ、５７ａ、５８ａ、５９ａ、６０ａと、電極メッキ層５４ｂ、５５ｂ、５６ｂ、５７ｂ、５８ｂ、５９ｂ、６０ｂのペアのうち金属製コア層５２に接続するもの（図示の例では下地メッキ膜６０ａと電極メッキ層６０ｂのペア）が存在し、そのペアのためのビア６０ｃを形成しなければならないが、金属製コア層５２の表面レベルを共通レベルＬｂに揃えておくことにより、当該ビア６０ｃの深さを他のビア５４ｃ〜５９ｃの深さに合わせることができ、すべてのビア５４ｃ〜６０ｃについて、同一の適正デスミア処理時間を適用して、デスミア過剰やデスミア不足を回避できるからである。
【００４８】
図７（ｃ）は、他の一例を示す構造図である。この図において、ガラスエポキシ基板等からなる基材６２は、第１〜第３の電子部品２２〜２４を入れるための有底開口６２ａ〜６２ｃを有しており、第１の電子部品２２は所定厚（Ｈ２４−Ｈ２２）のスペーサ６４を介して有底開口６２ａに入れられ、また、第２の電子部品２３は所定厚（Ｈ２４−Ｈ２３）のスペーサ６５を介して有底開口６２ｂに入れられ、さらに、第３の電子部品２４はスペーサなしで有底開口６２ｃに入れられる。
【００４９】
このような構造において、たとえば、基材６２の非開口部分に電極や配線など（以下「配線」という。）を形成する場合、これらの配線６３ａ〜６３ｄは、図７（ｃ）の金属製コア層５２の表面（下地メッキ膜６０ａと電極メッキ層６０ｂのペアが接続する部分）に対応するものとみなすことができるので、やはり、下地メッキ膜６０ａと電極メッキ層６０ｂのペアのためのビア６０ｃに相当するビアを形成しなければならないが、配線６３ａ〜６３ｄの表面レベルを共通レベルＬｂに揃えておくことにより、当該ビアの深さを他のビアの深さに合わせることができ、すべてのビアについて、同一の適正デスミア処理時間を適用して、デスミア過剰やデスミア不足を回避できる。
【００５０】
また、以上の説明では、厚さ寸法の異なる複数の電子部品２２〜２４の表面レベル（Ｌｂ）と基板の表面レベル（Ｌａ）とを平行状の直線としているが、これに限定されない。要は、二つのレベル（Ｌａ、Ｌｂ）の間隔が少なくとも各々の電子部品２２〜２４の内蔵場所において均一であればよい。
【００５１】
図８は、かかる条件（二つのレベルＬａ、Ｌｂの間隔が少なくとも各々の電子部品２２〜２４の内蔵場所において均一である。）を満たす変形例を示す図である。
【００５２】
図８（ａ）において、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層６６は、第１の電子部品２２の上部で少し高くなっているが、第１〜第３の電子部品２２〜２４の電極形成面のレベル（Ｌｂ）と基板の表面レベル（Ｌａ）との差は、いずれの場所をとっても同じ値である。また、図８（ｂ）においても、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層６６は、第１の電子部品２２の上部で少し高くなっているが、第１〜第３の電子部品２２〜２４の電極形成面のレベル（Ｌｂ）と基板の表面レベル（Ｌａ）との差は、いずれの場所をとっても同じ値である。
【００５３】
両者の相違点は、第１の電子部品２２の厚さ寸法にある。図８（ａ）に示す第１の電子部品２２の厚さ寸法は第２の電子部品２３の厚さ寸法程度であり、スペーサ６７を入れることによって、第１の電子部品２２を底上げしている。つまり、図８（ａ）における絶縁性樹脂層６６は、第１の電子部品２２の上部でスペーサ６７の厚み分だけ高くなっている。
【００５４】
これらの変形例においても、少なくとも二つのレベル（Ｌａ、Ｌｂ）の間を貫通して形成されるすべてのビアの深さを揃えて均一化することができ、すべてのビアに共通の適正デスミア時間を適用して、デスミア過剰やデスミア不足を回避することができる。
【００５５】
【発明の効果】
本発明によれば、厚さ寸法の異なる複数の電子部品の各々に対して、均一の深さのビアが形成される。したがって、すべてのビアについて、同一の適正デスミア処理時間を適用することができ、デスミア過剰やデスミア不足のビアを生じないようにすることができる。
また、ワイヤボンディング接続やＴＡＢ接続に比べて、部品を実装した多層基板全体の高さの減少や実装面積の縮小を図ることができる。
また、多層基板内の内蔵する位置において、予め準備した特製のＩＣチップだけでなく、標準的なＩＣチップや市販の汎用ＬＣＲチップ部品等の比較的入手が容易な電子部品を内蔵することができ、電子部品内蔵型多層基板を安価に、かつ短いリードタイムで提供することができる。
また、異なる高さ寸法の電子部品へのビア接続部を同時に形成することができ、製造工程の短縮を図ることができる。
また、好ましい態様によれば、厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品や厚さ寸法の大きい電子部品の寸法差を、スペーサの厚みや凹部の深さによって吸収でき、複数の電子部品の電極形成面の高さを揃えて多層基板に内蔵することができる。
【図面の簡単な説明】
【図１】本発明の思想を適用して製造された電子部品内蔵型多層基板の構造図である。
【図２】第１〜第３の電子部品２２〜２４の具体的な外観図である。
【図３】本実施の形態の工程図（第１の工程〜第５の工程）である。
【図４】本実施の形態の工程図（第６の工程〜第９の工程）である。
【図５】本実施の形態の工程図（第１０の工程〜第１２の工程）である。
【図６】図１の電子部品内蔵型多層基板２０に１層追加して２層構造とした場合の構成図である。
【図７】曲げ応力に強い素材を一つの層（金属コア層）とする電子部品内蔵型多層基板への適用例を示す構造図である。
【図８】本実施の形態の変形例を示すその構造図である。
【図９】従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である。
【図１０】厚さ寸法の異なる複数の電子部品を内蔵した従来の多層基板の構造図である。
【符号の説明】
２０ 電子部品内蔵型多層基板
２１ａ 凹部
２２ 第１の電子部品（電子部品）
２２ａ 電極形成面
２２ｂ、２２ｃ 電極
２３ 第２の電子部品（電子部品）
２３ａ 電極形成面
２３ｂ、２３ｃ 電極
２４ 第３の電子部品（電子部品）
２４ａ 電極形成面
２４ｂ、２４ｃ 電極
２５ スペーサ
２６ 絶縁性樹脂材料
２６ａ ビア
２６ｂ ビア
２６ｃ ビア
２６ｄ ビア
２６ｅ ビア
２６ｆ ビア
【発明の属する技術分野】
本発明は、厚さ寸法が異なる少なくとも二つの電子部品を基板内部に内蔵（「埋め込み」ともいう。）した電子部品内蔵型多層基板に関する。
【０００２】
【従来の技術】
ＩＣ（半導体集積回路）チップなどの電子部品の実装方法として、ワイヤーボンディング、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、フリップチップ等が知られている。ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングし、プリント配線板のパッドとＩＣチップのパッドとの間を金線などのワイヤーで接続した後、熱硬化性樹脂や熱可塑性樹脂などでＩＣチップとワイヤーを封止する。ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとの間をリードと呼ばれる線で一括接続した後、封止する。フリップチップは、ＩＣチップとプリント配線板のパッド間をバンプを介して接続し、バンプの隙間に樹脂を充填する。
【０００３】
これらの実装方法は、いずれも、ＩＣチップとプリント配線板との間に接続用部材（ワイヤー、リード又はバンプ）が介在し、接続用部材の接触不良や断線あるいは腐食等の劣化を招くことがあり、信頼性の点で不十分であった。
【０００４】
一方、多層プリント配線板の内部にＩＣチップ等の電子部品を内蔵した電子部品内蔵型多層基板は、上記の接続用部材（ワイヤー、リード又はバンプ）が不要であるため、当該接続用部材による動作不良要因を完全になくすことができる。したがって、ワイヤーボンディングやＴＡＢ又はフリップチップなどの実装方法に比べて、大幅な信頼性の向上を図ることができる。
【０００５】
図９は、従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である（たとえば、特許文献１参照。）。
【０００６】
図９（ａ）において、ベース基板１の上には、複数（図では二つ）のＩＣチップ２Ａ、２Ｂが熱伝導性接着剤３によって固定されている。二つのＩＣチップ２Ａ、２Ｂは、いずれもシリコン等の共通基板４Ａ、４Ｂの上面にダイパッド５Ａ、５Ｂや配線（不図示）を有し、且つ、ダイパッド５Ａ、５Ｂの上にトランジション層６Ａ、６Ｂが設けられている。ここで、一方のＩＣチップ２Ａの底面からそのダイパッド５Ａの上面までの高さをＨＡとし、同様に、他方のＩＣチップ２Ｂの底面からそのダイパッド５Ｂの上面までの高さをＨＢとした場合、図示の例ではＨＡ＜ＨＢである。つまり、ＨＡ≠ＨＢである。これは、二つのＩＣチップ２Ａ、２Ｂの厚さ寸法（ＨＡ、ＨＢ）が異なっていることを意味する。
【０００７】
また、二つのＩＣチップ２Ａ、２Ｂのそれぞれのトランジション層６Ａ、６Ｂの高さ寸法（トランジション層６Ａの底面から上面までの高さ寸法ＨＣとトランジション層６Ｂの底面から上面までの高さ寸法ＨＤ）は、上記の二つのＩＣチップ２Ａ、２Ｂの厚さ寸法（ＨＡ、ＨＢ）の差を吸収するように設定されている。たとえば、式「ＨＡ＋α＝ＨＢ」が成立する場合、一方のＩＣチップ２Ａのトランジション層６Ａの高さ寸法ＨＣが、他方のＩＣチップ２Ｂのトランジション層６Ｂの高さ寸法ＨＤよりも「α」だけ大きくなるように設定（ＨＣ＋α＝ＨＤ）されている。このことは、要するに、「厚さ寸法の異なる二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの上面レベルを、ほぼ同一の高さに揃える」ことを意味し、かかる高さ調整の目的は、次の工程によって理解される。
【０００８】
まず、ベース基板１の上に、二つのＩＣチップ２Ａ、２Ｂを包囲する側壁部として機能する半硬化状態のコア基板７を載置する。
【０００９】
次いで、図９（ｂ）に示すように、コア基板７の内側の開口８内に硬化性樹脂９を減圧下で充填し、所定時間所定温度で加熱して硬化性樹脂９を半硬化させる。
【００１０】
その後、図９（ｃ）に示すように、半硬化状態のコア基板７と硬化性樹脂９の上面を研磨していくと、前記のとおり、「厚さ寸法の異なる二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの上面レベルを、ほぼ同一の高さに揃えている」ため、二つのＩＣチップ２Ａ、２Ｂの各々のトランジション層６Ａ、６Ｂの頂部（上面）がほぼ同時に露出するので、それらの露出面を若干研磨（露出面の凹凸がなくなる程度）したところで研磨をストップし、その後、さらに加熱して硬化性樹脂９とコア基板７を本硬化させる。
【００１１】
さて、以上説明した従来の部品内蔵多層基板は、基板表面にトランジション層６Ａ、６Ｂを露出させることができ、これらのトランジション層６Ａ、６Ｂを電源電極や信号電極として利用することができる。したがって、ＩＣチップ２Ａ、２Ｂとプリント配線板との間にボンディングワイヤーやリード線などが介在しないため、ワイヤーボンディングやＴＡＢ又はフリップチップなどの実装方法に比べて、大幅な信頼性の向上を図ることができる上、さらに、厚さ寸法の異なる複数の電子部品を内蔵する場合には、基板の表面レベルを揃えて見栄えをよくすることができるというメリットも得られる。
【００１２】
ところで、上記の従来技術にあっては、内蔵電子部品（図ではＩＣチップ２Ａ、２Ｂ）のダイパッド５Ａ、５Ｂの上に、基板の表面レベルを揃えるためのトランジション層６Ａ、６Ｂを作り込む必要があり、工数が増加してコストアップにつながるという不都合がある。
【００１３】
トランジション層６Ａ、６Ｂを作り込まずに、基板の表面レベルを揃えるための方法としては、たとえば、図１０（ａ）に示すように、厚さ寸法の異なる二つのＩＣチップ９Ａ、９Ｂの上に絶縁性樹脂層１０を積層し、この絶縁性樹脂層１０に、ＩＣチップ９Ａ、９Ｂのダイパッド１１Ａ、１１Ｂに達するビア（穴ア）１２、１３を開けて、それらのビア１２、１３に導電性材料を充填することが考えられる。
【００１４】
【特許文献１】
特開２００２−１８５１４５号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、このようなビア１２、１３の加工は、たとえば、炭酸ガス（ＣＯ２）等のレーザドリリングによって行われ、その加工の際に、ビア１２、１３の内部に加工残滓（加工しきれなかった樹脂や燃えカス等）が残るため、残滓物の除去処理（いわゆるデスミア）を欠かすことができないが、ビア１２、１３の深さの違いに起因して、デスミア不足又はデスミア過剰のビアが生じることがあるという問題点があった。
【００１６】
このことを詳しく説明すると、一般に、デスミア処理は、たとえば、過マンガン酸を主成分とした薬液に試料を浸すことによって行われる。過マンガン酸は樹脂を溶解させる性質を持つので、適正な時間でデスミア処理を行うことにより、残滓物を取り除くことができる。
【００１７】
しかし、ビア１２とビア１３の深さが異なるため、深い方のビア１２に合わせて処理時間（デスミア時間）を設定すると、浅い方のビア１３に対してはデスミア過剰となり、また、その逆に、浅い方のビア１３に合わせてデスミア時間を設定すると、深い方のビア１２に対してはデスミア不足となってしまい、その結果、デスミア過剰の場合は、図１０（ｂ）に示すように、浅い方のビア１３とダイパッド１１Ｂとの接合部を優先的にアタックして、その部分に隙間１４を生じさせる一方、デスミア不足の場合は、図１０（ｃ）に示すように、深い方のビア１２の内部に残滓物１５が残ってしまい、いずれの場合も、電子部品内蔵型多層基板の歩留まりを悪化させるという問題点がある。
【００１８】
したがって、本発明の目的は、厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、基板表面と電子部品の電極との間を接続するためのビアの深さを一定に揃え、以て、すべてのビアに対して適正なデスミアを一律に行うことができ、電子部品内蔵型多層基板の歩留まりを改善することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、前記複数の電子部品は電極を形成した電極形成面を有すると共に、その電極形成面の高さを揃えて多層基板に内蔵され、また、該電極形成面を覆って積層された絶縁性樹脂材料に、前記各電極に達するビアが形成され、且つ、前記絶縁性樹脂材料の積層厚さが、少なくとも前記電子部品の電極形成面に接する部分で均一であることを特徴とするものである。
この発明では、厚さ寸法の異なる複数の電子部品の各々に対して、均一の深さのビアが形成される。したがって、すべてのビアについて、同一の適正デスミア処理時間を適用することができ、デスミア過剰やデスミア不足のビアを生じないようにすることができる。
また、その好ましい態様は、前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品と基板との間にスペーサを入れたことを特徴とするものである。
または、前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の大きい電子部品直下の基板部分に凹部を設け、この凹部内に当該電子部品を実装したことを特徴とするものである。
これらの態様では、厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品や厚さ寸法の大きい電子部品の寸法差を、スペーサの厚みや凹部の深さによって吸収でき、複数の電子部品の電極形成面の高さを揃えて多層基板に内蔵することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の思想を適用して製造された電子部品内蔵型多層基板の構造図である。図示の電子部品内蔵型多層基板２０は、曲げ応力等に強く且つ電気的絶縁性を有する素材（たとえば、ＦＲ−５相当のガラスエポキシ基板）からなる基材２１の上に、複数（図では三つ）の電子部品２２〜２４を載置して接着剤等で固定し、さらに、それらの電子部品２２〜２４を覆うように、有機絶縁材料からなる絶縁性樹脂層２６を積層して構成されている。
なお、符号２７ａ、２８ａ、２９ａ、３０ａ、３１ａ、３２ａ、３３ａは下地メッキ膜、符号２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂは電極メッキ層であり、これらの下地メッキ膜と電極メッキ層は、各々同一数字の符号同士をペアにして、電子部品２２〜２４への電源供給、信号入力又は信号出力のための電極を構成する。
【００２１】
ここで、電子部品２２〜２４のそれぞれについて、左から順番に「第１」、「第２」、「第３」の接頭語を付加して識別すると共に、第１の電子部品２２の厚さ方向の寸法を「Ｈ２２」、第２の電子部品２３の厚さ方向（図面の上下方向）の寸法を「Ｈ２３」、第３の電子部品２４の厚さ方向の寸法を「Ｈ２４」とすると、これらの寸法は、「Ｈ２３」が最小、「Ｈ２２」が中間、「Ｈ２４」が最大の値を持っている。つまり、「Ｈ２３＜Ｈ２２＜Ｈ２４」の関係にある。このことは、図示の電子部品内蔵型多層基板２０は、厚さ方向の寸法（厚さ寸法）が異なる複数の電子部品（第１〜第３の電子部品２２〜２４）を内蔵したものであることを明示する。
【００２２】
上記の第１〜第３の電子部品２２〜２４について、具体例を挙げて説明する。なお、この具体例によって、本発明の思想の外延を把握してはならないことはもちろんである。
【００２３】
図２は、第１〜第３の電子部品２２〜２４の具体的な外観図である。第１の電子部品２２は、厚さ寸法（Ｈ２２）が０．１ｍｍの「“１６０８”サイズチップ部品」相当品であり、また、第２の電子部品２３は、厚さ寸法（Ｈ２３）が０．０６ｍｍの「“１２１２”サイズチップ部品」相当品であり、さらに、第３の電子部品２４は、厚さ寸法（Ｈ２４）が０．１４ｍｍの「“１００５”サイズチップ部品」相当品である。これらのチップ部品は、いずれも各々の一つの面（図では上面）２２ａ、２３ａ、２４ａに電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを形成しており、各上面２２ａ、２３ａ、２４ａは、発明の要旨に記載された「電極形成面」に相当する。なお、第１〜第３の電子部品２２〜２４の機能等については特に限定しない。たとえば、抵抗、インダクタンス、コンデンサ又はフィルタなどの受動部品であってもよいし、ＩＣ（ベア）チップなどの能動部品であってもよい。
【００２４】
以下、説明の便宜上、第１〜第３の電子部品２２〜２４のそれぞれの厚さ寸法（Ｈ２２、Ｈ２３、Ｈ２４）について、図２に示した実際値（Ｈ２２＝０．１ｍｍ、Ｈ２３＝０．０６ｍｍ、Ｈ２４＝０．１４ｍｍ）を使用することにする。
【００２５】
再び、図１において、電子部品内蔵型多層基板２０の特徴的な事項は、内蔵された（埋め込まれた）三つの電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）が共通レベルＬｂに揃えられていることにある。また、それらの電子部品２２〜２４を覆うように積層された絶縁性樹脂層２６の表面レベルＬａが、上記の共通レベルＬｂと平行していることにある。
これらの特徴的事項により、後述の製造工程において、絶縁性樹脂層２６に穿設加工される電極形成用のすべてのビア（穴；図４の符号２６ａ〜２６ｆ参照）の深さを、上記の二つのレベルＬａ、Ｌｂの差に対応させて均一化することができ、したがって、デスミア過剰やデスミア不足を解消できるというメリットが得られる。
【００２６】
さて、上記のとおり、第１の電子部品２２の厚さ寸法Ｈ２２は中間であり、第２の電子部品２３の厚さ寸法Ｈ２３は最小であり、且つ、第３の電子部品２４の厚さ寸法Ｈ２４は最大であるから、つまり、「Ｈ２３＜Ｈ２２＜Ｈ２４」の関係にあるから、単に、これらの電子部品２２〜２４を基材２１の上に載置しただけでは、第１〜第３の電子部品２２〜２４の電極形成面を共通レベルＬｂに揃えることができない。本実施の形態においては、厚さ寸法が中間（Ｈ２２＝０．１ｍｍ）の第１の電子部品２２を基準にして、それに合わせるように、厚さ寸法が最小（Ｈ２３＝０．０６ｍｍ）の第２の電子部品２３を底上げし、且つ、厚さ寸法が最大（Ｈ２４＝０．１４ｍｍ）の第３の電子部品２４を底下げして対処する。
【００２７】
すなわち、第１の電子部品２２を基材２１の上に載置すると共に、第２の電子部品２３と基材２１との間に厚さ寸法が「Ｈ２２−Ｈ２３＝０．０４ｍｍ」のスペーサ２５（絶縁性のよい樹脂又は熱伝導性のよいセラミックもしくは電気及び熱導電性のよい金属を用いたもの）を入れ、且つ、第３の電子部品２４の直下の基材２１の表面に深さ「Ｈ２４−Ｈ２２＝０．０４ｍｍ」の凹部２１ａを形成して、その凹部２１ａに第３の電子部品２４を載置している。
【００２８】
このようにすることにより、厚さ寸法の異なる三つの電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）を共通レベルＬｂに揃えることができる。
【００２９】
したがって、それらの電子部品２２〜２４を覆うように積層された絶縁性樹脂層２６の層厚を、少なくとも各々の電子部品２２〜２４の上部において均一化することにより、後述の製造工程において、絶縁性樹脂層２６に穿設加工される電極形成用のすべてのビア（穴；図４の符号２６ａ〜２６ｆ参照）の深さを、上記の二つのレベルＬａ、Ｌｂの差に対応させて均一化することができ、したがって、デスミア過剰やデスミア不足を解消できるというメリットが得られる。
【００３０】
次に、電子部品内蔵型多層基板２０の製造工程について説明する。
＜第１の工程：図３（ａ）＞
まず、適当な厚さのガラスエポキシ基板を所定の大きさにカットして基材２１とする。
＜第２の工程：図３（ｂ）＞
次に、基材２１の所定箇所に所定の開口形状で且つ所定深さの凹部２１ａを、たとえば、ＮＣドリルによって形成する。ここで、“所定箇所”は第３の電子部品２４の載置（予定）箇所を意味し、“所定の開口形状”は第３の電子部品２４の底面形状（１．１ｍｍ×０．６ｍｍ角）を若干上回る開口形状を意味し、“所定深さ”は前記の「Ｈ２４−Ｈ２２」、つまり、第１の電子部品２２の厚さ寸法（Ｈ２２）と第３の電子部品２４の厚さ寸法（Ｈ２４）の差（０．０４ｍｍ）を意味する。
【００３１】
＜第３の工程：図３（ｃ）＞
次に、基材２１の所定箇所に所定の大きさで且つ所定厚さのスペーサ２５を載置固定する。ここで、“所定箇所”は第２の電子部品２３の載置（予定）箇所を意味し、“所定の大きさ”は第２の電子部品２３の底面形状（１．２ｍｍ×１．２ｍｍ角）を若干上回る大きさ（たとえば、１．４ｍｍ×１．４ｍｍ角）を意味し、“所定厚さ”は前記の「Ｈ２２−Ｈ２３」、つまり、第１の電子部品２２の厚さ寸法（Ｈ２２）と第２の電子部品２３の厚さ寸法（Ｈ２３）の差（０．０４ｍｍ）を意味する。
なお、本実施の形態では、予めスペーサ２５を基材２１に載置固定しているが、これに限定されない。たとえば、第２の電子部品２３の底面にスペーサ２５を接着固定してから、基材２１に載置してもよく、要するに、最終的に第２の電子部品２３と基材２１との間にスペーサ２５が入ればよい。
【００３２】
＜第４の工程：図３（ｄ）＞
次に、第１〜第３の電子部品２２〜２３を予定箇所に載置して接着固定する。ここで、厚さ寸法が中間（Ｈ２２）の第１の電子部品２２は、基材２１の、少なくともスペーサ２５や凹部２１ａ以外の場所に載置固定され、また、厚さ寸法が最小（Ｈ２３）の第２の電子部品２３はスペーサ２５の上に載置固定され、さらに、厚さ寸法が最大（Ｈ２４）の第３の電子部品２４は基材２１に形成された凹部２１ａの中に入れられて載置固定される。この段階で、第１〜第３の電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）は、共通レベルＬｂに揃えられる。
【００３３】
＜第５の工程：図３（ｅ）＞
次に、第１〜第３の電子部品２２〜２４を覆うようにして絶縁性樹脂層２６を表面レベルＬａまで積層する。絶縁性樹脂層２６には、たとえば、厚さ０．１４ｍｍの熱硬化型樹脂絶縁材料フィルムを使用することができる。この場合、熱硬化型樹脂絶縁材料フィルムを、第１〜第３の電子部品２２〜２４を覆うようにして重ね、真空プレスにて貼付した後、熱を加えて硬化させ平坦な樹脂面（表面レベルＬａ）を得る。なお、真空プレス条件の一例は、次のとおりである。
・温度プロファイル：１５ｍｉｎかけて常温から適当な温度（たとえば、１８０度）に昇温し、その温度（１８０度）を７５ｍｉｎキープした後、１２０ｍｉｎかけて常温に戻す。
・プレスプロファイル：１ｍｉｎかけて０ＭＰａから適当なプレス圧（たとえば、１．２ＭＰａ）に昇圧し、その圧力（１．２ＭＰａ）を１５ｍｉｎキープした後、２０ｍｉｎかけて０ＭＰａに戻し、温度が常温になるまで０ＭＰａを保持する。
・真空度プロファイル：３ｍｉｎかけて大気圧を適当な真空圧（たとえば、１ｔｏｏｒ以下）にし、その真空圧を１５０ｍｉｎキープした後、１ｍｉｎかけて大気圧に戻し、温度が常温になるまで大気圧を保持する。
【００３４】
＜第６の工程：図４（ａ）＞
次に、絶縁性樹脂層２６の所定位置にビア２６ａ〜２６ｆを形成する。ここで、“所定位置”とは第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）の位置であり、ビア２６ａ〜２６ｆの深さと開口径は、上記の各電極の表面を露出させることができる程度のもの（たとえば、深さ０．０４ｍｍ、φ０．２ｍｍ）である。ビア２６ａ〜２６ｆの形成は、たとえば、炭酸ガスレーザによって行うことができる。この場合の加工条件の一例は、次のとおりである。
・加工光学系：φ１．０ｍｍのマスクを所定の倍率（たとえば、１／１０倍）で結像
・加工エネルギー：０．５ｍＪ（発振周波数１００Ｈｚ）
・加工パルス数：３
【００３５】
＜第７の工程：図４（ｂ）＞
次に、ビア２６ａ〜２６ｆをデスミア処理する。デスミア処理は、たとえば、「膨潤」、「酸化（エッチング）」及び「還元」の各処理からなり、且つ、その処理の前後と間において、純水流水洗浄（常温、６０ｓｅｃ）を実施する。
【００３６】
さて、本発明の課題は、このデスミア処理において、デスミア過剰やデスミア不足を招かないことにあった。従来技術における問題点（デスミア過剰やデスミア不足）は、ビアの深さが不揃いであったことに起因するが、本実施の形態におけるすべてのビア２６ａ〜２６ｆは、ほぼ同一の深さ（表面レベルＬａと共通レベルＬｂの差）に揃えられているため、かかる問題点を生じず、したがって、本発明の課題を達成することができる。
【００３７】
＜第８の工程：図４（ｃ）＞
次に、絶縁性樹脂層２６の表面と、すべてのビア２６ａ〜２６ｆの内壁、及び、第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）に無電解Ｃｕ（銅）メッキ膜３４を形成する。この無電解Ｃｕメッキ膜３４は、最終的に図１の下地メッキ膜２７ａ、２８ａ、２９ａ、３０ａ、３１ａ、３２ａ、３３ａになるものであり、その膜厚は、たとえば、０．１μｍ程度である。
【００３８】
＜第９の工程：図４（ｄ）＞
次に、無電解Ｃｕメッキ膜３４の上に、厚さ２０μｍ程度の感光性レジスト３５を、たとえば、スピンコータにより塗布する。
＜第１０の工程：図５（ａ）＞
次に、感光性レジスト３５を所望のパターンに露光・現像する。
＜第１１の工程：図５（ｂ）＞
次に、硫酸Ｃｕメッキ浴中で、無電解Ｃｕメッキ膜３４に１Ａ／ｄｍ２程度の電流を供給して、感光性レジスト３５の開口部に、たとえば、厚さ１５μｍ程度の電解Ｃｕメッキを付け、それらの電解Ｃｕメッキを、図１の電極メッキ層２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂとする。
【００３９】
＜第１２の工程：図５（ｃ）＞
最後に、感光性レジスト３５を剥離した後、露出している無電解Ｃｕメッキ膜３４を塩化第２鉄水溶液で除去することにより、図１の構造を有する電子部品内蔵型多層基板２０が完成する。
【００４０】
なお、以上の説明では、１層分の多層基板の製造工程を示したが、２層以上の多層とする場合は、図３（ｅ）〜図５（ｄ）の各工程を層毎に繰り返せばよい。
【００４１】
図６は、図１の電子部品内蔵型多層基板２０に１層追加して２層構造とした場合の構成図である。図６において、電子部品内蔵型多層基板２０′は、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層（以下、便宜上「第１の絶縁性樹脂層」という。）２６の上に、第２の絶縁性樹脂層３６を積層し、且つ、その第２の絶縁性樹脂層３６の所定位置に、下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａと、電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂとを形成している。ここで、“所定位置”とは、第１の絶縁樹脂層２６に形成された電極メッキ層２７ｂ、２８ｂ、２９ｂ、３０ｂ、３１ｂ、３２ｂ、３３ｂの各々又はいくつかのものに対応する位置であり、要するに、第１〜第３の電子部品２２〜２４の各電極（図２の各電極２２ｂ、２２ｃ、２３ｂ、２３ｃ、２４ｂ、２４ｃを参照）のすべて又は任意のものを、基板の表面に個別に引き出すことができる適正な位置である。
【００４２】
したがって、第２の絶縁性樹脂層３６の積層工程は、図３（ｅ）の工程を適用でき、また、下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａや電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂの形成工程は、図４（ｃ）〜図４（ｄ）の工程を適用でき、且つ、それらの下地メッキ膜３７ａ、３８ａ、３９ａ、４０ａ、４１ａ、４２ａ及び電極メッキ層３７ｂ、３８ｂ、３９ｂ、４０ｂ、４１ｂ、４２ｂのためのビア４３ａ、４３ｂ、４３ｃの形成工程並びにデスミア工程は、図４（ａ）、（ｂ）の工程を適用できるから、これらの工程を層毎に繰り返すことによって、２層以上の多層配線層を容易に形成することができる。
【００４３】
なお、以上の実施の形態では、基板の強度を確保するためのコア部材としてガラスエポキシ基板などの基材２１を用い、その基材２１の上に厚さ寸法の異なる三つの電子部品２２〜２４を載置しているが、この態様に限定されない。本発明の思想は、たとえば、熱伝導性と電気伝導性を有し、且つ、曲げ応力に強い素材（たとえば、銅又は銅を主成分とする合金など）を一つの層（以下「金属コア層」という。）とする電子部品内蔵型多層基板にも適用することができる。
【００４４】
図７（ａ）、（ｂ）は、その一例を示す構造図である。この図において、ガラスエポキシ基板等からなる基材５０（強度は要求されないので薄くても構わない）の上に絶縁性樹脂層５１と金属製コア層５２とを積層し、その絶縁性樹脂層５２に第３の電子部品２４を入れるための無底開口５１ａを形成すると共に、その金属コア層５２に第１〜第３の電子部品２２〜２４を入れるための無底開口５２ａ〜５２ｃを形成する。
【００４５】
そして、第１の電子部品２２を金属コア層５２の無底開口５２ａに入れ、第２の電子部品２３をスペーサ２５を介して金属コア層５２の無底開口５２ｂに入れ、且つ、第３の電子部品２４を金属コア層５２と絶縁性樹脂層５１の無底開口５２ｂ、５１ａに入れて構成する。
【００４６】
このような構成においても、先の実施の形態と同様に、第１〜第３の電子部品２２〜２４の電極形成面（図２の各上面２２ａ、２３ａ、２４ａを参照）を共通レベルＬｂに揃える点に変わりない。しかし、金属製コア部材５２の用途は基板補強のため以外に、その電気伝導性を利用して電源やグランドなどの電気経路として利用されることもあるが、そのような用途に用いられる場合は、金属製コア部材５２の表面レベルを共通レベルＬｂに揃えておくことが望ましい。
【００４７】
図７（ｂ）に示すように、基板表面に形成される下地メッキ膜５４ａ、５５ａ、５６ａ、５７ａ、５８ａ、５９ａ、６０ａと、電極メッキ層５４ｂ、５５ｂ、５６ｂ、５７ｂ、５８ｂ、５９ｂ、６０ｂのペアのうち金属製コア層５２に接続するもの（図示の例では下地メッキ膜６０ａと電極メッキ層６０ｂのペア）が存在し、そのペアのためのビア６０ｃを形成しなければならないが、金属製コア層５２の表面レベルを共通レベルＬｂに揃えておくことにより、当該ビア６０ｃの深さを他のビア５４ｃ〜５９ｃの深さに合わせることができ、すべてのビア５４ｃ〜６０ｃについて、同一の適正デスミア処理時間を適用して、デスミア過剰やデスミア不足を回避できるからである。
【００４８】
図７（ｃ）は、他の一例を示す構造図である。この図において、ガラスエポキシ基板等からなる基材６２は、第１〜第３の電子部品２２〜２４を入れるための有底開口６２ａ〜６２ｃを有しており、第１の電子部品２２は所定厚（Ｈ２４−Ｈ２２）のスペーサ６４を介して有底開口６２ａに入れられ、また、第２の電子部品２３は所定厚（Ｈ２４−Ｈ２３）のスペーサ６５を介して有底開口６２ｂに入れられ、さらに、第３の電子部品２４はスペーサなしで有底開口６２ｃに入れられる。
【００４９】
このような構造において、たとえば、基材６２の非開口部分に電極や配線など（以下「配線」という。）を形成する場合、これらの配線６３ａ〜６３ｄは、図７（ｃ）の金属製コア層５２の表面（下地メッキ膜６０ａと電極メッキ層６０ｂのペアが接続する部分）に対応するものとみなすことができるので、やはり、下地メッキ膜６０ａと電極メッキ層６０ｂのペアのためのビア６０ｃに相当するビアを形成しなければならないが、配線６３ａ〜６３ｄの表面レベルを共通レベルＬｂに揃えておくことにより、当該ビアの深さを他のビアの深さに合わせることができ、すべてのビアについて、同一の適正デスミア処理時間を適用して、デスミア過剰やデスミア不足を回避できる。
【００５０】
また、以上の説明では、厚さ寸法の異なる複数の電子部品２２〜２４の表面レベル（Ｌｂ）と基板の表面レベル（Ｌａ）とを平行状の直線としているが、これに限定されない。要は、二つのレベル（Ｌａ、Ｌｂ）の間隔が少なくとも各々の電子部品２２〜２４の内蔵場所において均一であればよい。
【００５１】
図８は、かかる条件（二つのレベルＬａ、Ｌｂの間隔が少なくとも各々の電子部品２２〜２４の内蔵場所において均一である。）を満たす変形例を示す図である。
【００５２】
図８（ａ）において、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層６６は、第１の電子部品２２の上部で少し高くなっているが、第１〜第３の電子部品２２〜２４の電極形成面のレベル（Ｌｂ）と基板の表面レベル（Ｌａ）との差は、いずれの場所をとっても同じ値である。また、図８（ｂ）においても、三つの電子部品２２〜２４を覆うようにして積層された絶縁性樹脂層６６は、第１の電子部品２２の上部で少し高くなっているが、第１〜第３の電子部品２２〜２４の電極形成面のレベル（Ｌｂ）と基板の表面レベル（Ｌａ）との差は、いずれの場所をとっても同じ値である。
【００５３】
両者の相違点は、第１の電子部品２２の厚さ寸法にある。図８（ａ）に示す第１の電子部品２２の厚さ寸法は第２の電子部品２３の厚さ寸法程度であり、スペーサ６７を入れることによって、第１の電子部品２２を底上げしている。つまり、図８（ａ）における絶縁性樹脂層６６は、第１の電子部品２２の上部でスペーサ６７の厚み分だけ高くなっている。
【００５４】
これらの変形例においても、少なくとも二つのレベル（Ｌａ、Ｌｂ）の間を貫通して形成されるすべてのビアの深さを揃えて均一化することができ、すべてのビアに共通の適正デスミア時間を適用して、デスミア過剰やデスミア不足を回避することができる。
【００５５】
【発明の効果】
本発明によれば、厚さ寸法の異なる複数の電子部品の各々に対して、均一の深さのビアが形成される。したがって、すべてのビアについて、同一の適正デスミア処理時間を適用することができ、デスミア過剰やデスミア不足のビアを生じないようにすることができる。
また、ワイヤボンディング接続やＴＡＢ接続に比べて、部品を実装した多層基板全体の高さの減少や実装面積の縮小を図ることができる。
また、多層基板内の内蔵する位置において、予め準備した特製のＩＣチップだけでなく、標準的なＩＣチップや市販の汎用ＬＣＲチップ部品等の比較的入手が容易な電子部品を内蔵することができ、電子部品内蔵型多層基板を安価に、かつ短いリードタイムで提供することができる。
また、異なる高さ寸法の電子部品へのビア接続部を同時に形成することができ、製造工程の短縮を図ることができる。
また、好ましい態様によれば、厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品や厚さ寸法の大きい電子部品の寸法差を、スペーサの厚みや凹部の深さによって吸収でき、複数の電子部品の電極形成面の高さを揃えて多層基板に内蔵することができる。
【図面の簡単な説明】
【図１】本発明の思想を適用して製造された電子部品内蔵型多層基板の構造図である。
【図２】第１〜第３の電子部品２２〜２４の具体的な外観図である。
【図３】本実施の形態の工程図（第１の工程〜第５の工程）である。
【図４】本実施の形態の工程図（第６の工程〜第９の工程）である。
【図５】本実施の形態の工程図（第１０の工程〜第１２の工程）である。
【図６】図１の電子部品内蔵型多層基板２０に１層追加して２層構造とした場合の構成図である。
【図７】曲げ応力に強い素材を一つの層（金属コア層）とする電子部品内蔵型多層基板への適用例を示す構造図である。
【図８】本実施の形態の変形例を示すその構造図である。
【図９】従来の電子部品内蔵型多層基板の製造工程の一部を示すその構造図である。
【図１０】厚さ寸法の異なる複数の電子部品を内蔵した従来の多層基板の構造図である。
【符号の説明】
２０ 電子部品内蔵型多層基板
２１ａ 凹部
２２ 第１の電子部品（電子部品）
２２ａ 電極形成面
２２ｂ、２２ｃ 電極
２３ 第２の電子部品（電子部品）
２３ａ 電極形成面
２３ｂ、２３ｃ 電極
２４ 第３の電子部品（電子部品）
２４ａ 電極形成面
２４ｂ、２４ｃ 電極
２５ スペーサ
２６ 絶縁性樹脂材料
２６ａ ビア
２６ｂ ビア
２６ｃ ビア
２６ｄ ビア
２６ｅ ビア
２６ｆ ビア
Claims (4)
- 厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、
前記複数の電子部品は電極を形成した電極形成面を有すると共に、その電極形成面の高さを揃えて多層基板に内蔵され、
また、該電極形成面を覆って積層された絶縁性樹脂材料に、前記各電極に達するビアが形成され、
且つ、前記絶縁性樹脂材料の積層厚さが、少なくとも前記電子部品の電極形成面に接する部分で均一である
ことを特徴とする電子部品内蔵型多層基板。 - 厚さ寸法の異なる複数の電子部品を内蔵する電子部品内蔵型多層基板において、
前記複数の電子部品は電極を形成した電極形成面を有すると共に、その電極形成面の高さを所定の共通レベルに揃えて多層基板に内蔵され、
また、該電極形成面を覆って積層された絶縁性樹脂材料に、前記各電極に達するビアが形成され、
且つ、前記絶縁性樹脂材料の表面レベルと前記共通レベルとの間隔を、少なくとも前記電子部品の内蔵位置において均一とした
ことを特徴とする電子部品内蔵型多層基板。 - 前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の小さい電子部品と基板との間にスペーサを入れたことを特徴とする請求項１又は請求項２いずれかに記載の電子部品内蔵型多層基板。
- 前記厚さ寸法の異なる複数の電子部品のうち厚さ寸法の大きい電子部品直下の基板部分に凹部を設け、この凹部内に当該電子部品を実装したことを特徴とする請求項１又は請求項２いずれかに記載の電子部品内蔵型多層基板。
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