KR101674909B1 - 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터 - Google Patents
커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터 Download PDFInfo
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Abstract
본 발명은 커먼 센트로이드 레이아웃(Common Centroid Layout) 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터(DAC) 및 아날로그-디지털 컨버터(ADC)에 관한 것으로, 복수 개의 제 1 소자를 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계 및 복수 개의 제 2 소자를 상기 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계를 포함하되, 상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않는 것을 특징으로 한다.
상기와 같이 구성된 본 발명에 따르면, 커패시터의 공정 미스매칭에 의한 에러와 복잡한 메탈 라우팅에 의한 에러를 동시에 잡아 정확도를 향상시키는 효과가 있으며, 나선형 구조의 커먼 센트로이드 레이아웃 기법을 이용하여 정확도가 향상된 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터를 제공할 수 있다.
상기와 같이 구성된 본 발명에 따르면, 커패시터의 공정 미스매칭에 의한 에러와 복잡한 메탈 라우팅에 의한 에러를 동시에 잡아 정확도를 향상시키는 효과가 있으며, 나선형 구조의 커먼 센트로이드 레이아웃 기법을 이용하여 정확도가 향상된 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터를 제공할 수 있다.
Description
본 발명은 커먼 센트로이드 레이아웃 기법과 이를 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터에 관한 것으로, 더욱 상세하게는 공통 기준점을 갖는 복수 개의 소자 배열로 구성된 커먼 센트로이드 레이아웃 기법과 이를 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터에 관한 것이다.
커패시터는 각종 회로에서 다양하게 많은 수량이 사용되고 있다. 이러한 커패시터는 공정에서 발생하는 미스매칭(mismatching)에 취약하다는 단점이 있다. 이는 커패시터의 특성이 중요한 회로에서 큰 에러의 요인이 되고 있다.
이러한 문제를 해결하기 위하여 다양한 레이아웃(layout) 기법을 이용하여 미스매칭을 줄이거나, 미스매칭이 발생하더라도 에러를 줄이는 방법들이 개발되고 있다.
다만, 기존에 개발되었던 대표적인 방법인 커먼 센트로이드 레이아웃(Common Centroid Layout) 기법은 유닛 커패시턴스(capacitance)가 많을수록 메탈 라우팅(Metal routing)이 복잡해져 미스매칭에는 효과적일지라도 에러는 증가하는 문제가 있었다. 그러므로 커패시터의 정확도는 한계가 명확한 것으로 여겨져 왔다.
본 발명은 상술한 종래의 기술의 문제점을 극복하기 위한 것으로서, 커패시터의 공정 미스매칭에 의한 에러와 복잡한 메탈 라우팅에 의한 에러를 동시에 잡아 정확도를 향상시키는 것에 그 목적이 있다.
또한 본 발명은 나선형 구조의 커먼 센트로이드 레이아웃 기법을 이용하여 정확도가 향상된 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터를 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 복수 개의 제 1 소자를 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계 및 복수 개의 제 2 소자를 상기 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계를 포함하되, 상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법에 있어서, 상기 제 1 소자 배열과 상기 제 2 소자 배열의 최외곽에 더미(dummy) 소자를 배열하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법에 있어서, 상기 제 1 소자 배열 및 상기 제 2 소자 배열은 상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성하는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법에 있어서, 상기 제 1 소자 및 상기 제 2 소자는 수동 소자로 커패시터인 것을 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법에 있어서, 상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 한다.
또한, 본 발명은 디지털-아날로그 컨버터(DAC)에 있어서, 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 1 소자 및 상기 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 2 소자를 포함하되, 상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터에 있어서, 상기 제 1 소자 배열 및 상기 제 2 소자 배열은 상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성하는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터에 있어서, 상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 한다.
또한, 본 발명은 아날로그-디지털 컨버터(ADC)에 있어서, 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 1 소자 및 상기 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 2 소자를 포함하되, 상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법을 이용한 아날로그-디지털 컨버터에 있어서, 상기 제 1 소자 배열 및 상기 제 2 소자 배열은 상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성 하는 것을 특징으로 한다.
본 발명에 따른 커먼 센트로이드 레이아웃 기법을 이용한 아날로그-디지털 컨버터에 있어서, 상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 한다.
상기와 같이 구성된 본 발명에 따른 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터에 의하면, 커패시터의 공정 미스매칭에 의한 에러와 복잡한 메탈 라우팅에 의한 에러를 동시에 잡아 정확도를 향상시키는 효과가 있다.
또한 나선형 구조의 커먼 센트로이드 레이아웃 기법을 이용하여 정확도가 향상된 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터를 제공할 수 있다.
도 1은 종래의 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
도 2는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 순서도이다.
도 3은 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 더미 소자가 추가된 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
도 5(a)는 종래의 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이다.
도 5(b)는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)를 spice 프로그램을 이용하여 추출한 기생성분 목록을 나타내는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 300번 시뮬레이션 결과를 나타내는 도면이다.
도 2는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 순서도이다.
도 3은 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 더미 소자가 추가된 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
도 5(a)는 종래의 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이다.
도 5(b)는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)를 spice 프로그램을 이용하여 추출한 기생성분 목록을 나타내는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 300번 시뮬레이션 결과를 나타내는 도면이다.
본 발명은 다양한 변형 및 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명을 설명하기에 앞서 종래의 커먼 센트로이드 레이아웃 기법에 대해서 먼저 설명하겠다. 도 1은 종래의 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다. 도 1을 참조하면 커패시터의 미스매칭을 개선하기 위해 중심을 기준으로 제 1 커패시터와 제 2 커패시터로 구성된 커패시터 배열이 서로 대칭되어있다.
보다 구체적으로, 제 1 커패시터와 제 2 커패시터를 포함하는 6 X 6 배열의 커패시터 배열은 중심을 기준으로 3 X 3 배열의 4 구역으로 구분되는 커패시터 배열들이 대각선 방향으로는 제 1 커패시터 및 제 커패시터의 레이아웃이 서로 대칭되고 있으나, 상하좌우 방향으로는 제 1 커패시터 및 제 2 커패시터의 레이아웃이 반대로 되어 있다. 상기와 같은 구성의 커먼 센트로이드 레이아웃 기법은 커패시터의 공정 미스매칭에 의한 에러를 개선할 수 있다.
다만, 도 1과 같은 레이아웃에서는 메탈 라우팅이 매우 복잡하다. 즉 제 1 커패시터와 제 2 커패시터의 연결 부분이 서로 겹쳐지게 되어 메탈의 기생 성분에 의한 에러로 커패시터 특성저하가 발생된다.
따라서, 도 1에서 도시하고 있는 종래의 커먼 센트로이드 레이아웃 기법은 미스매칭에 의한 에러는 개선할 수 있지만, 메탈의 기생 성분에 의한 에러 발생으로 커패시터의 정확도에 대한 한계가 있다.
다음으로는 본 발명에 따른 커먼 센트로이드 레이아웃 기법에 대해서 설명하겠다. 도 2는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 순서도이며, 도 3은 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다.
먼저, 도 2를 참조하면, 복수 개의 제 1 소자를 기준점(100)으로부터 나선형 구조로 배치하여 서로 연결한다(S10). 여기서 복수 개의 제 1 소자들의 연결로 제 1 소자 배열이 형성된다.
다음으로 복수 개의 제 2 소자를 제 1 소자와 동일한 기준점(100)으로부터 나선형 구조로 배치하여 서로 연결한다(S20). 여기서도 제 1 소자 배열과 동일하게 복수 개의 제 2 소자들의 연결로 제 2 소자 배열이 형성된다.
상기와 같이 구성된 제 1 소자 배열과 제 2 소자 배열은 서로 겹치거나 접촉되지 않도록 배치된다. 즉, 제 1 소자들의 연결 부분이 2 소자 배열과 겹치거나 접촉되지 않는다. 이를 통해 종래의 커먼 센트로이드 레이아웃 기법에서 연결 부분이 겹쳐짐으로 발생하는 메탈 라우팅에 의한 에러를 개선할 수 있다.
보다 구체적인 사항에 대해서는 도 3을 통해 확인하겠다. 도 3에서는 제 1 소자와 제 2 소자가 커패시터로 구성됨을 확인할 수 있다. 본 발명은 제 1 소자와 제 2 소자가 동일한 소자이며, 상기 소자는 인덕터, 저항 등 다양한 소자에 본 발명의 커먼 센트로이드 레이아웃 기법을 적용할 수 있다. 즉, 상기 소자에 대해서 커패시터로 한정하는 것은 아니다.
도 3을 참조하면 복수 개의 제 1 커패시터의 연결로 형성된 제 1 커패시터 배열과 복수 개의 제 2 커패시터의 연결로 형성된 제 2 커패시터 배열이 나선형 구조로 배치되어 있다.
또한, 각각의 나선형 구조는 서로 동일한 각도와 방향으로 구성되어 있으며, 각 배열이 서로 접촉되거나 겹쳐지는 부분이 없도록 배치되어 있다. 더불어, 본 명세서에서는 2개의 커패시터 배열로 구성되어 있으나 이는 복수 개로 더 증가 될 수 있다. 즉 3개 또는 4개의 커패시터 배열들이 서로 겹치거나 접촉되지 않은 형태의 나선형 구조로 배치될 수 있다.
여기서 제 1 커패시터 배열과 제 2 커패시터 배열은 각각의 배열에 포함된 커패시터들의 수량 및 용량이 동일하다. 즉 각각의 배열에 포함된 커패시터들이 서로 매칭되어 구성된다. 따라서, 상기와 같은 구성으로 커패시터의 각 패턴에서 전반적으로 발생하는 공정 미스매칭을 개선할 수 있다. 또한 겹치거나 접촉되는 부분이 없으므로 상기 설명한 바와 같이 메탈 라우팅에 의한 에러도 개선할 수 있다.
다음으로 다시 도 2로 돌아가 커먼 센트로이드 레이아웃 기법의 다음 순서에 대해서 설명하겠다. 각각 소자 배열의 배치가 완료된 후에는 각각의 최외곽 소자에 더미(dummy) 소자를 배치한다(S30).
여기서 더미 소자의 배치는 최외곽에서 발생하는 미스매칭을 해결하기 위한 방법으로 도 4를 통해 보다 구체적으로 설명하겠다.
도 4는 본 발명의 일 실시 예에 따른 더미 소자가 추가된 커먼 센트로이드 레이아웃 기법을 나타내는 구성도이다. 도 4를 참조하면 도 3에서 구성된 제 1 커패시터 배열과 제 2 커패시터 배열의 외곽에 더미 커패시터가 배치되고 있음을 확인할 수 있다.
상기 더미 커패시터의 배치는 커패시터의 외곽에서 이온 주입을 통해 커패시터가 형성될 때 정상적으로 성장하지 못하고 깎여나가는 문제를 해결하기 위한 구성이다. 이러한 문제를 해결하는 것이 커패시터의 특성 개선에 굉장히 중요한 이슈이다. 따라서 커패시터의 외곽에 더미 커패시터를 삽입하여 실제로 사용하게 될 제 1 커패시터 배열과 제 2 커패시터 배열에서 상기 문제가 발생하지 않도록 구성하여 커패시터의 특성을 향상시킬 수 있다.
이상과 같이 도 1 내지 도 4를 참조하여 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법에 대해서 설명하였다. 상기와 같은 커먼 센트로이드 레이아웃 기법은 디지털-아날로그 컨버터(DAC) 및 아날로그-디지털 컨버터(ADC)에서 적용이 가능하다.
일 실시 예로 스위치드 커패시터(Switched Capacitor) 구조를 사용하는 사이클릭 디지털-아날로그 컨버터(Cyclic DAC)에 커먼 센트로이드 레이아웃 기법을 적용하여 종래의 기술 대비 본 발명의 개선 사항에 대해서 설명하겠다.
먼저 스위치드 커패시터 구조를 사용하는 사이클릭 디지털-아날로그 컨버터는 2개의 커패시터를 사용한다. 이상적인 사이클릭 디지털-아날로그 컨버터의 경우 수학식 1을 만족한다.
여기서 Vx는 기준전압을 의미하고 Vo는 출력전압을 의미한다. 즉, 제 1 커패시터의 정전용량에 기준전압을 곱한 값은 제 1 커패시터의 정전용량과 제 2 커패시터의 정전용량을 더한 값에 출력전압을 곱한 값과 동일해야 한다.
다만 수학식 1은 이상적인 상황에 대한 것으로 미스매칭에 의해 제 1 커패시터의 정전용량과 제 2 커패시터의 정전용량이 다를 경우에는 수학식 2와 같다.
여기서 α는 제 1 커패시터의 정전용량과 제 2 커패시터의 정전용량의 차이를 의미한다. 즉 제 1 커패시터의 정전용량에 α를 더한 값이 제 2 커패시터의 정전용량 값이 된다.
따라서 제 1 커패시터의 정전용량과 제 2 커패시터의 정전용량에 발생하는 기생성분 Cp1 및 Cp2의 절대값과, 두 기생성분의 차이인 α값이 작아야만 성능을 향상시킬 수 있다.
여기서 도 5를 참조하여 기존의 커먼 센트로이드 레이아웃 기법과 본 발명의 커먼 센트로이드 레이아웃 기법을 이용한 사이클릭 디지털-아날로그 컨버터를 비교하여 성능 향상을 설명하겠다.
도 5(a)는 종래의 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이고, 도 5(b)는 본 발명의 바람직한 실시 예에 따른 커먼 센트로이드 레이아웃 기법을 적용한 14.5pF의 레이아웃을 나타내는 도면이다.
먼저 도 5(a)에서는 C1=7.2814pF, C2=7.2814pF, Cp1=24.6463fF, Cp2=19.2102fF, α=5.4361fF의 값이 확인되었으며 도 5(b)에서는 C1=7.2557pF, C2=7.2557pF, Cp1=9.68427fF, Cp2=9.43819fF, α=0.2443fF의 값이 확인되었다.
이를 통해 본 발명의 커먼 센트로이드 레이아웃 기법을 적용할 경우 기생성분의 절대값인 Cp1과 Cp2 및 두 기생성분의 차이인 α 값이 모두 개선되는 것을 확인할 수 있다. 이는 도 6에서 spice 프로그램으로 추출한 기생성분 목록을 통해 확인할 수 있다. 여기서 COUT1은 Cp1을 나타내고 COUT2는 Cp2를 나타낸다.
이를 보다 정확하게 검증하기 위해서 포스트-시뮬레이션(post-simulation)을 적용한 결과에 대해서 도 7과 도 8를 참조하여 설명하겠다.
도 7은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 시뮬레이션 결과를 나타내는 도면이며, 도 8은 본 발명의 일 실시 예에 따른 도 5(a)와 도 5(b)의 300번 시뮬레이션 결과를 나타내는 도면이다.
도 7을 참조하면, 이상적인 경우 포스트-시뮬레이션 결과가 2.5V가 나와야 한다. 먼저 종래의 커먼 센트로이드 레이아웃 기법은 시뮬레이션 결과 2.49607V가 나왔으며, 본 발명의 커먼 센트로이드 레이아웃 기법은 시뮬레이션 결과 2.50033V가 나왔음을 확인할 수 있다. 즉, 본 발명의 커먼 센트로이드 레이아웃 기법이 종래의 커먼 센트로이드 레이아웃 기법에 비해 이상적인 전압과 더 유사함을 확인할 수 있다.
또한, 도 8을 참조하면, 도 7에서 설명한 바와 같은 시뮬레이션을 300회 수행한 결과로 종래의 경우에는 표준편차가 29.8462mV로 계산되었으며, 본 발명의 경우에는 25.1142mV로 계산되어 종래 대비 성능이 향상 및 개선되는 것을 확인할 수 있다.
본 명세서에 기재된 본 발명의 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.
10, 30: 제 1 커패시터
20, 40: 제 2 커패시터
50: 더미 커패시터
100: 기준점
20, 40: 제 2 커패시터
50: 더미 커패시터
100: 기준점
Claims (11)
- 복수 개의 제 1 소자를 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계; 및
복수 개의 제 2 소자를 상기 기준점으로부터 나선형 구조로 배치하여 서로 연결하는 단계;를 포함하되,
상기 제 1 소자 및 상기 제 2 소자는 커패시터이며,
상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않음으로써 공정 미스매칭에 의한 에러 및 메탈 라우팅에 의한 에러를 동시에 개선하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법. - 제 1 항에 있어서,
상기 제 1 소자 배열과 상기 제 2 소자 배열의 최외곽에 더미(dummy) 소자를 배치하는 단계를 더 포함하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법. - 제 1 항에 있어서,
상기 제 1 소자 배열 및 상기 제 2 소자 배열은,
상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법. - 삭제
- 제 1 항에 있어서,
상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법. - 디지털-아날로그 컨버터(DAC)에 있어서,
기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 1 소자; 및
상기 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 2 소자;를 포함하되,
상기 제 1 소자 및 상기 제 2 소자는 커패시터이며,
상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않음으로써 공정 미스매칭에 의한 에러 및 메탈 라우팅에 의한 에러를 동시에 개선하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터. - 제 6 항에 있어서,
상기 제 1 소자 배열 및 상기 제 2 소자 배열은,
상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터. - 제 6 항에 있어서,
상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터. - 아날로그-디지털 컨버터(ADC)에 있어서,
기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 1 소자; 및
상기 기준점으로부터 나선형 구조로 배치하여 서로 연결되는 복수 개의 제 2 소자;를 포함하되,
상기 제 1 소자 및 상기 제 2 소자는 커패시터이며,
상기 제 1 소자의 연결로 형성되는 제 1 소자 배열과 상기 제 2 소자의 연결로 형성되는 제 2 소자 배열은 서로 겹치거나 접촉되지 않음으로써 공정 미스매칭에 의한 에러 및 메탈 라우팅에 의한 에러를 동시에 개선하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 아날로그-디지털 컨버터. - 제 9 항에 있어서,
상기 제 1 소자 배열 및 상기 제 2 소자 배열은,
상기 제 1 소자 배열에 포함된 제 1 소자와 상기 제 2 소자 배열에 포함된 제 2 소자의 수량 및 용량을 동일하도록 구성하는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 아날로그-디지털 컨버터. - 제 9 항에 있어서,
상기 제 1 소자와 상기 제 2 소자는 서로 매칭되는 것을 특징으로 하는 커먼 센트로이드 레이아웃 기법을 이용한 아날로그-디지털 컨버터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150120056A KR101674909B1 (ko) | 2015-08-26 | 2015-08-26 | 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150120056A KR101674909B1 (ko) | 2015-08-26 | 2015-08-26 | 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터 |
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|---|---|
| KR101674909B1 true KR101674909B1 (ko) | 2016-11-10 |
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ID=57484557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150120056A KR101674909B1 (ko) | 2015-08-26 | 2015-08-26 | 커먼 센트로이드 레이아웃 기법, 커먼 센트로이드 레이아웃 기법을 이용한 디지털-아날로그 컨버터 및 아날로그-디지털 컨버터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101674909B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12003250B2 (en) | 2021-06-10 | 2024-06-04 | Samsung Electronics Co., Ltd. | Digital-to-analog converter including current cell array |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015758A (ko) * | 1993-11-10 | 1995-06-17 | 다께시 이께다 | Lc소자, 반도체장치 및 lc소자의 제조방법 |
| KR20070009750A (ko) * | 2005-07-14 | 2007-01-19 | (주)에프씨아이 | 직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털컨버터 |
| KR100800928B1 (ko) | 2006-08-30 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 구조체 |
| KR20090081920A (ko) * | 2008-01-25 | 2009-07-29 | 삼성전자주식회사 | 반도체 소자 |
| KR20120021021A (ko) * | 2010-08-31 | 2012-03-08 | 선문대학교 산학협력단 | 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터 |
-
2015
- 2015-08-26 KR KR1020150120056A patent/KR101674909B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015758A (ko) * | 1993-11-10 | 1995-06-17 | 다께시 이께다 | Lc소자, 반도체장치 및 lc소자의 제조방법 |
| KR20070009750A (ko) * | 2005-07-14 | 2007-01-19 | (주)에프씨아이 | 직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털컨버터 |
| KR100800928B1 (ko) | 2006-08-30 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 구조체 |
| KR20090081920A (ko) * | 2008-01-25 | 2009-07-29 | 삼성전자주식회사 | 반도체 소자 |
| KR20120021021A (ko) * | 2010-08-31 | 2012-03-08 | 선문대학교 산학협력단 | 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12003250B2 (en) | 2021-06-10 | 2024-06-04 | Samsung Electronics Co., Ltd. | Digital-to-analog converter including current cell array |
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