KR101663287B1 - 전력 증폭기 - Google Patents

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Abstract

전력 증폭기가 개시된다. 본 발명의 전력 증폭기는, 차동 구조의 증폭부와, 상기 증폭부의 입력단 또는 출력단의 적어도 하나에 배치되며, 상기 증폭부에 입력되는 기본 주파수의 임피던스를 매칭하고, 2차 하모닉 임피던스를 단락하는 매칭-단락부를 포함하며, 상기 매칭-단락부는, 직렬로 연결되는 제1 및 제2커패시터; 및 상기 제1 및 제2커패시터의 가상접지에 연결되는 인덕터를 포함하여, 간단한 구조에 의해 2차 하모닉 임피던스를 제거한다.

Description

전력 증폭기{POWER AMPLIFIER}
본 발명은 전력 증폭기에 대한 것이다.
일반적으로, 종래의 전력 증폭기는 단일 구조(single-ended)의 커먼-소스(common-source) 형태의 구조를 채용한다.
도 1a는 일반적인 단일 구조의 전력 증폭기의 회로 구성도이고, 도 1b는 도 1a에서 사용되는 능동소자의 소신호 등가회로이다.
도 1a 및 도 1b에서와 같이, 입력단과 출력단의 소스(source)와 드레인(drain)과, 소스와 게이트(gate)의 전압이 변화할 때 발생하는 비선형성 커패시터(Cgs, Cgd, Cds, Cjd)에 의해 2차 비선형성 성분이 발생한다. 이러한 2차 비선형성을 줄이기 위해, 입력단인 게이트 및/또는 출력단인 드레인에 2차 하모닉 임피던스 단락회로를 추가하여 선형성과 효율을 향상시키는 기술이 사용되고 있다. 또한, 출력단의 2차 하모닉 임피던스를 단락하는 대표적인 예로 Class-F 전력증폭기가 있다.
도 2는 2차 하모닉 임피던스 단락회로를 적용한 단일 구조의 전력증폭기의 회로 구성도이고, 도 3은 출력 드레인, 출력 드레인/소스 및 드레인/소스/입력 게이트에 각각 2차 하모닉 임피던스 단락회로를 적용한 경우 제3차 및 제5차 상호변조왜곡성분(InterModulation Distortion; IMD)(IMD3, IMD5)가 향상되는 것을 나타내는 그래프이다. 도 3에 도시된 바와 같이, 2차 하모닉 임피던스 단락회로에 의해 IMD3 및 IMD5가 향상되고 있음을 확인할 수 있다.
도 4는 종래의 2차 하모닉 임피던스 단락회로를 적용한 캐스코드(cascode) 구조의 차동 전력 증폭기의 회로 구성도이고, 도 5는 종래의 2차 하모닉 임피던스 단락회로를 적용한 차동 증폭기의 회로 구성도이다.
또한, 도 6은 종래의 차동 증폭기의 펀더멘탈 매칭과 2차 하모닉 임피던스 단락회로를 구현하는 방식을 설명하기 위한 회로 구성도이다. 도 6과 같이, 입력/출력단의 경우 기본 주파수(1f0) 출력 임피던스 매칭을 위한 커패시터와, 2차 하모닉(2f0) 임피던스 단락제거를 위한 회로가 각각의 차동노드에 사용되었다.
이러한 2차 하모닉 임피던스 단락회로는, 보통 MIM(metal-insulator-metal) 커패시터와 인덕터를 이용하여 구현된다.
도 7은 종래 2차 하모닉 임피던스 단락회로를 구현하는 것을 설명하기 위한 예시도로서, (a)는 2차 하모닉 임피던스 단락회로를 MIM 커패시터와 본드 와이어로 구현한 것을, (b)는 MIM 커패시터와 온-칩(on-chip) 인덕터로 구현한 것을, (c)는 MIM 커패시터와 외부 인덕터로 구현한 것을 나타낸 것이다.
(b)와 같이 인덕터가 온-칩에서 구현될 경우 그 사이즈가 매우 크고 Q 값이 단락회로의 삽입손실을 크게 한다. 이를 위해 (a)와 같이 본드 와이어를 사용하거나, (c)와 같이 외부 칩 인덕터를 사용하게 된다.
특히 도 2와 같이 차동 전력 증폭기에 2차 하모닉 임피던스 단락회로를 구현할 경우, 각 드레인에 두개의 단락회로를 구성하여야 하는데, 이는 단일 구조의 전력 증폭기에 비해 2배의 구현면적, 복잡도, 차동노드의 좌우 비대칭성 및 삽입손실(insertion loss)이 발생하여, 차동 전력 증폭기에서는 2차 하모닉 임피던스 단락회로가 사용되기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 2차 하모닉 임피던스 단락회로의 구성요소를 줄임으로써, 삽입손실을 줄이고 간단하게 구현할 수 있는 전력 증폭기를 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 일실시예의 전력 증폭기는, 차동 구조의 증폭부; 및 상기 증폭부의 입력단 또는 출력단의 적어도 하나에 배치되며, 상기 증폭부에 입력되는 기본 주파수의 임피던스를 매칭하고, 2차 하모닉 임피던스를 단락하는 매칭-단락부를 포함할 수 있으며, 상기 매칭-단락부는, 직렬로 연결되는 제1 및 제2커패시터; 및 상기 제1 및 제2커패시터의 가상접지에 연결되는 인덕터를 포함할 수 있다.
본 발명의 일실시예에서, 상기 제1 및 제2커패시터의 커패시턴스는 동일할 수 있다.
본 발명의 일실시예에서, 제1 및 제2커패시터는, 기본 주파수의 임피던스를 매칭하도록 커패시턴스가 결정될 수 있다.
본 발명의 일실시예에서, 상기 인덕터는, 2차 하모닉 임피던스를 단락하도록 인덕턴스가 결정될 수 있다.
본 발명의 일실시예에서, 상기 매칭-단락부는, 상기 제1 및 제2커패시터에 병렬로 연결되는 제3커패시터를 더 포함할 수 있다.
본 발명의 일실시예의 전력 증폭기는, 싱글 신호를 밸런스 신호로 변환하여 증폭부에 제공하는 벌룬부를 더 포함할 수 있다.
본 발명의 일실시예의 전력 증폭기는, 상기 증폭부의 출력단과 상기 전력 증폭기의 출력단 간의 신호 경로의 임피던스를 정합하기 위한 정합부를 더 포함할 수 있다.
본 발명의 일실시예에서, 제1항에 있어서, 상기 증폭부는, 차동 캐스코드 구조일 수 있다.
상기와 같은 본 발명은, 간단한 회로에 의해 2차 하모닉 임피던스를 단락하는 회로를 구현하여, 소자로 인한 전력 증폭기의 손실을 줄일 수 있으며, 이에 의해 2차 하모닉 임피던스 제어를 통해 선형성을 향상하게 하는 효과가 있다.
도 1a는 일반적인 단일 구조의 전력 증폭기의 회로 구성도이다.
도 1b는 도 1a에서 사용되는 능동소자의 소신호 등가회로이다.
도 2는 종래의 2차 하모닉 임피던스 단락회로를 적용한 단일 구조의 전력증폭기의 회로 구성도이다.
도 3은 도 2에 의해 IMD3, IMD5가 향상되는 것을 나타내는 그래프이다.
도 4는 종래의 2차 하모닉 임피던스 단락회로를 적용한 캐스코드(cascode) 구조의 차동 전력 증폭기의 회로 구성도이다.
도 5는 종래의 2차 하모닉 임피던스 단락회로를 적용한 차동 증폭기의 회로 구성도이다.
도 6은 종래의 차동 증폭기의 펀더멘탈 매칭과 2차 하모닉 임피던스 단락회로를 구현하는 방식을 설명하기 위한 회로 구성도이다.
도 7은 종래 2차 하모닉 임피던스 단락회로를 구현하는 것을 설명하기 위한 예시도이다.
도 8a 및 도 8b는 본 발명의 전력 증폭기의 펀더멘탈 매칭과 2차 하모닉 임피던스 단락회로 구현을 설명하기 위한 일예시도이다.
도 9는 본 발명의 전력 증폭기의 다른 실시예의 펀더멘탈 매칭과 2차 하모닉 임피던스 단락회로 구현을 설명하기 위한 일예시도이다.
도 10은 본 발명의 일실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도이다.
도 11은 본 발명의 다른 실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도로서, 차동 전력 증폭기를 나타낸 것이다.
도 12는 본 발명의 또 다른 실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도이다.
도 13은 도 11의 전력 증폭기의 성능을 나타내는 일실시예 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 8a 및 도 8b는 본 발명의 전력 증폭기의 기본주파수(1fo) 매칭(fundamental matching)과 2차 하모닉(2fo) 임피던스 단락회로 구현을 설명하기 위한 일예시도이다.
도 6 및 도 8a를 참조로 하면, 차동(differential) 특성상, 커패시턴스 C의 커패시터를 직렬로 연결된 2개의 커패시터로 표현할 수 있다. 이때 직렬 연결된 2개의 커패시터의 커패시턴스는 2C이다. 도 8a의 회로에서 커패시터는 도 6의 커패시터와 등가를 이루는 것을 알 수 있다.
즉, 도 8a와 같이, 기본 주파수(1fo) 매칭을 위한 커패시터와 2차 하모닉(2fo) 임피던스 제거를 위한 단락회로로 구성되며, 이때, 기본 주파수(1fo) 매칭을 위한 커패시터가 2개의 직렬연결된 커패시터로 구성되는 것이다.
본 발명의 일실시예에서는, 도 8a와 같이 직렬연결된 2개의 커패시터 사이에 생성되는 가상접지(virtual ground)에, 도 8b와 같이 인덕터 L을 연결하여 2차 하모닉 임피던스 제거경로를 생성하는 것으로 한다.
도 8b의 회로는 도 8a의 회로와 등가 모델이므로, 성능적 효과가 동일해지는 것을 알 수 있다.
도 9는 본 발명의 전력 증폭기의 다른 실시예의 기본주파수(1fo) 매칭과 2차 하모닉(2fo) 임피던스 단락회로 구현을 설명하기 위한 일예시도이다.
도면에 도시되 바와 같이, 추가 커패시터 C'를 등가 커패시터 C(직렬연결된 2개의 커패시터)에 병렬로 연결할 수 있을 것이다.
도 8 및 도 9의 구현에 의해, 차동 전력 증폭기(또는 캐스코드 전력 증폭기)에 적용되던 2개의 2차 하모닉 임피던스 단락회로를 1개로 줄일 수 있으며, 그 회로 구성이 매우 간단하므로, 삽입손실, 차동 노드의 회로에 의한 좌우 비대칭성을 최소화하여 생산 신뢰성을 높일 수 있다.
도 10은 본 발명의 일실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도로서, 캐스코드 방식의 차동 전력 증폭기를 나타낸 것이다.
우선, 도 10을 참조로 하면, 본 발명의 일실시예의 전력 증폭기(1)는, 벌룬부(40), 제1 및 제2바이어스 공급부(20, 25), 차동 캐스코드 구조의 증폭부(30), 임피던스 정합부(40), 증폭부(30)의 입력단에 배치되는 제1매칭-단락부(50) 및 증폭부(30)의 출력단에 배치되는 제2매칭-단락부(55)를 포함할 수 있다.
증폭부(30)는 캐스코드 구조일 수 있으며, 이때, 캐스코드 구조로 연결된다 함은, 제1증폭부의 트랜지스터 소자와, 제2증폭부의 트랜지스터 소자가 각각 직렬로 연결되어 커먼 노드(common node)를 형성하는 것을 의미하는 것이다. 캐스코드 구조의 증폭부에 대해서는, 본 발명이 속하는 기술분야에서 널리 알려진 바와 같으므로, 그 상세한 설명은 생략하기로 한다.
다만, 본 발명의 일실시예에서는, 2개의 증폭부가 캐스코드 구조로 연결되는 것을 예를 들어 설명하고 있으나, 이에 한정되는 것은 아니다.
제1바이어스 공급부(20)는 벌룬부(10)에 바이어스를 공급할 수 있고, 제2바이어스 공급부(20, 25)는, 커먼 게이트 바이어스를 제공할 수 있다.
벌룬부(10)는, 1차 권선(P)과 2차 권선(S)을 구비하여, 싱글 신호(RFin)를 밸런스 신호로 변환하여 제공할 수 있다. 또한, 임피던스 정합부(40)는, 증폭부(30)의 출력단과 전력 증폭기(1)의 출력단(RFout) 간의 신호 경로의 임피던스를 정합할 수 있다.
증폭부(30)의 입력단에 배치되는 제1매칭-단락부(50)는, 기본 주파수(1f0)의 임피던스 매칭을 위하여 직렬로 연결되는 제1 및 제2커패시터와, 제1 및 제2커패시터 사이의 가상접지에 연결되는 인덕터를 포함할 수 있다. 이때, 인덕터는, 2차 하모닉(2f0) 임피던스 단락제거를 위한 것으로서, 제1 및 제2커패시터와 인덕터에 의해 2차 하모닉 임피던스 제거경로가 형성될 수 있다.
증폭부(30)의 출력단에 매칭되는 제2매칭-단락부(55)의 구성 역시, 제1매칭-단락부(50)의 구성과 동일하다 할 것이다.
본 발명의 일실시예의 전력 증폭기(1)에서는, 증폭부(30)의 입력 및 출력단에 각각 임피던스 매칭 및 2차 하모닉 임피던스 단락을 위한 회로가 배치되는 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니며, 입력단과 출력단의 어느 하나에 회로가 배치될 수도 있을 것이다.
도 11은 본 발명의 다른 실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도로서, 차동 전력 증폭기를 나타낸 것이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 전력 증폭기(2)는 벌룬부(10), 바이어스 공급부(20), 증폭부(35), 임피던스 정합부(40), 증폭부(35)의 입력단에 배치되는 제1매칭-단락부(60) 및 증폭부(35)의 출력단에 배치되는 제2매칭-단락부(65)를 포함할 수 있다.
도 10의 실시예의 전력 증폭기(1)와 도 11의 실시예의 전력 증폭기(2)의 다른 점은, 증폭부(35)가 차동 전력 증폭기로 구성되는 것이므로, 도 10과 달리 제2바이어스 공급부(25)가 포함되지 않는다.
제1 및 제2매칭-단락부(60, 65) 외 구성요소에 대한 설명은, 위의 도 10을 참조로 설명한 바와 같으므로, 생략하기로 한다.
증폭부(35)의 입력단에 배치되는 제1매칭-단락부(60)는, 기본 주파수(1f0)의 임피던스 매칭을 위하여 직렬로 연결되는 제1 및 제2커패시터와, 제1 및 제2커패시터사이의 가상접지에 연결되는 인덕터를 포함할 수 있다. 이때, 인덕터는, 2차 하모닉(2f0) 임피던스 단락제거를 위한 것으로서, 제1 및 제2커패시터와 인덕터에 의해 2차 하모닉 임피던스 제거경로가 형성될 수 있다.
증폭부(35)의 출력단에 매칭되는 제2매칭-단락부(65)의 구성 역시, 제1매칭-단락부(60)의 구성과 동일하다 할 것이다.
도 12는 본 발명의 또 다른 실시예의 전력 증폭기를 설명하기 위한 일실시예 회로 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 전력 증폭기(3)는 벌룬부(10), 제1 및 제2바이어스 공급부(20, 25), 증폭부(35), 임피던스 정합부(40), 증폭부(30)의 입력단에 배치되는 제1매칭-단락부(70) 및 증폭부(30)의 출력단에 배치되는 제2매칭-단락부(75)를 포함할 수 있다.
본 발명의 일실시예에서, 제1매칭-단락부(70)는, 기본 주파수(1f0)의 임피던스 매칭을 위하여 직렬로 연결되는 제1 및 제2커패시터와, 제1 및 제2커패시터의 직렬연결에 병렬로 연결되는 제3커패시터와, 제1 및 제2커패시터사이의 가상접지에 연결되는 인덕터를 포함할 수 있다. 이때, 인덕터는, 2차 하모닉(2f0) 임피던스 단락제거를 위한 것으로서, 제1 및 제2커패시터와 인덕터에 의해 2차 하모닉 임피던스 제거경로가 형성될 수 있다.
본 발명의 실시예에서는, 제3커패시터에 의해 추가적인 필터링이 가능하다.
또한, 제2매칭-단락부(75)의 구성 역시, 제1매칭-단락부(70)의 구성과 동일하다 할 것이다.
도 13은 도 11의 전력 증폭기의 성능을 나타내는 일실시예 그래프로서, A는 종래 전력 증폭기의 IMD3를 나타낸 것이고, B는 본 발명의 전력 증폭기의 IMD3를 나타낸 것이다. 또, C는 종래 전력 증폭기의 PAE(전력부가효율; Power Added Efficiency)를 나타낸 것이고, D는 본 발명의 전력 증폭기의 PAE를 나타낸 것이다. 또한, E는 종래 전력 증폭기의 게인 변화량을 나타낸 것이고, F는 본 발명의 전력 증폭기의 게인 변화량을 나타낸 것이다.
도면에 도시된 바와 같이, 본 발명의 전력 증폭기는, 2차 비선형성 성분이 제거되어, IMD3, PAE 및 이득이 향상되는 것을 확인할 수 있다.
이와 같이, 본 발명은, 차동 전력 증폭기의 입력단과 출력단에 2차 하모닉 임피던스를 제거하는 단락회로를 구현하는데 있어, 종래에 비해 간단한 회로에 의해 구현하여, 소자로 인한 전력 증폭기의 손실을 줄일 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
10: 벌룬부 20, 25: 바이어스 공급부
30, 35: 증폭부 40: 임피던스 정합부
50, 55, 60, 65, 70, 75: 매칭-단락부

Claims (8)

  1. 차동 구조의 증폭부; 및
    상기 증폭부의 입력단 또는 출력단의 적어도 하나에 배치되며, 상기 증폭부에 입력되는 기본 주파수의 임피던스를 매칭하고, 2차 하모닉 임피던스를 단락하는 매칭-단락부를 포함하며,
    상기 매칭-단락부는,
    직렬로 연결되는 제1 및 제2커패시터; 및
    상기 제1 및 제2커패시터의 가상접지에 연결되는 인덕터를 포함하며,
    상기 직렬로 연결되는 제1 및 제2커패시터는 상기 증폭부의 입력단 또는 출력단에 병렬 연결되는 전력 증폭기.
  2. 제1항에 있어서, 상기 제1 및 제2커패시터의 커패시턴스는 동일한 전력 증폭기.
  3. 제1항에 있어서, 제1 및 제2커패시터는, 기본 주파수의 임피던스를 매칭하도록 커패시턴스가 결정되는 전력 증폭기.
  4. 제1항에 있어서, 상기 인덕터는, 2차 하모닉 임피던스를 단락하도록 인덕턴스가 결정되는 전력 증폭기.
  5. 제1항에 있어서, 상기 매칭-단락부는,
    상기 제1 및 제2커패시터에 병렬로 연결되는 제3커패시터를 더 포함하는 전력 증폭기.
  6. 제1항에 있어서,
    싱글 신호를 밸런스 신호로 변환하여 증폭부에 제공하는 벌룬부를 더 포함하는 전력 증폭기.
  7. 제1항에 있어서,
    상기 증폭부의 출력단과 상기 전력 증폭기의 출력단 간의 신호 경로의 임피던스를 정합하기 위한 정합부를 더 포함하는 전력 증폭기.
  8. 제1항에 있어서, 상기 증폭부는,
    차동 캐스코드 구조인 전력 증폭기.
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