KR101660142B1 - Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof - Google Patents
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- H01L29/1608—Silicon carbide
Abstract
채널 이동도가 증가한 반도체 소자 및 그의 제조 방법의 실시형태가 개시된다. 한 실시형태에서, 반도체 소자는 채널 영역을 포함하는 기판, 및 채널 영역 위의 기판 상의 게이트 스택을 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 한 실시형태에서, 알칼리 토금속은 바륨(Ba)이다. 다른 실시형태에서, 알칼리 토금속은 스트론튬(Sr)이다. 알칼리 토금속은 반도체 소자의 채널 이동도의 상당한 개선을 초래한다. An embodiment of a semiconductor device with increased channel mobility and a method of manufacturing the same is disclosed. In one embodiment, the semiconductor device comprises a substrate comprising a channel region, and a gate stack on the substrate over the channel region. The gate stack includes an alkaline earth metal. In one embodiment, the alkaline earth metal is barium (Ba). In another embodiment, the alkaline earth metal is strontium (Sr). Alkaline earth metals cause significant improvement in channel mobility of semiconductor devices.
Description
정부 지원Government support
본 발명은 미 육군에 의해 선정된 계약 번호 W911NF-10-2-0038 하의 정부 기금으로 이루어졌다. 미국 정부는 본 발명에 대해 소정의 권리를 가질 수 있다.The invention was made with government fund under contract number W911NF-10-2-0038 selected by the US Army. The US government may have certain rights to the invention.
관련 출원Related application
본 출원은 개시 내용 전체가 본 출원에 참조로 포함된, 2011년 6월 27일에 출원된 미국 가출원 제61/501,460호의 우선권을 주장한다.This application claims the benefit of U.S. Provisional Application No. 61 / 501,460, filed June 27, 2011, the entire disclosure of which is incorporated herein by reference.
본 출원은, 공동으로 소유 및 양도되며 본 출원에 전체가 참조로 포함된, 2011년 9월 9일에 출원되고 발명의 명칭이 "SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY AND DRY CHEMISTRY PROCESSES FOR FABRICATION THEREOF"인 미국 특허출원 제13/229,276호와 관련된다.This application claims the benefit of U.S. Provisional Application No. 60/1994, filed September 9, 2011, entitled " SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL MOBILITY AND DRY CHEMISTRY PROCESSES FOR FABRICATION THEREOF "filed on September 9, 2011, Patent application No. 13 / 229,276.
본 발명은 반도체 소자, 및 더 구체적으로는 채널 이동도가 증가한 반도체 소자에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to semiconductor devices with increased channel mobility.
표준 실리콘 카바이드(Silicon Carbide)(SiC) MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 다량의 전도 손실(conduction losses)을 초래하는, 낮은 채널 이동도 또는 높은 채널 저항이 문제이다. 낮은 채널 이동도는 대부분, 게이트 산화 공정에 의해 게이트 산화물과 하부의 SiC 사이에 결함 계면이 형성되는 것에 기인한다. 게이트 산화물/SiC 계면에서 발생하는 결함은 전하를 트래핑(trap)하고 캐리어를 분산시켜 채널 이동도의 감소를 초래한다. 이와 같이, SiC MOSFET 및 유사한 반도체 소자의 채널 이동도 또는 채널 저항을 개선하는 게이트 산화 공정에 대한 요구가 존재한다.
[선행기술문헌]
- XU-BING LU 등: "Metal-ferroelectric-insulator-Si devices using HfTaO buffer layers," SEMICONDUCTOR SCIENCE AND TECHNOLOGY, IOP PUBLISHING LTD, GB, vol. 23, no. 4, 2008년 4월 1일, 45002면, XP020134740, ISSN: 0268-1242, [0002] 단락; 도 4a
- ALAEDDIN A SAIF 등: "Electrical properties of metal-ferroelectric-insulator-semiconductor structure using BaSrTiO for ferroelectric gate field effect transistor," SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, GB, vol. 62, no. 1, 2011년 3월 12일, 25-30면, XP028374025, ISSN: 0038-1101, DOI: 10.1016/J.SSE.2011.03.004 [retrieved on 2011-03-16], [0002] 단락
- VITANOV P 등: "Thin metal oxide films for application in nanoscale devices", ELECTRONICS TECHNOLOGY: MEETING THE CHALLENGES OF ELECTRONICS TECHNOLOGY PROGRESS, 2004. 27TH INTERNATIONAL SPRING SEMINAR ON BANKYA, BULGARIA, 2004년 5월 13-16일, PISCATAWAY, NJ, USA, IEEE, US, vol. 2, 2004년 5월 13일, 252-256면, XP010818650, ISBN: 978-0-7803-8422-4, 문서 전체
- RUZYLLO J 등: "Studies of high-k dielectrics deposited by liquid source misted chemical deposition in MOS gate structures", 2001 PROCEEDINGS IEEE/SEMI ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE AND WORKSHOP. (ASMC). 독일 뮌헨, 2001년 4월 23-24일; [IEEE/SEMI ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE AND WORKSHOP], 뉴욕: IEEE, US, vol. CONF. 2001년 4월 23일, 71-75면, XP010544801, DOI: 10.1109/ASMC.2001.925619, ISBN: 978-0-7803-6555-1, 문서 전체
- JIANG J 등: "On the capacitance of metal/high-k dielectric material stack/silicon structures," SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, 영국, vol. 46, no. 11, 2002년 11월 1일, 1991-1995면, XP004388344, ISSN: 0038-1101, [0002] 단락
- BONDOUX C 등: "MgO insulating films prepared by sol-gel route for SiC substrate," JOURNAL OF THE EUROPEAN CERAMIC SOCIETY, ELSEVIER SCIENCE PUBLISHERS, BARKING, ESSEX, 영국, vo 1. 25, no. 12, 2005년 1월 1일, 2795-2798면, XP027618545, ISSN: 0955-2219, [retrieved on 2005-01-01], 문서 전체
- SOCHACKI M 등: "Electronic properties of BaTiO/4H-SiC interface," MATERIALS SCIENCE AND ENGINEERING B, ELSEVIER SEQUOIA, LAUSANNE, CH, vol. 176, no. 4, 2010년 8월 26일, 301-304면, XP028148561, ISSN: 0921-5107, DOI: 10.1016/J.MSEB.2010.08.012 [retrieved on 2010-09-09], [0001], [0002], [0004] 단락
- FIREK P 등: "MIS field effect transistor with barium titanate thin film as a gate insulator," MATERIALS SCIENCE AND ENGINEERING B, ELSEVIER SEQUOIA, LAUSANNE, CH, vol. 165, no. 1-2, 2009년 11월 25일, 126-128면, XP026740989, ISSN: 0921-5107, DOI: 10.1016/J.MSEB.2009.02.018 [retrieved on 2009-03-11], 문서 전체
- CHIH-CHUN HU 등: "AlGaN/GaN Metal Oxide Semiconductor High-Electron Mobility Transistor With Liquid-Phase-Deposited Barium-Doped Ti02 as a Gate Dielectric," IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vo 1. 59, no. 1, 2012년 1월 1일, 121-127면, XP011390991, ISSN: 0018-9383, DOI: 10.1109/TED.2011.2171690, [0002] 단락A standard Silicon Carbide (SiC) MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) has a problem of low channel mobility or high channel resistance, leading to a large amount of conduction losses. Low channel mobility is mostly due to the formation of a defect interface between the gate oxide and underlying SiC by the gate oxidation process. Defects occurring at the gate oxide / SiC interface trap charge and disperse carriers, resulting in reduced channel mobility. Thus, there is a need for a gate oxidation process that improves channel mobility or channel resistance of SiC MOSFETs and similar semiconductor devices.
[Prior Art Literature]
- XU-BING LU et al .: "Metal-ferroelectric-insulator-Si devices using HfTaO buffer layers," SEMICONDUCTOR SCIENCE AND TECHNOLOGY, IOP PUBLISHING LTD, GB, vol. 23, no. 4, Apr. 1, 2008, page 45002, XP020134740, ISSN: 0268-1242, paragraphs; 4A
- ALAEDDIN A SAIF et al.: "Electrical properties of metal-ferroelectric-insulator-semiconductor structure using BaSrTiO for ferroelectric gate field effect transistor," SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, GB, vol. 62, no. 1, March 12, 2011, pages 25-30, XP028374025, ISSN: 0038-1101, DOI: 10.1016 / J.SSE.2011.03.004 [retrieved on 2011-03-16], [0002] paragraph
- VITANOV P et al., "Thin metal oxide films for application in nanoscale devices", ELECTRONICS TECHNOLOGY: MEETING THE CHALLENGES OF ELECTRONICS TECHNOLOGY PROGRESS, 2004. 27TH INTERNATIONAL SPRING SEMINAR ON BANKIA, BULGARIA, May 13-16, 2004, PISCATAWAY, NJ, USA, IEEE, US, vol. 2, May 13, 2004, pp. 252-256, XP010818650, ISBN: 978-0-7803-8422-4, the entire document
- RUZYLLO J et al .: "Studies of high-k dielectrics deposited by liquid source on MOS gate structures", 2001 PROCEEDINGS IEEE / SEMI ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE AND WORKSHOP. (ASMC). Munich, Germany, 23-24 April 2001; IEEE / SEMI ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE AND WORKSHOP, New York: IEEE, US, vol. CONF. April 23, 2001, pages 71-75, XP010544801, DOI: 10.1109 / ASMC.2001.925619, ISBN: 978-0-7803-6555-1,
- JIANG J et al .: "On the capacitance of metal / high-k dielectric material stack / silicon structures," SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, UK, vol. 46, no. 11, November 1, 2002, 1991-1995, XP004388344, ISSN: 0038-1101, paragraph [0002]
- BONDOUX C et al.: "MgO insulating films prepared by sol-gel route for SiC substrate," JOURNAL OF THE EUROPEAN CERAMIC SOCIETY, ELSEVIER SCIENCE PUBLISHERS, BARKING, ESSEX, UK,
- SOCHACKI M et al .: "Electronic properties of BaTiO / 4H-SiC interface," MATERIALS SCIENCE AND ENGINEERING B, ELSEVIER SEQUOIA, LAUSANNE, CH, vol. 176, no. 4, 2010 August 26, 301-304, XP028148561, ISSN: 0921-5107, DOI: 10.1016 / J.MSEB.2010.08.012 [retrieved on 2010-09-09], [0001] , [0004]
- FIREK P: "MIS field effect transistor with barium titanate thin film as a gate insulator," MATERIALS SCIENCE AND ENGINEERING B, ELSEVIER SEQUOIA, LAUSANNE, CH, vol. 165, no. 1-2, November 25, 2009, 126-128, XP026740989, ISSN: 0921-5107, DOI: 10.1016 / J.MSEB.2009.02.018 [retrieved on 2009-03-11]
- CHIH-CHUN HU et al., "AlGaN / GaN Metal Oxide Semiconductor High-Electron Mobility Transistor with Liquid-Phase-Deposited Barium-Doped TiO2 as a Gate Dielectric," IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US ,
채널 이동도가 증가한 반도체 소자 및 그의 제조 방법의 실시형태가 개시된다. 한 실시형태에서, 반도체 소자는 채널 영역을 포함하는 기판, 및 채널 영역 위의 기판 상의 게이트 스택을 포함하며, 상기에서 게이트 스택은 알칼리 토금속(alkaline earth metal)을 포함한다. 알칼리 토금속은, 예를 들어 바륨(Ba) 또는 스트론튬(Sr)일 수 있다. 알칼리 토금속은 반도체 소자의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 실리콘 카바이드(SiC) 기판이며, 반도체 소자의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 반도체 소자의 채널 이동도 보다 적어도 2와 1/2배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며, 반도체 소자의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이며, 반도체 소자의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의(in a range of and including 3 Volts to 15 Volts) 제어 전압에 대해 적어도 50 cm2V-1s-1이다. An embodiment of a semiconductor device with increased channel mobility and a method of manufacturing the same is disclosed. In one embodiment, a semiconductor device comprises a substrate comprising a channel region and a gate stack on a substrate over the channel region, wherein the gate stack comprises an alkaline earth metal. The alkaline earth metal may be, for example, barium (Ba) or strontium (Sr). The alkaline earth metal results in substantially improved channel mobility of the semiconductor device. In one embodiment, the substrate is a silicon carbide (SiC) substrate, and the channel mobility of the semiconductor device is at least two and one-half times greater than the channel mobility of the same semiconductor device, except that no alkaline earth metal is present. In another embodiment, the substrate is a SiC substrate, and the channel mobility of the semiconductor device is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3 V. In yet another embodiment, the substrate is a SiC substrate and the channel mobility of the semiconductor device is less than or equal to a control voltage in the range of 3 V to 15 V, including 3 V and 15 V, At least 50 cm 2 V -1 s -1 .
한 실시형태에서, 게이트 스택은 채널 영역 위의 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.In one embodiment, the gate stack includes an intermediate layer comprising an alkaline earth metal on the substrate over the channel region, and one or more additional gate stack layers on the intermediate layer surface opposite the substrate. In addition, in one embodiment, the at least one additional gate stack layer comprises a gate oxide layer on the interlayer surface opposite the substrate, and a gate contact on the gate oxide surface opposite the interlayer. In another embodiment, the gate stack comprises a gate oxide layer comprising an alkaline earth metal. In another embodiment, the gate stack comprises a first alkaline earth metal rich layer, an oxide layer on the surface of the first alkaline earth metal rich layer, and a second alkaline earth metal rich layer on the oxide layer surface opposite the first alkaline earth metal rich layer. Alkaline earth metal-oxide-alkaline earth metal structure.
채널 이동도가 증가한 MOS(Metal-Oxide-Semiconductor) 소자가 또한 개시된다. 한 실시형태에서, MOS 소자는 기판, 기판 내에 형성된 소스 영역, 기판 내에 형성된 드레인 영역, 및 소스와 드레인 영역 사이의 기판 상에 형성된 게이트 스택을 포함하는 수평형 MOSFET(lateral MOS Field Effect Transistor)이다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 MOSFET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며 MOSFET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이며 MOSFET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.A MOS (Metal-Oxide-Semiconductor) device with increased channel mobility is also disclosed. In one embodiment, the MOS device is a lateral MOS Field Effect Transistor (MOSFET) comprising a substrate, a source region formed in the substrate, a drain region formed in the substrate, and a gate stack formed on the substrate between the source and drain regions. The gate stack includes an alkaline earth metal. The alkaline earth metal may be, for example, Ba or Sr. The alkaline earth metal results in a substantially improved channel mobility of the MOSFET. In one embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 2.5 times greater than the channel mobility of the same MOSFET, except that there is no alkaline earth metal. In another embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3 V. In yet another embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 50 cm 2 V -1 s -1 for a control voltage in the range of 3 V to 15 V, including 3 V and 15 V.
한 실시형태에서, 수평형 MOSFET의 게이트 스택은 소스 및 드레인 영역 사이의 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 수평형 MOSFET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 수평형 MOSFET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.In one embodiment, the gate stack of the horizontal MOSFET includes an intermediate layer comprising an alkaline earth metal on the substrate between the source and drain regions, and one or more additional gate stack layers on the intermediate layer surface opposite the substrate. In addition, in one embodiment, the at least one additional gate stack layer comprises a gate oxide layer on the interlayer surface opposite the substrate, and a gate contact on the gate oxide surface opposite the interlayer. In another embodiment, the gate stack of a horizontal MOSFET comprises a gate oxide layer comprising an alkaline earth metal. In another embodiment, the gate stack of a horizontal MOSFET comprises a first alkaline earth metal rich layer, an oxide layer on the surface of the first alkaline earth metal rich layer, and a second alkaline earth metal on the oxide layer surface opposite to the first alkaline earth metal rich layer. And an alkaline earth metal-oxide-alkaline earth metal structure, including an abundance layer.
다른 실시형태에서, MOS 소자는 기판, 기판 내에 형성된 소스 영역, 채널 영역 위의 기판 상에 형성된 게이트 스택, 및 게이트 스택에 대향하는 기판 표면상의 드레인을 포함하는 수직형(vertical) MOSFET이다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 MOSFET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, MOSFET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.In another embodiment, the MOS device is a vertical MOSFET comprising a substrate, a source region formed in the substrate, a gate stack formed on the substrate over the channel region, and a drain on the substrate surface opposite the gate stack. The gate stack includes an alkaline earth metal. The alkaline earth metal may be, for example, Ba or Sr. The alkaline earth metal results in a substantially improved channel mobility of the MOSFET. In one embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 2.5 times greater than the channel mobility of the same MOSFET, except that there is no alkaline earth metal. In another embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3V. In yet another embodiment, the substrate is a SiC substrate and the channel mobility of the MOSFET is at least 50 cm 2 V -1 s -1 for a control voltage in the range of 3 V to 15 V, including 3 V and 15 V.
한 실시형태에서, 수직형 MOSFET의 게이트 스택은 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 수직형 MOSFET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 수직형 MOSFET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.In one embodiment, the gate stack of a vertical MOSFET comprises an intermediate layer comprising an alkaline earth metal on the substrate, and one or more additional gate stack layers on the intermediate layer surface opposite the substrate. In addition, in one embodiment, the at least one additional gate stack layer comprises a gate oxide layer on the interlayer surface opposite the substrate, and a gate contact on the gate oxide surface opposite the interlayer. In another embodiment, the gate stack of the vertical MOSFET comprises a gate oxide layer comprising an alkaline earth metal. In another embodiment, the gate stack of a vertical MOSFET comprises a first alkaline earth metal rich layer, an oxide layer on the surface of the first alkaline earth metal rich layer, and a second alkaline earth metal rich layer on the oxide layer surface opposite to the first alkaline earth metal rich layer. And an alkaline earth metal-oxide-alkaline earth metal structure, including an abundance layer.
채널 이동도가 증가한 IGBT(Insulated Gate Bipolar Transistor)가 또한 개시된다. IGBT는 기판, 기판 내에 형성된 에미터(emitter) 영역, 채널 영역 위의 기판 상에 형성된 게이트 스택, 및 게이트 스택에 대향하는 기판 표면상의 콜렉터(collector)를 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 IGBT의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, IGBT의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이며 IGBT의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, IGBT의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.An IGBT (Insulated Gate Bipolar Transistor) with increased channel mobility is also disclosed. The IGBT includes a substrate, an emitter region formed in the substrate, a gate stack formed on the substrate over the channel region, and a collector on the substrate surface opposite the gate stack. The gate stack includes an alkaline earth metal. The alkaline earth metal may be, for example, Ba or Sr. The alkaline earth metal results in a substantially improved channel mobility of the IGBT. In one embodiment, the substrate is a SiC substrate, and the channel mobility of the IGBT is at least 2.5 times greater than the channel mobility of the same IGBT except that there is no alkaline earth metal. In another embodiment, the substrate is a SiC substrate and the channel mobility of the IGBT is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3 V. In yet another embodiment, the substrate is a SiC substrate and the channel mobility of the IGBT is at least 50 cm 2 V -1 s -1 for a control voltage in the range of 3 V to 15 V, including 3 V and 15 V.
한 실시형태에서, IGBT의 게이트 스택은 기판 상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 기판에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, IGBT의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, IGBT의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.In one embodiment, the gate stack of the IGBT includes an intermediate layer comprising an alkaline earth metal on the substrate, and one or more additional gate stack layers on the intermediate layer surface opposite the substrate. In addition, in one embodiment, the at least one additional gate stack layer comprises a gate oxide layer on the interlayer surface opposite the substrate, and a gate contact on the gate oxide surface opposite the interlayer. In another embodiment, the gate stack of the IGBT comprises a gate oxide layer comprising an alkaline earth metal. In another embodiment, the gate stack of IGBTs comprises a first alkaline earth metal rich layer, an oxide layer on the surface of the first alkaline earth metal rich layer, and a second alkaline earth metal rich layer on the oxide layer surface opposite to the first alkaline earth metal rich layer. An alkaline earth metal-oxide-alkaline earth metal structure.
채널 이동도가 증가한 트랜치 또는 U-형태 FET(Field Effect Transistor)가 또한 개시된다. 트랜치 FET는 제1 도전형의 제1 반도체 층, 제1 반도체 층의 제1 면상의 제1 도전형의 드리프트 영역(drift region), 제1 반도체 층에 대향하는 드리프트 영역 표면상의 제2 도전형의 웰(well), 드리프트 영역에 대향하는, 웰 상의 또는 웰 내의 제1 도전형의 소스 영역, 소스 영역의 표면으로부터 웰을 통하여 제1 반도체 층에 대향하는 드리프트 영역 표면까지 연장되는 트랜치, 및 트랜치 내의 게이트 스택을 포함한다. 게이트 스택은 알칼리 토금속을 포함한다. 알칼리 토금속은 예를 들어 Ba 또는 Sr일 수 있다. 알칼리 토금속은 트랜치 FET의 채널 이동도가 실질적으로 개선되는 결과를 초래한다. 한 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 동일한 트랜치 FET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 또 다른 실시형태에서, 기판은 SiC 기판이고, 트랜치 FET의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다.A trench or U-shaped FET (Field Effect Transistor) with increased channel mobility is also disclosed. The trench FET includes a first semiconductor layer of a first conductivity type, a drift region of a first conductivity type on a first surface of the first semiconductor layer, a drift region of a second conductivity type on the surface of the drift region opposite the first semiconductor layer, A trench extending from the surface of the source region to the surface of the drift region opposite the first semiconductor layer through the well and opposite the drift region, Gate stack. The gate stack includes an alkaline earth metal. The alkaline earth metal may be, for example, Ba or Sr. The alkaline earth metal results in a substantially improved channel mobility of the trench FET. In one embodiment, the substrate is a SiC substrate and the channel mobility of the trench FET is at least 2.5 times greater than the channel mobility of the same trench FET except that no alkaline earth metal is present. In another embodiment, the substrate is a SiC substrate and the channel mobility of the trench FET is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3 V. In yet another embodiment, the substrate is a SiC substrate and the channel mobility of the trench FET is at least 50 cm 2 V -1 s -1 for a control voltage in the range of 3 V to 15 V, including 3 V and 15 V.
한 실시형태에서, 트랜치 FET의 게이트 스택은 제1 반도체 층에 대향하는 드리프트 영역 표면상의 알칼리 토금속을 포함하는 중간층, 및 드리프트 영역에 대향하는 중간층 표면상의 하나 이상의 추가 게이트 스택 층을 포함한다. 또한, 한 실시형태에서, 하나 이상의 추가 게이트 스택 층은 드리프트 영역에 대향하는 중간층 표면상의 게이트 산화물층, 및 중간층에 대향하는 게이트 산화물 표면상의 게이트 콘택을 포함한다. 다른 실시형태에서, 트랜치 FET의 게이트 스택은 알칼리 토금속을 포함하는 게이트 산화물층을 포함한다. 또 다른 실시형태에서, 트랜치 FET의 게이트 스택은 제1 알칼리 토금속 풍부 층, 제1 알칼리 토금속 풍부 층의 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.In one embodiment, the gate stack of the trench FET comprises an intermediate layer comprising an alkaline earth metal on the surface of the drift region opposite the first semiconductor layer, and one or more additional gate stack layers on the intermediate layer surface opposite the drift region. In addition, in one embodiment, the at least one additional gate stack layer includes a gate oxide layer on the interlayer surface opposite the drift region, and a gate contact on the gate oxide surface opposite the interlayer. In another embodiment, the gate stack of the trench FET comprises a gate oxide layer comprising an alkaline earth metal. In another embodiment, the gate stack of the trench FET comprises a first alkaline earth metal rich layer, an oxide layer on the surface of the first alkaline earth metal rich layer, and a second alkaline earth metal rich layer on the oxide layer surface opposite to the first alkaline earth metal rich layer. / RTI > alkaline earth metal-oxide-alkaline earth metal structure, including an alkaline earth metal-oxide-alkaline earth metal layer.
알칼리 토금속을 포함하는 패시베이션 구조(passivation structure)를 갖는 반도체 소자가 또한 개시된다. 한 실시형태에서, 패시베이션 구조는 기판의 표면상의 알칼리 토금속을 포함하는 중간층, 및 기판에 대향하는 중간층 표면상의 유전체 층(dielectric layer)을 포함한다. 다른 실시형태에서, 패시베이션 구조는, 기판의 표면상에 존재하는, 알칼리 토금속을 포함하는 유전체 층을 포함한다. 또 다른 실시형태에서, 패시베이션 구조는 기판의 표면상의 제1 알칼리 토금속 풍부 층, 기판에 대향하는 제1 알칼리 토금속 풍부 층 표면상의 산화물층, 및 제1 알칼리 토금속 풍부 층에 대향하는 산화물층 표면상의 제2 알칼리 토금속 풍부 층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다.A semiconductor device having a passivation structure comprising an alkaline earth metal is also disclosed. In one embodiment, the passivation structure comprises an intermediate layer comprising an alkaline earth metal on the surface of the substrate, and a dielectric layer on the surface of the intermediate layer opposite the substrate. In another embodiment, the passivation structure comprises a dielectric layer comprising an alkaline earth metal present on the surface of the substrate. In another embodiment, the passivation structure comprises a first alkaline earth metal rich layer on the surface of the substrate, an oxide layer on the surface of the first alkaline earth metal rich layer opposite to the substrate, and an oxide layer on the oxide layer surface opposite to the first alkaline earth metal rich layer. 2 alkaline earth metal-rich layer. ≪ / RTI >
당업자는 첨부 도면들과 관련한 후속하는 바람직한 실시형태의 상세한 설명을 읽은 후에 본 발명의 범위를 이해할 것이며 그의 추가 양태를 알게 될 것이다.One of ordinary skill in the art will understand the scope of the invention after reading the detailed description of the following preferred embodiments with reference to the accompanying drawings, and will recognize additional aspects thereof.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 발명의 여러 양태를 예시하고, 상세 설명과 함께 본 발명의 원리를 설명하는데 기여한다.
도 1은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)을 예시하고;
도 2a 내지 2e는 본 발명의 한 실시형태에 따른 도 1의 MOSFET을 제조하는 예시적 공정을 도식적으로 예시하고;
도 3은 종래의 MOSFET 소자의 채널 이동도와 비교한 도 1의 MOSFET의 채널 이동도의 개선을 도식적으로 예시하고;
도 4는 도 1의 MOSFET의 한 예시적 실시형태에 대한 원소 깊이 프로파일을 도식적으로 예시하고;
도 5는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 이중 이온주입(Double-implanted) MOSFET(DMOSFET)을 예시하고;
도 6은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 IGBT(Insulated Gate Bipolar Transistor)를 예시하고;
도 7은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 중간층을 포함하는 게이트 스택을 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 8은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는, 유전체 층 및 중간층을 포함하는 반도체 소자의 패시베이션 구조를 예시하고;
도 9는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 수평형 MOSFET을 예시하고;
도 10은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 DMOSFET을 예시하고;
도 11은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 IGBT를 예시하고;
도 12는 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 게이트 산화물을 포함하는 게이트 스택을 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 13은 본 발명의 한 실시형태에 따른, 알칼리 토금속을 포함하는 유전체 층을 포함하는, 반도체 소자의 패시베이션 구조를 예시하고;
도 14는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 수평형 MOSFET을 예시하고;
도 15는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 DMOSFET을 예시하고;
도 16는 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는 게이트 스택을 갖는 IGBT를 예시하고;
도 17은 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 갖는 트랜치 또는 U-형태 MOSFET을 예시하고;
도 18은 본 발명의 한 실시형태에 따른, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함하는, 반도체 소자의 패시베이션 구조를 예시한다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated in and form a part of this specification, illustrate various aspects of the invention and, together with the description, serve to explain the principles of the invention.
1 illustrates a lateral Metal-Oxide-Semiconductor Field Effect Transistor (MOSFET) having a gate stack including an intermediate layer comprising an alkaline earth metal, according to one embodiment of the present invention;
Figures 2A through 2E illustrate schematically an exemplary process for fabricating the MOSFET of Figure 1 in accordance with one embodiment of the present invention;
Figure 3 schematically illustrates improvement of the channel mobility of the MOSFET of Figure 1 compared to the channel mobility of a conventional MOSFET device;
Figure 4 schematically illustrates an element depth profile for one exemplary embodiment of the MOSFET of Figure 1;
Figure 5 illustrates a Double-implanted MOSFET (DMOSFET) with a gate stack comprising an intermediate layer comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
6 illustrates an IGBT (Insulated Gate Bipolar Transistor) having a gate stack including an intermediate layer comprising an alkaline earth metal, according to one embodiment of the present invention;
Figure 7 illustrates a trench or U-shaped MOSFET having a gate stack comprising an intermediate layer comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
Figure 8 illustrates a passivation structure of a semiconductor device including a dielectric layer and an intermediate layer, including an alkaline earth metal, in accordance with one embodiment of the present invention;
Figure 9 illustrates a horizontal MOSFET having a gate stack comprising a gate oxide comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
10 illustrates a DMOSFET having a gate stack comprising a gate oxide comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
11 illustrates an IGBT having a gate stack comprising a gate oxide comprising an alkaline earth metal, according to one embodiment of the present invention;
Figure 12 illustrates a trench or U-shaped MOSFET having a gate stack comprising a gate oxide comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
Figure 13 illustrates a passivation structure of a semiconductor device, including a dielectric layer comprising an alkaline earth metal, in accordance with one embodiment of the present invention;
Figure 14 illustrates a horizontal MOSFET having a gate stack comprising an alkaline earth metal-oxide-alkaline earth metal structure, in accordance with one embodiment of the present invention;
Figure 15 illustrates a DMOSFET having a gate stack comprising an alkaline earth metal-oxide-alkaline earth metal structure, in accordance with one embodiment of the present invention;
Figure 16 illustrates an IGBT having a gate stack comprising an alkaline earth metal-oxide-alkaline earth metal structure, according to one embodiment of the present invention;
Figure 17 illustrates a trench or U-shaped MOSFET having an alkaline earth metal-oxide-alkaline earth metal structure, according to one embodiment of the present invention;
18 illustrates a passivation structure of a semiconductor device, including an alkaline earth metal-oxide-alkaline earth metal structure, according to one embodiment of the present invention.
하기 서술된 실시형태는 당업자가 실시형태를 실시하는 것을 가능하도록 하는 필요 정보를 제시하고 실시형태를 실시하는 최적의 방식을 예시한다. 첨부 도면을 고려하여 후속하는 설명을 읽을 경우, 당업자는 본 발명의 개념을 이해할 것이며, 본 출원에 구체적으로 제시되지 않은 개념들의 응용을 인식할 것이다. 상기 개념 및 응용은 본 발명 및 첨부 청구항의 범위 이내에 속함이 이해되어야 한다.The embodiments described below provide the necessary information to enable those skilled in the art to practice the embodiments and illustrate the best mode of practicing the embodiments. Upon reading the following description in view of the accompanying drawings, those skilled in the art will understand the concepts of the present invention and will recognize applications of concepts not specifically shown in the present application. It is to be understood that the concepts and applications are within the scope of the invention and the appended claims.
비록 다양한 요소들을 설명하기 위해 본 출원에서 용어 제1, 제2 등이 사용될 수 있지만, 상기 요소들은 상기 용어들에 의해 제한되지 않아야 함이 이해될 것이다. 상기 용어들은 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위에서 벗어남이 없이, 제1 요소가 제2 요소로 지칭될 수 있고, 유사하게 제2 요소가 제1 요소로 지칭될 수 있다. 본 출원에 사용된 바와 같이, 용어 "및/또는"은 하나 이상의 관련된 제시 항목의 임의의 및 모든 조합을 포함한다.Although the terms first, second, etc. may be used in this application to describe various elements, it will be understood that the elements should not be limited by the terms. The terms are only used to distinguish one element from another. For example, without departing from the scope of the present invention, the first element may be referred to as a second element, and similarly, the second element may be referred to as a first element. As used in this application, the term "and / or" includes any and all combinations of one or more associated presentation items.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 존재하거나 다른 요소 "상으로" 연장되는 것으로 지칭될 경우, 이는 다른 요소 바로 위에 존재할 수 있거나, 다른 요소 바로 위로 연장될 수 있거나, 개재 요소가 또한 존재할 수도 있음이 이해될 것이다. 반대로, 요소가 다른 요소 "바로 위에" 존재하거나 다른 요소 "바로 위로" 연장되는 것으로 지칭될 경우, 개재 요소가 존재하지 않는다. 요소가 다른 요소에 "접속" 또는 "연결"되는 것으로 지칭될 경우, 이는 다른 요소에 직접 접속 또는 연결될 수 있거나, 개재 요소가 존재할 수 있음이 또한 이해될 것이다. 반대로, 요소가 다른 요소에 "직접 접속" 또는 "직접 연결"되는 것으로 지칭될 경우, 개재 요소가 존재하지 않는다.When an element, such as a layer, region or substrate, is referred to as being "on" or "extending" over another element, it may be directly on top of another element or may extend directly over another element, Lt; / RTI > may also be present. On the contrary, when an element is referred to as being "directly on" another element or extending "directly over" another element, there is no intervening element. It will also be appreciated that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or coupled to another element or intervening elements may be present. Conversely, when an element is referred to as being "directly connected" or "directly connected" to another element, there are no intervening elements.
본 발명에서 "아래(below)" 또는 "위에(above)" 또는 "상부(upper)" 또는 "하부(lower)" 또는 "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적인 용어는 도면에 예시된 바와 같은, 한 요소, 층, 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 설명하기 위해 사용될 수 있다. 상기 용어 및 상기 설명된 것들은 도면에 묘사된 배향에 추가하여 소자의 다른 배향을 망라하고자 의도됨이 이해될 것이다.Relative terms such as "below" or "above" or "upper" or "lower" or "horizontal" or "vertical" May be used to describe a relationship to another element, layer, or region of an element, layer, or region, as illustrated in Fig. It will be appreciated that the above terminology and those described above are intended to encompass different orientations of the device in addition to the orientation depicted in the figures.
본 출원에 사용된 전문용어는 특정 실시형태만을 설명하고자 하는 목적이며 본 발명을 제한하고자 하는 의도가 아니다. 본 출원에 사용된 바와 같이, 단수형태 "한(a, an 및 the)"은 문맥상 명백하게 다르게 나타내지 않으면 복수의 형태도 또한 포함하고자 의도된다. 용어 "포함하는(comprises, comprising, includes 및/또는 including)"은 본 출원에서 사용된 경우, 언급된 특징부, 정수, 단계, 공정, 요소 및/또는 성분의 존재를 명시하지만, 하나 이상의 다른 특징부, 정수, 단계, 공정, 요소, 성분 및/또는 그의 그룹의 존재 또는 추가를 배제하지 않음이 추가로 이해될 것이다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used in this application, the singular forms "a, an, and the" are also intended to include plural forms unless the context clearly indicates otherwise. The terms "comprises," "includes," and / or "including" when used in this application specify the presence of stated features, integers, steps, processes, elements and / or components, Quot; does not exclude the presence or addition of one or more other moieties, integers, steps, steps, elements, components and / or groups thereof.
다르게 정의되지 않으면, 본 출원에 사용된 모든 용어(기술적 및 과학적 용어 포함)는 본 발명이 속한 기술분야의 당업자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 출원에 사용된 용어는 본 명세서 및 관련 기술분야의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 그렇게 정의되지 않으면, 이상화되거나 지나치게 공식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present application have the same meanings as commonly understood by one of ordinary skill in the art to which this invention belongs. The terms used in this application should be interpreted as having a meaning consistent with the meaning in the context of the present specification and the related art and will not be construed as idealized or overly formal unless explicitly defined in the present application. .
도 1은 본 발명의 한 실시형태에 따른 실리콘 카바이드(SiC) 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)(10)(이하, "MOSFET(10)")을 예시한다. 예시된 바와 같이, MOSFET(10)은 p-형 SiC 기판(12), MOSFET(10)의 소스 영역을 형성하는 제1 n+ 웰(14), MOSFET(10)의 드레인 영역을 형성하는 제2 n+ 웰(16), 및 도시된 바와 같이 배치된 게이트 스택(18)을 포함한다. p-형 SiC 기판(12)은 4H, 6H, 3C 또는 15R 폴리타입(polytype)의 것일 수 있다. 본 출원에 사용된 바와 같이, "기판"은 벌크 기판, 일련의 에피택셜 층(즉, 에피층(epilayer)), 또는 그의 조합(즉, 벌크 기판 상에 성장시킨 일련의 하나 이상의 에피층)일 수 있음을 주목한다. 게이트 스택(18)은, 게이트 스택(18)이 MOSFET(10)의 채널 영역(20) 위에 퇴적되도록 소스 영역과 드레인 영역 사이의 기판(12) 표면상에 형성된다. 게이트 스택(18)은 채널 영역(20) 위의 기판(12) 표면상의 중간층(22)을 포함한다.FIG. 1 illustrates a silicon carbide (SiC) lateral metal-oxide-semiconductor field effect transistor (MOSFET) 10 (hereinafter referred to as "
추가로, 게이트 스택(18)은 기판(12)에 대향하는 중간층(22) 표면상의 게이트 산화물(24), 및 중간층(22)에 대향하는 게이트 산화물(24) 표면상의 게이트 콘택(26)을 포함할 수 있다.The
중간층(22)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 바륨(Ba) 또는 스트론튬(Sr)이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(22)은, 예를 들어:The
- 알칼리 토금속층(예를 들어, Ba 층 또는 Sr 층),An alkaline earth metal layer (for example, a Ba layer or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물층(예를 들어, 산화 바륨(Barium Oxide)(BaO) 또는 BaXSiYOZ),At least one oxide layer (e.g., barium oxide (BaO) or Ba x Si y O z ) comprising an alkaline earth metal,
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물층 상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는- at least one oxide layer on or over the at least one first alkaline earth metal layer and at least one oxide layer on or above the at least one oxide layer opposite to the at least one first alkaline earth metal layer, An alkaline earth metal-oxide-alkaline earth metal structure including an alkaline earth metal layer, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(oxynitride layer)(예를 들어, BaOXNY)At least one oxynitride layer (e.g. BaO x N y ) comprising an alkaline earth metal,
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 중간층(22)은 BaXSiYOZ이다. 한 실시형태에서, 중간층(22)의 두께는 2 Å(Angstroms) 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다.In one exemplary embodiment, the
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 알칼리 토금속을 포함하는 중간층(22)의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 중간층(22)이 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(22)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the
게이트 산화물(24)은 바람직하게는 이산화 실리콘(Silicon Dioxide)(SiO2)이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(24)은 이와 달리 산화 알루미늄(Aluminum Oxide)(Al2O3), 산화 하프늄(Hafnium Oxide)(HfO2) 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(24)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(24)의 두께는 300 Å 및 1000 Å를 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(26)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(26)은 이와 달리, 예를 들어 알루미늄(Al), 플래티늄(Pt), 몰리브데늄(Mo) 등과 같은 금속으로 형성될 수 있다.The
마지막으로, MOSFET(10)은 제1 n+ 웰(14) 위에 형성되어 MOSFET(10)을 위한 소스 콘택을 제공하는 금속 소스 콘택(28)을 포함한다. 유사하게, 금속 드레인 콘택(30)은 제2 n+ 웰(16) 위에 형성되어 MOSFET(10)을 위한 드레인 콘택을 제공한다. 금속 소스 및 드레인 콘택(28 및 30)은 예를 들어 니켈(Ni), 니켈 실리사이드(Nickel Silicide)(NiSi), 탄탈륨 디실리사이드(Tantalum Disilicide)(TaSi2) 등으로 형성될 수 있다. 구동시, 게이트 콘택(26)에 양의 게이트 전압이 인가될 경우, MOSFET(10)의 소스 및 드레인 영역을 형성하는 n+ 웰(14 및 16)들 사이에 n-형 역 채널(inversion channel)이 생성된다. 게이트 전압이 MOSFET(10)의 턴온(turn-on) 또는 문턱 전압보다 더 클 경우, 전류가 MOSFET(10)의 소스 영역에서 드레인 영역으로 흐른다.Finally, the
도 2a 내지 2e는 본 발명의 한 실시형태에 따른 도 1의 MOSFET(10)을 제조하기 위한 예시적 공정을 도식적으로 예시한다. 도 2a에 예시된 바와 같이, 공정은 p-형 SiC 기판(12)으로 시작한다. 또한, 본 출원에서 사용된 바와 같이, "기판"은 벌크 기판, 일련의 에피택셜 층, 또는 그의 조합(즉, 벌크 기판 상에 형성된 하나 이상의 에피택셜 층)일 수 있다. 이어서, 도 2b에 예시된 바와 같이, 기판(12)에 n+ 웰(14 및 16)이 형성된다. n+ 웰(14 및 16)은 이온 주입과 같은 종래의 기술을 이용하여 형성될 수 있다.Figures 2a-2e illustrate schematically an exemplary process for fabricating the
이어서, 중간층(22)은 도 2c에 예시된 바와 같이, 기판(12)의 표면상에, 및 이 특정 실시형태에서는 기판(12)의 표면 바로 위에 형성된다. 한 특정 실시형태에서, 중간층(22)으로서, 기판(12)상에 및 바람직하게는 기판(12) 바로 위에 Ba 또는 BaO 층이 퇴적된다. 하지만, 중간층(22)은 예를 들어 Sr과 같은 다른 알칼리 토금속을 포함할 수 있음을 또다시 주목한다. Ba 또는 BaO는, 예를 들어 MBE(Molecular Beam Epitaxy), 열증착(thermal evaporation), e-빔 증착(e-beam evaporation), 스퍼터링, CVD(Chemical Vapor Deposition), 원자 층 퇴적(atomic layer deposition), 스핀 코팅, 딥 코팅, 잉크-젯 인쇄 등과 같은 임의의 적절한 기술을 이용하여 퇴적될 수 있다. 중간층(22)의 두께는 바람직하게는, 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 더욱 바람직하게는, 중간층(22)의 두께는 2 Å 및 10 Å을 포함하는 2 Å 내지 10 Å의 범위이다.The
더 구체적으로, 중간층(22)은 건식 또는 습식 화학법(dry or wet chemistry)을 통해 형성될 수 있다. 건식 화학법에 있어서, 중간층(22)은 예를 들어 후속하는 건식 화학 공정 중 하나를 이용하여 형성될 수 있다:More specifically, the
- 분자빔 퇴적(molecular beam deposition) 또는 다른 진공 증발 또는 퇴적 공정을 통해 중간층(22)을 퇴적하는 단계,Depositing the
- 알칼리 토금속을 퇴적한 다음, 퇴적된 알칼리 토금속을 산화시키는 단계(열 어닐링 없이),- depositing an alkaline earth metal and then oxidizing the deposited alkaline earth metal (without thermal annealing)
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시킨 다음, 열 어닐링하는 단계,- depositing an alkaline earth metal, oxidizing the deposited alkaline earth metal and then thermal annealing,
- 열 어닐링 없이, 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계,Depositing an oxide comprising an alkaline earth metal, without thermal annealing,
- 알칼리 토금속을 포함하는 산화물을 퇴적한 다음, 퇴적된 산화물을 열 어닐링하는 단계,Depositing an oxide comprising an alkaline earth metal and then thermally annealing the deposited oxide,
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시킨 다음(열 어닐링 없이), 산화된 알칼리 토금속을 산화 실리콘(SiOX)(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)으로 인-시튜(in-situ) 캡핑(capping)하는 단계,(SiO x ) (where SiO x is the
- 알칼리 토금속을 퇴적하고, 퇴적된 알칼리 토금속을 산화시키고, 열 어닐링한 다음, 산화된 알칼리 토금속을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,- a (some being in the, SiO X may be a
- 알칼리 토금속을 포함하는 산화물을 열 어닐링 없이 퇴적한 다음, 산화물을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,Depositing an oxide comprising an alkaline earth metal without thermal annealing and then in-situ capping the oxide with SiO x (where SiO x is
- 알칼리 토금속을 포함하는 산화물을 퇴적하고, 퇴적된 산화물을 열 어닐링한 다음, 산화물을 SiOX(상기에서, SiOX는 게이트 산화물(24)이거나, 중간층(22)의 일부임)로 인-시튜 캡핑하는 단계,- deposited an oxide including an alkali earth metal, and the thermal annealing the deposited oxide and then the oxide SiO X (in the above, SiO X is a gate oxide (24) or, some being of the intermediate layer 22) is in-situ Capping,
- 예를 들어 플라즈마 침지 이온 주입(plasma-immersion ion implantation)(즉, 기판(12)의 표면으로 이온이 이온주입되는 결과를 초래하는 바이어스 전압을 이용한 플라즈마 공정)과 같은 플라즈마 공정을 이용하여 기판(12)의 표면으로 알칼리 토금속을 이온 주입한 다음 산화시키는 단계,For example, a plasma process, such as plasma-immersion ion implantation (i.e., a plasma process using a bias voltage that results in the ion implantation into the surface of the substrate 12) 12) and then oxidizing the alkaline earth metal,
- 고상 확산(solid state diffusion)을 통해 기판(12)의 표면으로 알칼리 토금속을 확산시키는 단계,Diffusing the alkaline earth metal to the surface of the
- 원자 층 퇴적(atomic layer deposition)을 통해 중간층(22)을 퇴적하는 단계,Depositing the
- PECVD(Plasma Enhanced Chemical Vapor Deposition)를 통해 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계,Depositing an oxide comprising an alkaline earth metal or an alkaline earth metal through PECVD (Plasma Enhanced Chemical Vapor Deposition)
- MOCVD(Metallo-Organic Chemical Vapor Deposition)를 통해 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 퇴적하는 단계, 또는Depositing an oxide containing an alkaline earth metal or an alkaline earth metal through MOCVD (Metallo-Organic Chemical Vapor Deposition); or
- 기판(12)의 표면상에 알칼리 토금속, 또는 알칼리 토금속을 포함하는 산화물을 인쇄하는 단계.- printing an oxide comprising an alkaline earth metal or an alkaline earth metal on the surface of the substrate (12).
습식 화학법에 있어서, 중간층(22)은 예를 들어 후속하는 습식 화학 공정 중 하나를 이용하여 형성될 수 있다:In the wet chemical method, the
- 기판(12)을 알칼리 토금속을 포함하는 유체에 딥핑(dipping)하고 스핀 건조시키는 단계(산화 단계 없음),Dipping the
- 기판(12)을 알칼리 토금속을 포함하는 유체에 딥핑하고, 기판(12)을 스핀 건조시킨 다음, 스핀 건조 후에 기판(12)의 표면상에 남겨진 수득된 알칼리 토금속을 산화시키는 단계,- dipping the
- 알칼리 토금속을 포함하는 유체를 기판(12)의 표면상에 스피닝(spinning)하고, 기판(12)의 표면을 건조시키는 단계(산화 단계 없음),- spinning a fluid comprising an alkaline earth metal onto the surface of the
- 알칼리 토금속을 포함하는 유체를 기판(12)의 표면상에 스피닝하고, 기판(12)의 표면을 건조시킨 다음, 건조 후에 기판(12)의 표면상에 남겨진 수득된 알칼리 토금속을 산화시키는 단계,- spinning a fluid comprising an alkaline earth metal on the surface of the
- 기판(12)을 알칼리 토금속을 포함하는 유체에 침지(immersing)시킨 다음, 산소 풍부 환경에서 배수하는(draining) 단계,- immersing the
- 기판(12)의 표면상의 산화물(예를 들어, SiO2)을 통해 알칼리 토금속을 포함하는 유체를 버블링(bubbling)한 다음, 퍼니스 내에서 산화시키는 단계,- the oxides on the surface of the substrate 12 (e.g., SiO 2) bubbles (bubbling), a fluid containing an alkaline earth metal with the following, the step of oxidation in the furnace,
- 온도 제어된 환경에서 기판(12)의 표면상에 알칼리 토금속을 포함하는 유체를 기상 증착(vapor phase deposition)하는 단계,- vapor phase deposition of a fluid comprising an alkaline earth metal on the surface of the substrate (12) in a temperature controlled environment,
- 기판(12)의 표면상에 알칼리 토금속을 포함하는 유체를 분무하는(spraying) 단계, 또는Spraying a fluid comprising an alkaline earth metal on the surface of the
- 기판의 적절한(즉, 게이트) 영역 상에 유체를 잉크-젯 인쇄하는 단계.Ink-jet printing of the fluid on a suitable (i.e., gate) region of the substrate.
알칼리 토금속을 포함하는 유체는, 예를 들어, 수성 또는 알콜계 용액 등과 같은 액체 용액 내의 아세트산 바륨(barium acetate), 질산 바륨(barium nitrate) 또는 다른 가용성 바륨(또는 알칼리 토금속) 화합물일 수 있다. 추가로, 용액은, 예를 들어 상기 알칼리 토금속 용액 또는 가용성 알칼리 토금속 화합물과 혼합된 스핀-온-글래스 용액(수성 SiO2 처리를 위한 시판 용액)과 같이, 알칼리 토금속 원소 및 다른 유전체를 포함할 수 있다. 용액 효율은 SiC 시료에 대한 용액의 표면 장력에 의해, pH에 의해, 또는 용액과 시료 사이에 인가된 전기화학 포텐셜에 의해 제어될 수 있다.Fluids comprising an alkaline earth metal may be barium acetate, barium nitrate or other soluble barium (or alkaline earth metal) compounds in a liquid solution such as, for example, an aqueous or alcoholic solution. In addition, the solution may comprise an alkaline earth metal element and other dielectrics, such as, for example, a spin-on-glass solution (a commercial solution for aqueous SiO 2 treatment) mixed with the alkaline earth metal solution or the soluble alkaline earth metal compound have. The solution efficiency can be controlled by the surface tension of the solution for the SiC sample, by the pH, or by the electrochemical potential applied between the solution and the sample.
도 2d에 예시된 바와 같이, 이어서 게이트 산화물(24)은 기판(12)에 대향하는 중간층(22) 표면상에, 및 이 실시형태에서는 중간층(22) 표면 바로 위에 형성된다. 이 실시형태에서, 게이트 산화물(24)은 두께가 약 500 Å인 SiO2이다. 하지만, 다른 유전체 재료도 또한 사용할 수 있다. 게이트 산화물(24)은, 예를 들어 PECVD, 스퍼터 퇴적(sputter deposition) 또는 전자빔 퇴적(electron beam deposition)과 같은 임의의 적절한 기술을 이용하여 형성될 수 있다. 이어서, 산소 내에서 어닐링하여 중간층(22) 및 게이트 산화물(24)을 치밀화한다(densified). 한 예시적 실시형태에서, 어닐링은 1.5 시간 동안 950 ℃의 온도에서 수행된다. 하지만, 어닐링 공정에 사용된 온도, 시간 및 환경은 소자 특성을 최적화하고 특정 구현을 위해 바람직한 신뢰성을 개선하기 위해 변화시킬 수 있다. 특히, 어닐링은 중간층(22) 및 게이트 산화물(24)에 존재하는 원소들의 화학 결합을 초래할 수 있다. 예를 들어, 한 특정 실시형태에서, 중간층(22)은 Ba 또는 BaO 층을 퇴적함으로써 초기에 형성되고, 게이트 산화물(24)은 SiO2여서, 어닐링 후에, 중간층(22)은 BaXSiYOY로 형성되거나, 적어도 BaXSiYOY를 포함한다.The
마지막으로, 도 2e에 예시된 바와 같이, 게이트 콘택(26) 및 금속 소스 및 드레인 콘택(28 및 30)이 형성된다. 예로서, 게이트 콘택(26)은 몰리브데늄(Mo)으로 형성될 수 있고 두께가 35 nm이다. 하지만, 다른 게이트 재료 및 두께를 사용할 수 있다. 금속 소스 및 드레인 콘택(28 및 30)은 공지의 오믹 콘택 형성 기술을 이용하여 형성된 오믹 콘택이다. 더 구체적으로, 예로서, 게이트 콘택 재료는 중간층(22)에 대향하는 게이트 산화물(24) 표면상에, 및 이 실시형태에서는 게이트 산화물(24) 표면 바로 위에 형성된다. 이어서 게이트 재료, 게이트 산화물(24) 및 중간층(22)을 식각하여 n+ 웰(14 및 16)들 사이에 게이트 스택(18)을 형성한다. 이어서, n+ 웰(14 및 16) 상에 소스 및 드레인 콘택(28 및 30)을 각각 형성한다.Finally,
도 3은 MOSFET(10)의 예시적 실시형태의 채널 이동도를 종래의 SiC MOSFET의 채널 이동도에 비교하여 도식적으로 예시한다. 예시된 바와 같이, MOSFET(10)의 채널 이동도는 종래의 SiC MOSFET의 채널 이동도의 적어도 약 2.5배이다. 또한, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. MOSFET(10)의 채널 이동도는 또한 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또한, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, MOSFET(10)의 채널 이동도는 또한, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.3 schematically illustrates the channel mobility of an exemplary embodiment of the
도 4는 도 1의 MOSFET(10)의 한 예시적 실시형태의 원소 깊이 프로파일을 도식적으로 예시한다. 원소 깊이 프로파일은 더 구체적으로, MOSFET(10)의 게이트 스택(18)의 한 예시적 실시형태의 각종 원소들의 SIMS(Secondary Ion Mass Spectrometry) 프로파일이다. 이 실시형태에서, 중간층(22)은 Ba을 포함하며 두께가 약 6 Å이고, 게이트 산화물(24)은 SiO2이고 두께가 약 500 Å이다. 수직선은 기판(12)과 중간층(22) 간의 계면, 및 중간층(22)과 게이트 산화물(24) 간의 계면을 개략적으로 도시한다.4 schematically illustrates an element depth profile of an exemplary embodiment of the
지금까지의 설명은 수평형 MOSFET인 MOSFET(10)에 초점을 맞추었지만, 본 발명은 이에 제한되지 않는다. 본 출원에 개시된 개념은, 다른 종류의 MOS 소자(예를 들어, 수직형 MOSFET, 예를 들어 이중 이온주입 MOSFET(DMOSFET) 및 U-형태 또는 트랜치 MOSFET(UMOSFET)과 같은 전력 MOSFET 등), 및 예를 들어 IGBT( Insulated Gate Bipolar Transistor)와 같은 다른 종류의 유사한 소자에 동일하게 적용가능하다.While the foregoing discussion has focused on
도 5는 본 발명의 한 실시형태에 따른 SiC DMOSFET(32)(이하 "DMOSFET(32)")을 예시한다. DMOSFET(32)은 예시적인 수직형 MOSFET임을 주목한다. 예시된 바와 같이, DMOSFET(32)은 바람직하게는 4H-SiC인 SiC 기판(34)을 포함한다. 이 실시형태에서, SiC 기판(34)은 저농도 도핑(lightly doped) n-형 드리프트층(36) 및 고농도 도핑(heavily doped) n-형 층(38)을 포함한다. n-형 층(38)은 DMOSFET(32)의 드레인 영역을 형성한다. DMOSFET(32)은 또한 p-형 웰(42)에 형성된 n+ 소스 영역(40) 및 도시된 바와 같이 배치된 게이트 스택(44)을 포함한다. 게이트 스택(44)은 도시된 바와 같이 DMOSFET(32)의 채널 영역(46) 위에 형성된다. 게이트 스택(44)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(44)은 채널 영역(46) 위의 기판(34) 표면상의 또는 바로 위의 중간층(48), 기판(34)에 대향하는 중간층(48) 표면상의 또는 바로 위의 게이트 산화물(50), 및 중간층(48)에 대향하는 게이트 산화물(50) 표면상의 또는 바로 위의 게이트 콘택(52)을 포함한다.5 illustrates a SiC DMOSFET 32 (hereinafter "
중간층(48)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(48)은 예를 들어:The
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),- at least one oxide layer comprising an alkaline earth metal (e.g. BaO or Ba X Si Y O Z )
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는At least one oxide layer on or on the at least one first alkaline earth metal layer and at least one oxide layer on or above the at least one oxide layer opposite to the at least one first alkaline earth metal layer, An alkaline earth metal-oxide-alkaline earth metal structure including an alkaline earth metal layer, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY) - at least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y )
일 수 있다. Lt; / RTI >
한 예시적 실시형태에서, 중간층(48)은 BaXSiYOY이다. 한 실시형태에서, 중간층(48)은 두께가 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å 범위이다. 특히, 중간층(48)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, the
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 알칼리 토금속을 포함하는 중간층(48)의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 중간층(48)이 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(48)이 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
게이트 산화물(50)은 바람직하게는 SiO2이지만, 이제 제한되지 않는다. 예를 들어,게이트 산화물(50)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(50)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(50)의 두께는 300 Å 및 1000 Å를 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(52)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(52)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, DMOSFET(32)은 예시된 바와 같이 소스 영역 상에 형성된 금속 소스 콘택(54)을 포함한다. 유사하게, 드리프트층(36)에 대향하는 드레인 영역 표면상에 금속 드레인 콘택(56)을 형성하여 DMOSFET(32)을 위한 드레인 콘택을 제공한다.The
도 6은 본 발명의 다른 실시형태에 따른 IGBT(58)를 예시한다. 예시된 바와 같이, IGBT(58)는 바람직하게는 4H-SiC인 SiC 기판(60)을 포함한다. 이 실시형태에서, SiC 기판(60)은 저농도 도핑 n-형 드리프트층(62) 및 고농도 도핑 p-형 주입 층(injector layer)(64)을 포함한다. 주입 층(64)은 본 출원에서 또한 IGBT(58)의 콜렉터 영역으로도 지칭될 수 있다. IGBT(58)는 또한 p-형 웰(68)에 형성된 n+ 소스 영역(66), 및 도시된 바와 같이 배치된 게이트 스택(70)을 포함한다. 게이트 스택(70)은 도시된 바와 같이 IGBT(58)의 채널 영역(72) 위에 형성된다. 게이트 스택(70)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(70)은 채널 영역(72) 위의 기판(60) 표면상의 또는 바로 위의 중간층(74), 기판(60)에 대향하는 중간층(74) 표면상의 또는 바로 위의 게이트 산화물(76), 및 중간층(74)에 대향하는 게이트 산화물(76) 표면상의 또는 바로 위의 게이트 콘택(78)을 포함한다.6 illustrates an
중간층(74)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(74)은 예를 들어:The
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),- at least one oxide layer comprising an alkaline earth metal (e.g. BaO or Ba X Si Y O Z )
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는At least one oxide layer on or on the at least one first alkaline earth metal layer and at least one oxide layer on or above the at least one oxide layer opposite to the at least one first alkaline earth metal layer, An alkaline earth metal-oxide-alkaline earth metal structure including an alkaline earth metal layer, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY) - at least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y )
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 중간층(74)은 BaXSiYOY이다. 한 실시형태에서, 중간층(74)의 두께는 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 특히, 중간층(74)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, the
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 알칼리 토금속을 포함하는 중간층(74)의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 중간층(74)이 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(74)이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
게이트 산화물(76)은 바람직하게는 SiO2이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(76)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(76)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(76)의 두께는 300 Å 및 1000 Å을 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(78)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(78)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, IGBT(58)는 도시된 바와 같이 n+ 소스 영역(66) 위에 형성된 금속 에미터 콘택(80)을 포함한다. 유사하게, 드리프트층(62)에 대향하는 주입 층(64) 표면상에 금속 콜렉터 콘택(82)이 형성되어 IGBT(58)를 위한 콜렉터 콘택이 제공된다.The
도 7은 본 발명의 다른 실시형태에 따른 트랜치 또는 U-형태 MOSFET(84)을 예시한다. 예시된 바와 같이, MOSFET(84)은 바람직하게는 4H-SiC인 SiC 기판(86)을 포함한다. 이 실시형태에서, SiC 기판(86)은 고농도 도핑 n-형 층(88), 저농도 도핑 n-형 드리프트층(90), p-형 웰(94), 및 p-형 웰(94) 내에 또는 상에 형성된 n+ 소스 영역(92)을 포함한다. 게이트 스택(96)은 n+ 소스 영역(92) 및 p-형 웰(94)을 통해 n-형 드리프트층(90)의 표면까지 연장된 트랜치(98)에 형성된다. 게이트 스택(96)은 도시된 바와 같이 MOSFET(84)의 채널 영역(100) 위에 또는 이에 인접하여 형성된다. 게이트 스택(96)은 도 1의 게이트 스택(18)과 동일하다. 구체적으로, 게이트 스택(96)은, n-형 드리프트층(90)의 표면 위 또는 바로 위, 트랜치(98)의 측벽 위 또는 바로 위, 및 채널 영역(100) 상의 또는 이에 인접한 n+ 소스 영역(92) 표면의 일부 위 또는 일부 바로 위의 중간층(102), 중간층(102) 표면상의 또는 바로 위의 게이트 산화물(104), 및 중간층(102)에 대향하는 게이트 산화물(104) 표면상의 또는 바로 위의 게이트 콘택(106)을 포함한다.Figure 7 illustrates a trench or
중간층(102)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(102)은 예를 들어:The
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),- at least one oxide layer comprising an alkaline earth metal (e.g. BaO or Ba X Si Y O Z )
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는At least one oxide layer on or on the at least one first alkaline earth metal layer and at least one oxide layer on or above the at least one oxide layer opposite to the at least one first alkaline earth metal layer, An alkaline earth metal-oxide-alkaline earth metal structure including an alkaline earth metal layer, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY) - at least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y )
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 중간층(102)은 BaXSiYOY이다. 한 실시형태에서, 중간층(102)의 두께는 2 Å 및 15 Å을 포함하는 2 Å 내지 15 Å의 범위이다. 특히, 중간층(102)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, the
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 알칼리 토금속을 포함하는 중간층(102)의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 중간층(102)이 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속을 포함하는 중간층(102)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
게이트 산화물(104)은 바람직하게는 SiO2이지만, 이에 제한되지 않는다. 예를 들어, 게이트 산화물(104)은 이와 달리 Al2O3, HfO 또는 유사한 유전체 재료로 형성될 수 있다. 게이트 산화물(104)의 두께는 특정 구현에 따라 변화할 수 있다. 한 예로서, 게이트 산화물(104)의 두께는 300 Å 및 1000 Å을 포함하는 300 Å 내지 1000 Å 범위이다. 게이트 콘택(106)은 바람직하게는 폴리실리콘이지만, 이에 제한되지 않는다. 게이트 콘택(106)은 이와 달리, 예를 들어 Al과 같은 금속으로 형성될 수 있다. 마지막으로, MOSFET(84)는 도시된 바와 같이 n+ 소스 영역(92) 위에 형성된 금속 소스 콘택(108)을 포함한다. 유사하게, n-형 드리프트층(90)에 대향하는 n-형 층(88)의 제2면상에 금속 드레인 콘택(110)이 형성되어 MOSFET(84)을 위한 드레인 콘택이 제공된다.The
도 8은 본 발명의 다른 실시형태에 따른 반도체 소자의 패시베이션 구조(112)를 예시한다. 패시베이션 구조(112)는 기판(116)(이 특정 예에서는 n-형 드리프트층임)의 표면상의 또는 바로 위의 중간층(114), 및 기판(116)에 대향하는 중간층(114) 표면상의 또는 바로 위의 유전체 층(118)을 포함한다. 이 특정 실시형태에서, 패시베이션 구조(112)는, 당업자에 의해 이해되는 바와 같이, 기판(116)상에 형성된 하나 이상의 반도체 소자에 대한 에지 종단(edge termination)을 제공하는 다수의 가드 링(guard rings)(120) 위에 형성된다. 하지만, 패시베이션 구조(112)는 이에 제한되지 않는다. 중간층(114)은 알칼리 토금속을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 중간층(114)은 예를 들어:8 illustrates a
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ),- at least one oxide layer comprising an alkaline earth metal (e.g. BaO or Ba X Si Y O Z )
- 하나 이상의 제1 알칼리 토금속층, 하나 이상의 제1 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 산화물층, 및 하나 이상의 제1 알칼리 토금속층에 대향하는 하나 이상의 산화물 층상의 또는 바로 위의 하나 이상의 제2 알칼리 토금속층을 포함하는, 알칼리 토금속-산화물-알칼리 토금속 구조, 또는At least one oxide layer on or on the at least one first alkaline earth metal layer and at least one oxide layer on or above the at least one oxide layer opposite to the at least one first alkaline earth metal layer, An alkaline earth metal-oxide-alkaline earth metal structure including an alkaline earth metal layer, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY) - at least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y )
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 중간층(114)은 BaXSiYOY이다. 특히, 중간층(114)은 예를 들어, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 중간층(114)은 고품질 계면을 제공하며, 이는 결국 보다 적은 계면 전하 트래핑을 초래한다.In one exemplary embodiment, the
도 9는 본 발명의 다른 실시형태에 따른 도 1의 MOSFET(10)을 예시한다. 예시된 바와 같이, MOSFET(10)은 도 1의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(22) 및 게이트 산화물(24)은 알칼리 토금속을 포함하는 게이트 산화물(122)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(122) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(122)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(122)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(122)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(122)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.Figure 9 illustrates
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(122)의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(122)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
도 10은 본 발명의 다른 실시형태에 따른 도 5의 DMOSFET(32)을 예시한다. 예시된 바와 같이, DMOSFET(32)은 도 5의 DMOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(48) 및 게이트 산화물(50)은 알칼리 토금속을 포함하는 게이트 산화물(124)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(124) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(124)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(124)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(124)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(124)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.Figure 10 illustrates the
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(124)의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(124)이 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
도 11은 본 발명의 다른 실시형태에 따른 도 6의 IGBT(58)을 예시한다. 예시된 바와 같이, IGBT(58)는 도 6의 IGBT와 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(74) 및 게이트 산화물(76)은 알칼리 토금속을 포함하는 게이트 산화물(126)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(126) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(126)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(126)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(126)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(126)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.Fig. 11 illustrates the
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(126)의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(126)이 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the
도 12는 본 발명의 다른 실시형태에 따른 도 7의 트랜치 또는 U-형태 MOSFET(84)을 예시한다. 예시된 바와 같이, MOSFET(84)은 도 7의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(102) 및 게이트 산화물(104)은 알칼리 토금속을 포함하는 게이트 산화물(128)로 대체된다. 이 실시형태에서, 알칼리 토금속은 게이트 산화물(128) 전체에 걸쳐 포함된다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 게이트 산화물(128)은 BaO이다. 다른 예시적 실시형태에서, 게이트 산화물(128)은 BaXSiYOZ이다. 또 다른 실시형태에서, 게이트 산화물(128)은 알칼리 토금속을 포함하는 산화질화물일 수 있다. 특히, 알칼리 토금속을 포함하는 게이트 산화물(128)은, 예를 들어, 알칼리 토금속을 포함하는 산화물을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.Figure 12 illustrates the trench or
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 알칼리 토금속을 포함하는 게이트 산화물(128)의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 게이트 산화물에 알칼리 토금속이 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속을 포함하는 게이트 산화물(128)이 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.The channel mobility of the
도 13은 본 발명의 다른 실시형태에 따른 도 8의 패시베이션 구조(112)를 예시한다. 이 실시형태에서, 패시베이션 구조(112)는 중간층(114) 및 유전체 층(118)(도 8)을 포함하기보다는, 알칼리 토금속을 포함하는 유전체 층(130)을 포함한다. 알칼리 토금속은 바람직하게는 Ba 또는 Sr이다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 한 예시적 실시형태에서, 유전체 층(130)은 BaXSiYOY이다. 다른 실시형태에서, 유전체 층(130)은, 예를 들어 BaOXNY와 같은, 알칼리 토금속을 포함하는 산화질화물이다. 특히, 알칼리 토금속을 포함하는 유전체 층(130)은, 예를 들어, 알칼리 토금속을 포함하는 유전체 층을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 유전체 층(130)은 고품질 계면을 제공하며, 이는 결국 더 적은 계면 전하 트래핑을 초래한다.Figure 13 illustrates
도 14는 본 발명의 또 다른 실시형태에 따른 도 1의 MOSFET(10)을 예시한다. 예시된 바와 같이, MOSFET(10)은 도 1의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(22) 및 게이트 산화물(24)은, 채널 영역(20) 위의 기판(12) 상의 또는 바로 위의 제1 알칼리 토금속(AEM) 풍부 층(132), 기판(12)에 대향하는 제1 AEM 풍부 층(132) 상의 또는 바로 위의 산화물 층(134), 및 제1 AEM 풍부 층(132)에 대향하는 산화물 층(134) 표면상의 제2 AEM 풍부 층(136)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(132 및 136)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. AEM 풍부 층(132 및 136)은 각각, 예를 들어:Figure 14 illustrates
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는At least one oxide layer (e.g., BaO or Ba x Si Y O Z ) comprising an alkaline earth metal, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY). At least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y ).
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 각각의 AEM 풍부 층(132 및 136)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(132 및 136)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(132 및 136)은, 예를 들어, AEM 풍부 층(132 및 136)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, each AEM
알칼리 토금속을 포함하는 게이트 스택(18), 예를 들어 제1 및 제2 AEM 층(132 및 136)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, MOSFET(10)의 채널 이동도는 MOSFET(10)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC MOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(10)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(10)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(10)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the alkaline earth-oxide-alkaline earth metal structure comprising the
도 15는 본 발명의 또 다른 실시형태에 따른 도 5의 DMOSFET(32)을 예시한다. 예시된 바와 같이, DMOSFET(32)은 도 5의 DMOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(48) 및 게이트 산화물(50)은, 채널 영역(46) 위의 기판(34) 상의 또는 바로 위의 제1 AEM 풍부 층(138), 기판(34)에 대향하는 제1 AEM 풍부 층(138) 상의 또는 바로 위의 산화물 층(140), 및 제1 AEM 풍부 층(138)에 대향하는 산화물 층(140) 표면상의 제2 AEM 풍부 층(142)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(138 및 142)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(138 및 142)은, 예를 들어:Figure 15 illustrates the
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는At least one oxide layer (e.g., BaO or Ba x Si Y O Z ) comprising an alkaline earth metal, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY). At least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y ).
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 각각의 AEM 풍부 층(138 및 142)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(138 및 142)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(138 및 142)은, 예를 들어, AEM 풍부 층(138 및 142)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, each AEM
알칼리 토금속을 포함하는 게이트 스택(44), 예를 들어 제1 및 제2 AEM 층(138 및 142)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, DMOSFET(32)의 채널 이동도는 DMOSFET(32)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC DMOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC DMOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, DMOSFET(32)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 DMOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, DMOSFET(32)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the alkaline earth-oxide-alkaline earth metal structure comprising the
도 16는 본 발명의 또 다른 실시형태에 따른 도 6의 IGBT(58)를 예시한다. 예시된 바와 같이, IGBT(58)는 도 6의 IGBT과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(74) 및 게이트 산화물(76)은, 채널 영역(72) 위의 기판(60) 상의 또는 바로 위의 제1 AEM 풍부 층(144), 기판(60)에 대향하는 제1 AEM 풍부 층(144) 상의 또는 바로 위의 산화물 층(146), 및 제1 AEM 풍부 층(144)에 대향하는 산화물 층(146) 표면상의 제2 AEM 풍부 층(148)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(144 및 148)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(144 및 148)은, 예를 들어:Fig. 16 illustrates the
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는At least one oxide layer (e.g., BaO or Ba x Si Y O Z ) comprising an alkaline earth metal, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY). At least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y ).
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 각각의 AEM 풍부 층(144 및 148)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(144 및 148)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(144 및 148)은, 예를 들어, AEM 풍부 층(144 및 148)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, each AEM
알칼리 토금속을 포함하는 게이트 스택(70), 예를 들어 제1 및 제2 AEM 층(144 및 148)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, IGBT(58)의 채널 이동도는 IGBT(58)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC IGBT(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC IGBT)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, IGBT(58)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 IGBT의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, IGBT(58)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, IGBT(58)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the alkaline earth-oxide-alkaline earth metal structure comprising the
도 17은 본 발명의 또 다른 실시형태에 따른 도 7의 트랜치 또는 U-형태 MOSFET(84)를 예시한다. 예시된 바와 같이, MOSFET(84)는 도 7의 MOSFET과 실질적으로 동일하다. 하지만, 이 실시형태에서, 중간층(102) 및 게이트 산화물(104)은, 트랜치(98) 내의 기판(86) 상의 또는 바로 위의 제1 AEM 풍부 층(150), 기판(86)에 대향하는 제1 AEM 풍부 층(150) 상의 또는 바로 위의 산화물 층(152), 및 제1 AEM 풍부 층(150)에 대향하는 산화물 층(152) 표면상의 제2 AEM 풍부 층(154)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조로 대체된다. AEM 풍부 층(150 및 154)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(150 및 154)은, 예를 들어:Figure 17 illustrates the trench or
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는At least one oxide layer (e.g., BaO or Ba x Si Y O Z ) comprising an alkaline earth metal, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY). At least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y ).
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 각각의 AEM 풍부 층(150 및 154)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(150 및 154)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(150 및 154)은, 예를 들어, AEM 풍부 층(150 및 154)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다.In one exemplary embodiment, each AEM
알칼리 토금속을 포함하는 게이트 스택(96), 예를 들어 제1 및 제2 AEM 층(150 및 154)을 포함하는 알칼리 토금속-산화물-알칼리 토금속 구조의 결과로서, MOSFET(84)의 채널 이동도는 MOSFET(84)의 문턱 전압을 상당히 낮추지 않고도 종래의 SiC 트랜치 MOSFET(예를 들어, 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 SiC 트랜치 MOSFET)의 채널 이동도 보다 상당히 더 크다. 한 실시형태에서, MOSFET(84)의 채널 이동도는 알칼리 토금속-산화물-알칼리 토금속 구조가 없는 것을 제외하고는 동일한 MOSFET의 채널 이동도 보다 적어도 2.5배 더 크다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위이다. 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 초과의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다. 또 다른 실시형태에서, MOSFET(84)의 채널 이동도는 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 적어도 50 cm2V-1s-1이다. 유사하게, 다른 실시형태에서, MOSFET(84)의 채널 이동도는 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 적어도 40 cm2V-1s-1, 4 V 및 15 V를 포함하는 4 V 내지 15 V 범위의 제어 전압에 대해 적어도 60 cm2V-1s-1, 2.5 V 및 15 V를 포함하는 2.5 V 내지 15 V 범위의 제어 전압에 대해 40 및 75 cm2V-1s-1을 포함하는 40-75 cm2V-1s-1 범위, 및 3 V 및 15 V를 포함하는 3 V 내지 15 V 범위의 제어 전압에 대해 50 및 75 cm2V-1s-1을 포함하는 50-75 cm2V-1s-1 범위이다.As a result of the alkaline earth-oxide-alkaline earth metal structure comprising the
도 18은 본 발명의 또 다른 실시형태에 따른 도 8의 패시베이션 구조(112)를 예시한다. 이 실시예에서, 패시베이션 구조(112)는 중간층(114) 및 유전체 층(118)(도 8)을 포함하기보다는, 기판(116) 상의 또는 바로 위의 제1 AEM 풍부 층(156), 기판(116)에 대향하는 제1 AEM 풍부 층(156) 상의 또는 바로 위의 산화물 층(158), 및 제1 AEM 풍부 층(156)에 대향하는 산화물 층(158) 표면상의 제2 AEM 풍부 층(160)에 의해 형성된, 알칼리 토금속-산화물-알칼리 토금속 구조를 포함한다. AEM 풍부 층(156 및 160)은 바람직하게는 Ba 또는 Sr인 동일하거나 상이한 알칼리 토금속을 포함한다. 하지만, 다른 알칼리 토금속을 사용할 수 있다. 각각의 AEM 풍부 층(156 및 160)은, 예를 들어:Figure 18 illustrates
- 알칼리 토금속층(예를 들어, Ba 또는 Sr 층),An alkaline earth metal layer (for example, a Ba or Sr layer),
- 동일하거나 상이한 알칼리 토금속의 다중층(예를 들어, Ba의 다중 층, 또는 Ba 층에 후속하는 Sr 층),- multiple layers of the same or different alkaline earth metals (for example, multiple layers of Ba, or Sr layers following Ba layer)
- 하나 이상의 동일하거나 상이한 알칼리 토금속층, 및 하나 이상의 알칼리 토금속층 상의 또는 바로 위의 하나 이상의 동일하거나 상이한 산화물층,One or more of the same or different alkaline earth metal layers, and one or more of the same or different oxide layers on or on the one or more alkaline earth metal layers,
- 알칼리 토금속을 포함하는 하나 이상의 산화물 층(예를 들어, BaO 또는 BaXSiYOZ), 또는At least one oxide layer (e.g., BaO or Ba x Si Y O Z ) comprising an alkaline earth metal, or
- 알칼리 토금속을 포함하는 하나 이상의 산화질화물 층(예를 들어, BaOXNY).At least one layer of an oxynitride containing an alkaline earth metal (e.g. BaO x N y ).
일 수 있다.Lt; / RTI >
한 예시적 실시형태에서, 각각의 AEM 풍부 층(156 및 160)은 BaO이다. 다른 예시적 실시형태에서, 각각의 AEM 풍부 층(156 및 160)은 BaXSiYOZ이다. 특히, 제1 및 제2 AEM 풍부 층(156 및 160)은, 예를 들어, AEM 풍부 층(156 및 160)을 형성하기에 적합한, 중간층(22)과 관련하여 상기 설명된 임의의 건식 또는 습식 화학 공정을 이용하여 형성될 수 있다. 알칼리 토금속을 포함하는 패시베이션 구조(112)는 고품질 계면을 제공하며, 이는 결국 더 적은 계면 전하 트래핑을 초래한다.In one exemplary embodiment, each AEM
본 출원에 설명된 개념은 본 발명의 사상 또는 범위로부터 벗어남이 없이 변형을 위한 실질적인 기회를 허용한다. 예를 들어, 본 출원에 구체적으로 예시 및 설명된 반도체 소자는 예시적이다. 당업자는 예시된 반도체 소자뿐만 아니라, 개시된 게이트 또는 제어 콘택(control contact), 스택이 적용될 수 있는 다른 종류의 반도체 소자에 대한 다수의 변형을 인지할 것이다. 상기 변형 및 추가의 반도체 소자는 본 발명의 범위 이내인 것으로 간주된다. 다른 예로서, 본 출원에 예시된 특정 소자는 n-채널 소자이지만, 본 출원에 설명된 개념은 p-채널 소자에도 동일하게 적용될 수 있다. 개시된 게이트 또는 제어 콘택, 스택은 또한 유사한 p-채널 소자(예를 들어, p-채널 MOSFET 또는 p-채널 IGBT)와 함께 사용될 수 있다. 마지막 예로서, 본 발명은 SiC 기판의 사용에 초점을 맞췄지만, 다른 종류의 기판을 사용할 수 있다.The concepts described in this application allow a substantial opportunity for modification without departing from the spirit or scope of the present invention. For example, the semiconductor devices specifically illustrated and described in the present application are illustrative. Those skilled in the art will recognize numerous variations on the illustrated semiconductor device, as well as on the disclosed gate or control contact, other types of semiconductor devices to which the stack may be applied. These variations and further semiconductor devices are considered to be within the scope of the present invention. As another example, while the particular device illustrated in this application is an n-channel device, the concepts described in this application can be equally applied to p-channel devices. The disclosed gate or control contact, stack, may also be used with a similar p-channel device (e.g., p-channel MOSFET or p-channel IGBT). As a final example, although the present invention focuses on the use of SiC substrates, other types of substrates may be used.
당업자는 본 발명의 바람직한 실시형태에 대한 개선사항 및 변경을 이해할 것이다. 상기의 모든 개선사항 및 변경은 본 출원에 개시된 개념 및 후속하는 청구항의 범위 이내인 것으로 간주된다.Skilled artisans will appreciate the improvements and modifications to the preferred embodiments of the present invention. All such improvements and modifications are deemed to be within the scope of the concepts disclosed in this application and the subsequent claims.
Claims (95)
채널 영역을 포함하는 실리콘 카바이드(Silicon Carbide) 기판; 및
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상의 게이트 스택
을 포함하며,
상기 게이트 스택은,
제1 알칼리 토금속 층, 상기 제1 알칼리 토금속 층 상의 아몰포스 와이드 밴드갭(amorphous wide bandgap) 유전체 층, 및 상기 아몰포스 와이드 밴드갭 유전체 층 상의 제2 알칼리 토금속 층; 및
상기 제2 알칼리 토금속 층 상의 콘택층
을 포함하는, 반도체 소자.As a semiconductor element,
A silicon carbide substrate including a channel region; And
A gate stack on the silicon carbide substrate on the channel region;
/ RTI >
Wherein the gate stack comprises:
A first alkaline earth metal layer, an amorphous wide bandgap dielectric layer on the first alkaline earth metal layer, and a second alkaline earth metal layer on the amorphous wide band gap dielectric layer; And
The contact layer on the second alkaline earth metal layer
.
상기 반도체 소자의 채널 이동도는 알칼리 토금속이 없는 것을 제외하고는 상기 반도체 소자와 동일한 반도체 소자의 채널 이동도 보다 적어도 2.5배 더 큰, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 2.5 times greater than the channel mobility of the same semiconductor device as the semiconductor device except that no alkaline earth metal is present.
상기 반도체 소자의 채널 이동도는 3 V 초과의 제어 전압에 대해 적어도 50 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 50 cm 2 V -1 s -1 for a control voltage greater than 3 V.
상기 반도체 소자의 채널 이동도는 3 V 내지 15 V를 포함하는 범위 내의 제어 전압에 대해 적어도 50 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 50 cm < 2 > V < -1 > s < -1 > for a control voltage in the range of between 3V and 15V.
상기 반도체 소자의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 적어도 40 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 40 cm 2 V -1 s -1 for a control voltage greater than 2.5 V.
상기 반도체 소자의 채널 이동도는 2.5 V 내지 15 V를 포함하는 범위 내의 제어 전압에 대해 적어도 40 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 40 cm 2 V -1 s -1 for a control voltage within the range of 2.5 V to 15 V.
상기 반도체 소자의 채널 이동도는 4 V 초과의 제어 전압에 대해 적어도 60 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 60 cm 2 V -1 s -1 for a control voltage greater than 4 V.
상기 반도체 소자의 채널 이동도는 4 V 내지 15 V를 포함하는 범위 내의 제어 전압에 대해 적어도 60 cm2V-1s-1인, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is at least 60 cm < 2 > V < -1 > s < -1 > for a control voltage in the range of between 4V and 15V.
상기 반도체 소자의 채널 이동도는 2.5 V 초과의 제어 전압에 대해 40 cm2V-1s-1 내지 75 cm2V-1s-1을 포함하는 범위 내에 있는, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is within a range including 40 cm 2 V -1 s -1 to 75 cm 2 V -1 s -1 for a control voltage greater than 2.5 V.
상기 반도체 소자의 채널 이동도는 3 V 내지 15 V를 포함하는 범위 내의 제어 전압에 대해 50 cm2V-1s-1 내지 75 cm2V-1s-1을 포함하는 범위 내에 있는, 반도체 소자.The method according to claim 1,
Wherein the channel mobility of the semiconductor device is within a range including 50 cm 2 V -1 s -1 to 75 cm 2 V -1 s -1 for a control voltage within a range including 3 V to 15 V, .
상기 제1 알칼리 토금속 층은 바륨(Ba)을 포함하는, 반도체 소자.The method according to claim 1,
Wherein the first alkaline earth metal layer comprises barium Ba.
상기 제1 알칼리 토금속 층은 스트론튬(Sr)을 포함하는, 반도체 소자.The method according to claim 1,
Wherein the first alkaline earth metal layer comprises strontium (Sr).
상기 제1 알칼리 토금속 층은 알칼리 토금속을 포함하는 산화물인, 반도체 소자.The method according to claim 1,
Wherein the first alkaline earth metal layer is an oxide containing an alkaline earth metal.
상기 알칼리 토금속을 포함하는 산화물은 산화 바륨인, 반도체 소자.14. The method of claim 13,
Wherein the oxide containing the alkaline earth metal is barium oxide.
상기 알칼리 토금속을 포함하는 산화물은 BaXSiYOZ인, 반도체 소자.14. The method of claim 13,
Wherein the oxide containing the alkaline earth metal is Ba x Si y O z .
상기 제1 알칼리 토금속 층은 알칼리 토금속을 포함하는 산화질화물(oxynitride)인, 반도체 소자.The method according to claim 1,
Wherein the first alkaline earth metal layer is an oxynitride including an alkaline earth metal.
상기 산화질화물은 BaOXNY인, 반도체 소자.17. The method of claim 16,
A semiconductor device wherein the oxynitride is BaO X N Y.
상기 아몰포스 와이드 밴드갭 유전체 층은 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 산화 하프늄(HfO)으로 구성된 그룹 중 하나로 형성된 산화물층을 포함하는, 반도체 소자.The method according to claim 1,
The wide band gap of amorphous dielectric layer, a semiconductor element including an oxide layer formed of one of a group consisting of silicon dioxide (SiO 2), aluminum oxide (Al 2 O 3) and hafnium oxide (HfO).
상기 제1 알칼리 토금속 층은 상기 채널 영역 상의 SiC 기판의 표면 바로 위에 존재하는, 반도체 소자.The method according to claim 1,
Wherein the first alkaline earth metal layer is directly over the surface of the SiC substrate on the channel region.
상기 게이트 스택은 상기 산화물층에 대향하는 상기 제2 알칼리 토금속 층의 표면 상의 게이트 금속층을 더 포함하는, 반도체 소자. 21. The method of claim 20,
Wherein the gate stack further comprises a gate metal layer on a surface of the second alkaline earth metal layer opposite the oxide layer.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자.The method according to claim 1,
Wherein the silicon carbide substrate is one of the group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)이며,
상기 반도체 소자는,
상기 실리콘 카바이드 기판 내에 형성된 소스 영역; 및
상기 실리콘 카바이드 기판 내에 형성된 드레인 영역
을 더 포함하며,
상기 게이트 스택은 상기 소스 영역과 드레인 영역 사이의 상기 실리콘 카바이드 기판 상에 형성되는, 반도체 소자.The method according to claim 1,
The semiconductor device is a horizontal metal-oxide-semiconductor field effect transistor (MOSFET)
The semiconductor device may further include:
A source region formed in the silicon carbide substrate; And
A drain region formed in the silicon carbide substrate,
Further comprising:
Wherein the gate stack is formed on the silicon carbide substrate between the source region and the drain region.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자.34. The method of claim 33,
Wherein the silicon carbide substrate is one of the group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 수직형 MOSFET(vertical Metal-Oxide-Semiconductor Field Effect Transistor)이며,
상기 반도체 소자는,
상기 실리콘 카바이드 기판 내에 형성된 제1 도전형의 웰 - 상기 실리콘 카바이드 기판은 제2 도전형임 -;
상기 웰 내에 형성된 상기 제2 도전형의 소스 영역 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 형성되며, 상기 웰 및 상기 소스 영역의 적어도 일부 위에 연장됨 -; 및
상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판의 표면 상의 드레인 콘택
을 더 포함하는, 반도체 소자.The method according to claim 1,
The semiconductor device is a vertical metal-oxide-semiconductor field effect transistor (MOSFET)
The semiconductor device may further include:
A well of a first conductivity type formed in the silicon carbide substrate, the silicon carbide substrate being of a second conductivity type;
A source region of the second conductivity type formed in the well, the gate stack being formed on the silicon carbide substrate and extending over at least a portion of the well and the source region; And
A drain contact on the surface of the silicon carbide substrate opposite to the gate stack,
Further comprising:
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자.36. The method of claim 35,
Wherein the silicon carbide substrate is one of the group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 IGBT(Insulated Gate Bipolar Transistor)이고,
상기 반도체 소자는,
상기 실리콘 카바이드 기판 내에 형성된 에미터 영역 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 존재하고 상기 에미터 영역의 적어도 일부 위에 연장됨 -; 및
상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판의 표면 상의 콜렉터 콘택
을 더 포함하는, 반도체 소자.The method according to claim 1,
The semiconductor device is an IGBT (Insulated Gate Bipolar Transistor)
The semiconductor device may further include:
An emitter region formed in the silicon carbide substrate, the gate stack being on the silicon carbide substrate and extending over at least a portion of the emitter region; And
The collector contact on the surface of the silicon carbide substrate opposite the gate stack
Further comprising:
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자.39. The method of claim 37,
Wherein the silicon carbide substrate is one of the group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 트랜치 전계 효과 트랜지스터이고,
상기 실리콘 카바이드 기판은,
제1 도전형의 제1 층;
상기 제1 도전형의 제1 층의 제1 표면 상에 있는 제1 도전형의 드리프트층;
상기 제1 층에 대향하는 상기 드리프트층의 표면 상에 있는 제2 도전형의 웰;
상기 웰 내의 또는 상기 웰 상에 있는 상기 제1 도전형의 소스 영역;
상기 웰에 대향하는 상기 소스 영역의 표면 상의 소스 콘택;
상기 드리프트층에 대향하는 상기 제1 층의 제2 표면 상의 드레인 콘택; 및
상기 소스 영역의 표면으로부터 상기 웰을 통해 상기 드리프트층의 표면까지 연장된 트랜치 - 상기 게이트 스택은 상기 트랜치 내에 형성됨 -
를 포함하는, 반도체 소자.The method according to claim 1,
Wherein the semiconductor device is a trench field effect transistor,
Wherein the silicon carbide substrate comprises:
A first layer of a first conductivity type;
A drift layer of a first conductivity type on a first surface of the first layer of the first conductivity type;
A well of a second conductivity type on the surface of the drift layer opposite the first layer;
A source region of the first conductivity type within the well or on the well;
A source contact on the surface of the source region opposite the well;
A drain contact on a second surface of the first layer opposite the drift layer; And
A trench extending from a surface of the source region through the well to a surface of the drift layer, the gate stack being formed in the trench,
And a semiconductor element.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자.40. The method of claim 39,
Wherein the silicon carbide substrate is one of the group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
채널 영역을 포함하는 실리콘 카바이드 기판을 제공하는 단계; 및
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계 - 상기 게이트 스택은 제1 알칼리 토금속 층, 상기 제1 알칼리 토금속 층 상의 아몰포스 와이드 밴드갭 유전체 층, 및 상기 아몰포스 와이드 밴드갭 유전체 층 상의 제2 알칼리 토금속 층; 및 상기 제2 알칼리 토금속 층 상의 콘택층을 포함함 -
를 포함하며,
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는, 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 알칼리 토금속을 포함하는 층을 제공하는 단계를 포함하는, 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device,
Providing a silicon carbide substrate comprising a channel region; And
Providing a gate stack on the silicon carbide substrate on the channel region, the gate stack comprising a first alkaline earth metal layer, an amorphous wide bandgap dielectric layer on the first alkaline earth metal layer, and an amorphous wide band gap dielectric A second alkaline earth metal layer on the layer; And a contact layer on the second alkaline earth metal layer,
/ RTI >
Wherein providing a gate stack on the silicon carbide substrate on the channel region comprises providing a layer comprising an alkaline earth metal on the silicon carbide substrate on the channel region using dry chemistry, ≪ / RTI >
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판의 표면 상에 상기 제1 알칼리 토금속 층을 제공하는 단계; 및
상기 실리콘 카바이드 기판에 대향하는 상기 제2 알칼리 토금속 층의 표면 상에 하나 이상의 부가적인 게이트 스택층을 제공하는 단계
를 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein providing a gate stack on the silicon carbide substrate on the channel region comprises:
Providing the first alkaline earth metal layer on the surface of the silicon carbide substrate on the channel region using the dry chemistry method; And
Providing at least one additional gate stack layer on the surface of the second alkaline earth metal layer opposite the silicon carbide substrate
Wherein the semiconductor device is a semiconductor device.
상기 제1 알칼리 토금속 층은 바륨(Ba)인, 반도체 소자의 제조 방법. 49. The method of claim 47,
Wherein the first alkaline earth metal layer is barium (Ba).
상기 제1 알칼리 토금속 층은 스트론튬(Sr)인, 반도체 소자의 제조 방법. 49. The method of claim 47,
Wherein the first alkaline earth metal layer is strontium (Sr).
상기 제1 알칼리 토금속 층은 알칼리 토금속을 포함하는 산화물인, 반도체 소자의 제조 방법. 49. The method of claim 47,
Wherein the first alkaline earth metal layer is an oxide containing an alkaline earth metal.
상기 알칼리 토금속을 포함하는 산화물은 산화 바륨인, 반도체 소자의 제조 방법.51. The method of claim 50,
Wherein the oxide containing the alkaline earth metal is barium oxide.
상기 알칼리 토금속을 포함하는 산화물은 BaXSiYOZ인, 반도체 소자의 제조 방법.51. The method of claim 50,
Wherein the oxide containing the alkaline earth metal is Ba x Si y O z .
상기 제1 알칼리 토금속 층은 상기 알칼리 토금속을 포함하는 산화질화물(oxynitride)인, 반도체 소자의 제조 방법.51. The method of claim 50,
Wherein the first alkaline earth metal layer is an oxynitride including the alkaline earth metal.
상기 산화질화물은 BaOXNY인, 반도체 소자의 제조 방법.54. The method of claim 53,
Wherein the oxynitride is BaO x N y .
상기 제1 알칼리 토금속 층은 상기 채널 영역 상의 상기 실리콘 카바이드 기판의 표면 바로 위에 존재하는, 반도체 소자의 제조 방법.49. The method of claim 47,
Wherein the first alkaline earth metal layer is directly over the surface of the silicon carbide substrate on the channel region.
상기 아몰포스 와이드 밴드갭 유전체 층은 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 산화 하프늄(HfO)으로 구성된 그룹 중 하나로 형성된 산화물층을 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Wherein the amorphous wide bandgap dielectric layer comprises an oxide layer formed of one of the group consisting of silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), and hafnium oxide (HfO 2).
상기 제1 알칼리 토금속 층은 게이트 산화물층이고,
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는 상기 채널 영역 상의 상기 실리콘 카바이드 기판의 표면 상에 상기 게이트 산화물층을 제공하는 단계를 포함하며, 상기 게이트 산화물층은 상기 알칼리 토금속을 포함하는 산화물인, 반도체 소자의 제조 방법. 47. The method of claim 46,
The first alkaline earth metal layer is a gate oxide layer,
Wherein providing a gate stack on the silicon carbide substrate on the channel region comprises providing the gate oxide layer on a surface of the silicon carbide substrate on the channel region, Wherein the oxide is an oxide.
상기 제1 알칼리 토금속 층은 바륨(Ba)인, 반도체 소자의 제조 방법.62. The method of claim 61,
Wherein the first alkaline earth metal layer is barium (Ba).
상기 제1 알칼리 토금속 층은 스트론튬(Sr)인, 반도체 소자의 제조 방법.62. The method of claim 61,
Wherein the first alkaline earth metal layer is strontium (Sr).
상기 실리콘 카바이드 기판의 표면 상에 상기 제1 알칼리 토금속 층을 제공하는 단계는 상기 실리콘 카바이드 기판의 표면 바로 위에 상기 제1 알칼리 토금속 층을 제공하는 단계를 포함하는, 반도체 소자의 제조 방법.62. The method of claim 61,
Wherein providing the first alkaline earth metal layer on a surface of the silicon carbide substrate comprises providing the first alkaline earth metal layer directly over the surface of the silicon carbide substrate.
상기 제1 알칼리 토금속 풍부 층 및 상기 제2 알칼리 토금속 풍부 층 중 적어도 하나는 바륨(Ba)을 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein at least one of the first alkaline earth metal enriched layer and the second alkaline earth metal enriched layer comprises barium Ba.
상기 제1 알칼리 토금속 풍부 층 및 상기 제2 알칼리 토금속 풍부 층 중 적어도 하나는 스트론튬(Sr)을 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein at least one of the first alkaline earth metal enriched layer and the second alkaline earth metal enriched layer comprises strontium (Sr).
상기 기판의 표면 상에 제1 알칼리 토금속 풍부 층을 제공하는 단계는 상기 기판의 표면 바로 위에 상기 제1 알칼리 토금속 풍부 층을 제공하는 단계를 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein providing the first alkaline earth metal enriched layer on a surface of the substrate comprises providing the first alkaline earth metal enriched layer directly over a surface of the substrate.
상기 기판 상에 게이트 스택을 제공하는 단계는,
상기 산화물층에 대향하는 상기 제2 알칼리 토금속 풍부 층의 표면 상에 게이트 금속층을 제공하는 단계를 더 포함하는, 반도체 소자의 제조 방법. 60. The method of claim 59,
Wherein providing a gate stack on the substrate comprises:
Further comprising the step of providing a gate metal layer on the surface of said second alkaline earth metal rich layer opposite said oxide layer.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein the silicon carbide substrate is one of a group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 수평형 MOSFET(lateral Metal-Oxide-Semiconductor Field Effect Transistor)이며,
상기 방법은,
상기 실리콘 카바이드 기판 내에 형성된 소스 영역을 제공하는 단계; 및
상기 실리콘 카바이드 기판 내에 형성된 드레인 영역을 제공하는 단계
를 더 포함하며,
상기 게이트 스택을 제공하는 단계는 상기 소스 영역과 상기 드레인 영역 사이의 상기 실리콘 카바이드 기판 상에 상기 게이트 스택을 제공하는 단계를 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
The semiconductor device is a horizontal metal-oxide-semiconductor field effect transistor (MOSFET)
The method comprises:
Providing a source region formed in the silicon carbide substrate; And
Providing a drain region formed in the silicon carbide substrate
Further comprising:
Wherein providing the gate stack comprises providing the gate stack on the silicon carbide substrate between the source region and the drain region.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법. 73. The method of claim 72,
Wherein the silicon carbide substrate is one of a group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 수직형 MOSFET(vertical Metal-Oxide-Semiconductor Field Effect Transistor)이며,
상기 방법은,
상기 실리콘 카바이드 기판 내에 형성된 제1 도전형의 웰을 제공하는 단계 - 상기 실리콘 카바이드 기판은 제2 도전형임 -;
상기 실리콘 카바이드 기판 내에 형성된 상기 제2 도전형의 소스 영역을 제공하는 단계 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 존재하며, 상기 웰 및 상기 소스 영역의 적어도 일부 위에 연장됨 -; 및
상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판의 표면 상에 드레인 콘택을 제공하는 단계
를 더 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
The semiconductor device is a vertical metal-oxide-semiconductor field effect transistor (MOSFET)
The method comprises:
Providing a well of a first conductivity type formed in the silicon carbide substrate, the silicon carbide substrate being of a second conductivity type;
Providing a source region of the second conductivity type formed in the silicon carbide substrate, the gate stack being on the silicon carbide substrate and extending over at least a portion of the well and the source region; And
Providing a drain contact on a surface of the silicon carbide substrate opposite the gate stack
Further comprising the step of:
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법. 75. The method of claim 74,
Wherein the silicon carbide substrate is one of a group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 IGBT(Insulated Gate Bipolar Transistor)이고,
상기 방법은,
상기 실리콘 카바이드 기판 내에 형성된 에미터 영역을 제공하는 단계 - 상기 게이트 스택은 상기 실리콘 카바이드 기판 상에 존재하고 상기 에미터 영역의 적어도 일부 위에 연장됨 -; 및
상기 게이트 스택에 대향하는 상기 실리콘 카바이드 기판의 표면 상에 콜렉터 콘택을 제공하는 단계
를 더 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
The semiconductor device is an IGBT (Insulated Gate Bipolar Transistor)
The method comprises:
Providing an emitter region formed in the silicon carbide substrate, the gate stack being on the silicon carbide substrate and extending over at least a portion of the emitter region; And
Providing a collector contact on a surface of the silicon carbide substrate opposite the gate stack
Further comprising the step of:
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법. 80. The method of claim 76,
Wherein the silicon carbide substrate is one of a group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 반도체 소자는 트랜치 전계 효과 트랜지스터이고,
상기 실리콘 카바이드 기판은,
제1 도전형의 제1 층;
상기 제1 도전형의 제1 층의 제1 표면 상에 있는 제1 도전형의 드리프트층;
상기 제1 층에 대향하는 상기 드리프트층의 표면 상에 있는 제2 도전형의 웰;
상기 웰 내의 또는 상기 웰 상에 있는 상기 제1 도전형의 소스 영역;
상기 웰에 대향하는 상기 소스 영역의 표면 상의 소스 콘택;
상기 드리프트층에 대향하는 상기 제1 층의 제2 표면 상의 드레인 콘택; 및
상기 소스 영역의 표면으로부터 상기 웰을 통해 상기 드리프트층의 표면까지 연장된 트랜치 - 상기 게이트 스택은 상기 트랜치 내에 형성됨 -
를 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Wherein the semiconductor device is a trench field effect transistor,
Wherein the silicon carbide substrate comprises:
A first layer of a first conductivity type;
A drift layer of a first conductivity type on a first surface of the first layer of the first conductivity type;
A well of a second conductivity type on the surface of the drift layer opposite the first layer;
A source region of the first conductivity type within the well or on the well;
A source contact on the surface of the source region opposite the well;
A drain contact on a second surface of the first layer opposite the drift layer; And
A trench extending from a surface of the source region through the well to a surface of the drift layer, the gate stack being formed in the trench,
Wherein the semiconductor device is a semiconductor device.
상기 실리콘 카바이드 기판은 4H 실리콘 카바이드(SiC) 기판, 6H SiC 기판, 3C SiC 기판 및 15R SiC 기판으로 구성된 그룹 중 하나인, 반도체 소자의 제조 방법. 79. The method of claim 78,
Wherein the silicon carbide substrate is one of a group consisting of a 4H silicon carbide (SiC) substrate, a 6H SiC substrate, a 3C SiC substrate and a 15R SiC substrate.
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 제1 알칼리 토금속 층을 퇴적하는 단계; 및
상기 제1 알칼리 토금속 층을 포함하는 산화물을 제공하기 위해 상기 제1 알칼리 토금속 층을 산화시키는 단계
를 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Depositing a first alkaline earth metal layer on the silicon carbide substrate on the channel region; And
Oxidizing the first alkaline earth metal layer to provide an oxide comprising the first alkaline earth metal layer
Wherein the semiconductor device is a semiconductor device.
상기 알칼리 토금속을 포함하는 산화물을 열 어닐링(thermally annealing)하는 단계를 더 포함하는, 반도체 소자의 제조 방법.79. The method of claim 80,
Further comprising thermally annealing an oxide comprising said alkaline earth metal. ≪ Desc / Clms Page number 20 >
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
플라즈마 공정을 이용하여 상기 실리콘 카바이드 기판의 표면 내에 상기 제1 알칼리 토금속 층을 주입하는 단계; 및
상기 제1 알칼리 토금속 층을 포함하는 산화물을 제공하기 위해 상기 제1 알칼리 토금속 층을 산화시키는 단계
를 포함하는, 반도체 소자의 제조 방법. 47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Implanting the first alkaline earth metal layer into the surface of the silicon carbide substrate using a plasma process; And
Oxidizing the first alkaline earth metal layer to provide an oxide comprising the first alkaline earth metal layer
Wherein the semiconductor device is a semiconductor device.
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
고상 확산(solid state diffusion)을 통해 상기 실리콘 카바이드 기판의 표면 내에 상기 제1 알칼리 토금속 층을 확산시키는 단계
를 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Diffusing the first alkaline earth metal layer into the surface of the silicon carbide substrate through solid state diffusion
Wherein the semiconductor device is a semiconductor device.
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
PECVD(Plasma Enhanced Chemical Vapor Deposition)를 통해 상기 제1 알칼리 토금속 층을 퇴적하는 단계
를 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Depositing the first alkaline earth metal layer through PECVD (Plasma Enhanced Chemical Vapor Deposition)
Wherein the semiconductor device is a semiconductor device.
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
PECVD를 통해 상기 제1 알칼리 토금속 층을 포함하는 산화물을 퇴적하는 단계
포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Depositing an oxide comprising the first alkaline earth metal layer through PECVD
≪ / RTI >
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
MOCVD(Metallo-Organic Chemical Vapor Deposition)를 통해 상기 게이트 스택을 퇴적하는 단계
를 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Depositing the gate stack through MOCVD (Metallo-Organic Chemical Vapor Deposition)
Wherein the semiconductor device is a semiconductor device.
상기 건식 화학법을 이용하여 상기 채널 영역 상의 상기 실리콘 카바이드 기판 상에 게이트 스택을 제공하는 단계는,
상기 실리콘 카바이드 기판의 표면 상에 상기 제1 알칼리 토금속 층을 포함하는 상기 게이트 스택을 인쇄하는 단계
를 포함하는, 반도체 소자의 제조 방법.47. The method of claim 46,
Providing a gate stack on the silicon carbide substrate on the channel region using the dry chemical method,
Printing the gate stack comprising the first alkaline earth metal layer on the surface of the silicon carbide substrate
Wherein the semiconductor device is a semiconductor device.
상기 아몰포스 와이드 밴드갭 유전체 층의 두께는 300 Å 내지 1000 Å을 포함하는 범위 내에 있는, 반도체 소자.The method according to claim 1,
Wherein the thickness of the amorphous wide bandgap dielectric layer is in the range of 300 ANGSTROM to 1000 ANGSTROM.
상기 아몰포스 와이드 밴드갭 유전체 층은 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 및 산화 하프늄(HfO)으로 구성된 그룹 중에서 선택된 산화물층을 포함하는, 반도체 소자.The method according to claim 1,
The semiconductor device of the wide band gap amorphous dielectric layer comprises an oxide layer chosen from the group consisting of silicon dioxide (SiO 2), aluminum oxide (Al 2 O 3) and hafnium oxide (HfO).
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| JP6552950B2 (en) * | 2015-03-24 | 2019-07-31 | 株式会社東芝 | Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator |
| JP6526549B2 (en) * | 2015-03-24 | 2019-06-05 | 株式会社東芝 | Semiconductor device, inverter circuit, drive device, vehicle, and elevator |
| JP6667809B2 (en) * | 2016-05-30 | 2020-03-18 | 株式会社東芝 | Semiconductor device, inverter circuit, drive device, vehicle, and elevator |
| JP6606020B2 (en) * | 2016-06-15 | 2019-11-13 | 株式会社東芝 | Semiconductor device, inverter circuit, drive device, vehicle, and elevator |
| CN107863392A (en) * | 2016-09-22 | 2018-03-30 | 中兴通讯股份有限公司 | A kind of SiC mos capacitances and its manufacture method |
| CN107871781A (en) * | 2016-09-27 | 2018-04-03 | 西安电子科技大学 | A kind of silicon carbide MOSFET and its manufacture method |
| JP6844228B2 (en) * | 2016-12-02 | 2021-03-17 | 富士電機株式会社 | Semiconductor devices and methods for manufacturing semiconductor devices |
| CN109037332A (en) * | 2017-06-12 | 2018-12-18 | 中兴通讯股份有限公司 | Silicone carbide metal oxide semiconductor field effect transistor and its manufacturing method |
| JP6367434B2 (en) * | 2017-06-21 | 2018-08-01 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US10497777B2 (en) | 2017-09-08 | 2019-12-03 | Hestia Power Inc. | Semiconductor power device |
| US10276704B1 (en) * | 2017-10-17 | 2019-04-30 | Mitsubishi Electric Research Laboratiories, Inc. | High electron mobility transistor with negative capacitor gate |
| US20210002551A1 (en) * | 2018-03-02 | 2021-01-07 | Mitsubishi Gas Chemical Company, Inc. | Protective fluid for alumina, protection method, and production method for semiconductor substrate having alumina layer using same |
| CN110120425B (en) * | 2019-05-22 | 2020-08-11 | 西安电子科技大学 | Vertical high-voltage MOSFET device and manufacturing method |
| JP7388020B2 (en) | 2019-07-11 | 2023-11-29 | 富士電機株式会社 | Insulated gate semiconductor device |
| CN112466756A (en) * | 2020-11-17 | 2021-03-09 | 深圳宝铭微电子有限公司 | Silicon carbide MOSFET manufacturing method |
| CN114551600A (en) * | 2022-02-22 | 2022-05-27 | 苏州龙驰半导体科技有限公司 | Manufacturing method of semiconductor device and semiconductor device |
| WO2024056193A1 (en) * | 2022-09-16 | 2024-03-21 | Hitachi Energy Ltd | Method for improving the channel mobility in a sic mosfet |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106428A (en) * | 1998-09-28 | 2000-04-11 | Toshiba Corp | Semiconductor device |
| US20020089023A1 (en) * | 2001-01-05 | 2002-07-11 | Motorola, Inc. | Low leakage current metal oxide-nitrides and method of fabricating same |
Family Cites Families (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4499147A (en) * | 1981-12-28 | 1985-02-12 | Ibiden Co., Ltd. | Silicon carbide substrates and a method of producing the same |
| US5918132A (en) | 1996-12-31 | 1999-06-29 | Intel Corporation | Method for narrow space formation and self-aligned channel implant |
| US6841439B1 (en) * | 1997-07-24 | 2005-01-11 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US7115461B2 (en) | 1997-07-24 | 2006-10-03 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| JPH11135774A (en) | 1997-07-24 | 1999-05-21 | Texas Instr Inc <Ti> | High-dielectric constant silicate gate dielectric |
| US20010013629A1 (en) * | 1998-06-30 | 2001-08-16 | Gang Bai | Multi-layer gate dielectric |
| US6972436B2 (en) * | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6246076B1 (en) * | 1998-08-28 | 2001-06-12 | Cree, Inc. | Layered dielectric on silicon carbide semiconductor structures |
| JP2000150875A (en) | 1998-11-13 | 2000-05-30 | Toshiba Corp | Semiconductor device and formation of thin film |
| US6241821B1 (en) * | 1999-03-22 | 2001-06-05 | Motorola, Inc. | Method for fabricating a semiconductor structure having a crystalline alkaline earth metal oxide interface with silicon |
| KR20000066800A (en) * | 1999-04-21 | 2000-11-15 | 김영환 | Layout of semiconductor apparatus with electrostatic discharge protective device |
| SG99871A1 (en) * | 1999-10-25 | 2003-11-27 | Motorola Inc | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6537613B1 (en) | 2000-04-10 | 2003-03-25 | Air Products And Chemicals, Inc. | Process for metal metalloid oxides and nitrides with compositional gradients |
| JP2004503920A (en) | 2000-05-31 | 2004-02-05 | モトローラ・インコーポレイテッド | Semiconductor device and method of manufacturing the semiconductor device |
| KR100697714B1 (en) | 2000-07-11 | 2007-03-21 | 프리스케일 세미컨덕터, 인크. | METHOD OF PREPARING CRYSTALLINE ALKALINE EARTH METAL OXIDES ON A Si SUBSTRATE |
| US20020030181A1 (en) | 2000-09-11 | 2002-03-14 | Stroud Eric M. | Chemical solvent for opaque coatings on scratch-off game tickets |
| CA2360312A1 (en) * | 2000-10-30 | 2002-04-30 | National Research Council Of Canada | Novel gate dielectric |
| KR20030051820A (en) * | 2000-11-14 | 2003-06-25 | 모토로라 인코포레이티드 | Semiconductor structure having high dielectric constant material |
| JP2002184973A (en) | 2000-12-11 | 2002-06-28 | Hitachi Ltd | Semiconductor device and its fabricating method |
| US6713846B1 (en) * | 2001-01-26 | 2004-03-30 | Aviza Technology, Inc. | Multilayer high κ dielectric films |
| US7371633B2 (en) | 2001-02-02 | 2008-05-13 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| JP2002299338A (en) | 2001-04-03 | 2002-10-11 | Matsushita Electric Ind Co Ltd | Thin-film forming method and semiconductor device manufacturing method |
| JP3773448B2 (en) * | 2001-06-21 | 2006-05-10 | 松下電器産業株式会社 | Semiconductor device |
| US6511876B2 (en) | 2001-06-25 | 2003-01-28 | International Business Machines Corporation | High mobility FETS using A1203 as a gate oxide |
| US20040012043A1 (en) * | 2002-07-17 | 2004-01-22 | Gealy F. Daniel | Novel dielectric stack and method of making same |
| JP3845616B2 (en) | 2002-12-27 | 2006-11-15 | 株式会社東芝 | Field effect transistor and manufacturing method thereof |
| US7183186B2 (en) | 2003-04-22 | 2007-02-27 | Micro Technology, Inc. | Atomic layer deposited ZrTiO4 films |
| JP2005135974A (en) | 2003-10-28 | 2005-05-26 | Seiko Epson Corp | Method of forming insulating film, piezoelectric device, ferroelectric device, and electronic equipment |
| US7053425B2 (en) * | 2003-11-12 | 2006-05-30 | General Electric Company | Gas sensor device |
| WO2005049957A2 (en) | 2003-11-18 | 2005-06-02 | Halliburton Energy Services, Inc. | High temperature environment tool system and method |
| US7115959B2 (en) | 2004-06-22 | 2006-10-03 | International Business Machines Corporation | Method of forming metal/high-k gate stacks with high mobility |
| GB0423343D0 (en) * | 2004-10-21 | 2004-11-24 | Koninkl Philips Electronics Nv | Metal-oxide-semiconductor device |
| US7667277B2 (en) * | 2005-01-13 | 2010-02-23 | International Business Machines Corporation | TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks |
| US7109079B2 (en) * | 2005-01-26 | 2006-09-19 | Freescale Semiconductor, Inc. | Metal gate transistor CMOS process and method for making |
| US20070001231A1 (en) * | 2005-06-29 | 2007-01-04 | Amberwave Systems Corporation | Material systems for dielectrics and metal electrodes |
| KR100650698B1 (en) * | 2005-08-02 | 2006-11-27 | 삼성전자주식회사 | Method of manufacturing semiconductor device with dual gates |
| US7436018B2 (en) * | 2005-08-11 | 2008-10-14 | Micron Technology, Inc. | Discrete trap non-volatile multi-functional memory device |
| US7727904B2 (en) * | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US7521376B2 (en) * | 2005-10-26 | 2009-04-21 | International Business Machines Corporation | Method of forming a semiconductor structure using a non-oxygen chalcogen passivation treatment |
| JP4868910B2 (en) | 2006-03-30 | 2012-02-01 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US20080017936A1 (en) * | 2006-06-29 | 2008-01-24 | International Business Machines Corporation | Semiconductor device structures (gate stacks) with charge compositions |
| US8106381B2 (en) | 2006-10-18 | 2012-01-31 | Translucent, Inc. | Semiconductor structures with rare-earths |
| US7531452B2 (en) * | 2007-03-30 | 2009-05-12 | Tokyo Electron Limited | Strained metal silicon nitride films and method of forming |
| JP5280670B2 (en) * | 2007-12-07 | 2013-09-04 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
| JP2009152392A (en) | 2007-12-20 | 2009-07-09 | Fujitsu Microelectronics Ltd | Method of manufacturing semiconductor device, and semiconductor device |
| US7947549B2 (en) | 2008-02-26 | 2011-05-24 | International Business Machines Corporation | Gate effective-workfunction modification for CMOS |
| US7741202B2 (en) | 2008-08-07 | 2010-06-22 | Tokyo Electron Limited | Method of controlling interface layer thickness in high dielectric constant film structures including growing and annealing a chemical oxide layer |
| JP4768788B2 (en) * | 2008-09-12 | 2011-09-07 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US8044469B2 (en) | 2008-09-19 | 2011-10-25 | Samsung Electronics Co., Ltd. | Semiconductor device and associated methods |
| US7999332B2 (en) * | 2009-05-14 | 2011-08-16 | International Business Machines Corporation | Asymmetric semiconductor devices and method of fabricating |
| JP5592083B2 (en) * | 2009-06-12 | 2014-09-17 | アイメック | Substrate processing method and semiconductor device manufacturing method using the same |
| US7989902B2 (en) * | 2009-06-18 | 2011-08-02 | International Business Machines Corporation | Scavenging metal stack for a high-k gate dielectric |
| JP5721351B2 (en) * | 2009-07-21 | 2015-05-20 | ローム株式会社 | Semiconductor device |
| JP5568913B2 (en) | 2009-07-24 | 2014-08-13 | 株式会社ユーテック | PZT film manufacturing method and steam heating apparatus |
| US8232148B2 (en) | 2010-03-04 | 2012-07-31 | International Business Machines Corporation | Structure and method to make replacement metal gate and contact metal |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106428A (en) * | 1998-09-28 | 2000-04-11 | Toshiba Corp | Semiconductor device |
| US20020089023A1 (en) * | 2001-01-05 | 2002-07-11 | Motorola, Inc. | Low leakage current metal oxide-nitrides and method of fabricating same |
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