JP6526549B2 - Semiconductor device, inverter circuit, drive device, vehicle, and elevator - Google Patents
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Description
本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。 Embodiments of the present invention relate to a semiconductor device, an inverter circuit, a drive device, a vehicle, and an elevator.
次世代の半導体デバイス用の材料としてSiC(炭化珪素)が期待されている。SiCはSi(シリコン)と比較して、バンドギャップが3倍、破壊電界強度が約10倍、熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。 SiC (silicon carbide) is expected as a material for the next generation of semiconductor devices. SiC has physical properties superior to that of Si (silicon) in that the band gap is 3 times, the breakdown electric field strength is about 10 times, and the thermal conductivity is about 3 times. By utilizing this characteristic, a semiconductor device capable of low loss and high temperature operation can be realized.
しかし、例えば、SiCを用いてMISFET(Meatl Insulator Semiconductor Field Effect Transistor)を形成する場合、半導体とゲート絶縁層との間に存在する界面準位の密度がSiと比較して大きくなる。このため、電荷の移動度が低下し、MISFETのオン抵抗が高くなるという問題がある。 However, for example, in the case of forming a MISFET (Meatl Insulator Semiconductor Field Effect Transistor) using SiC, the density of interface states existing between the semiconductor and the gate insulating layer is larger than that of Si. For this reason, there is a problem that the mobility of charge decreases and the on-resistance of the MISFET becomes high.
上記問題を解決するため、例えば、SiCと絶縁膜との界面に、界面準位を終端するためのN(窒素)やリン(P)等の元素を導入する方法がある。この方法を用いた場合、N(窒素)やリン(P)がn型ドーパントとして働き、nチャネル型のMISFETの閾値が低下する恐れがある。 In order to solve the above problems, for example, there is a method of introducing an element such as N (nitrogen) or phosphorus (P) for terminating the interface state at the interface between SiC and the insulating film. When this method is used, N (nitrogen) or phosphorus (P) acts as an n-type dopant, which may lower the threshold of the n-channel type MISFET.
SiCMOSFETの誤動作を起こさないためには、動作温度(例えば200℃)に於いて、少なくとも3V以上の閾値が必要であり、5V以上が望ましい。そういった中、窒素やリンの終端では、1V程度に落ちてしまうのが現状である。 In order to prevent the malfunction of the SiC MOSFET, a threshold of at least 3 V or more is required at the operating temperature (for example, 200 ° C.), and 5 V or more is desirable. Under such circumstances, at the end of nitrogen and phosphorus, the current situation is that it drops to about 1 V.
本発明が解決しようとする課題は、高い閾値を実現可能な半導体装置、インバータ回路、駆動装置、車両、及び、昇降機を提供することにある。 The problem to be solved by the present invention is to provide a semiconductor device, an inverter circuit, a drive device, a vehicle, and an elevator capable of realizing a high threshold.
実施形態の半導体装置は、第1の面を有するp型のSiC層と、ゲート電極と、前記SiC層の前記第1の面と前記ゲート電極との間のゲート絶縁層とを備え、前記ゲート絶縁層が、第1の層と、前記第1の層よりも酸素密度の高い第2の層と、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、及び、Bi(ビスマス)の群の少なくとも一つの第1の元素を含有する前記第1の層と前記第2の層との間の第1の領域と、を有し、前記第1の領域が、前記第1の元素の濃度の第1のピークを有し、前記第1のピークの半値全幅が1nm以下である。
A semiconductor device according to an embodiment includes a p-type SiC layer having a first surface, a gate electrode, and a gate insulating layer between the first surface of the SiC layer and the gate electrode, the gate And a second layer having an oxygen density higher than that of the first layer, N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), and Bi. possess a first region between the first layer and the second layer containing at least one of the first element of the group of (bismuth), the said first region, said first It has a first peak with a concentration of one element, and the full width at half maximum of the first peak is 1 nm or less .
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same reference numerals are given to the same members and the like, and the description of the members and the like which have been described once is omitted as appropriate.
また、以下の説明において、n+、n、n−及び、p+、p、p−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちn+はnよりもn型の不純物濃度が相対的に高く、n−はnよりもn型の不純物濃度が相対的に低いことを示す。また、p+はpよりもp型の不純物濃度が相対的に高く、p−はpよりもp型の不純物濃度が相対的に低いことを示す。なお、n+型、n−型を単にn型、p+型、p−型を単にp型と記載する場合もある。 Moreover, in the following description, the notation of n + , n, n − and p + , p, p − indicates the relative level of the impurity concentration in each conductivity type. That is, n + indicates that the n-type impurity concentration is relatively higher than n, and n − indicates that the n-type impurity concentration is relatively lower than n. Also, p + indicates that the p-type impurity concentration is relatively higher than p, and p − indicates that the p-type impurity concentration is relatively lower than p. The n + type and n − type may be simply described as n type, p + type and p − type simply as p type.
(第1の実施形態)
本実施形態の半導体装置は、第1の面を備えるp型のSiC層と、ゲート電極と、SiC層の第1の面とゲート電極との間に設けられ、第1の層と、第1の層よりも酸素密度の高い第2の層と、第1の層と第2の層との間に設けられ、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)の群から選ばれる少なくとも一つの第1の元素を含有し、第1の元素の濃度の第1のピークを有する第1の領域と、を有するゲート絶縁層と、を備える。
First Embodiment
The semiconductor device according to the present embodiment is provided between a p-type SiC layer having a first surface, a gate electrode, and a first surface of the SiC layer and the gate electrode, and N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), and a second layer having an oxygen density higher than that of the first layer and the first layer and the second layer. And a first region containing at least one first element selected from the group of Bi (bismuth) and having a first peak of the concentration of the first element.
図1は、本実施形態の半導体装置であるMISFETの構成を示す模式断面図である。このMISFET100は、pウェルとソース領域をイオン注入で形成する、Double Implantation MOSFET(DIMOSFET)である。また、MISFET100は、電子をキャリアとするnチャネル型のMOSFETである。
FIG. 1 is a schematic cross-sectional view showing a configuration of a MISFET which is a semiconductor device of the present embodiment. The
このMISFET100は、n+型のSiC基板12を備えている。本明細書ではSiC基板12等の面に対し、図1における上側の面を表面、下側の面を裏面と称する。
The
SiC基板12は、例えば、不純物濃度1×1018cm−3以上1×1020cm−3以下の、例えばN(窒素)をn型不純物として含む4H−SiCのSiC基板である。
The
図2は、SiC半導体の結晶構造を示す図である。SiC半導体の代表的な結晶構造は、4H−SiCのような六方晶系である。六角柱の軸方向に沿うc軸を法線とする面(六角柱の頂面)の一方が(0001)面である。(0001)面と等価な面を、シリコン面と称し{0001}面と表記する。シリコン面にはSi(シリコン)が配列している。 FIG. 2 is a view showing a crystal structure of a SiC semiconductor. A typical crystal structure of a SiC semiconductor is a hexagonal system such as 4H-SiC. One of the faces (top face of the hexagonal prism) having the c axis along the axial direction of the hexagonal prism as a normal is the (0001) plane. A plane equivalent to the (0001) plane is referred to as a silicon plane and is described as a {0001} plane. Si (silicon) is arranged on the silicon surface.
六角柱の軸方向に沿うc軸を法線とする面(六角柱の頂面)の他方が(000−1)面である。(000−1)面と等価な面を、カーボン面と称し{000−1}面と表記する。カーボン面にはC(炭素)が配列している The other of the plane (top face of the hexagonal column) having the c-axis along the axial direction of the hexagonal column as the normal is the (000-1) plane. A plane equivalent to the (000-1) plane is referred to as a carbon plane and is referred to as a {000-1} plane. C (carbon) is arranged on the carbon surface
一方、六角柱の側面(柱面)が、(1−100)面と等価な面であるm面、すなわち{1−100}面である。また、隣り合わない一対の稜線を通る面が(11−20)面と等価な面であるa面、すなわち{11−20}面である。m面及びa面には、Si(シリコン)及びC(炭素)の双方が配列している。 On the other hand, the side surface (pillar surface) of the hexagonal column is an m-plane which is a plane equivalent to the (1-100) plane, that is, a {1-100} plane. Further, a plane passing through a pair of ridge lines which are not adjacent to each other is an a-plane equivalent to the (11-20) plane, that is, a {11-20} plane. In m-plane and a-plane, both Si (silicon) and C (carbon) are arranged.
以下、SiC基板12の表面がシリコン面に対し0度以上8度以下傾斜した面、裏面がカーボン面に対し0度以上8度以下傾斜した面である場合を例に説明する。
Hereinafter, the case where the surface of the
SiC基板12の表面上には、例えば、n型不純物の不純物濃度5×1015以上2×1016cm−3以下のn−型のドリフト層14が形成されている。ドリフト層14は、例えば、SiC基板12上にエピタキシャル成長により形成されたSiCのエピタキシャル成長層である。
On the surface of the
ドリフト層14の表面も、シリコン面に対し0度以上8度以下傾斜した面である。ドリフト層14の膜厚は、例えば、5μm以上100μm以下である。
The surface of the
ドリフト層14の一部表面には、例えば、p型不純物の不純物濃度5×1015cm−3以上1×1017cm−3以下のp型のpウェル領域(SiC層)16が形成されている。pウェル領域16の深さは、例えば0.6μm程度である。pウェル領域16は、MISFET100のチャネル領域として機能する。
A p-type p well region (SiC layer) 16 having an impurity concentration of 5 × 10 15 cm −3 or more and 1 × 10 17 cm −3 or less, for example, is formed on a partial surface of the
pウェル領域(SiC層)16の表面(第1の面)も、シリコン面に対し0度以上8度以下傾斜した面である。 The surface (first surface) of the p well region (SiC layer) 16 is also a surface inclined at 0 degrees to 8 degrees with respect to the silicon surface.
pウェル領域16の一部表面には、例えばn型不純物の不純物濃度1×1018cm−3以上1×1022cm−3cm−3以下のn+型のソース領域18が形成されている。ソース領域18の深さは、pウェル領域16の深さよりも浅く、例えば0.3μm程度である。
Some surface of the p-
また、pウェル領域16の一部表面であって、ソース領域18の側方に、例えば、p型不純物の不純物濃度1×1018cm−3以上1×1022cm−3以下のp+型のpウェルコンタクト領域20が形成されている。pウェルコンタクト領域20の深さは、pウェル領域16の深さよりも浅く、例えば0.3μm程度である。
In addition, a p + -type p + -type impurity concentration of 1 × 10 18 cm −3 or more and 1 × 10 22 cm −3 or less on the side surface of the
ドリフト層14及びpウェル領域(SiC層)16の表面に連続的に、これらの層及び領域を跨ぐように形成されたゲート絶縁層28を有している。
A
そして、ゲート絶縁層28上には、ゲート電極30が形成されている。ゲート電極30には、例えば、ドーピングされたポリシリコン等が適用可能である。ゲート電極30上には、例えば、シリコン酸化膜で形成される層間絶縁膜32が形成されている。
The
ゲート電極30下の、ソース領域18とドリフト層14とに挟まれるpウェル領域16がMISFET100のチャネル領域として機能する。
The
ゲート絶縁層28は、ゲート電極30とpウェル領域(SiC層)16との間に設けられる。ゲート絶縁層28の膜厚は、例えば、30nm以上300nm以下である。また、ゲート絶縁層28のシリコン酸化膜換算膜厚は、例えば、30nm以上60nm以下である。
図3は、本実施形態のp型のSiC層、ゲート絶縁層及びゲート電極部分の拡大図である。 FIG. 3 is an enlarged view of the p-type SiC layer, the gate insulating layer, and the gate electrode portion of this embodiment.
ゲート絶縁層28は、第1の層28a、第2の層28b、第1の領域40を備える。第2の層28bは、第1の層28aとゲート電極30との間に設けられる。第2の層28bは、第1の層28a上に設けられる。第2の層28bは、ゲート電極30に接している。
The
第1の層28a及び第2の層28bは、例えば、酸化物又は酸窒化物である。第1の層28a及び第2の層28bは、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウムアルミニウム、酸化ジルコニウムアルミニウム、ハフニウムシリケート、ジルコニウムシリケートの群から選ばれる材料である。
The
第2の層28bの酸素密度は、第1の層28aの酸素密度よりも高い。第1の層28aは、例えば、酸化シリコンであり、第2の層28bは、例えば、酸化シリコンより誘電率の高い高誘電率膜である。第2の層28bは、例えば、酸化ハフニウムである。
The oxygen density of the
第1の領域40は、第1の層28aと第2の層28bとの間に設けられる。第1の領域40は、第1の層28aと第2の層28bとの界面近傍に設けられる。第1の領域40は、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)の群から選ばれる少なくとも一つの第1の元素を含有する。
The
そして、第1の領域40は、第1の元素の濃度の第1のピークを有する。第1のピークの半値全幅は1nm以下であることが望ましい。第1のピークの半値全幅は0.5nm以下であることが望ましい。
And the
第1の元素の濃度のピークから1nm以上離れた位置の濃度は、十分に小さく、1×1018cm−3以下であることが望ましい。元素の濃度は、SIMSにて確認できるが、各元素の検出限界以下(およそ1×1017cm−3以下)であることがより好ましい。 It is desirable that the concentration at a position 1 nm or more away from the peak of the concentration of the first element be sufficiently small, 1 × 10 18 cm −3 or less. The concentration of the element can be confirmed by SIMS, but is more preferably below the detection limit of each element (approximately 1 × 10 17 cm −3 or less).
第1の元素は、第1の層28aと第2の層28bとの界面に偏析している。第1の元素は、酸素密度が高い第2の層28bを構成する金属元素と結合している。
The first element is segregated at the interface between the
第1のピークの第1の元素の濃度が4×1019cm−3以上6.4×1022cm−3以下であることが望ましい。 It is desirable that the concentration of the first element of the first peak be 4 × 10 19 cm −3 or more and 6.4 × 10 22 cm −3 or less.
なお、酸素密度、第1の元素の濃度及びその分布は、例えば、SIMS(Secondary Ion Mass Spectrometry)により求めることが可能である。 Note that the oxygen density, the concentration of the first element, and the distribution thereof can be determined, for example, by SIMS (Secondary Ion Mass Spectrometry).
本実施例では、第2の層28bの酸素密度は、第1の層28aの酸素密度よりも高いとしているが、上層の膜の酸素密度を、下層の膜の酸素密度よりも低くしても問題はなく、酸素密度が違う膜の積層となっている点が重要である。次の実施形態にて示している。
In the present embodiment, the oxygen density of the
MISFET100は、ソース領域18とpウェルコンタクト領域20とに電気的に接続される導電性のソース電極34を備えている。ソース電極34は、pウェル領域16に電位を与えるpウェル電極としても機能する。
The
ソース電極34は、例えば、Ni(ニッケル)のバリアメタル層と、バリアメタル層上のAl(アルミニウム)のメタル層との積層で構成される。Niのバリアメタル層とAlのメタル層とは反応により合金を形成していてもよい。
The
また、SiC基板12のドリフト層14と反対側、すなわち、裏面側には、導電性のドレイン電極36が形成されている。ドレイン電極36は、例えば、Ni(ニッケル)である。
A
なお、本実施形態において、n型不純物は例えば、N(窒素)やP(リン)が好ましいが、As(ヒ素)あるいはSb(アンチモン)等を適用することも可能である。また、p型不純物は例えば、Al(アルミニウム)が好ましいが、B(ボロン)、Ga(ガリウム)、In(インジウム)等を適用することも可能である。 In the present embodiment, for example, N (nitrogen) or P (phosphorus) is preferable as the n-type impurity, but As (arsenic) or Sb (antimony) or the like can also be applied. Further, for example, Al (aluminum) is preferable as the p-type impurity, but B (boron), Ga (gallium), In (indium) or the like can also be applied.
以下、本実施形態の半導体装置の作用及び効果について説明する。 Hereinafter, the operation and effect of the semiconductor device of the present embodiment will be described.
SiCのMISFETでは、SiC層とゲート絶縁層との界面の界面準位に起因して、キャリアの移動度が低下し、オン抵抗が高くなるという問題がある。このため、例えば、SiC層と絶縁膜との界面に、界面準位を終端するためのN(窒素)やリン(P)を導入する方法がある。この方法を用いた場合、N(窒素)やリン(P)がn型ドーパントとして働き、nチャネル型のMISFETでは閾値が低下する恐れがある。このため、nチャネル型のMISFETでは電子の高い移動度と高い閾値との両立が求められている。 In the SiC MISFET, there is a problem that the mobility of carriers decreases and the on-resistance increases due to the interface state at the interface between the SiC layer and the gate insulating layer. Therefore, for example, there is a method of introducing N (nitrogen) or phosphorus (P) for terminating the interface state at the interface between the SiC layer and the insulating film. When this method is used, N (nitrogen) or phosphorus (P) acts as an n-type dopant, and there is a possibility that the threshold may be lowered in the n-channel type MISFET. Therefore, in the n-channel type MISFET, coexistence with the high mobility of electrons and the high threshold is required.
図4は、本実施形態の作用及び効果の説明図である。本実施形態では、第1の領域40に固定された負電荷が存在する。この固定負電荷によりnチャネル型のMISFETの閾値が上昇する。よって、高い閾値を備えるMISFETが実現できる。
FIG. 4 is an explanatory view of the operation and the effect of the present embodiment. In the present embodiment, a negative charge fixed to the
本実施形態では、ゲート絶縁層28が、酸素密度の異なる第1の層28aと第2の層28bとの積層構造となっている。発明者による第一原理計算の結果、酸素密度の異なる膜の界面では、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)から選ばれる第1の元素が、電子をトラップすることにより安定化することが判明した。N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)から選ばれる第1の元素は、電子をトラップして、酸素密度の異なる第1の層28aと第2の層28bとの界面の酸素欠陥に固定される。したがって、固定負電荷が形成される。そして、第1の元素は、酸素密度がより高い膜を構成する金属元素と結合している。
In the present embodiment, the
第1のピークの濃度は、4×1019cm−3以上6.4×1022cm−3以下であることが望ましい。上記範囲を下回ると、固定負電荷による閾値上昇効果が得られない恐れがある。また、上記範囲を超えて第1の元素を膜中に導入することは困難である。なお、第1のピークの濃度とは、第1のピークの頂部の濃度である。 The concentration of the first peak is preferably 4 × 10 19 cm −3 or more and 6.4 × 10 22 cm −3 or less. Below the above range, there is a possibility that the threshold increase effect by fixed negative charge can not be obtained. Moreover, it is difficult to introduce the first element into the film beyond the above range. The concentration of the first peak is the concentration at the top of the first peak.
また、第2の層28bが、つまり、酸素密度の高い側の膜がゲート電極30に接していることが望ましい。例えば、第2の層28bが、酸化ハウニウムや酸化ジルコニウムのような高誘電率の金属酸化物の場合、第2の層28bとゲート電極30との間で、フェルミレベルのピン止め効果が生じ、更に、MISFETの閾値が上昇するからである。
In addition, it is desirable that the
次に、本実施形態の半導体装置の製造方法について、図1、図3を参照しつつ説明する。特に、ゲート絶縁層28の製造方法について説明する。第1の元素がN(窒素)である場合を例に説明する。
Next, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 1 and 3. In particular, a method of manufacturing the
まず、SiC層16上に熱酸化により酸化シリコン膜を形成する。この酸化シリコン膜が第1の層28aとなる。次に、窒素プラズマ処理で酸化シリコン膜表面を窒化する。
First, a silicon oxide film is formed on the
次に、酸化ハフニウム膜をCVD法により堆積する。この酸化ハフニウム膜が、第2の層28bとなる。その後、窒素雰囲気中でアニールを行う。このアニールにより、酸化シリコン膜表面のN(窒素)が、酸化シリコン膜表面(第1の層)28aと酸化ハフニウム膜(第2の層)28bとの界面に電子をトラップして偏析し、固定負電荷となる。
Next, a hafnium oxide film is deposited by the CVD method. This hafnium oxide film becomes the
その後、例えば、多結晶シリコンのゲート電極が形成される。 Thereafter, for example, a polycrystalline silicon gate electrode is formed.
その他の工程については、公知の製造方法を適用することにより、図1、図3に示したMISFET100が形成される。
As for the other steps, the
なお、例えば、第1の元素がP(リン)、As(ヒ素)、Sb(アンチモン)やBi(ビスマス)である場合には、窒素プラズマで酸化シリコン膜表面を窒化する処理に代えて、ホスフィン(PH3)、アルシン(AH3)、スチビン(SbH3)やビスムチン(BiH3)を流して、P(リン)、As(ヒ素)、Sb(アンチモン)やBi(ビスマス)を酸化シリコン膜表面に吸着させる処理を行えば良い。もちろんN(窒素)の場合に、NH3を酸化シリコン膜表面に吸着させる処理を行っても良い。 For example, in the case where the first element is P (phosphorus), As (arsenic), Sb (antimony) or Bi (bismuth), phosphine is used in place of the process of nitriding the silicon oxide film surface with nitrogen plasma. P (phosphorus), As (arsenic), Sb (antimony) and Bi (bismuth) on the surface of silicon oxide film by flowing (PH 3 ), arsine (AH 3 ), stibine (SbH 3 ) and bismucin (BiH 3 ) The process of adsorbing to Of course, in the case of N (nitrogen), a process of adsorbing NH 3 to the surface of the silicon oxide film may be performed.
本実施形態によれば、高い閾値を実現するnチャネル型のMISFETが実現できる。 According to this embodiment, an n-channel type MISFET that realizes a high threshold can be realized.
(第2の実施形態)
本実施形態の半導体装置は、第1の層と第2の層の上下が反転していること以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、記述を省略する。
Second Embodiment
The semiconductor device of the present embodiment is the same as that of the first embodiment except that the upper and lower sides of the first layer and the second layer are reversed. Therefore, the contents overlapping with the first embodiment will not be described.
図5は、本実施形態のp型のSiC層、ゲート絶縁層及びゲート電極部分の拡大図である。第2の層28b上に第1の層28aが形成される。
FIG. 5 is an enlarged view of the p-type SiC layer, the gate insulating layer, and the gate electrode portion of this embodiment. The
第2の層28bの酸素密度は、第1の層28aの酸素密度よりも高い。例えば、第1の層28aが酸化シリコン、第2の層28bが酸化ハフニウムである。
The oxygen density of the
第1の領域40は、第2の層28bと第1の層28aとの間に設けられる。第1の領域40は、第2の層28bと第1の層28aとの界面近傍に設けられる。第1の領域40は、N(窒素)、P(リン)、As(ヒ素)、第1の層28aとSb(アンチモン)、Bi(ビスマス)の群から選ばれる少なくとも一つの第1の元素を含有する。
The
本実施形態でも、第1の実施形態同様、第1の領域40に固定された負電荷が存在する。この負電荷によりnチャネル型のMISFETの閾値が上昇する。よって、高い閾値を備えるMISFETが実現できる。
In the present embodiment, as in the first embodiment, the negative charge fixed to the
本実施形態によれば、高い閾値を実現するnチャネル型のMISFETが実現できる。 According to this embodiment, an n-channel type MISFET that realizes a high threshold can be realized.
(第3の実施形態)
本実施形態の半導体装置は、SiC層とゲート絶縁層との間に設けられ、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)の群から選ばれる少なくとも一つの第2の元素を含有し、第2の元素の濃度の第2のピークを有する第2の領域を、更に備える以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、記述を省略する。
Third Embodiment
The semiconductor device of this embodiment is provided between the SiC layer and the gate insulating layer, and is selected from the group of N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), Bi (bismuth). The second embodiment is the same as the first embodiment except that a second region containing at least one second element and having a second peak of the concentration of the second element is further provided. Therefore, the contents overlapping with the first embodiment will not be described.
図6は、本実施形態のp型のSiC層、ゲート絶縁層及びゲート電極部分の拡大図である。SiC層16とゲート絶縁層28との間に第2の領域50が、更に設けられる。
FIG. 6 is an enlarged view of the p-type SiC layer, the gate insulating layer, and the gate electrode portion of this embodiment. A
第2の領域50は、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)の群から選ばれる少なくとも一つの第2の元素を含有する。第2の領域50は、第2の元素の濃度の第2のピークを有する。
The
第2のピークの半値全幅が1nm以下であることが望ましい。第2のピークの半値全幅は0.5nm以下であることが望ましい。第2の元素は、SiC層16とゲート絶縁層28との界面に偏析している。
The full width at half maximum of the second peak is preferably 1 nm or less. The full width at half maximum of the second peak is preferably 0.5 nm or less. The second element is segregated at the interface between the
第2の元素の濃度のピークから1nm以上離れた位置の濃度は、十分に小さく、1×1018cm−3以下であることが望ましい。元素の濃度は、SIMSにて確認できるが、各元素の検出限界以下(およそ1×1017cm−3以下)であることがより好ましい。 It is desirable that the concentration at a position 1 nm or more away from the peak of the concentration of the second element be sufficiently small, 1 × 10 18 cm −3 or less. The concentration of the element can be confirmed by SIMS, but is more preferably below the detection limit of each element (approximately 1 × 10 17 cm −3 or less).
次に、本実施形態の半導体装置の製造方法について、図1、図6を参照しつつ説明する。特に、ゲート絶縁層28の製造方法について説明する。第1の元素及び第2の元素がN(窒素)である場合を例に説明する。
Next, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 1 and 6. In particular, a method of manufacturing the
まず、SiC層16上に熱酸化により酸化シリコン膜を形成する。この酸化シリコン膜が第1の層28aとなる。
First, a silicon oxide film is formed on the
次に、酸化シリコン膜を、例えば、一酸化窒素(NO)雰囲気中で酸窒化する。この酸窒化により、SiC層16と酸化シリコン膜との界面にN(窒素)が偏析した第2の領域50が形成される。
Next, the silicon oxide film is oxynitrided, for example, in a nitrogen monoxide (NO) atmosphere. By this oxynitridation, a
次に、窒素プラズマ処理を行い、酸化シリコン膜表面を窒化する。 Next, nitrogen plasma treatment is performed to nitride the silicon oxide film surface.
次に、酸化ハフニウム膜をCVD法により堆積する。この酸化ハフニウム膜が、第2の層28bとなる。その後、窒素雰囲気中でアニールを行う。このアニールにより、酸化シリコン膜表面のN(窒素)が、酸化シリコン膜(第1の層)28aと酸化ハフニウム膜(第2の層)28bとの界面に偏析し、固定負電荷となる。
Next, a hafnium oxide film is deposited by the CVD method. This hafnium oxide film becomes the
その後、例えば、多結晶シリコンのゲート電極が形成される。 Thereafter, for example, a polycrystalline silicon gate electrode is formed.
その他の工程については、公知の製造方法を適用することにより、図1、図6に示したMISFETが形成される。 As for the other steps, the MISFET shown in FIGS. 1 and 6 is formed by applying a known manufacturing method.
第2の元素は、SiC層16とゲート絶縁層28との界面に存在する界面準位を終端する。したがって、第2の領域50を設けることで、電子の移動度が向上する。よって、MISFETのオン抵抗が低減する。
The second element terminates the interface state present at the interface between the
また、第1の実施形態同様、第1の領域40を設けることで、MISFETの閾値が上昇する。
Further, as in the first embodiment, the provision of the
本実施形態によれば、高い移動度と高い閾値との両立が可能なnチャネル型のMISFETが実現できる。 According to this embodiment, it is possible to realize an n-channel type MISFET capable of achieving both high mobility and high threshold value.
なお、プロセス整合性の観点から、第1の元素と第2の元素は、同一の元素であることが望ましい。 From the viewpoint of process consistency, it is desirable that the first element and the second element be the same element.
また、SiC層16の表面(第1の面)が(0001)面に対し0度以上8度以下傾斜する面である場合には、第2の元素がP(リン)、As(ヒ素)、Sb(アンチモン)またはBi(ビスマス)であることが望ましい。最表面にSiが配列するシリコン面では、P(リン)、As(ヒ素)、Sb(アンチモン)またはBi(ビスマス)を用いることで、終端構造が安定するからである。特に安価であることからP或いはAsが好ましい。例えばPを用いる場合、基板上にPH3を載せ、酸化膜を形成し、その上に再びPH3を載せ、そしてHfO2を形成するといった製造方法が有効である。
When the surface (first surface) of the
また、SiC層16の表面(第1の面)が(000−1)面に対し0度以上8度以下傾斜する面、又は、第1の面が<0001>方向に対し0度以上8度以下傾斜する面である場合には、第2の元素がN(窒素)であることが望ましい。最表面に、C(炭素)が配列する、カーボン面、m面、a面等では、N(窒素)を用いることで、終端構造が安定するからである。この場合、薄い熱酸化膜を形成して、その上にHfO2を形成し、NO窒化を一度行うことで、第1の領域40、及び第2の領域50に窒素を導入することも可能である。それぞれの位置に於いて窒素が安定であるため、それぞれの領域にて、上記のピークを持った構造となる。
In addition, the surface (first surface) of the
なお、第2のピークの濃度は、4×1019cm−3以上6.4×1022cm−3以下であることが望ましい。上記範囲を下回ると、第2の元素の界面終端による移動度向上の効果が得られない恐れがある。また、上記範囲を超えて第2の元素を界面に導入することは困難である。なお、第2のピークの濃度とは、第2のピークの頂部の濃度である。 The concentration of the second peak is preferably 4 × 10 19 cm −3 or more and 6.4 × 10 22 cm −3 or less. If it is less than the above range, the effect of mobility improvement by the interface termination of the second element may not be obtained. In addition, it is difficult to introduce the second element into the interface beyond the above range. The concentration of the second peak is the concentration at the top of the second peak.
なお、第2の元素の濃度及びその分布は、例えば、SIMSにより求めることが可能である。 The concentration of the second element and the distribution thereof can be determined, for example, by SIMS.
(第4の実施形態)
本実施形態の半導体装置は、ゲート絶縁層が、第1の層と第2の層の積層構造を複数層備えること以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、記述を省略する。
Fourth Embodiment
The semiconductor device of this embodiment is the same as that of the first embodiment except that the gate insulating layer includes a plurality of stacked structures of the first layer and the second layer. Therefore, the contents overlapping with the first embodiment will not be described.
図7は、本実施形態のp型のSiC層、ゲート絶縁層及びゲート電極部分の拡大図である。図7に示すように、ゲート絶縁層28は、第1の層28aと第2の層28bの積層構造を2層備えている。そして、第1の領域40を3層備えている。
FIG. 7 is an enlarged view of the p-type SiC layer, the gate insulating layer, and the gate electrode portion of this embodiment. As shown in FIG. 7, the
図8は、本実施形態の作用及び効果の説明図である。本実施形態では、第1の層28aと第2の層28bの積層構造を2層備え、固定負電荷も3層形成される。MISFETの閾値の上昇は固定負電荷の層数に比例する。したがって、本実施形態によれば、第1の実施形態と比較して、更に、MISFETの閾値が上昇する。
FIG. 8 is an explanatory view of the operation and the effect of the present embodiment. In this embodiment, a two-layered structure of the
なお、ここでは、第1の層28aと第2の層28bの積層構造を2層備える場合を例に説明したが、3層以上とすることも可能である。特に、高耐圧のSiC−MISFETでは、ゲート絶縁層厚を厚くすることに対する自由度が高いため、積層回数を増加させて閾値を上昇させることが容易である。
Although the case where the two-layered structure of the
(第5の実施形態)
本実施形態の半導体装置は、p型のSiC層と、ゲート電極との間に設けられ、Ge(ゲルマニウム)、B(ボロン)、Al(アルミニウム)、Ga(ガリウム)、In(インジウム)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、La(ランタン)、ランタノイド(Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)の群から選ばれる少なくとも一つの元素と、C(炭素)を含むゲート絶縁層と、を備える。ゲート絶縁層の構成が異なる以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、記述を省略する。
Fifth Embodiment
The semiconductor device of this embodiment is provided between a p-type SiC layer and a gate electrode, and is made of Ge (germanium), B (boron), Al (aluminum), Ga (gallium), In (indium), Be (Beryllium), Mg (magnesium), Ca (calcium), Sr (strontium), Ba (barium), Sc (scandium), Y (yttrium), La (lanthanum), lanthanoids (Ce, Pr, Nd, Pm, Sm) And at least one element selected from the group consisting of Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu), and a gate insulating layer containing C (carbon). The second embodiment is the same as the first embodiment except that the configuration of the gate insulating layer is different. Therefore, the contents overlapping with the first embodiment will not be described.
図9は、本実施形態の半導体装置であるMISFETの構成を示す模式断面図である。このMISFET200は、pウェルとソース領域をイオン注入で形成するDIMOSFETである。また、MISFET200は、電子をキャリアとするnチャネル型のMOSFETである。
FIG. 9 is a schematic cross-sectional view showing the configuration of the MISFET which is the semiconductor device of this embodiment. The
ゲート絶縁層128は、Ge(ゲルマニウム)、B(ボロン)、Al(アルミニウム)、Ga(ガリウム)、In(インジウム)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、La(ランタン)、ランタノイド(Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)の群から選ばれる少なくとも一つの元素を膜中に含有する。また、ゲート絶縁層128は、C(炭素)を含む。
The
ゲート絶縁層128中の上記元素の最大濃度が、1×1018cm−3以上であることが望ましく、1×1019cm−3以上であることより望ましく、1×1020cm−3以上であることが更に望ましい。上記元素の最大濃度は、例えば、5×1020cm−3以下である。
The maximum concentration of the above element in the
ゲート絶縁層128中のC(炭素)の最大濃度が、1×1018cm−3以上であることが望ましく、1×1019cm−3以上であることより望ましく、1×1020cm−3以上であることが更に望ましい。C(炭素)の最大濃度は、例えば、5×1020cm−3以下である。
The maximum concentration of C (carbon) in the
次に、本実施形態の半導体装置の製造方法について、図9を参照しつつ説明する。特に、ゲート絶縁層128の製造方法について説明する。上記元素がB(ボロン)である場合を例に説明する。
Next, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIG. In particular, a method of manufacturing the
まず、SiC層16上にB(ボロン)を含有するアモルファスシリコン膜を、例えば、CVD法により堆積する。そして、このアモルファスシリコン膜を熱酸化して、Bを高い濃度で含有する酸化シリコン膜を形成する。
First, an amorphous silicon film containing B (boron) is deposited on the
熱酸化の際に、SiC層16表面からC(炭素)が酸化シリコン膜内に拡散する。このCと、酸化シリコン膜中のB及びOが結合して複合体となり固定負電荷を形成する。
During thermal oxidation, C (carbon) diffuses from the surface of the
その後、例えば、多結晶シリコンのゲート電極が形成される。 Thereafter, for example, a polycrystalline silicon gate electrode is formed.
その他の工程については、公知の製造方法を適用することにより、図9に示したMISFET200が形成される。
For the other steps, the
発明者による第一原理計算の結果、Ge(ゲルマニウム)、B(ボロン)、Al(アルミニウム)、Ga(ガリウム)、In(インジウム)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、La(ランタン)、ランタノイド(Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)の群から選ばれる元素は、絶縁膜中、特に、酸化シリコン膜中で、C(炭素)及びO(酸素)と結合して、複合体を形成することで安定になることが明らかになった。そして、この複合体は、シリコン酸化膜中で電子をトラップして負の固定電荷を形成することで安定にあることも明らかとなった。 As a result of the first principle calculation by the inventor, Ge (germanium), B (boron), Al (aluminum), Ga (gallium), In (indium), Be (beryllium), Mg (magnesium), Ca (calcium), Sr (strontium), Ba (barium), Sc (scandium), Y (yttrium), La (lanthanum), lanthanoids (Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm , Yb, and Lu) become stable by forming a complex by bonding with C (carbon) and O (oxygen) in the insulating film, particularly in the silicon oxide film. It became clear. Then, it was also revealed that this complex is stable by trapping electrons in the silicon oxide film to form a negative fixed charge.
上記複合体によって形成される固定負電荷によりnチャネル型のMISFETの閾値が上昇する。よって、高い閾値を備えるMISFETが実現できる。 The fixed negative charge formed by the complex raises the threshold of the n-channel type MISFET. Therefore, a MISFET having a high threshold can be realized.
上記元素は、C(炭素)と1:1の量比で結合して複合体を形成する。したがって、上記元素の最大濃度が、C(炭素)の最大濃度の80%以上120%以下であることが望ましい。 The element combines with C (carbon) in a ratio of 1: 1 to form a complex. Therefore, it is desirable that the maximum concentration of the element is 80% or more and 120% or less of the maximum concentration of C (carbon).
また、上記元素は、C(炭素)と結合して複合体を形成しているため、ゲート絶縁層中の所定の位置での上記元素の濃度が、ゲート絶縁層中の上記所定の位置でのC(炭素)の濃度の80%以上120%以下であることが望ましい。例えば、膜厚方向にSIMS測定を行った場合に測定される濃度が、測定を行った範囲で、同一の位置(第1の位置)で上記元素の濃度がC(炭素)の濃度の80%以上120%以下であることが望ましい。 Further, since the above element is bonded to C (carbon) to form a complex, the concentration of the above element at a predetermined position in the gate insulating layer is the same as that at the predetermined position in the gate insulating layer. It is desirable that it is 80% or more and 120% or less of the concentration of C (carbon). For example, the concentration measured when SIMS measurement is performed in the film thickness direction is 80% of the concentration of C (carbon) at the same position (first position) in the range where the measurement is performed. It is desirable that it is 120% or less.
本実施形態によれば、高い閾値を実現するnチャネル型のMISFETが実現できる。 According to this embodiment, an n-channel type MISFET that realizes a high threshold can be realized.
(第6の実施形態)
本実施形態のインバータ回路及び駆動装置は、第1の実施形態の半導体装置を備える駆動装置である。
Sixth Embodiment
The inverter circuit and the drive device of this embodiment are a drive device provided with the semiconductor device of the first embodiment.
図10は、本実施形態の駆動装置の模式図である。駆動装置300は、モーター140と、インバータ回路150を備える。
FIG. 10 is a schematic view of a drive device of the present embodiment. The driving device 300 includes a
インバータ回路150は、第1の実施形態のMISFET100をスイッチング素子とする3個の半導体モジュール100a、100b、100cで構成される。3個の半導体モジュール100a、100b、100cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。
The
本実施形態によれば、高い閾値を有するMISFETを備えることで、インバータ回路150及び駆動装置300の動作が安定する。
According to the present embodiment, the operation of the
(第7の実施形態)
本実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
Seventh Embodiment
The vehicle of the present embodiment is a vehicle provided with the semiconductor device of the first embodiment.
図11は、本実施形態の車両の模式図である。本実施形態の車両400は、鉄道車両である。車両400は、モーター140と、インバータ回路150を備える。インバータ回路150は、第1の実施形態の半導体モジュール100と同一構成の3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両400の車輪90が回転する。
FIG. 11 is a schematic view of a vehicle according to the present embodiment. The
本実施形態によれば、高い閾値を有するMISFETを備えることで、車両400の動作が安定する。
According to the present embodiment, the operation of the
(第8の実施形態)
本実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
Eighth Embodiment
The vehicle of the present embodiment is a vehicle provided with the semiconductor device of the first embodiment.
図12は、本実施形態の車両の模式図である。本実施形態の車両1000は、自動車である。車両1000は、モーター140と、インバータ回路150を備える。
FIG. 12 is a schematic view of a vehicle according to the present embodiment. The
インバータ回路150は、第1の実施形態のMISFET100をスイッチング素子とする3個の半導体モジュール100a、100b、100cで構成される。3個の半導体モジュール100a、100b、100cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両1000の車輪90が回転する。
The
本実施形態によれば、高い閾値を有するMISFETを備えることで、車両1000の信頼性が向上する。
According to the present embodiment, the reliability of the
(第9の実施形態)
本実施形態の昇降機は、第1の実施形態の半導体装置を備える昇降機である。
Ninth Embodiment
The elevator according to this embodiment is an elevator equipped with the semiconductor device according to the first embodiment.
図13は、本実施形態の昇降機(エレベータ)の模式図である。本実施形態の昇降機1100は、かご1010、カウンターウエイト1012、ワイヤロープ1014、巻上機1016、モーター140と、インバータ回路150を備える。
FIG. 13 is a schematic view of an elevator according to the present embodiment. The
インバータ回路150は、第1の実施形態のMISFET100をスイッチング素子とする3個の半導体モジュール100a、100b、100cで構成される。3個の半導体モジュール100a、100b、100cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により巻上機1016が回転し、かご1010が昇降する。
The
本実施形態によれば、高い閾値を有するMISFETを備えることで、昇降機1100の信頼性が向上する。
According to the present embodiment, the reliability of the
以上、第1乃至第5の実施形態では、炭化珪素の結晶構造として4H−SiCの場合を例に説明したが、本発明は6H−SiC、3C−SiC等、その他の結晶構造の炭化珪素に適用することも可能である。 As described above, in the first to fifth embodiments, the case of 4H-SiC has been described as an example of the crystal structure of silicon carbide, but the present invention is not limited to silicon carbide of other crystal structures such as 6H-SiC, 3C-SiC, etc. It is also possible to apply.
また、第1乃至第5の実施形態では、nチャネル型のプレーナ型のMISFETを例に説明したが、nチャネル型のトレンチ型のMISFETにも本発明を適用することは可能である。また、nチャネル型のIGBT(Insulated Gate Bipolar Transistor)にも本発明を適用することは可能である。 In the first to fifth embodiments, the n channel planar type MISFET is described as an example, but the present invention can be applied to an n channel trench type MISFET. The present invention can also be applied to n-channel IGBTs (Insulated Gate Bipolar Transistors).
また、第7乃至第9の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。 In the seventh to ninth embodiments, the semiconductor device of the present invention is applied to a vehicle or an elevator as an example, but the semiconductor device of the present invention is applied to, for example, a power conditioner of a solar power generation system. It is also possible.
また、本発明を、シリコンの{111}面に対し0度以上8度以下傾斜する面上に形成されるゲート絶縁層を備える半導体装置に適用することも可能である。また、本発明を、ダイヤモンドの{111}面に対し0度以上8度以下傾斜する面上に形成されるゲート絶縁層を備える半導体装置に適用することも可能である。 The present invention can also be applied to a semiconductor device provided with a gate insulating layer formed on a surface which is inclined at 0 degrees to 8 degrees with respect to the {111} plane of silicon. The present invention can also be applied to a semiconductor device provided with a gate insulating layer formed on a surface which is inclined at 0 degrees to 8 degrees with respect to the {111} plane of diamond.
従来の電荷トラップ膜では、電荷の注入作業が必要だが、高密度で入れることが出来るというメリットもある。従来の電荷トラップ膜では、時間が経つにつれ、電荷が放出されてしまい、閾値が低下するという問題がある。これは、トラップ状態が、それ程安定ではないことを意味している。 The conventional charge trapping film requires charge injection work, but has the advantage of being able to be filled at high density. In the conventional charge trap film, charge is released as time passes, and there is a problem that the threshold value is lowered. This means that the trap state is not so stable.
それに対し、本発明では、ゲート絶縁層中に安定なマイナス固定電荷を形成することが出来る。非常に安定であるため、絶縁膜中から電荷の出入りはない。唯一の問題は、トラップ量を、それ程高く出来ない点である。しかし、その点は、多重の積層にしたり、厚膜を形成し膜全体にトラップを形成するようにしたりして密度を上げることで解決できる。 On the other hand, in the present invention, stable negative fixed charge can be formed in the gate insulating layer. As it is very stable, no charge flows in or out of the insulating film. The only problem is that the trap volume can not be so high. However, that point can be solved by increasing the density by forming multiple layers or forming a thick film and forming a trap on the entire film.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While certain embodiments of the present invention have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the scope of the invention. For example, components of one embodiment may be replaced or modified with components of another embodiment. These embodiments and modifications thereof are included in the scope and the gist of the invention, and are included in the invention described in the claims and the equivalent scope thereof.
16 pウェル領域(SiC層)
28 ゲート絶縁層
28a 第1の層
28b 第2の層
30 ゲート電極
40 第1の領域
50 第2の領域
100 MISFET(半導体装置)
140 モーター
150 インバータ回路
200 MISFET(半導体装置)
300 駆動装置
400 車両
1000 車両
1100 昇降機
16 p well region (SiC layer)
28
140
300
Claims (14)
ゲート電極と、
前記SiC層の前記第1の面と前記ゲート電極との間のゲート絶縁層とを備え、
前記ゲート絶縁層が、第1の層と、前記第1の層よりも酸素密度の高い第2の層と、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、及び、Bi(ビスマス)の群の少なくとも一つの第1の元素を含有する前記第1の層と前記第2の層との間の第1の領域と、を有し、
前記第1の領域が、前記第1の元素の濃度の第1のピークを有し、
前記第1のピークの半値全幅が1nm以下である半導体装置。 A p-type SiC layer having a first surface,
A gate electrode,
A gate insulating layer between the first surface of the SiC layer and the gate electrode;
The gate insulating layer includes a first layer, a second layer having an oxygen density higher than that of the first layer, N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), and , have a, a first region between the first layer and the second layer containing at least one of the first element of the group of Bi (bismuth),
The first region has a first peak of the concentration of the first element,
The semiconductor device whose full width at half maximum of the first peak is 1 nm or less .
ゲート電極と、
前記SiC層の前記第1の面と前記ゲート電極との間のゲート絶縁層とを備え、
前記ゲート絶縁層が、第1の層と、前記第1の層よりも酸素密度の高い第2の層と、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、及び、Bi(ビスマス)の群の少なくとも一つの第1の元素を含有する前記第1の層と前記第2の層との間の第1の領域と、を有し、
N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、及び、Bi(ビスマス)の群の少なくとも一つの第2の元素を含有する前記SiC層と前記ゲート絶縁層との間の第2の領域を、更に備え、
前記第2の領域が、前記第2の元素の濃度の第2のピークを有し、
前記第2のピークの半値全幅が1nm以下である半導体装置。 A p-type SiC layer having a first surface,
A gate electrode,
A gate insulating layer between the first surface of the SiC layer and the gate electrode;
The gate insulating layer includes a first layer, a second layer having an oxygen density higher than that of the first layer, N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), and , A first region between the first layer containing at least one first element of the group Bi (bismuth) and the second layer,
Between the gate insulating layer and the SiC layer containing at least one second element of the group of N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony) and Bi (bismuth) a second region of the, e further Bei,
The second region has a second peak of the concentration of the second element,
Semiconductors devices full width at half maximum of the second peak is 1nm or less.
An elevator comprising the semiconductor device according to any one of claims 1 to 10 .
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