KR101653066B1 - 반도체 디바이스의 제조 방법 - Google Patents

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신-얀 루
밍-시 예
슌-밍 장
?-밍 장
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Abstract

반도체 디바이스의 제조 방법이 개시된다. 상기 방법은 게이트 구조의 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 노출 단계를 포함하고, 더미 산화물층은 기판 위에 형성되며, 더미 산화물층의 재료와 상이한 재료를 포함하는 게이트 스페이서로 둘러싸인다. 상기 방법은 기판을 제2 온도의 탈이온수(De-Ionized Water; DIW) 함유 용액으로 헹구는 헹굼 단계를 더 포함한다. 상기 방법은 기판을 제1 온도 및 제2 온도보다 높은 제3 온도로 가열되는 챔버 내에서 소성하는 소성 단계를 더 포함할 수 있다. 상기 노출 단계, 헹굼 단계 및 소성 단계는 더미 산화물층을 제거하고, 이에 의해 게이트 스페이서에 있는 개구를 형성한다. 상기 방법은 개구에, 고유전상수(high-k) 게이트 유전체층과 금속 게이트 전극을 갖는 게이트 스택을 형성한다.

Description

반도체 디바이스의 제조 방법{METHOD FOR SEMICONDUCTOR DEVICE FABRICATION}
본 발명의 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 집적 회로(Integrated Circuit; IC) 산업은 급진적으로 성장해왔다. IC 재료와 설계에서의 기술적인 진보는 각각 기존 세대보다 작고 복잡한 회로를 갖는 IC 세대들을 형성하였다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 일반적으로 증가되어 있으며, 기하학적 크기(즉, 제조 공정을 사용하여 형성 가능한 것보다 가장 작은 소자 또는 라인)는 감소되어 왔다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 절감하는 것에 의해 이점을 제공한다. 상기한 축소는 또한 IC의 프로세싱과 제조의 복잡성을 증가시켜왔다.
몇몇 IC 설계에서 노드 축소 기술로서 구현되는 한가지 진보는 감소된 피쳐(feature) 사이즈를 갖는 디바이스 성능을 향상시키기 위해 통상적인 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하는 것이었다. 금속 게이트 스택을 형성하는 한가지 프로세스는, 최종 게이트 적층제가 "마지막"으로 제조되고, 이것은 게이트의 형성 후에 반드시 수행되어야만 하는 고온 처리를 포함하여 후속하는 프로세스의 개수를 줄일 수 있는 대체 또는 "게이트-래스트(gate-last)" 프로세스로 일컫는다. 그러나, 특히 N20, N16 및 그 이상의 진보된 프로세스 노드에 축소된 IC 피쳐를 갖는 IC 제조 프로세스를 구현하고자 하는 과제가 있다.
예시적인 일양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 게이트 구조의 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 것을 포함하며, 더미 산화물층은 기판 위에 형성되고, 더미 산화물층의 재료와 상이한 재료를 포함하는 게이트 스페이서로 둘러싸인다. 상기 방법은 제2 온도의, 탈이온수(DIW)를 포함하는 용액으로 기판을 헹구는 것을 더 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 기판을 마련하는 것을 포함하며, 기판은 더미 산화물층과, 더미 산화물층을 둘러싸는 질소 함유 유전체층을 포함한다. 상기 방법은 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키고, 이에 의해 더미 산화물층을 반응 생성물로 변환하는 것을 더 포함한다. 상기 방법은 기판으로부터 반응 생성물을 적어도 부분적으로 제거하기 위해, 제2 온도의 탈이온수(DIW) 함유 용액으로 기판을 헹구는 것을 더 포함한다. 상기 방법은 반응 생성물의 승화를 유발하도록 제1 온도 및 제2 온도보다 높은 제3 온도로 기판을 가열하고, 이에 의해 질소 함유 유전체층에 개구를 형성하는 것을 더 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 기판 위에 게이트 구조를 형성하는 것을 포함하고, 게이트 구조는 더미 산화물층, 더미 산화물층 위에 있는 더미 게이트 전극층 및 더미 산화물층과 더미 게이트 전극층을 둘러싸는 질소 함유 유전체층을 포함한다. 상기 방법은 더미 게이트 전극층을 제거하고, 이에 의해 더미 산화물층을 노출시키는 것을 더 포함한다. 상기 방법은 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 것; 기판을 제2 온도의, 탈이온수(DIW) 함유 용액으로 헹구는 것; 및 기판을 제1 온도 및 제2 온도보다 높은 제3 온도로 가열하고, 이에 의해 질소 함유 유전체층에 개구를 형성하는 것을 더 포함한다. 상기 방법은 게이트 스택을 형성하는 것을 더 포함하고, 게이트 스택은 개구를 적어도 부분적으로 점유한다.
본 개시는 첨부도면과 함께 아래의 상세한 설명을 읽어봄으로써 가장 잘 이해된다. 업계에서의 표준 관행에 따르면, 다양한 피쳐들이 축척에 맞게 도시되지는 않으며, 단지 예시를 목적으로만 사용된다는 점이 강조된다. 사실상, 다양한 피쳐들의 치수는 설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른, 반도체 디바이스의 제조 방법의 블럭선도.
도 2 내지 도 10은 실시예에 따라 도 1의 방법에 따른 타겟 반도체 디바이스의 형성에 관한 단면도.
아래의 개시는 제시되는 보호대상의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 아래에서는, 본 개시를 간략화하도록 구성요소 및 배열의 특정 예들을 설명한다. 이들은 단지 예일뿐, 제한하려는 의도는 없음은 물론이다. 예컨대, 후속하는 설명에서 제2 피쳐 위 또는 제2 피쳐 상에 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하도록 형성하는 실시예를 포함할 수 있고, 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성될 수 있으며, 이에 따라 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면부호 및/또는 문자를 반복해서 사용할 수 있다. 이러한 반복은 간략성과 명확성을 목적으로 하는 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
더욱이, "밑에(beneath)", "아래에(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 여기에서는 도면에 예시되는 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐 간의 관계를 설명하는 설명의 용이성을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시한 배향뿐만 아니라 사용 중이거나 작동 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치들은 이와 달리 (90도 회전되거나 다른 방위로) 배향될 수 있고, 여기에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스의 제조 방법에 관한 것이며, 보다 구체적으로는 게이트-래스트 프로세스에서 더미 산화물층을 제거하는 방법에 관한 것이다. 전계효과 트랜지스터(Field Effect Transistor; FET)를 제조하기 위한 통상의 게이트-래스트 프로세스에서, 실제 게이트 스택을 위한 플레이스 홀더인 기판 위에 제1 더미 산화물층 및 더미 게이트 전극이 형성된다. 그 후, 소스/드레인 구역과, 더미 산화물층 및 더미 게이트 전극을 둘러싸는 게이트 스페이서, 그리고 게이트 스페이서를 둘러싸는 층간 절연막(InterLayer Dielectric; ILD)층과 같은 더 많은 피쳐들이 기판 위에 형성된다. 이어서, 게이트 스페이서에 개구를 형성하고 개구를 통해 더미 산화물층을 노출시키기 위해 더미 게이트 전극이 제거된다. 실제 게이트 스택을 기판 상에 형성하기 위해 기판을 노출시키도록 개구를 통해 더미 산화물층을 제거하는 다른 단계가 수행된다. 그러나, 전형적인 습식 및/또는 건식 에칭 프로세스를 이용하여 더미 산화물층을 제거하는 경우에 문제가 발생한다. 습식 에칭 프로세스 중에, ILD층의 상부 부분이 등방성으로 제거되어 ILD층에 복수 개의 리세스가 남게 된다. 이것은 습식 에칭 프로세스에서의 불화수소(HF)산의 사용으로 인한 것이고, 개구는 HF산이 개구의 내부면으로 진입하는 것을 제한한다. 이에 따라, 개구의 저부에 보다 적은 HF산이 도달하고, ILD층의 더 많은 부분이 반응한다. 건식 (플라즈마) 에칭 프로세스 중에는, 더미 산화물층의 제거로 인해 더미 산화물층 아래의 기판에 의도치 않게 리세스가 형성될 수 있다. ILD층 및/또는 기판에 있는 리세스는 여러 면에서 문제가 된다. 예컨대, 기판에 존재하는 리세스는 FET의 채널 영역에서의 도펀트 분포를 변경시킬 수 있다. 이에 따라 문턱 전압 및 신뢰성과 같은 성능 특징들이 악화될 수 있다. 다른 예의 경우, ILD층에 존재하는 리세스는 후속하는 프로세싱 중에 금속의 리셉터클이 될 수 있으며, 이에 따라 전기적 단락 및/또는 디바이스 고장의 가능성을 증가시킬 수 있다.
Matt Yeh 등의 명의의, 발명의 명칭이 "게이트 구조의 제조 방법(Method for Fabricating a Gate Structure)"인 미국 특허 제8,361,855호 - 그 전체 내용이 참고에 의해 본 명세서에 포함됨 - 에는 기판을 고온으로 가열하는 프로세스가 후속하는 가스 에칭 프로세스를 사용하여 더미 산화물층을 제거하는 방법이 개시되어 있으며, 이 방법은 전형적인 습식 및/또는 건식 에칭 프로세스와 관련된 상기 결점을 극복한다. 그러나, 계속되는 축소 프로세스와 증가된 제조 품질 목표의 면에서, 이러한 분야에서의 개선은 여전히 바람직하다. 예컨대, N20, N16 및 그보다 작은 노드와 같은 진보된 프로세스 노드에서, 더미 산화물 제거 프로세스로 인한 기판 상의 임의의 잔여물 또는 미립자는 IC 제조에 유해할 수 있다. 예컨대, 게이트 개구의 저부 상의 미립자는, 후속하여 게이트 스택이 미립자 위에 형성될 때에 실제 게이트 스택에 있는 범프로서 증폭될 수 있어, IC에 결함을 유발할 수 있다. 본 개시는 게이트 개구 내에 임의의 잔여물이나 미립자가 거의 없도록 더미 산화물층을 제거하고, 전형적인 습식 및/또는 건식 에칭 프로세스와 관련된 ILD/기판 리세스 문제를 방지하는 더미 산화물층의 제거 방법에 관한 실시예를 제공한다.
도 1을 참고하면, 본 개시의 다양한 양태에 따른 반도체 디바이스의 제조 방법(100)이 도시되어 있다. 상기 방법은 일례이며, 청구범위에 명확히 규정된 것을 벗어나 본 개시를 제한하려는 의도는 없다. 상기 방법(100) 이전, 상기 방법 동안 및 상기 방법 이후에 다른 공정들이 실시될 수 있으며, 설명되는 몇몇 공정들은 상기 방법의 추가의 실시예에 있어서 대체되거나, 제거되거나 또는 순서가 바뀔 수 있다. 상기 방법(100)은 본 개시의 다양한 양태에 따른 디바이스(200)의 단면도인 도 2 내지 도 10과 함께 아래에서 설명된다.
도시하는 바와 같이, 디바이스(200)는 기판의 일구역에 있는 전계효과 트랜지스터(FET)를 예시한다. 이것은 간략화와 이해의 용이를 위해 제공되는 것이며, 실시예를 임의의 타입의 디바이스, 임의의 개수의 디바이스, 임의의 개수의 구역 또는 구역의 구조에 관한 임의의 구성으로 반드시 제한하는 것은 아니다. 더욱이, 디바이스(200)는 IC 또는 IC의 일부의 프로세싱 중에 제조되는 중간 디바이스일 수 있으며, SRAM(Static Random Access Memory) 및/또는 다른 논리 회로와, 레지스터, 커패시터 및 인덕터와 같은 수동 소자, 그리고 p-타입 FET(PFET), n-타입 FET(NFET), FinFET, 금속-산화물 반도체 전계효과 트랜지스터(MOSFE), 상보적 금속-산화물 반도체(COMS) 트랜지스터, 쌍극성 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀 및 이들의 조합과 같은 능동 소자를 포함할 수 있다.
상기 방법(100)(도 1)은 공정(102) 시에 기판(202)(도 2) 위에 게이트 구조(220)를 형성한다. 도 2를 참고하면, 기판(202)은 본 실시예에서 실리콘 기판이다. 대안으로서, 기판(202)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 인화갈륨, 인화인듐, 비화인듐 및/또는 안티몬화인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 변형예에서, 기판(202)은 SOI(Semiconductor On Insulator)이다.
기판(202)은 절연 구조(212)에 의해 기판(202)의 다른 부분과 절연되는 구역(208)을 포함한다. 실시예에서, 구역(208)은 PFET를 형성하기 위한 p-타입 기판에 있는 n-웰과 같은 p-타입 전계효과 트랜지스터 구역이다. 다른 실시예에서, 구역(208)은 NFET를 형성하기 위한 n-타입 전계효과 트랜지스터이다.
절연 구조(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 저유전상수(low-k) 유전체 재료, 및/또는 다른 적절한 절연 재료로 형성될 수 있다. 절연 구조(212)는 STI(Shallow Trench Isolation: 얕은 홈 분리) 피쳐일 수 있다. 실시예에서, 절연 구조(212)는 STI 피쳐이고, 기판(202)에 트렌치를 에칭하는 것에 의해 형성된다. 그 후, 트렌치는 절연재로 충전되고, 이어서 화학적 기계적 연마(Chemical Mechanical Planarization; CMP) 공정이 후속한다. 필드 산화물층(field oxide), 실리콘의 국부적 산화(LOCal Oxidation of Silicon; LOCOS)와 같은 다른 절연 구조(212) 및/또는 다른 임의의 구조가 가능하다. 절연 구조(212)는, 예컨대 하나 이상의 라이너층을 갖는 다층 구조를 포함할 수 있다.
게이트 구조(220)는 더미 산화물층(222)과 더미 게이트 전극층(224)을 포함하는 게이트 스택을 포함한다. 더미 산화물층(222)은 실리콘 산화물(SiO2)이나 질소(N) 도핑된 SiO2와 같은 유전체 재료를 포함할 수 있다. 더미 산화물층(222)은 화학적 산화, 열적 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 예컨대, 더미 산화물층(222)은 급속 열적 산화(Rapid Thermal Oxidation; RTO)에 의해 또는 산소를 포함하는 어닐링 프로세스에 의해 성장될 수 있다. 더미 게이트 전극층(224)은 단일층 또는 다층 구조를 포함할 수 있다. 실시예에서, 더미 게이트 전극층(224)은 폴리실리콘을 포함할 수 있다. 더욱이, 더미 게이트 전극층(224)은 동일하거나 상이한 도핑에 의해 도핑된 폴리실리콘일 수 있다. 더미 게이트 전극층(224)은 저압 화학적 기상 증착(LPCVD)과 플라즈마 증대 CVD(PECVD)와 같은 적절한 성막 프로세스에 의해 형성될 수 있다. 실시예에서, 더미 산화물층(222)과 더미 게이트 전극층(224)은 우선 기판(202) 위에 블랭크층으로서 성막될 수 있다. 그 후, 블랭크층은 리소그래피 공정과 에칭 공정을 포함하는 공정을 통해 패터닝되고, 이에 따라 블랭크층의 일부가 제거되어 기판(202) 위에 있는 블랭크층의 잔여부가 더미 산화물층(222)과 더미 게이트 전극층(224)으로 유지된다. 몇몇 실시예에서, 게이트 구조(220)는 추가의 유전체층 및/또는 도전층을 포함할 수 있다. 예컨대, 게이트 구조(220)는 하드 마스크층, 계면층, 캡핑층, 확산/배리어층, 다른 적절한 층 및/또는 이들의 조합을 포함할 수 있다.
게이트 구조(220)는 더미 산화물층(222)과 더미 게이트 전극층(224)을 그 측벽을 따라 에워싸는 게이트 스페이서(226)를 더 포함한다. 게이트 스페이서(226)는 더미 산화물층(222)의 재료와 상이한 재료를 포함한다. 실시예에서, 게이트 스페이서(226)는 실리콘 질화물, 실리콘 산질화물, 다른 질소 함유 유전체 재료 또는 이들의 조합과 같은 질소 함유 유전체 재료를 포함한다. 일례에서, 게이트 스페이서(226)는 2개 층을 포함하고, 디바이스(200) 위에 라이너층으로서의 제1 유전체층과, 제1 유전체층 위에 D자형 메인 스페이서로서 제2 유전체층을 블랭크 성막한 후, 이어서 도 2에 예시한 바와 같은 게이트 스페이서(226)를 형성하기 위해 유전체층의 일부를 제거하도록 이방성으로 에칭하는 것에 의해 형성된다. 몇몇 실시예에서, 게이트 구조(220)는 더미 게이트 스택(222/224)와 게이트 스페이서(226) 사이에 시일층을 포함할 수 있다.
상기 방법(100)(도 1)은 기판(202)에서 게이트 구조(220)에 인접하게 소스 구역과 드레인 구역을 형성하는 공정(104)으로 진행한다. 소스 구역과 드레인 구역은 다양한 프로세스에 의해 형성될 수 있다. 도 3을 참고하면 본 실시예에서, 소스 구역과 드레인 구역 각각이 경도핑(lightly-doped) 소스/드레인(LDD)(312), 중도핑(heavily-doped) 소스/드레인(HDD)(314) 및 실리사이드부(316)를 포함한다.
실시예에서, LDD(312)는, 에칭 프로세스, 세척 프로세스 및 에피택시 프로세스를 포함하는 프로세스에 의해 형성된다. 예컨대, 에칭 프로세스는 게이트 구조(220)에 인접한 기판(202) 부분을 제거하고, 이에 의해 게이트 구조(220)를 사이에 둔 2개의 리세스를 형성하며; 세척 프로세스는 불화수소산(HF) 영액이나 다른 적절한 용액으로 리세스를 세척하며; 에피택시 프로세스는 선택적인 에피택셜 성장(Selective Epitaxial Growth; SEG) 프로세스를 수행하고, 이에 따라 리세스에 에피택셜층(312)을 형성한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스 또는 이들의 조합일 수 있다. 실시예에서, SEG 프로세스는 실리콘계 전구체 가스를 사용하는 저압 화학적 기상 증착(LPCVD) 프로세스이다. 더욱이, SEG 프로세스는, PFET를 형성하기 위해 p-타입 도펀트를 사용하여 또는 NFET를 형성하기 위해 n-타입 도펀트를 사용하여 에피택셜층(312)을 인시츄식(in-situ)으로 도핑할 수 있다. 에피택셜층(312)은 SEG 프로세스 중에 도핑되지 않는 경우에는 후속 프로세스에서, 예컨대 이온 주입 프로세스, 플라즈마 잠입 이온 주입(Plasma Immersion Ion Implantation; PIII) 프로세스, 가스 및/또는 고체 소스 확산 프로세스, 다른 프로세스 또는 이들의 조합에 의해 도핑될 수 있다. 에피택셜층(312)에서 도펀트를 활성화시키기 위해 급속 열어닐링(rapid thermal annealing) 및/또는 레이저 열어닐링과 같은 어닐링 프로세스가 수행될 수 있다. 실시예에서, HDD(314)는 에치백 프로세스(etch-back process) 및 에피택시 프로세스를 포함하는 프로세스에 의해 형성될 수 있다. 예컨대, 에치백 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스 또는 이들의 조합에 의해 에피택셜층(312)을 선택적으로 에칭하여 에피택셜층의 일부를 제거하고; 에피택시 프로세스는 LDD(312)를 형성하는 것과 유사한 공정을 사용하지만 중도펀트(heavier dopant)를 사용한다. 급속 열어닐링 및/또는 레이저 열어닐링과 같은 어닐링 프로세스는 에피택셜층(314)에서 도펀트를 활성화시키기 위해 수행될 수 있다. 실리사이드화부(316)는 니켈 실리사이드, 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적절한 도전성 재료 및/또는 이들의 조합을 포함할 수 있다. 실리사이드화부(316)는 금속층을 성막하는 것, 금속층이 실리콘과 반응하여 실리사이드를 형성하도록 금속층을 어닐링하는 것, 그 다음에 반응하지 않은 금속층을 제거하는 것을 포함하는 프로세스에 의해 형성될 수 있다.
본 개시의 다양한 실시예에서, 소스/드레인 구역(312/314/316) 또는 이들 구역의 일부는 다양한 다른 프로세스에 의해 형성될 수 있다. 예컨대, 소스/드레인 구역은 할로 또는 경도핑 드레인(LDD) 주입, 소스/드레인 주입, 소스/드레인 활성화 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 더욱이 몇몇 실시예에서, LDD(312)와 같은 소스/드레인 영역은 게이트 스페이서(226)가 형성되기 전에 형성될 수 있고, 소스/드레인 구역의 잔여부는 게이트 스페이서(226)가 형성된 후에 형성된다.
상기 방법(100)(도 1)은 게이트 구조(220) 위에 그리고 기판(202) 위에 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(412)과 층간절연막(ILD)층(414)을 형성하는 공정(106)으로 진행된다. CESL(412)을 형성하는 데 사용 가능한 재료의 예로는 실리콘 질화물, 실리콘 산질화물, 산소(O) 원소나 탄소(C) 원소가 거의 없는 실리콘 질화물 및/또는 다른 재료를 포함한다. CESL(412)은 PECVD 프로세스 및/또는 다른 적절한 성막 또는 산화 프로세스에 의해 형성될 수 있다. 예컨대, CESL(412)은 PECVD 혼합 프리퀀시 프로세스에 의해 형성되는 실리콘 질화물(예컨대, SiN)을 포함할 수 있다. ILD층(414)은 테트라에틸오르토실리케이트(TetraEthylOrthoSilicate; TEOS) 산화물이나, 비도핑 실리케이트 유리나, 또는 보로포스포실리케이트 유리(BoroPhosphoSilicate Glass; BPSG), 융해 실리카 글래스(Fused Silica Glass; FSG), 포스포실리케이트 유리(PhosphoSilicate Glass; PSG), 붕소 도핑 실리콘 유리(Boron doped Silicon Glass; BSG)와 같은 도핑된 실리콘 산화물 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 몇몇 실시예에서, ILD층(318)은 고밀도 플라즈마(High Density Plasma; HDP) 유전체 재료(예컨대, HDP 산화물) 및/또는 높은 종횡비 프로세스(High Aspect Ratio Process; HARP) 유전체 재료(예컨대, HARP 산화물)을 포함할 수 있다. ILD층(414)은 PECVD 프로세스 또는 다른 적절한 성막 기술에 의해 성막될 수 있다. 실시예에서, CESL(412)와 ILD층(414)의 형성 이전에, 게이트 스페이서의 두께를 줄이기 위해 게이트 스페이서(226)의 부분 제거가 수행될 수 있다.
상기 방법(100)(도 1)은 게이트 구조(220)의 상부면을 노출시키기 위해 CESL(412)와 ILD층(414)을 연마하는 공정(108)으로 진행된다. 도 5를 참고하면, 더미 게이트 전극층(224)은 공정(108)에 의해 노출된다. 실시예에서, 공정(108)은 화학적 기계적 연마(CMP) 프로세스를 포함한다.
상기 방법(100)(도 1)은 게이트 구조(220)로부터 더미 게이트 전극층(224)을 제거하도록 공정(110)으로 진행한다. 더미 게이트 전극층(224)은 적절한 습식 에칭, 건식 (플라즈마) 에칭 및/또는 다른 프로세스에 의해 제거될 수 있다. 실시예에서, 더미 게이트 전극층(224)은 폴리실리콘을 포함하며, 더미 게이트 전극층의 제거를 위한 습식 에칭 프로세스는 암모늄 수산화물을 함유하는 수산화물 용액, 희석 HF, 탈이온수 및/또는 다른 적절한 에칭제 용액에 대한 노출을 포함한다. 다른 실시예에서, 더미 게이트 전극층(224)은 폴리실리콘을 포함하고, 더미 게이트 전극층의 제거를 위한 건식 에칭 프로세스는 약 650 내지 800 W의 소스 전력, 약 100 내지 120 W의 바이어스 전력 및 약 60 내지 200 mTorr의 압력 하에서, 에칭 가스로서 Cl2, HBr 및 He를 사용하여 수행될 수 있다. 도 6을 참고하면 본 실시예에서는, 더미 게이트 전극층(224)과 다른 층(들)(도시하지 않음)이 공정 110(도 1)에 의해 제거되고, 이에 따라 게이트 스페이서(226)에 개구(602)를 형성한다. 개구(602)는 더미 산화물층(222)의 상부면을 노출시킨다. 몇몇 실시예에서, 공정(110) 중에 IC의 소정 구역은, 더미 게이트 전극층(224)이 제거되는 동안에 에칭 프로세스로부터 보호되도록 하드 마스크층으로 덮일 수 있다.
상기 방법(100)(도 1)은 더미 산화물층(222)을 제거하는 공정(112)으로 진행된다. 본 실시예에서, 공정(112)은 3개의 하위 공정(112a, 112b, 112c)을 포함하며, 이들 하위 공정은 아래에서 상세히 설명된다.
공정 112a에서, 상기 방법(100)(도 1)은 시일된 가스 에칭 챔버에서 더미 산화물층(222)을 증기 혼합물(702)에 노출시킨다. 도 7을 참고하면, 디바이스(200)는 시일된 가스 에칭 챔버 내에 배치되고, 증기 혼합물(702)은 가스 에칭 챔버 내로 유입된다. 증기 혼합물(702)은 더미 산화물층(222) 및 ILD층(414)의 일부와 반응하고, 이에 따라 반응 생성물 704a 및 704b를 각각 형성한다. 상기 반응 프로세스는, 반응되는 재료의 양이 가스 에칭 챔버에 유입되는 증기 혼합물(702)의 양에 의해 결정된다는 점에서 자가 제한적(self-limiting)이다. 몇몇 실시예에서, 증기 혼합물(702)은 NH3와 불소 함유 화합물을 포함한다. 증기 혼합물의 성분들 중 하나는 촉매로서 기능하고, 다른 성분은 에칭제로서 기능하는 것으로 생각된다. 몇몇 실시예에서, 불소 함유 화합물은 HF 및 NF3으로 이루어진 그룹으로부터 선택되는 화합물일 수 있다. 실시예에서, 증기 혼합물(702)은 NH3 및 HF를 포함한다. NH3 및 HF의 증기 혼합물은 NH3 대 HF의 비가 약 0.1 내지 약 10이며, 예컨대 NH3 대 HF의 체적비가 1 대 1이다. 이 실시예에서 더 나아가, 공정 112a는 약 10 mTorr 내지 약 25 mTorr 범위의 압력 및 약 20 ℃ 내지 약 70 ℃ 범위의 온도에서 수행된다. 다른 실시예에서, 증기 혼합물(702)은 NH3 및 NF3를 포함한다. NH3 및 NF3의 증기 혼합물은 NH3 대 NF3의 비가 약 0.5 내지 5이며, 예컨대 NH3 대 NF3의 체적비가 2 대 1이다. 이 실시예에서 더 나아가, 공정 112a는 약 2 Torr 내지 약 4 Torr 범위의 압력과 약 20 ℃ 내지 약 70 ℃ 범위의 온도에서 수행된다. 다양한 실시예에서, 공정 112a은 더미 산화물층(222)의 두께에 따라 약 10초 내지 약 600초 동안 수행된다.
반응 메커니즘은 청구범위의 범주에 영향을 주지 않지만, 몇몇 실시예에서 반응 프로세스는 복수 단계 프로세스인 것으로 생각된다. 예컨대, 제1 단계 중에 더미 산화물층(222)의 상부면과, 게이트 스페이서(226), CESL(412) 및 ILD층(414)를 포함하는 유전체층들의 표면 위에 증기 혼합물(702)의 반응물질 흡착 블랭킷 필름(blanket adsorbed reactant film)이 형성될 수 있다. 제2 단계 중에, 반응물질 흡착 블랭킷 필름이 더미 산화물층(22)의 상부면과 접촉하여 반응을 일으키고, 이에 따라 반응물질 흡착 블랭킷 필름 아래에 예컨대 아래의 화학식에 따라 제1의 응결된 고체 반응 생성물(704a)을 형성할 수 있다.
6HF + NH4 + SiO2 -> (NH4)2SiF6 + H2O [화학식 1]
반응물질 흡착 블랭킷 필름은 또한 ILD층(414)의 상부면과 접촉하여 반응을 일으키고, 이에 따라 반응물질 흡착 블랭킷 필름 아래에 제2의 응결된 고체 반응 생성물(704b)을 형성할 수 있다. 반응물질 흡착 블랭킷 필름은 그 아래의 게이트 스페이서(226)의 표면 및 CESL(412)과 접촉하여 반응을 일으키지 않을 수도 있고, 반응을 덜 일으킬 수도 있다.
공정 112b에서, 상기 방법(100(도 1)은 탈이온수(DIW)를 함유하는 용액(802)으로 디바이스(200)를 포함하여 기판(202)을 헹군다. 도 8을 참고하면, 공정 112b는 시일된 습식 헹굼 챔버에서 수행될 수 있다. 실시예에서, 용액(802)은 DIW와 화학물을 포함하여 경산성액(light acidic solution)을 형성한다. 예컨대, 화학물은 이산화탄소(CO2), 희석 염산(HCl) 또는 희석 시트르산일 수 있다. 실시예에서, 용액(802)은 가벼운 산성이고, pH값이 약 3 내지 약 7 범위이다. 이러한 산성 용액은 알칼리 잔여물을 포함할 수 있는 화학적 잔여물을 제거하는 데 효과적이다. 다른 실시예에서, 용액(802)은 단순히 DIW이다. 공정 112b는 약 20 ℃ 내지 약 80 ℃ 범위의 온도에서 수행된다. 다양한 실시예에서, 공정 112b는 고체 반응 생성물(704a, 704b)의 두께에 따라 약 10초 내지 약 600초 동안 수행된다. 용액(802)과 헹굼 프로세스는 반응물질 흡착 블랭킷 필름과 고체 반응 생성물(704a, 704b)을 부분적으로 또는 완전히 제거할 수 있는 것으로 생각된다. 예컨대, 고체 반응 생성물(704a, 704b)을 구성하는 것으로 생각되는 (NH4)2SiF6가 DIW에 용해될 수 있다. 예컨대 몇몇 실시예에서는 공정 112b가 기판(202)으로부터 고체 반응 생성물(704a, 704b)을 적어도 부분적으로 제거할 수 있다. 몇몇 실시예에서, 공정 112b은 고체 반응 생성물(704a, 704b)이 후속 소성 공정에서 보다 용이하게 제거되도록 고체 반응 생성물(704a, 704b)의 밀도를 변경할 수 있다.
몇몇 실시예에서, 공정 112b는 기판(202)을 헹구고 난 후에 건조하는 프로세스를 더 포함한다. 실시예에서는, 기판(202)을 건조하기 위해 스핀 건조 프로세스가 사용된다. 예컨대, 기판(202)이 스피닝되는 동안에 기판에 N2와 같은 불활성 가스나 다른 불활성 가스의 흐름이 송출된다. 예컨대, 기판(202)은 약 2,500 rpm의 속도로 스피닝될 수 있지만, 다른 스핀 속도가 사용될 수도 있다. 불활성 가스의 흐름과 원심력이 기판(202)의 표면으로부터 용액(802)의 임의의 잔여물을 제거한다. 다른 실시예에서는, 기판(202)을 건조하기 위해 이소프로필 알코올(IPA)이 사용된다. 예컨대, 기판(202)이 수용되는 습식 헹굼 챔버 내로 IPA의 고온 증기가 유입될 수 있다. IPA는 용액(802)을 기판(202)의 표면으로부터 이동시킨다. 그 후, IPA는 냉각 프로세스 중에 증발하여, 기판(202)이 수분이 없는 상태로 된다.
공정 112c에서, 상기 방법(100)(도 1)은 기판(202)을 고온으로 소성하여, 반응물질 흡착 블랭킷 필름의 임의의 잔여부와 고체 반응 생성물(704a, 704b)의 승화를 유발한다. 도 9를 참고하면 실시예에서 공정 112c는 약 10 mTorr 내지 약 25 mTorr 범위의 압력으로 시일된 소성 챔버에서 수행된다. 몇몇 실시예에서, 소성 챔버는 약 90 ℃ 내지 약 200 ℃ 범위의 온도로 가열될 수 있다. 몇몇 실시예에서는, 소성 챔버로부터 승화 생성물을 제거하기 위해 기판(202)에 대해 캐리어 가스가 송출되는 동안에 기판(202)이 가열된다. 몇몇 실시예에서, 캐리어 가스는 N2, He, Ar 또는 이들의 혼합물과 같은 불활성 가스이다. 다양한 실시예에서, 공정 112b는 약 10초 내지 약 600초 동안 수행될 수 있다. 공정 112c는, 공정 112b가 공정 112a로부터의 반응 생성물과 잔여물을 완벽히 제거하지 않은 경우에 기판(202)을 더욱 세척한다.
몇몇 실시예에서, 공정 112a, 112b 및 112c는 별도의 챔버에서 각각 수행된다. 대안으로서, 상기 3개의 공정은 클러스터 툴의 3개의 챔버에서 수행될 수 있다. 예컨대, 기판(202)은 우선 가스 에칭 챔버에 수용되는데, 이 가스 에칭 챔버에서 공정 112a가 수행된다. 후속하여, 기판(202)은 로봇에 의해 가스 에칭 챔버로부터 습식 헹굼 챔버로 이동되며, 이 습식 헹굼 챔버에서 공정 112b가 수행된다. 마지막으로, 기판(202)은 로봇에 의해 습식 헹굼 챔버로부터 소성 챔버로 이동되며, 이 소성 챔버에서 공정 112c가 수행된다. 클러스터 툴을 사용하는 것은 공정들 사이의 시간 간격을 줄이고, 더미 산화물 제거 프로세스 중에 기판(202)이 노출되고 오염될 수 있는 가능성을 줄인다.
공정(112)(도 1)이 완료된 후, 더미 산화물층(222)이 게이트 구조(220)로부터 완전히 제거되고, 이에 따라 내부에 개구(902)가 형성된다(도 9). 개구(902)는 게이트 스페이서(226)로 둘러싸인다. 기판(202)의 상부면(904)이 개구(902)로부터 노출되고, 실질적으로 어떠한 리세스 및/또는 잔여물도 존재하지 않으므로, 향상된 IC 제조 품질과 회로 성능을 위한 청정도를 달성한다. 실시예에서, 더미 산화물층(222)과 기판(202)의 증기 혼합물(702)에 의한 제거율의 비는 100보다 크다. 따라서, 게이트 구조의 제조 방법(100)은 기판(202)에 리세스를 거의 형성하지 않고, 이에 따라 전술한 기존의 건식 에칭 프로세스와 관련된 기판 리세스 문제를 극복한다. 한편, ILD층(414)은 공정 112에 의해 부분적으로 제거될 수 있는데, 그 이유는 가스 에칭 프로세스(공정 112a)가 더미 산화물층(222)과 ILD층(414)에 대한 선택도가 거의 없기 때문이다. 몇몇 실시예에서, ILD층(414)은 더미 산화물층(222)에서 소실되는 것과 거의 동일한 두께가 소실될 수 있다. 그러나, 소실되는 두께는 적은 부분으로, 예컨대 ILD층(414)의 1 % 미만이다. 따라서, 게이트 구조의 제조 방법(100)은 ILD층(414)에 리세스를 거의 형성하지 않고, 이에 따라 전술한 기존의 습식 및/또는 건식 에칭 프로세스와 관련된 ILD 손실 문제를 극복한다. 더욱이, CESL(412)과 게이트 스페이서(226)는 공정(112)을 통해 실질적으로 변경되지 않은 상태로 유지되며, 이에 따라 추가의 게이트 스택 형성에 바람직한 프로파일을 유지한다. 실시예에서, 증기 혼합물(702)에 의한 더미 산화물층(222)과 게이트 스페이서(226)의 제거율의 비는 2보다 크다.
상기 방법(100)(도 1)은 개구(902)에 게이트 스택(1010)를 형성하는 공정 114으로 진행된다. 도 10을 참고하면 본 실시예에서, 게이트 스택(1010)은 계면층(1012), 유전체층(1014), 일 함수 금속층(1016) 및 충전층(1018)을 포함한다. 계면층(1012)은 실리콘 산화물층(SiO2)이나 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열적 산화, 원자층 증착(ALD), CVD, 및/또는 다른 유전체로 형성될 수 있다. 유전체층(1014)은 하프늄 산화물(HfO2), Al2O3, 란탄계 산화물 , TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합과 같은 고유전상수 유전체층이나 다른 적절한 재료를 포함할 수 있다. 유전체층(1014)은 ALD 및/또는 다른 적절한 방법으로 형성될 수 있다. 일 함수 금속층(1016)은 p-타입 또는 n-타입 일 함수층일 수 있다. 예시적인 p-타입 일 함수 금속으로는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p-타입 일 함수 재료 또는 이들의 조합이 있다. 예시적인 n-타입 일 함수 금속으로는 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-타입 일 함수 재료 또는 이들의 조합이 있다. 일 함수층(1016)은 복수 개의 층을 포함할 수 있고, CVD, PVD 및/또는 다른 적절한 프로세스에 의해 성막될 수 있다. 충전층(1019)은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 다른 적절한 재료를 포함할 수 있다. 충전층(1018)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 게이트 스택(1010)은 게이트 구조(220)의 개구(902)(도 9)를 충전한다. CMP 프로세스는 게이트 스택(1010)으로부터 과량의 재료를 제거하고 디바이스(200)의 상부면(1020)을 연마하기 위해 수행될 수 있다. 디바이스(200) 제조를 완료하기 위해, 접점 및 비아 형성, 상호접속 프로세싱 등과 같은 다른 공정이 후속하여 수행될 수 있다.
본 개시의 하나 이상의 실시예는 제한하려는 의도는 없으며, 반도체 디바이스와 그 제조에 다수의 이점을 제공한다. 예컨대, 이렇게 형성된 반도체 디바이스는 통상의 게이트-래스트 형성 프로세스에서의 ILD 산화물 손실 및 기판 재료 손실과 관련된 결점이 실질적으로 없다. 예컨대, 본 개시의 실시예에 의해 형성된 FinFET 디바이스는 바람직한 핀 높이를 가질 것이고, 그 절연 구조에서 산화물 재료를 보존할 것이다. 예컨대, 본 개시의 실시예에 의해 형성된 FET 디바이스는 바람직한 게이트 프로파일과 향상된 문턱 전압을 가질 것이다.
예시적인 일양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 게이트 구조의 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 것을 포함하며, 더미 산화물층은 기판 위에 형성되고, 더미 산화물층의 재료와 상이한 재료를 포함하는 게이트 스페이서로 둘러싸인다. 상기 방법은 제2 온도의, 탈이온수(DIW)를 포함하는 용액으로 기판을 헹구는 것을 더 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 기판을 마련하는 것을 포함하며, 기판은 더미 산화물층과, 더미 산화물층을 둘러싸는 질소 함유 유전체층을 포함한다. 상기 방법은 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키고, 이에 의해 더미 산화물층을 반응 생성물로 변환하는 것을 더 포함한다. 상기 방법은 기판으로부터 반응 생성물을 적어도 부분적으로 제거하기 위해, 제2 온도의 탈이온수(DIW) 함유 용액으로 기판을 헹구는 것을 더 포함한다. 상기 방법은 반응 생성물의 승화를 유발하도록 제1 온도 및 제2 온도보다 높은 제3 온도로 기판을 가열하고, 이에 의해 질소 함유 유전체층에 개구를 형성하는 것을 더 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 기판 위에 게이트 구조를 형성하는 것을 포함하고, 게이트 구조는 더미 산화물층, 더미 산화물층 위에 있는 더미 게이트 전극층 및 더미 산화물층과 더미 게이트 전극층을 둘러싸는 질소 함유 유전체층을 포함한다. 상기 방법은 더미 게이트 전극층을 제거하고, 이에 의해 더미 산화물층을 노출시키는 것을 더 포함한다. 상기 방법은 더미 산화물층을 제1 온도의, NH3 및 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 것; 기판을 제2 온도의, 탈이온수(DIW) 함유 용액으로 헹구는 것; 및 기판을 제1 온도 및 제2 온도보다 높은 제3 온도로 가열하고, 이에 의해 질소 함유 유전체층에 개구를 형성하는 것을 더 포함한다. 상기 방법은 게이트 스택을 형성하는 것을 더 포함하고, 게이트 스택은 개구를 적어도 부분적으로 점유한다.
전술한 설명은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 다수의 실시예의 피쳐의 개요를 서술한다. 당업자는, 본 개시를 여기에서 소개하는 실시예의 동일한 목적을 수행하고/수행하거나 이 실시예의 동일한 장점을 달성하는 다른 공정 및 구조를 설계하고 수정하기 위한 근간으로서 용이하게 이용할 수 있다는 점을 이해해야만 한다. 당업자는 또한, 상기한 등가의 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어나는 일 없이 다양한 변형, 대체 및 변경을 이룰 수 있다는 것을 이해해야만 한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    게이트 구조의 더미 산화물층을 제1 온도의, NH3와 불소 함유 화합물을 포함하는 증기 화합물에 노출시키는 노출 단계로서, 상기 더미 산화물층은 기판 위에 형성되고, 상기 더미 산화물층의 재료와는 상이한 재료를 포함하는 게이트 스페이서에 의해 둘러싸이는 것인 노출 단계;
    제2 온도의 탈이온수(De-Ionized Water; DIW) 함유 용액으로 기판을 헹구는 단계로서, 이에 의해 상기 게이트 스페이서 내에 개구를 형성하는 단계; 및
    상기 개구를 적어도 부분적으로 점유하는 게이트 스택을 형성하는 단계를 포함하고, 상기 게이트 스택은 계면층, 유전체층, 일 함수 금속층 및 충전층을 포함하는 것인, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 헹구는 단계는 스핀 건조 프로세스와 이소프로필 알코올(IsoPropyl Alcohol; IPA) 건조 프로세스 중 어느 하나를 사용하여 상기 기판을 건조시키는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 제1 온도와 제2 온도보다 높은 제3 온도로 가열된 챔버 내에서 기판을 소성하는 소성 단계
    를 더 포함하고, 상기 노출 단계, 헹굼 단계 및 소성 단계는 더미 산화물층을 제거하며, 이에 의해 상기 게이트 스페이서 내에 개구를 형성하는 것인 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 용액은 3 내지 7 범위의 pH값을 갖는 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 용액은 이산화탄소(CO2), 희석 염산(HCl) 및 희석 시트르산 중 어느 하나와 DIW를 포함하는 것인 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 불소 함유 화합물은 HF 또는 NF3를 포함하는 것인 반도체 디바이스의 제조 방법.
  7. 반도체 디바이스의 제조 방법으로서,
    더미 산화물층과, 상기 더미 산화물층을 둘러싸는 질소 함유 유전체층을 포함하는 기판을 제공하는 단계;
    상기 더미 산화물층을 제1 온도에서 NH3와 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키고, 이에 의해 상기 더미 산화물층을 반응 생성물로 변환하는 단계;
    상기 기판으로부터 반응 생성물을 적어도 부분적으로 제거하기 위해 제2 온도에서 상기 기판을 탈이온수(DIW) 함유 용액으로 헹구는 단계;
    반응 생성물의 임의의 잔여부의 승화를 유발하도록 상기 제1 온도 및 상기 제2 온도보다 높은 제3 온도로 상기 기판을 가열하고, 이에 의해 상기 질소 함유 유전체층 내에 개구를 형성하는 단계; 및
    상기 개구를 적어도 부분적으로 점유하는 게이트 스택을 형성하는 단계를 포함하고, 상기 게이트 스택은 계면층, 유전체층, 일 함수 금속층 및 충전층을 포함하는 것인, 반도체 디바이스의 제조 방법.
  8. 제7항에 있어서, 상기 기판이 상기 제3 온도로 가열된 후에 상기 기판 위에 불활성 캐리어 가스가 흐르게 하는 것을 더 포함하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법으로서,
    기판 위에 게이트 구조 - 상기 게이트 구조는 더미 산화물층, 상기 더미 산화물층 위에 있는 더미 게이트 전극층 및 상기 더미 산화물층과 상기 더미 게이트 전극층을 둘러싸는 질소 함유 유전체층을 포함함 - 를 형성하는 단계;
    상기 더미 게이트 전극층을 제거하고, 이에 의해 상기 더미 산화물층을 노출시키는 단계;
    상기 더미 산화물층을 제1 온도에서 NH3와 불소 함유 화합물을 포함하는 증기 혼합물에 노출시키는 단계;
    제2 온도에서 탈이온수(DIW) 함유 용액으로 상기 기판을 헹구는 단계;
    상기 기판을 상기 제1 온도 및 상기 제2 온도보다 높은 제3 온도로 가열하고, 이에 의해 상기 질소 함유 유전체층 내에 개구를 형성하는 단계; 및
    적어도 부분적으로 상기 개구를 점유하는 게이트 스택을 형성하는 단계를 포함하고, 상기 게이트 스택은 계면층, 유전체층, 일 함수 금속층 및 충전층을 포함하는 것인, 반도체 디바이스의 제조 방법.
  10. 제9항에 있어서, 상기 증기 혼합물을 사용하는 것에 의한 상기 질소 함유 유전체층의 제거 속도에 대한, 상기 증기 혼합물을 사용하는 것에 의한 상기 더미 산화물층의 제거 속도의 비(ratio)는, 2보다 큰 것인 반도체 디바이스의 제조 방법.
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