KR101652779B1 - 신호 측정 시스템에서 다른 측정의 관점에서 한계의 측정값을 측정하고 나타내는 방법 및 시스템 - Google Patents

Abstract

본 발명의 실시예는, 시스템의 클록값 또는 사이클과 같은, 다른 측정의 관점에서 한계의 측정값을 측정하고 표현하는 시스템 및 방법을 제공한다. 상기 시스템은, 예를 들면, 오실로스코프와 같은 시험 및 측정 기구를 포함할 수 있다. 본 발명의 다른 실시예에서는, 슬루 레이트 디레이팅 값을 구성 가능한 룩업 테이블을 사용하여 자동을 결정할 수 있다.

Description

신호 측정 시스템에서 다른 측정의 관점에서 한계의 측정값을 측정하고 나타내는 방법 및 시스템 {METHOD AND SYSTEM TO MEASURE AND REPRESENT THE MEASURED VALUE OF A LIMIT IN TERMS OF ANOTHER MEASUREMENT IN A SIGNAL MEASUREMENT SYSTEM}

관련출원 데이터

본 발명은, 2009년 5월 15일자로 출원된 인도 가특허출원 1254/MUM/2009 및 1255/MUM/2009에 대해 우선권을 주장하여 2009년 9월 30일자로 출원된 1254/MUM/2009에 대해 우선권을 주장하며, 이들 출원의 내용 전부는 원용에 의해 본 명세서에 포함된다.

본 발명은 일반적으로 오실로스코프에 관한 것이며, 더욱 구체적으로는 신호 측정 시스템에서 값을 측정하고 표현하기 위한 사용자 인터페이스, 방법, 및 시스템에 관한 것이다.

더블 데이터 레이트(Double data rate, DDR) 메모리 기술은 시장에서 더욱 일반적이 되었으며, 메모리 인터페이스에서의 스트로브 신호(strobe signal)의 상승 에지와 하강 에지 모두에서 데이터를 클록킹(clocking)하는 능력을 포함한다. 유사하게, 차세대 DDR2 기술은 최대 클록 주파수를 배가시킴으로써 DDR 프로세서에 비해 대역폭이 추가로 2배 향상되었다.

임의의 고속 인터페이스를 사용하면, 동작 주파수가 증가함에 따라, 수신기에서의 신호 무결성(signal integrity) 및 타이밍 요건(timing requirement)을 충족시키는 것은 계속하여 더 어려워진다. 에지 레이트(edge rate)가 빨라질수록, 오버슛(overshoot), 반사(reflection), 및 크로스토크(crosstalk)와 같은 효과는 타이밍 예산(timing budget)에 부정적인 영향을 초래하는 인터페이스에 대해 더욱 중요한 문제가 된다. 타이밍 예산에 대한 영향에 대응하기 위한 차세대 DDR 기술에 포함된 중요한 변화는 데이터 및 어드레스/커맨드 신호 모두에 대한 신호 슬루 레이트 디레이팅(signal slew rate de-rating )이다.

메모리 인터페이스 설계자가 도전하는 일 측면은 수신기의 셋업(setup) 및 홀드(hold) 시간 요건을 충족시키는 것이다. 셋업 및 홀드 시간 값은 입력 신호 슬루 레이트에 따라 변화한다. 슬루 레이트를 적절히 계산하기 위해, 사용자는 신호 슬루 레이트의 측정 방법 및 JEDEC(Joint Electron Device Engineering Council, 합동 전자 장치 엔지니어링 협의회)이 규정한 디레이팅 테이블(de-rating table)의 사용 방법을 알 필요가 있다.

DDR2 기술에서, 메모리 부품의 셋업 및 홀드 시간의 일반적인 정의는 1.0 볼트/나노초(V/ns) 입력 슬루 레이트이다. 설계에 의해, 메모리 칩의 슬루 레이트는 더 빨라지거나 더 느려질 수 있다. 따라서, 사용자는 같은 슬루 레이트 1.0V/ns를 사용할 수 없기 때문에 셋업 및 홀드 시간 요건이 변경된다. 이 차이가 사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅의 필요를 초래하였다.

이러한 과제(challenge) 해결 시의 종래의 시도는, 번거럽고 완벽하게 하는 것이 어려운 수동 측정(manual measurement)을 포함하는 일련의 수동 단계를 구현하는 것이다

이하의 단계들은 전형적인 접근법의 일례이다. 첫째, 입력 신호에 대한 슬루 레이트를 측정한다. 이것은 특정한 전압 레벨들 사이의 전이 영역(transition region)에서의 신호의 정상(normal) 슬루 레이트를 구함으로써 이루어진다. 명목법(nominal method) 및 전압 레벨은 JEDEC DDR2 및 DDR3 규격(spectification)에 정의되어 있다. 둘째, 신호의 관심 영역이 명목법 또는 탄젠트법(tangent method)의 사용을 필요로 하는지를 판단한다. 신호 천이(signal transition)가 스위칭 영역에서의 명목선(nominal line)보다 큰 슬로프(slope)를 야기하는 경우, 탄젠트법이 사용된다. 탄젠트법도 JEDEC DDR2 및 DDR3 규격에 정의되어 있다. 슬로프를 검출한 다음 두 전압 레벨 사이의 기준 레벨로부터 각 샘플 지점에 대해 슬로프를 계산하여야 할 때 사용할 방법을 결정하는 것은 시간이 걸린다. 규격에 따르면, 탄젠트에 의해 발생하는 슬로프는 명목선보다 더 이른(earlier) 것임이 보장되어야 한다.

다음에, 수집된 모든 천이에 대해 상승 슬로프와 하강 슬로프 양자의 슬루 레이트를 계산한다. 시험대상 디바이스(device under test, DUT)의 최악의 경우의 거동(behavior)을 알기 위해서는 사이클마다(cycle-by-cycle) 슬루를 계산하여야 하는데, 특히 수집된 신호 지속기간이 수백 사이클을 제공할 정도로 충분히 긴 경우 상승 슬로프와 하강 슬로프에 대해 수행하는 것은 지루한 일이다. 한편, 디레이팅 값(de-rating value)의 극성(polarity)과 마진 영향(margin impact)의 방향 사이의 정확한 관계를 유지하여야 한다. 그러므로, 두 개의 개별 신호에 대한 슬루 레이트가 계산된다. 사용자는 두 개의 일반적인 슬루 레이트 값을 사용하여 적절한 디레이팅 테이블을 인덱싱한다. JEDEC은 델타값(delda value)을 얻기 위해 상이한 속도에 대해 상이한 테이블을 지정한다. 끝으로, 델타값을 디레이팅된 한계값을 표현하는, 기본 측정의 데이터 시트로부터 취한 한계값(limits)에 가산한다.

따라서, 고속 통신 기술의 설계자는 시스템의 동적 거동(dynamic behavior)을 이해하기 위해 다양하고 많은 시간과 노력을 요하는 한계값의 계산을 수행해야 한다. 또, DDR 메모리 기술의 출현으로, 현재 다루고 있는(in-hand) 시스템의 거동을 더 깊이 이해하려면, 설계자는 정적(static)있었던 측정값을 반복하여 계산하여야 한다. 게다가, 그러한 수동 측정은 오류를 일으기키 쉽다.

그러므로, 설계자가 시스템의 동적 거동을 이해하기 위해 각종 한계값의 계산을 용이하게 할 수 있는 개선된 해결책에 대한 요구는 여전하다.

본 발명의 실시예는, 설계자가 다른 측정값(measured value)를 사용하여 한계값을 구할 수 있도록 함으로써, 동적이고 상대적인(dynamic and relative) 측정을 제공하므로, 설계자는 더욱 효과적으로 시스템을 설계할 수 있다.

본 발명의 일부 실시예는 이하에 더욱 상세하게 설명하는 바와 같이, 실제 클록값 또는 사이클의 관점에서 한계값의 계산을 제공하고, 또한 정규화된(normalized) 클록값 또는 사이클로서 그 구성단위(unit)를 표시한다.

일부 실시예는, 이하에 더 논의하는 바와 같이, 구성 가능한 룩업 테이블(configurable lookup table)을 통해 설계자가 슬루 레이트의 디레이팅된 값(slew rate de-rated value)을 자동으로 결정할 수 있게 한다.

본 발명의 여러 실시예에 따르면, 다른 측정의 관점에서 한계의 측정값을 측정하고 표현하며, 또한 자동의 구성 가능한 디레이팅 테이블을 제공함으로써 사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅 값을 자동으로 제공하기 위한 방법 및 시스템이 제공된다.

일부 실시예에서는, 클라이언트 애플리케이션에 동적 한계 및 구성단위(dynamic limit and unit)의 구현을 플러그인(plug-in)하기 위해 필요한 기반구조(infrastructure)를 제공하도록, 마스터 애플리케이션 계층(master application layer)을 개발할 수 있다. 상기 마스터 애플리케이션 계층은 요구사항(required detail)을 클라이언트 애플리케이션에 전송한다. 상기 클라이언트 애플리케이션은 한계를 계산하고, 한계 계산 후 취득된 값을 다른 측정의 관점에서 처리하고 표현할 수 있다. 그후, 상기 값들은 표시를 위해 마스터 애플케이션 계층에 다시 전송될 수 있다.

일부 실시예에서, 자동의 구성가능한 디레이팅 테이블을 제공함으로써 사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅 값을 결정할 수 있으며, 상승, 하강, 슬루 레이트, 셋업 및 홀드 및 관련 구성(related configuration)을 포함하는 측정을 지원하지만 이에 한정되는 것은 아닌, 마스터 애플리케이션 계층을 사용하여 슬루 레이트 디레이팅을 계산할 수 있다. 이것은, 사용자가 슬루 레이트를 결정하는 DDR 방법을 선택는 경우 최대 슬로프에 따라 명목법과 탄젠트법 간을 자동으로 스위칭할 수 있는 마스터 애플리케이션 계층에 의해 달성될 수 있다.

여기서의 여러 실시예에서, 계산된 디레이팅 한계값은 tDS(total setup time) = tDS(base) + ΔtDS로 주어질 수 있으며, 여기서 tDS(base)의 데이터 시트 한계값은 디레이팅 테이블에서 취한 ΔtDS에 가산(즉, 합산)될 수 있다.

본 명세서의 일 실시예에서, 마스터 애플리케이션 계층은, 사용자가 언제든지 편집할 수 있는 디레이팅 테이블을 저장할 수 있는 테스팅 애플리케이션 계층(testing application layer)일 수 있다. 또한, 사용자는 애플리케이션의 사용자 인터페이스의 일부로서 제공되어, 시스템으로 하여금 복잡하고 시간이 걸리는 디레이트팅된 측정을 정확하게 수행하게 하는, '싱글(single)' 버튼 선택으로 여러번 측정을 실행할 수 있다.

본 발명의 다른 특징 및 이점은 이하의 상세한 설명 및 도면으로부터 명백해질 것이다.

본 발명의 실시예에 대해 언급하며, 첨부도면에 그 예들이 도시될 수 있다. 이들 도면은 설명을 위한 것이며 한정하는 것은 아니다. 본 발명은 이들 실시예의 측면에서 개괄적으로 설명하지만, 이것으로 본 발명의 범위를 이러한 특정한 실시예로 한정하려는 것은 아니다.
도 1은 본 발명의 실시예에 따른, 시스템의 클록 값 또는 사이클의 관점에서 한계의 측정값을 측정하고 표현하는 시스템을 나타낸다.
도 2는 본 명세서에서 논의한 일부 실시예에 따른, 시스템의 클록 값 또는 사이클의 관점에서 값을 표시하는 것을 포함하여 여러가지 형태로 한계값을 표현하는 방법을 나타낸 흐름도이다.
도 3은 특별히 DDR 기술에 적용되는, 도 2에 도시된 방법의 예시적인 애플리케이션을 나타낸다.
도 4는 본 명세서에서의 실시예에 따른, 슬루 레이트의 디레이팅된 값을 결정하는 방법을 설명하는 흐름도이다.
도 5는 본 발명의 일부 실시예에 따른, 여러 예시적인 보고서의 화면 표시를 나타낸다.

본 명세서의 실시예는 시스템의 클록값 또는 사이클의 관점에서 한계의 측정값을 측정하고 표현하는 방법 및 시스템을 제공한다. 또, 본 명세서에 교시된 시스템 및 방법은, 설계자가 슬루 레이트의 디레이팅된 값을 자동으로 결정할 수 있게 한다. 또한, 실시예는 주변 구성요소 상호연결 익스프레스(Peripheral Component Interconnect Express, PCIe), 범용 직렬 버스(Universal Serial Bus, USB) 등과 같은 여러 다른 기술로써 쉽게 구현될 수 있다. 본 발명의 방법은 또한 컴퓨터 소프트웨어, 하드웨어, 펌웨어, 또는 그 임의의 조합으로 구현될 수도 있다.

여기서 기술하는 본 발명은 이해하기 쉽도록 구체적이고 예시적인 세부사항을 사용하여 설명한다. 그러나, 해당 기술분야의 당업자라면 이러한 구체적인 세부사항을 사용하지 않고도 개시된 본 발명을 구현할 수 있다. 본 발명은 여러 유형의 디지털 스토리지 오실로스코프(digital storage oscilloscope)로 구현될 수 있다. 또, 본 발명은 하드웨어는 물론 소프트웨어로도 구현될 수 있다. 블록도로 도시한 구성 및 디바이스는 본 발명의 예시적인 실시예를 분명히 보여준다. 또한 여러 구성요소 간의 연결은 반드시 직접적인 것은 아닐 수 있으며, 그 사이의 데이터 전달은 인코딩(encoding), 재포맷팅(reformattng), 변경(modification) 등을 거칠 수 있다.

본 명세서에 언급된 "일 실시예" 또는 "실시예"는, 실시예와 관련하여 설명된 특정한 특징(feature), 구성(structure), 특성(characteristic) 또는 기능이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 본 명세서의 여러 곳에 나타나는 "일 실시예에서"라는 구절은 반드시 동일한 실시예를 가리키는 것은 아니다.

도 1은 본 발명의 실시예에 따른, 사용자가 다른 측정의 관점에서 각종 한계의 계산을 볼 수 있게 하는 시스템(100)의 간략화된 블록도를 나타낸다. 예를 들면, 한계의 측정은 클록값 또는 사이클의 관점에서 수행될 수 있다.

일 실시예에서, 시스템(100)은 마스터 애플리케이션 계층(102)이라고 불리는 계층과 상호작용하는 적어도 하나의 클라이언트 애플리케이션(101)으로 구성될 수 있다. 본 발명의 일 실시예에서, 마스터 애플리케이션 계층(102)은, 사용자가 디스플레이 포트에서 아이 다이어그램 및 지터 분석(eye diagram and jitter analysis)을 수행할 수 있게 하는 시험 도구(tesing tool)일 수 있다. 클라이언트 애플리케이션(101)은 클록 레이트 등의 정보를 마스터 애플리케이션 계층(102)에 전달하기 위한 로직(logic)을 포함한다. 마스터 애플리케이션 계층(102)은 또한 클라이언트 애플리케이션(101)에 필요한 기반구조를 제공하여 동적 한계 및 구성단위의 구현을 플러그인하도록 한다.

상대 한계 계산 모듈(relative limit calculation module)(103)은 또한 마스터 애플리케이션 계층(102)과 상호작용하여 입력/출력 파라미터에 관한 정보를 동적으로 취득한다. 이들은, 클록 레이트 또는 클록과 관련된 다른 값과 같은, 다른 측정의 관점에서 더 처리되어 사용자에게 표시된다.

이 방법은 다음과 같은 여러 단계를 포함할 수 있다. 먼저, 동적 한계를 필요로 하는 특정한 측정이 선택된 경우, 마스터 애플리케이션 계층(102)은 자동으로 기여 측정(contributing measurement)을 추가할 수 있다. 그래서, 이 특징을 사용하는 클라이언트 애플리케이션(101)은 마스터 애플리케이션 계층(102)에 추가될 모든 기여 측정에 대한 정보(knowledge)를 갖는다.

다른 단계에서, 동적 한계에 관한 정보를 디스플레이 디바이스 상에 사용자에게 표시할 수 있다. 측정이 추가된 후, 마스터 애플리케이션 계층(102)의 결과 패널(result panel)은, 예를 들면, 한계 필드에 '구함(Derived...)' 표시자(indicator)를 표시할 수 있다. 또, 사용자는 마우스 포인터를 '구함(Derived...)' 표시자 위에 정지시킴으로써 '이 한계는 X 측정에 기초하여 계산된다'와 같은, 더 많은 정보에 액세스할 수 있다. 동적 한계의 계산에 오류가 있으면, 한계 필드는 '오류(Error...)' 지시자를 표시할 수 있고, '오류(Error...)' 지시자 위에 마우스를 정지시킴으로써, 예를 들면, '이 한계는 X 측정에 기초하여 계산된다'와 같은, 추가 정보를 디스플레이 디바이스 상에 사용자에게 표시할 수 있다.

도 2는 여기서 논의한 일부 실시예에 따른, 시스템의 클록값 또는 사이클의 관점에서 값을 표시하는 것를 포함하는 여러가지 형태로 한계값을 표시하는 기법을 나타낸 흐름도이다. 시스템은 또한 마스터 애플리케이션 계층(102)에 부가된 하나 이상의 클라이언트 애플리케이션(101)으로부터 정보를 취득하기 위한 로직을 포함할 수 있다. 부가된 클라이언트 애플리케이션(101)이 측정값에 대해 동적 한계의 측정을 허용하지 않는 경우, 적용할 수 있는 한계의 정적인 값(static value)이 대신 디스플레이 디바이스 상에 표시될 수 있다.

더욱 구제적으로는, 단계 200에서, 측정을 추가한다. 그후, 흐름은 단계 205로 진행하여 한계를 계산할 것인지를 판단한다. 계산하지 않는 경우(No), 흐름은 단계 215 및 230으로 진행하여, 한계가 고정되어 있는 경우에는 적용 가능한 한계의 정적인 값을 표시한다. 그렇지 않고 계산하는 경우(Yes), 흐름은 단계 210으로 진행하여, 결과가 사용 가능한지를 판단한다. 사용 불가능한 경우(No), 그 결과가 의미하는 것은 사용 불가능하므로, 흐름은 단계 220으로 진행하여, 적용 가능한 한계에 대해 '구함(Derived...)'을 표시한다. 그렇지 않고,사용 가능한 경우(Yes), 흐름은 단계 225로 진행하여 값을 계산한다. 단계 235에서, 한계의 계산에 오류가 있는지를 판단한다. 오류가 있는 경우(Yes), 흐름은 단계 240으로 진행하여 적용 가능한 한계에 대해 '오류(Error...)'를 표시한다. 그렇지 않고 오류가 없는 경우(No), 흐름은 단계 245로 진행하여 다른 값을 계산하고, 필요한 경우, 하나 이상의 도구 정보(tool tip)를 표시할 수 있다.

도 3에 도시된 바와 같은 예시적인 실시예에서, 도 2의 방법은 구체적으로 DDR 기술에 적용된다. 본 실시예에서, 오실로스코프 시스템(300)은 오실로스코프 하드웨어(304)와 통신하여 시험대상 디바이스(DUT)(306)로부터 수집된 데이터를 취득한다. DPOJET과 같은 지터 및 아이 분석 도구를 포함할 수 있는, 마스터 애플리케이션 계층(102)은 수집된 데이터를 분석하여 기본 측정값(base measurements)을 생성할 것이다. DDR 기술의 DDRA와 같은, DDR 분석 능력을 포함할 수 있는 컴플라이언스 계층(compliance layer)(101)은 DPOJET 기본 측정값(102)을 사용하여 추가로 측정값을 생성할 것이다. 동적 한계 및 구성단위는 컴플라이언스 계층(101)에 있다.

도 4는 여기서의 일부 실시예에 따른, 슬루 레이트의 디레이팅된 값을 결정하는 방법을 설명하는 흐름도이다.

전술한 바와 같이, 정확한 결과의 계산에 도움을 주는 자동의 구성 가능한 디레이팅 테이블이 제공된다. DDRA는 마스터 애플리케이션 계층의 기본 측정값을 사용하여 작업하는 DDR 기술의 컴플라이언스 솔루션(compliance solution)이다. 마스터 애플리케이션 계층은 기본적으로 아이 다이어그램 및 지터 시험 분석을 위한 도구이다. 마스터 애플리케이션 계층은 상승, 하강, 슬루 레이트, 셋업 및 홀드 측정, 및 슬루 레이트 디레이팅의 계산에 사용되는 관련 구성을 지원한다.

단계 401에서, 마스터 애플리케이션 계층의 기본 측정값을 불러온다. 슬루 레이트 기법은 마스터 애플리케이션 계층에서 구성 가능하다. 단계 402에서, 사용자가 슬루 레이트를 계산하는 DDR 기법을 선택하여 슬루 레이트를 계산한다. 단계 403에서, JEDEC DDR2 및 DDR3 규격에 따른, 최대 슬로프에 의존하여 명목법과 탄젠트법 간의 자동 스위칭 수행한다.

그후, 단계 404에서, 이들 측정 각각에 대해 정확한 기준 레벨(reference level)을 설정한다. 이들 기준 레벨은 싱글 엔디드(single-ended) 및 차분 신호(differential signal)에 따라 다르다. 단계 405에서, 각 슬로프와 사이클에 대해 상승 및 하강에 대한 슬루 레이트를 개별적으로 계산하고, 평균값을 구한다. 'n개' 사이클의 평균값은 추가적인 처리에 사용된다. 여기서 'n'은 마스터 애플리케이션 계층에 의해 설정된 사이클의 수이다. 각 사이클마다 상승 슬로프와 하강 슬로프가 모두 취득되기 때문에, 단 하나의 슬루 레이트가 상승 및 하강 평균값의 평균으로서 계산된다. 단계 406에서, 특정한 디레이팅 테이블을 인덱싱하기 위해 슬루 레이트 값을 사용하여 델타값(delta value)을 취득한다. 끝으로, 단계 407에서, 델타값을 사용하여 디레이팅 한계값을 계산한다.

계산된 디레이팅 한계값은 다음과 같이 나타낼 수 있다:

tDS(total setup time) = tDS(base) + ΔtDS,

여기서 tDS(base)의 데이터 시트 한계값은 전술한 바와 같이 디레이팅 테이블에서 취한 ΔtDS에 가산된다.

본 발명의 예시적인 실시예에서, 시스템은 임의의 파형 발생기에 통합될 수 있다. 마스터 애플리케이션 계층은 오실로스코프가 설치된 곳에 디레이팅 테이블을 저장한다. 사용자는 'x' 및 'y' 값을 편집할 수 있다. 예를 들면, 'x'는 데이터 스트로브의 슬루 레이트(예컨대, DQS)에 대응할 수 있고, 'y'는 데이터의 슬루 레이트(예컨대, DQ)에 대응할 수 있다. 이와 같이, 애플리케이션은 고정된 테이블에 얽매이지 않는다. 사용자는, 임의의 다른 데이터 시트 값으로 디버깅을 원하는 경우 또는 심지어 규격이 변경된 경우에도 디레이팅 테이블을 편집할 수 있다. 또한, 애플리케이션에서, 사용자는 "싱글(single)' 버튼 선택으로 여러번 측정을 실행할 수 있으며, 이로써 복잡하고 시간이 걸리는 디레이팅된 측정을 정확하게 수행할 수 있다.

도 5에는 시스템의 디스플레이 디바이스를 사용하여 표시될 수 있는 여러 예시적인 기록이 도시되어 있다.

도 5 (a)에서, 첫 번째 측정은 예를 들면, 도면부호 505로 나타낸 바와 같이 한계값이 200ps인, 기본 측정이다. 두 번째 측정은, 예를 들면, 도면부호 510으로 나타낸 바와 같이 디레이팅된 어드레스 및 제어 입력 총 셋업 시간(tIS)으로, 한계값을 디레이팅하였다.

도 5 (b)에서, 도면부호 515의 강조된 부분은 동적인 한계에 대해 '구함(Derived...)'을 보여준다.

도 5 (c)에서, 도면부호 520의 강조된 부분은 계산된 한계를 나타내고, 마우스를 그 위에 정지시켰을 때의 메시지는 도면부호 525에 나타나 있다.

따라서, 전술한 바와 같이 본 발명의 실시예는 스칼라 디레이팅 값(scalar de-rating value)인 결과를 자동으로 취득하는 수단을 제공한다. 또한, 사용자는 디레이팅 테이블의 고정된 값을 사용하는 것으로 제한받지 않으며, 특정한 설계 요구에 기초하여 값을 변경할 수 있다.

또한, 사용자는 동적으로 기본이 되는(즉, 전제 조건) 측정에 대해 계산된 적절한 한계를 갖는 완전 자동화된 측정의 모음(suite)를 구비할 수 있다.

어떤 측정이 의존하는 것이 다른 측정이 아니라, 입력 전압 레벨(예컨대, Vdd 값)인 상황에서, 이들은 마스터-클라이언트 인터페이스(master-client interface)에 의해 유통성있게 처리될 수 있다. 또한, 동적 한계에 기여하는 모든 측정값 및/또는 파라미터는 JEDEC 표준에 따라 자동으로 선택될 수 있다. 사용자는 어떠한 전제 조건 정보(prerequisite knowledge)도 알 필요가 없다.

또한, 결과에서 조사함으로써, 사용자는 한계 중 어느 것이 동적으로 적용되는지를 알, 또한 종속 파라미터를 알게 될 수 있다. 이것은 측정을 실행하지 않고 일견하여 적절한 정보를 취득할 시에 사용자에게 도움을 준다. 도구 정보는 '실행(Run)' 또는 '싱글(Single)'과 같은 동작 버튼 또는 지시자를 선택하기 전에 필요한 정보(예컨대, 종속 파라미터)를 사용자에게 표시한다.

특정한 실시예들을 설명하였지만, 본 발명의 원리는 이들 실시예로 한정되지 않는다는 것을 알 것이다. 예를 들면, 이상에서 설명한 오실로스코프 하드웨어 외에, 본 명세서에 개시된 실시예들은 임의의 유형의 시험 및 측정 장치를 사용하여 구현되거나 연관될 수 있으며, 단 하나의 시스템으로 한정되어야 하는 것이 아니라, 하나 이상의 시험 및 측정 디바이스와 연관될 수 있다. 이하의 특허청구범위에 기재된 바와 같은 본 발명의 원리를 벗어나지 않으면서 변형(variation) 및 변경(modification)이 이루어질 수 있다.

Claims (23)

1. 신호 측정 시스템에서 클록값에 관해 한계의 측정값을 측정하고 표현하는 방법으로서,
   동적 한계 및 구성단위의 구현을 플러그인하기 위해 필요한 기반구조를 클라이언트 애플리케이션에 제공하는 마스터 애플리케이션 계층을 개발하는 단계;
   상기 마스터 애플리케이션 계층과 연관되어 저장되는 하나 이상의 디레이팅 테이블을 구성하는 단계;
   상기한 마스터 애플리케이션 계층이 상기 클라이언트 애플리케이션에 요구 사항을 전송하는 단계;
   각 슬로프 및 사이클에 대해 슬루 레이트에 대한 상승과 하강을 별도로 계산하고 'n개' 사이클의 평균 슬루 레이트 값을 계산함으로써, 상기 클라이언트 애플리케이션이 한계 계산을 수행할 수 있도록 하는 단계;
   클록값에 관해 상기 한계 계산 후에 취득된 값을 처리하고 표현하는 단계로서, 상기 마스터 애플리케이션 계층과 연관되어 저장되는 상기 하나 이상의 디레이팅 테이블로부터 특정한 디레이팅 테이블을 인덱싱하기 위해 슬루 레이트 값을 이용함으로써 델타값을 획득하고, 상기 델타값을 이용함으로써 디레이팅 한계값을 계산하는 것을 포함하는, 단계; 및
   처리 및 표현된 값을 표시를 위해 상기 마스터 애플리케이션 계층에 다시 전송하는 단계
   를 포함하고, 상기 마스터 애플리케이션 계층은 사이클의 수 'n'을 설정하는, 방법.
2. 제1항에 있어서,
   상기 마스터 애플리케이션 계층은 지터 및 아이 다이어그램 분석을 위한 시험 도구인, 방법.
3. 제1항에 있어서,
   클록값에 관해 상기 한계 계산 후에 취득된 값을 처리하고 표현하는 단계에서, 상기 마스터 애플리케이션 계층은, 사용자가 측정을 선택한 경우, 동적 한계를 필요로 하는 측정을 자동으로 합계하는, 방법.
4. 제3항에 있어서,
   상기 측정을 합계한 후, 하나 이상의 상기 동적 한계에 관한 적절한 정보를 디스플레이 디바이스에 표시하는, 방법.
5. 제4항에 있어서,
   상기 디스플레이 디바이스에 표시되는 상기 적절한 정보는, '구함(Derived)'과 '오류(Error)' 중 적어도 하나를 포함하는, 방법.
6. 제3항에 있어서,
   상기 마스터 애플리케이션 계층은, 표시를 위해 상기 마스터 애플리케이션 계층에 다시 전송되는, DDRA가 한계 계산에 기초로 하는 인터페이스의 세트를 이용할 수 있게 하는, 방법.
7. 제1항에 있어서,
   상기 동적 한계의 구현은 임의의 클라언트로 상기 마스터 애플리케이션 계층에 특정 한계 계산기(specific limit calculator)를 설치함으로써 이루어지는, 방법.
8. 제7항에 있어서,
   상기 클라이언트 애플리케이션은 DDRA를 포함하고, 사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅 값을 결정하기 위한 자동의 구성 가능한 디레이팅 테이블을 제공하는, 방법.
9. 제1항에 있어서,
   시험 및 측정 기구를 사용하여 시험대상 디바이스로부터 정보를 수집하는 단계를 더 포함하며, 상기 정보는 상기 마스터 애플리케이션 계층에 의해 처리되는, 방법.
10. 시험 및 측정 디바이스에서 실행될 때, 기계로 하여금 제1항의 단계를 수행하게 하는 연관된 명령어를 갖는 기계 판독가능 매체.
11. 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스로서, 상기 컴퓨터 실행가능한 명령은, 컴퓨터 시스템의 적어도 하나의 프로세서에 의해 실행되는 경우, 자동의 구성 가능한 디레이팅 테이블을 제공함으로써 사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅 값을 자동으로 결정하기 위한 방법을 구현하며, 상기 방법은:
    컴퓨터 시스템이, 상승, 하강, 슬루 레이트, 셋업 및 홀드를 포함하는 측정과, 슬루 레이트 디레이팅의 계산을 위한 구성(configuration)을 지원하는 마스터 애플리케이션 계층을 제공하는 동작;
    컴퓨터 시스템이, 구성 도구를 이용하여 상기 마스터 애플리케이션 계층과 연관되어 저장되는 하나 이상의 디레이팅 테이블을 구성하는 동작;
    컴퓨터 시스템이, 상기 마스터 애플리케이션 계층을 이용하여 시험대상 디바이스로부터 획득된 데이터의 기본 측정값을 불러오는 동작;
    컴퓨터 시스템이, DDR 방법의 사용자 선택을 허용하도록 구성되는 사용자 인터페이스를 제공하는 동작;
    컴퓨터 시스템이, 상기 기본 측정값으로부터 슬루 레이트를 계산하는 동작;
    컴퓨터 시스템이, 특정한 디레이팅 테이블을 인덱싱하기 위해 슬루 레이트 값을 이용함으로써 델타값을 획득하는 동작;
    컴퓨터 시스템이, 상기 델타값을 이용함으로써 디레이팅 한계값을 계산하는 동작; 및
    컴퓨터 시스템이, 표시를 위해 상기 디레이팅 한계값을 상기 마스터 애플리케이션 계층에 다시 전송하는 동작
    을 포함하고,
    상기 슬루 레이트는, 각 슬로프 및 사이클에 대해 상승과 하강에 대하여 별도로 자동 계산되고, 'n개' 사이클의 평균 슬루 레이트 값이 추가적인 처리를 위해 사용되며,
    상기 마스터 애플리케이션 계층은 사이클의 수 'n'을 설정하는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
12. 제11항에 있어서,
    상기 마스터 애플리케이션 계층은, 사용자가 슬루 레이트를 결정하는 DDR 방법을 선택하는 경우, 최대 슬로프에 따라 명목법과 탄젠트법 간을 자동으로 스위칭하는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
13. 제11항에 있어서,
    상기 마스터 애플리케이션 계층은 각각의 측정에 대해 정확한 기준 레벨을 설정하는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
14. 삭제
15. 삭제
16. 제11항에 있어서,
    상기 슬루 레이트는 복수의 소스쌍 신호(sources pair signals)에 대해 결정되며, 상기 각 쌍의 슬루 레이트 값은 델타값을 얻기 위한 특정한 디레이팅 테이블의 인덱싱에 사용되는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
17. 제11항에 있어서,
    상기 계산된 디레이팅 한계값은:
    tDS(total setup time) = tDS(base) + ΔtDS
    로 주어지며,
    tDS(base)의 데이터 시트 한계값은 상기 디레이팅 테이블에서 취한 ΔtDS 디레이팅 값에 가산되는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
18. 제11항에 있어서,
    상기 마스터 애플리케이션 계층은 상기 디레이팅 테이블을 저장하고, 상기 디레이팅 테이블은 사용자에 의해 언제든지 편집 가능한, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
19. 제11항에 있어서,
    사용자는 애플리케이션에서 '싱글' 버튼 선택으로 복수회의 측정을 실행할 수 있어, 정확한 디레이팅된 측정을 효과적으로 취득하는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
20. 제11항에 있어서,
    상기 방법은 컴퓨터 시스템이 시험 및 측정 기구를 사용하여 시험대상 디바이스로부터 정보를 취득하는 동작을 더 포함하고, 상기 정보는 상기 마스터 애플리케이션 계층에 의해 처리되는, 컴퓨터 실행가능한 명령이 저장되는 컴퓨터 저장 디바이스.
21. 신호 측정 시스템에서 클록값에 관해 한계의 측정값을 측정하고 표현하는 시스템으로서,
    클라이언트 애플리케이션에 동적 한계 및 구성단위의 구현을 플러그인하기 위해 필요한 기반구조를 제공하는 마스터 애플리케이션 계층; 및
    상기 마스터 애플리케이션 계층과 연관되어 저장되는 하나 이상의 디레이팅 테이블을 구성하기 위한 구성 도구;
    상기 클라이언트 애플리케이션이 한계 계산을 수행할 수 있도록 하는 한계 계산 모듈
    을 포함하고,
    상기 클라이언트 애플리케이션은 상기 마스터 애플리케이션 계층으로부터 요구 사항을 수신하며,
    클록값에 관해 상기 한계 계산 후에 취득된 값이 처리되고 표현되며, 디스플레이 디바이스 상의 표시를 위해 상기 마스터 애플리케이션 계층에 다시 전송되고,
    처리 및 표현된 값은, 상기 마스터 애플리케이션 계층과 연관되어 저장되는 상기 하나 이상의 디레이팅 테이블로부터 특정한 디레이팅 테이블을 인덱싱하기 위해 슬루 레이트 값을 이용함으로써 획득되는 델타값, 및 상기 델타값을 이용함으로써 계산되는 디레이팅 한계값을 포함하고,
    각 슬로프 및 사이클에 대해, 상승과 하강에 대하여 별도로 슬루 레이트가 자동 계산되고, 'n개' 사이클의 평균 슬루 레이트 값이 추가적인 처리를 위해 사용되며,
    상기 마스터 애플리케이션 계층은 사이클의 수 'n'을 설정하는, 시스템.
22. 제21항에 있어서,
    사용자 설계에 특유한 신호에 대한 슬루 레이트 디레이팅 값을 자동으로 결정하기 위해 자동의 구성 가능한 디레이팅 테이블이 제공되는, 시스템.
23. 제21항에 있어서,
    상기 마스터 애플리케이션 계층 및 상기 한계 계산 모듈에 의해 처리되는 정보를 수집하기 위한 시험 및 측정 장치를 더 포함하는 시스템.

Images