KR101648222B1 - Package structure and method for manufacturing the same - Google Patents

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이기민
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Abstract

본 발명은 패키지 구조 및 그의 제조 방법에 관한 것이다. The present invention relates to a package structure and a process for producing the same.
즉, 본 발명의 패키지 구조는 전극 라인들이 형성된 기판과; That is, the package structure of the present invention is a substrate formed of that electrode lines; 상기 기판에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 칩과; It is mounted on the substrate, and the chip which is electrically connected to the electrode line; 상기 칩을 커버링(Covering)하고 상기 기판에 프린트된 몰딩부를 포함하여 구성된다. The chip covering (Covering) and is configured to include a molded printed on the substrate.

Description

패키지 구조 및 그의 제조 방법 { Package structure and method for manufacturing the same } Package structure and a manufacturing method thereof {Package structure and method for manufacturing the same}

본 발명은 에폭시가 흘러가서 기판을 오염시키거나 몰딩부의 형상에 불량을 초래하는 문제점을 해결할 수 있는 패키지 구조 및 그의 제조 방법에 관한 것이다. The present invention is an epoxy to go flows contaminate the substrate or to address a problem that leads to poor molding shaped parts package structure and a process for their preparation.

최근 무선통신 단말기의 소형 및 슬림화 추세로 인해, 단말기내에 실장되는 개별 부품의 사이즈도 소형화되고 있다. Recently due to the compact and slimmer trend in the wireless communication terminal, and is also compact size of the individual parts to be mounted in the terminal.

이러한 추세로 기존의 메탈 캔(Metal can) 구조로 패키징된 부품들은 트랜스퍼 몰드(Transfer mold) 공정 또는 프린트 몰드 공정을 수행하여 패키징하여 소형화 및 슬림화시키고 있다. The trend in the packaging component to a conventional metal can (can Metal) structure are smaller and thinner and packaged by performing transfer molding (mold Transfer) process or a printing process mold.

상기 프린트 몰드 공정은 부품 및 기판에 고열 및 고압을 가하지 않아 최근 부각되고 있지만, 에폭시의 프린트 면적이 넓을 경우 경화 전에 에폭시가 흘러가서 오염되는 단점이 있다. The printed mold process has a drawback that incidence do not use high temperature and high pressure parts and the substrate, and recently, but the epoxy is going to flow before contamination if wider the print area of ​​the epoxy curing.

본 발명은 에폭시가 흘러가서 기판을 오염시키거나 몰딩부의 형상에 불량을 초래하는 문제점을 해결하는 과제를 해결하는 것이다. The present invention is to solve the problem to get the epoxy to flow contaminate the substrate or solve the problems that lead to poor molding portion shape.

본 발명은, The invention,

전극 라인들이 형성된 기판과; Substrates formed with the electrode line;

상기 기판에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 칩과; It is mounted on the substrate, and the chip which is electrically connected to the electrode line;

상기 칩을 커버링(Covering)하고 상기 기판에 프린트된 몰딩부를 포함하는 패키지 구조가 제공된다. That the chip covering (Covering) and a package structure including a molded printed on the substrate.

본 발명은, The invention,

전극 라인들이 형성된 기판과; Substrates formed with the electrode line;

상기 기판에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 복수개의 칩들과; It is mounted on the substrate, and a plurality of chips are electrically connected to the electrode line;

상기 기판에 프린트되며, 상기 복수개의 칩들을 커버링하는 제 1 경화 영역과 상기 제 1 경화 영역의 외측에 존재하는 제 2 경화 영역으로 이루어진 몰딩부를 포함하는 패키지 구조가 제공된다. Is printed on the substrate, the package structure including a first hardened area and the second molding made of a second hardening region existing on the outside of the cured area parts for covering the plurality of chips is provided.

본 발명은, The invention,

전극 라인들이 형성된 기판에 칩을 실장하고, 상기 전극 라인들과 상기 칩을 전기적으로 연결하는 단계와; Mounting the chip on the substrate are formed, and electrode lines, comprising the steps of: electrically connecting the chip with the electrode line;

상기 기판에 히팅이 가능한 가이드를 위치시키고, 상기 가이드 내부를 충진하여 상기 칩을 에폭시로 프린트 몰딩하는 단계와; The step of placing the heating is possible to guide the substrate molding by filling the guide inside the print chip and the epoxy;

상기 히팅이 가능한 가이드로 상기 프린트 몰딩된 에폭시의 일부 영역을 경화시키는 단계와; As the heating is possible and a guide step of curing a portion of said printed molded epoxy;

상기 가이드를 상기 기판 및 상기 에폭시로부터 이탈시키고, 상기 프린트 몰딩된 에폭시의 나머지 영역을 경화시키는 단계를 포함하는 패키지 구조의 제조 방법이 제공된다. And leaving the guide from the substrate and wherein the epoxy, the manufacturing method of a package structure, comprising the step of curing the remaining area of ​​the print is provided a molded epoxy.

본 발명의 패키지 구조는 패키지의 외형적인 측면에서 균일한 형상을 제공할 수 있어, 양품의 패키지를 구현할 수 있는 효과가 있다. Package structure of the present invention can provide a uniform shape on the outer side of the package, there is an effect that it is possible to implement a package in a non-defective product.

또, 본 발명의 실시예의 패키지 구조를 제조하는 방법은 래핑 공정이 필요없는 효과가 있다. The method for manufacturing the embodiment of the package structure of the present invention has an effect that does not require wrapping process.

또한, 본 발명의 실시예의 패키지 구조를 제조하는 방법은 히팅 가능한 가이드에 의해 에폭시의 가장자리가 경화되어 몰딩부가 소정의 각도를 가질 수 있어 패키지 구조의 균일성을 충족하여 양품의 수율을 높일 수 있는 효과가 있다. In addition, the method of manufacturing the embodiment of the package structure of the present invention is possible to improve the yield of non-defective to be cured that the edges of the epoxy molding portion can have a predetermined angle to meet the uniformity of the package structure by heating possible guide a.

또한, 본 발명의 패키지 구조는 기판에 복수개의 칩들이 실장되어 있고, 이 복수개의 칩들 중 일부 칩들 또는 일부 칩들 각각에 제 1 경화 영역과 제 2 경화 영역으로 이루어진 몰딩부를 프린트 몰딩 공정을 수행하여, 몰딩 공정으로 에폭시가 흘러가서 기판을 오염시키거나 몰딩부의 형상에 불량을 초래하는 문제점을 해결할 수 있는 효과가 있다. In addition, the package structure of the present invention has been to mount a plurality of chips on a substrate, to perform a first hardened area and the molded parts of the print mold process consisting of a second curing zone to each portion of chips or some chips of a plurality of chips, there is going to flow to the epoxy molding process effect of contaminating the substrate or solve the problems that lead to poor molding portion shape.

도 1은 본 발명의 제 1 실시예에 따른 패키지 구조의 개략적인 단면도 1 is a schematic cross-section of a package structure according to a first embodiment of the present invention
도 2는 본 발명의 제 1 실시예에 따른 패키지 구조의 개략적인 사시도 Figure 2 is a schematic perspective view of a package structure according to a first embodiment of the present invention
도 3은 도 1의 A의 확대도 Figure 3 is an enlarged view of A in Fig. 1
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도 Figure 4a-4f are schematic cross sectional views illustrating a method of manufacturing a package structure according to a first embodiment of the present invention
도 5a 내지 도 5f는 본 발명의 비교예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도 Figure 5a-5f are schematic cross sectional views illustrating a method of manufacturing a package structure according to a comparative example of the invention
도 6은 도 5f의 B의 확대도 Figure 6 is an enlarged view of B of FIG. 5f
도 7은 본 발명의 제 2 실시예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도 7 is a schematic sectional view for explaining a method of manufacturing a package structure according to a second embodiment of the present invention

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다. Turning to the examples below, the present invention will be described with reference to the accompanying drawings as follows.

도 1은 본 발명의 제 1 실시예에 따른 패키지 구조의 개략적인 단면도이다. 1 is a schematic cross-section of a package structure according to a first embodiment of the present invention.

본 발명의 제 1 실시예에 따른 패키지 구조는 전극 라인들이 형성된 기판(100)과; The package structure according to the first embodiment includes an electrode line to the substrate 100 formed of the present invention and; 상기 기판(100)에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 칩(200)과; Is mounted on the substrate 100, chip 200 is electrically connected to the electrode lines; 상기 칩(200)을 커버링(Covering)하고 상기 기판(100)에 프린트된 몰딩부(250)를 포함하여 구성된다. Covering (Covering) to the chip 200, and is configured to include a molded portion 250 to the print board 100.

그리고, 상기 기판(100)에는 수동 소자들(220)이 실장될 수 있으며, 상기 수동 소자들(220)은 상기 몰딩부(250)로 커버링되어 있게 구성할 수 있다. In addition, the substrate 100 has a subject to mount the passive element 220, the passive element 220 may be configured such that it is covered with the molding section 250.

또, 상기 칩(200)은 무선 통신 단말기를 구동하기 위한 칩인 것이 좋다. In addition, the chip 200 may be a chip for driving the wireless communication terminal.

그리고, 상기 기판(100)으로 인쇄회로기판을 적용할 수 있으며, 상기 인쇄회로기판은 다층 인쇄회로기판으로 구성될 수 있다. And, it is possible to apply a printed circuit board with the substrate 100, the printed circuit board may be of a multi-layer printed circuit board.

상기 몰딩부(250)는 상기 기판(100)에 프린트되어 형성된 후, 후술된 가이드에 의해 일부가 경화된 다음, 전체가 경화되어 에폭시가 측면으로 퍼지는 현상이 방지되어, 구조적으로 상면이 평탄하게 된다. The molding unit 250 is printed on the substrate 100. Then, the part is hardened by the described guide and then, the whole is cured formed epoxy is prevented from spreading phenomenon in the side, is the upper surface is flat in structure .

그리고, 도 3에 도시된 바와 같이, 상기 몰딩부(250)의 모서리는 소정의 각도(θ)를 갖는다. And, as shown in FIG. 3, the edge of the molding part 250 has a predetermined angle (θ).

즉, 상기 몰딩부(250)의 상면이 평판화되고, 측면이 후술된 절단 공정으로 대략 수직하게 되어, 상기 몰딩부(250)의 상면과 측면은 소정 각도로 만나게 되는 것이다. That is, the upper surface of the molding member 250 and flat screen, is substantially perpendicular to the cutting step of the side will be described later, the upper surface and the side surface of the molding member 250, will be met by a predetermined angle.

이를 다르게 표현하면, 본 발명의 패키지 구조의 몰딩부(250)의 모서리는 전혀 각도가 존재하지 않는 곡면 상태가 아니고, 각도가 존재하는 도 2와 같은 사각기둥의 모서리와 같은 것이다. If this another way, the edge of the molding part 250 of the package structure of the present invention is not at all curved angle state is not present, also the same as the corner of the rectangular pillar-like 2, which angle is present.

그러므로, 본 발명의 패키지 구조는 패키지의 외형적인 측면에서 균일한 형상을 제공할 수 있어, 양품의 패키지를 구현할 수 있는 장점이 있다. Therefore, the package structure of the invention has the advantage that it is possible to provide a uniform shape on the outer side of the package, the package can be implemented in a non-defective product.

도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도이다. Figure 4a-4f are schematic cross-sectional views illustrating a method of manufacturing a package structure according to a first embodiment of the present invention.

먼저, 전극 라인들이 형성된 기판(100)에 칩(200)을 실장하고, 상기 전극 라인들과 상기 칩(200)을 전기적으로 연결한다.(도 4a) First, mounting the chip 200 on the substrate 100 to the electrode line is formed, and electrically connecting the chip 200 with the electrode lines (Fig. 4a)

상기 칩(200)과 상기 전극 라인들의 전기적인 연결은 도 4a와 같이 와이어(210) 본딩으로 수행할 수 있다. Electrical connection between the chip 200 and the electrode line may be carried out by the wire 210, bonding as shown in Fig. 4a.

이어서, 상기 기판(100)에 히팅(Heating)이 가능한 가이드(300)를 위치시키고, 상기 가이드(300) 내부를 충진하여 상기 칩(200)을 에폭시(500)로 프린트 몰딩한다.(도 4b) Then, placing the heating (Heating) capable of guide 300 on the substrate 100, by filling the inside of the guide 300 is molded print the chip 200 with epoxy 500 (FIG. 4b)

이때, 상기 에폭시(500)를 상기 가이드(300) 내부에 위치시킨 후, 도 4b와 같이, 스퀴즈(Squeeze)(550)로 상기 에폭시(500)를 밀면서 상기 가이드(300) 내부에 균일하게 충진시킴과 동시에, 프린트 몰딩되는 에폭시(500)의 상면을 도 4c와 같이 평탄화시키게 된다. In this case, after positioning the epoxy 500 within the guide 300, as shown in Figure 4b, the squeegee (Squeeze) to (550) while sliding the epoxy 500 Sikkim uniformly filled inside the guide 300 At the same time, thereby flattening the upper surface as shown in Figure 4c of the epoxy 500 to be printed molding.

그리고, 상기 히팅(Heating)이 가능한 가이드(300)는 가이드 본체에 가열할 수 있는 수단이 내장된 것이다. Further, the heating to the (Heating) capable of guide 300 has a means capable of heating the guide body embedded.

예컨대, 가이드 본체에 열선을 내장시키고, 경화시킬 때 상기 열선으로 전원을 인가하면 상기 에폭시(500)에 가열할 수 있다. For example, and built-in heating wire in the guide body, when cured when power is supplied to the heating wire can heat the epoxy 500.

또한, 상기 히팅이 가능한 가이드(300)는 상부면 또는 하부면에 전류를 통하면 발열되는 저항 코일 패턴을 형성하여 구현할 수도 있다. It is also possible to implement the heating capable of the guide 300 when energizing the upper surface or the lower surface which forms the heat generating resistive coil pattern.

그리고, 상기 저항 코일 패턴의 양끝단에 전기적 접촉단자를 형성할 수 있으며, 상기 히팅이 가능한 가이드(300)가 상기 기판(100)에 위치될 때, 상기 전기적 접촉단자는 전원 공급 단자와 전기적으로 연결되어, 상기 히팅이 가능한 가이드(300)로 전원이 공급될 수 있도록 구성될 수도 있다. And, it is possible to form the electrical contact terminals at both ends of the resistance coil pattern, when the possible guide 300, the heating to be positioned in the substrate 100, the electrical contact terminal is a power supply terminal and electrically connected to It is may be configured so that the heating may be powered with the available guide 300.

이때, 상기 전원 공급 단자는 본 발명의 패키지 구조를 패키징하기 위한 장비에 설치된 단자로 구현될 수 있다. In this case, the power supply terminal may be implemented in a terminal installed in equipment for packaging the package structure of the present invention.

또, 상기 가이드(300)는 링(Ring) 형상으로 내부에 충진된 에폭시(500)는 상기 가이드(300) 내부에 잔존되고, 상기 가이드(300) 외부로 누출되지 않는다. Further, the guide 300 is the epoxy 500 is filled inside the ring (Ring) the shape is left in the interior of the guide 300, and does not leak to the outside of the guide 300.

그 후, 상기 히팅이 가능한 가이드(300)로 상기 프린트 몰딩된 에폭시(500)의 일부 영역을 경화시킨다.(도 4d) Then, the cured portion of the epoxy 500, the said printed molded with the heating capable of the guide 300 (Fig. 4d)

여기서, 상기 가이드(300)에 근접되어 있는 에폭시(510)는 경화되고, 상기 가이드(300)로부터 멀리 있는 에폭시(520)는 경화되지 않는다. Here, the epoxy 510 which is close to the guide 300 is cured, but the epoxy 520 away from the guide 300 is not cured.

그리고, 상기 에폭시(500) 일부 영역을 경화시키는 것은 대략 200℃ ~ 300℃ 정도로 급속으로 경화시켜 굳힘으로써, 상기 가이드(300)를 이탈시에도 에폭시의 흐름을 방지할 수 있다. Then, it is cured by the epoxy 500, a partial area can be prevented even when the epoxy flow leaving the said guide (300) as to guthim cured rapidly to approximately 200 ℃ ~ 300 ℃.

계속, 상기 가이드(300)를 상기 기판(100) 및 상기 에폭시(500)로부터 이탈시키고, 상기 프린트 몰딩된 에폭시(500)의 나머지 영역을 경화시킨다.(도 4e) Continuing, the guide and the exit 300 from the substrate 100 and the epoxy 500, to thereby cure the rest of the epoxy 500, the print molding (Fig. 4e)

상기 프린트 몰딩된 에폭시(500)의 나머지 영역을 경화시키는 온도는 대략 120℃ ~ 160℃에서 30분 정도 수행하는 것이 좋다. Temperature to cure the rest of the epoxy 500, the print is molded may be performed for about 30 minutes at about 120 ℃ ~ 160 ℃.

연이어, 상기 경화된 프린트 몰딩된 에폭시(500) 및 상기 기판(100)을 절단하여 상기 칩(200)이 내장된 단일 패키지 구조로 분리한다.(도 4f) Subsequently, the print of the cured epoxy molding was cut to 500 and the substrate 100 is separated into a single package structure of the chip 200 are embedded (Fig. 4f)

상기 경화된 프린트 몰딩된 에폭시(500)를 절단할 때, 도 4d와 같이 상기 가이드(300)에 의한 일부 경화된 에폭시 영역은 제거할 수도 있다. Wherein when the cured molding print to cut the epoxy 500, a part of the epoxy curing areas due to the guide 300 as shown in Figure 4d may be removed.

한편, 전술된 제조 방법에서, 도 4f의 공정을 수행하지 않고, 다수의 칩들이 포함되는 패키지 구조를 구현할 수도 있다. On the other hand, in the above-described production method, without performing the process of Figure 4f, it may implement a package structure that includes a plurality of chips.

이런 패키지 구조는 특정 기능을 수행하는 모듈을 하나의 몰딩부로 봉지하는 구조로 달성할 수 있으며, 일부 경화된 에폭시 영역은 제거되지 않아 패키지 구조에 남아 있을 수 있다. In this package structure can be achieved modules that perform specific functions in a structure that a bag portion of a molding, some of the epoxy curing zone is not removed can be left in the package structure.

즉, 패키지 구조는 전극 라인들이 형성된 기판과; That is, the package substrate structure is formed to the electrode lines; 상기 기판에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 복수개의 칩들과; It is mounted on the substrate, and a plurality of chips are electrically connected to the electrode line; 상기 기판에 프린트되며, 상기 복수개의 칩들을 커버링하는 제 1 경화 영역과 상기 제 1 경화 영역의 외측에 존재하는 제 2 경화 영역으로 이루어진 몰딩부를 포함하여 구성된다. Is printed on the substrate, it is configured to include a first curing zone for covering said plurality of chips and wherein the molding made of a second hardening region existing on the outside of the cured area parts.

여기서, 상기 제 1 경화 영역은 몰딩부의 내측에 존재하는 것이고, 전술된 도 4e의 경화 공정에서 경화되어 형성된 것이며, 상기 제 2 경화 영역은 히팅이 가능한 가이드(300)에 의해 경화되어 형성된 것으로 상기 제 1 경화 영역의 외측(몰딩부의 가장자리)에 위치된다. Here, the first curing zone will formed will present in the inner molding section, is cured in the curing process of the above-described Fig. 4e, the first to the second curing zone is formed by curing by a guide heating is possible (300) It is located at one outer side of the hardened region (edge ​​portion molding).

그리고, 상기 복수개의 칩들 모두는 상기 몰딩부로 커버링되어 있다. And, all of said plurality of chips is covering the molding portion.

도 5a 내지 도 5f는 본 발명의 비교예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도이다. Figure 5a-5f are schematic cross-sectional views illustrating a method of manufacturing a package structure according to a comparative example of the present invention.

본 발명의 비교예에 따른 패키지 구조를 제조하는 방법은 전극 라인들이 형성된 기판(700)에 칩(710)을 실장하고, 상기 전극 라인들과 상기 칩(710)을 전기적으로 연결하고(도 5a), 상기 기판(700)에 가이드(720)를 위치시키고, 상기 가이드(720) 내부를 충진하여 상기 칩(710)을 에폭시(730)로 프린트 몰딩한다.(도 5b 및 도 5c) Method for manufacturing a package structure according to a comparative example of the present invention, the electrode lines are mounted the chip 710 to the substrate 700 is formed, and electrically connecting the chip 710 with the electrode line (Fig. 5a) the substrate position the guide 720 to 700, by filling the inside of the guide 720 is molded print the chip 710 with epoxy 730 (FIG. 5b and 5c)

이어서, 상기 가이드(720)를 상기 기판(700) 및 상기 에폭시(730)로부터 이탈시키고, 상기 프린트 몰딩된 에폭시(730)의 전체를 경화시킨다.(도 5d) Then, the guides 720 and separated from the substrate 700 and the epoxy 730, to cure the whole of the epoxy 730, the print molding (Fig. 5d)

이때, 상기 가이드(720)가 이탈되면, 상기 에폭시(730)는 측면으로 흘러가 기판을 오염시킬 수 있다. At this time, when the guide 720, the exit, the epoxy 730 may contaminate the flow to the substrate side.

계속, 상기 경화된 에폭시(730)를 래핑(Lapping)하여 상기 경화된 에폭시(730) 상면을 평탄화시킨다.(도 5e) It continues, thereby planarizing the curing of the epoxy 730, the upper surface by wrapping (Lapping) an epoxy 730, the cured (Fig. 5e)

그 후, 상기 래핑된 에폭시(730) 및 상기 기판(700)을 절단하여 상기 칩(710)이 내장된 단일 패키지 구조로 분리한다.(도 5f) Then, by cutting the wrapped epoxy 730 and the substrate 700 is separated into a single package structure of the chip 710 is embedded (FIG. 5f)

이와 같은 비교예의 패키지 구조를 제조하는 방법에서는 래핑 공정을 수행하여 경화된 에폭시 상면을 평탄화시키는 공정을 수행하여 공정이 복잡한 단점이 있으나, 본 발명의 실시예의 패키지 구조를 제조하는 방법은 래핑 공정이 필요없는 장점이 있다. In the method of manufacturing the same comparative example, a package structure by performing a process of flattening the upper surface of the cured by performing a lapping process epoxy, but a complicated process disadvantages, a method of manufacturing the embodiment of the package structure of the invention requires a wrapping process there is no advantage.

또한, 비교예의 패키지 구조를 제조하는 방법은 가이드의 이탈시 에폭시가 흘러내려가는 문제점으로 쇼트(Short)가 발생될 가능성이 크고, 경화된 에폭시의 모서리가 도 6에 도시된 바와 같이, 곡면을 갖게 되어 패키지 구조의 균일성을 저해하여 불량이 발생될 확률이 높으나, 본 발명의 실시예의 패키지 구조를 제조하는 방법은 히팅 가능한 가이드에 의해 에폭시의 가장자리가 경화되어 몰딩부가 소정의 각도를 가질 수 있어 패키지 구조의 균일성을 충족하여 양품의 수율을 높일 수 있는 장점이 있다. In addition, the method for producing the comparative example package structure as that of the possibility of a short circuit (Short) caused by leaving Problems down epoxy to flow in the guide large and cured epoxy corner shown in Figure 6, is to have a curved surface high but the probability that the defects inhibit the uniformity of the package structure, there method for manufacturing the embodiment of the package structure of the present invention is a hardened edge of the epoxy by heating can guide the molding portion may have a predetermined angle of the package structure, It meets the homogeneity has the advantage of increasing the yield of non-defective by.

도 7은 본 발명의 제 2 실시예에 따른 패키지 구조를 제조하는 방법을 설명하기 위한 개략적인 단면도이다. 7 is a schematic cross-sectional view for explaining a method of manufacturing a package structure according to a second embodiment of the present invention.

복수개 칩들(910,920)이 실장되어 있고 전극 라인들이 형성된 기판(900)을 준비하고, 상기 복수개 칩들(910,920) 중 일부의 외측에 상기 기판(900)에 히팅이 가능한 가이드(930)를 위치시키고, 상기 가이드(930) 내부를 충진하여 상기 복수개 칩들(910,920) 중 일부 칩들 또는 일부 칩들 각각을 에폭시(940)로 프린트 몰딩한 후, 상기 가이드(930)로 에폭시(940) 일부 영역을 경화시킨 다음, 상기 가이드(930)를 이탈시킨 후, 상기 에폭시(940)의 나머지 영역을 경화시키는 공정을 수행하여 제 2 실시예에 따른 패키지 구조를 제조한다. A plurality of chips (910 920) is mounted and the electrode lines are: preparing a substrate (900) is formed, and to position the guide 930, the heating is possible for the substrate 900, a portion outside of said plurality of chips (910 920), the Guide 930 is cured after a certain chips, or each portion of chips in to fill the inside of the plurality of chips (910 920) printed with an epoxy 940, a molding, an epoxy 940 is a partial area in the guide 930, and then, the after leaving the guides 930, performs a process of curing the remainder of said epoxy (940) to prepare a package structure according to a second embodiment.

이때, 상기 가이드(930)로 에폭시(940) 일부 영역을 경화시킬 때는 대략 150℃ ~ 200℃에서 10초 정도 수행하여 상기 경화된 에폭시(940) 일부 영역의 점성을 높여 상기 기판(900) 측면으로 에폭시(940)가 흘러가지 못하게 만들 수 있다. At this time, the epoxy 940 side to approximately 150 ℃ ~ 200 ℃ when curing a partial region performed about 10 seconds to increase the viscosity of the cured epoxy 940 some region of the substrate 900 in the guide 930 the epoxy 940 may be able to make things flow.

그 후, 상기 에폭시(940)의 나머지 영역을 경화시키는 공정에서 상기 에폭시(940) 일부 영역을 완전 경화시킨다. Then, the full cure of the epoxy 940 is a partial area in the step of curing the remainder of said epoxy (940).

이렇게 제조된 제 2 패키지 구조는 기판의 일부 칩들만 에폭시로 봉지된 것으로, 전극 라인들이 형성된 기판과; The prepared secondary package structure is to be sealed with epoxy, only some of the chip substrate, the electrode lines are formed and; 상기 기판에 실장되며, 상기 전극 라인들에 전기적으로 연결되는 복수개의 칩들과; It is mounted on the substrate, and a plurality of chips are electrically connected to the electrode line; 상기 기판에 프린트되며, 상기 복수개의 칩들 중 일부 칩들 또는 일부 칩들 각각을 커버링하는 제 1 경화 영역과 상기 제 1 경화 영역의 외측에 존재하는 제 2 경화 영역으로 이루어진 몰딩부를 포함하여 구성된다. And the print substrate, is configured to include a first curing zone that covers a portion of chips or some chips, each of the plurality of chips and wherein the molding made of a second hardening region existing on the outside of the cured area parts.

이런 본 발명의 제 2 실시예에 따른 패키지 구조는 기판에 복수개의 칩들이 실장되어 있고, 이 복수개의 칩들 중 일부 칩들 또는 일부 칩들 각각에 제 1 경화 영역과 제 2 경화 영역으로 이루어진 몰딩부를 프린트 몰딩 공정을 수행하여, 몰딩공정으로 에폭시가 흘러가서 기판을 오염시키거나 몰딩부의 형상에 불량을 초래하는 문제점을 해결할 수 있는 것이다. This first package structure according to the second embodiment of the present invention can be a plurality of chips are mounted on a substrate, a plurality of chips, some of the chips or the first hardened area and the printed parts of a molding made of a second curing zone molding each portion of chips by performing a process, the epoxy is going to flow into the molding process is to address the problem of contaminating the substrate or lead to failure in the molding portion shape.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다. The invention according to a variety of modifications and variations are possible is one of skill in the art the spirit scope of the present invention has been described in detail only for the specific example is apparent, these changes and modifications belong to the claims in the accompanying granted.

Claims (10)

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  6. 전극 라인들이 형성된 기판에 칩을 실장하고, 상기 전극 라인들과 상기 칩을 전기적으로 연결하는 단계와; Mounting the chip on the substrate are formed, and electrode lines, comprising the steps of: electrically connecting the chip with the electrode line;
    상기 기판에 히팅이 가능한 가이드를 위치시키고, 상기 가이드 내부를 충진하여 상기 칩을 에폭시로 프린트 몰딩하는 단계와; The step of placing the heating is possible to guide the substrate molding by filling the guide inside the print chip and the epoxy;
    상기 히팅이 가능한 가이드로 상기 프린트 몰딩된 에폭시의 일부 영역을 경화시키는 단계와; As the heating is possible and a guide step of curing a portion of said printed molded epoxy;
    상기 가이드를 상기 기판 및 상기 에폭시로부터 이탈시키고, 상기 프린트 몰딩된 에폭시의 나머지 영역을 경화시키는 단계를 포함하는 패키지 구조의 제조 방법. Method of manufacturing a package structure comprising the steps of leaving and the guide from the substrate and wherein the epoxy, and curing the remainder of the print the molded epoxy.
  7. 청구항 6에 있어서, The method according to claim 6,
    상기 가이드를 상기 기판 및 상기 에폭시로부터 이탈시키고, 상기 프린트 몰딩된 에폭시의 나머지 영역을 경화시키는 단계 후에, After the step of release and the guide from the substrate and wherein the epoxy, curing the remaining area of ​​the print the molded epoxy,
    상기 경화된 프린트 몰딩된 에폭시 및 상기 기판을 절단하여 상기 칩이 내장된 단일 패키지 구조로 분리하는 단계가 더 구비된 패키지 구조의 제조 방법. The method of the molding of the cured print was cut to the epoxy and the substrate on which the chip is built-in a further comprise separating the package structure as a single package structure.
  8. 청구항 6에 있어서, The method according to claim 6,
    상기 기판에는 복수개의 칩들이 실장되어 있고, The board had a plurality of chips are mounted,
    상기 에폭시로 프린트 몰딩은, In the epoxy print molding,
    상기 복수개의 칩들 중 일부 칩들 또는 일부 칩들에만 수행하는 패키지 구조의 제조 방법. Method of manufacturing a package structure for performing only some chips or some of said plurality of chips, chips.
  9. 청구항 6에 있어서, The method according to claim 6,
    상기 히팅이 가능한 가이드는, The heating that can guide,
    상부면 또는 하부면에 전류를 통하면 발열되는 저항 코일 패턴이 형성되어 있는 패키지 구조의 제조 방법. Method of manufacturing a package structure which is formed when the heating resistor is the coil pattern energizing the upper surface or the lower surface.
  10. 청구항 9에 있어서, The method according to claim 9,
    상기 저항 코일 패턴의 양끝단에는 전기적 접촉단자가 더 형성되어 있고, Both ends of the resistance coil pattern had a electrical contact terminal is further formed,
    상기 히팅이 가능한 가이드가 상기 기판에 위치될 때, 상기 전기적 접촉단자는 전원 공급 단자와 전기적으로 연결되어, 상기 히팅이 가능한 가이드로 전원이 공급될 수 있는 패키지 구조의 제조 방법. When the heating is possible to be positioned in the guide board, the electrical contact terminal is electrically connected to power supply terminals and a method of manufacturing a package structure in which the heating may be powered with the available guide.











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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163419B2 (en) * 1997-08-22 2001-05-08 日本レック株式会社 The method of manufacturing electronic components

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3393247B2 (en) * 1995-09-29 2003-04-07 ソニー株式会社 Optical device and manufacturing method thereof

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