KR101352233B1 - Semiconductor package and the method - Google Patents

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김현주
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Abstract

본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드들이 형성된 반도체칩과; 상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과; 상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와; 상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과; 상기 반도체 칩의 상면에 금속 물질로 형성된 방열판과; 상기 결과물 상의 상기 방열판의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부를 포함하는 점에 그 특징이 있다.
이상의 본 발명에 따르면, 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있다. A semiconductor package according to the present invention includes a semiconductor chip having a plurality of bonding pads formed on an active surface thereof; Circuit patterns including a plurality of electrode pads corresponding to the bonding pads are formed on an upper surface thereof, and a plurality of external connection terminals electrically connected to the circuit patterns are formed on a lower surface thereof and attached to the semiconductor chip; ; A plurality of conductive bumps fused between the bonding pads and the circuit patterns and electrically connected to each other; An underfill layer filled between the active surface of the semiconductor chip and the upper surface of the circuit board; A heat sink formed of a metal material on an upper surface of the semiconductor chip; It is characterized in that it comprises a molding formed to encapsulate a region excluding the upper portion of the heat sink on the resultant.
According to the present invention, the heat dissipation effect can be enhanced by directly forming a heat sink on the semiconductor chip of the semiconductor package to directly transfer heat generated from the semiconductor package.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and the method}Semiconductor package and its method

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the same, which can increase heat dissipation effect by directly transferring heat generated from a semiconductor package by forming a heat sink directly on a semiconductor chip of the semiconductor package. .

최근의 전자기기는 점점 소형경량화, 고성능화 등의 추세를 보이고 있으며, 그에 사용되는 반도체 칩 패키지 또한 그에 대응하여 소형경량화, 고성능화 등의 추세를 보이고 있다. 이러한 추세는 반도체 칩으로부터의 발열 증가라는 문제를 가져왔으며, 이는 완성된 반도체 칩 패키지에서의 성능 저하 및 수명 단축 등의 중대한 문제를 초래할 수 있었기 때문에 반도체 칩 패키지의 신뢰성 차원에서 매우 중요하게 인식되었다. In recent years, electronic devices have become increasingly light in weight, high in performance, and the like, and semiconductor chip packages used therein have also been showing trends in miniaturization and high performance. This trend has caused a problem of increased heat generation from the semiconductor chip, which was considered to be very important in terms of reliability of the semiconductor chip package because it could cause serious problems such as deterioration of performance and shortened life in the finished semiconductor chip package.

따라서, 많은 종래의 반도체 칩 패키지들에서는 반도체 칩 패키지의 외부에 별도의 방열판을 부착하거나, 반도체 칩을 방열판으로 덮어씌워 패키지를 구성하는 등 반도체 칩 패키지에서의 방열을 위한 다양한 방법들이 사용되고 있다. 최근에 많이 사용되는 플립칩 본딩 방식(flip chip bonding type)의 반도체 칩 패키지에서는 하부면 내측에 오목한 부분이 형성되고 그 오목한 부분에 위치한 하부면 내측의 중앙부에 반도체 칩의 비활성면이 부착되며 전체적으로는 반도체 칩을 덮기에 적합하도록 형성된 방열판을 사용하여 반도체 칩 패키지를 구성하는 방법이 많이 적용되고 있으며, 방열판과 반도체 칩의 비활성면 사이에는 열전도성 재료를 개재하여 서로의 부착면이 일정하면서도 부착 면적이 극대화되도록 구성함으로써 반도체 칩으로부터 발생한 열이 외부로 용이하게 방출될 수 있는 구조를 하고 있다. 열전도성 재료는 방열판의 하부면과 반도체 칩의 비활성면 사이의 불규칙한 표면 사이에 개재되어 서로의 접촉 면적을 극대화시키고 반도체 칩으로부터 발생한 열을 방열판으로 신속히 전달하는 역할을 하지만, 열전도성이 방열판에 비해서는 떨어지기 때문에 방열판과 반도체 칩 사이에서의 두께는 최소화됨이 바람직하다. 이를 위해 방열판과 반도체 칩 사이에는 충분한 부착압력이 가해져야 하는데, 앞서 기술한 종래의 구성에서는 방열판과 반도체 칩 사이의 부착압력이 방열판의 하부면 가장자리가 절연성 접착수단을 통해 회로기판에 부착될 때 상측으로부터 브릿지 클립(brdige clip)과 같은 장치에 의해 가해지고 경화된 절연성 접착수단에 의해 유지되므로 브릿지 클립의 기능이 약화되거나 정확한 압점을 벗어나 압력을 가하는 경우 및 절연성 접착수단의 경화시의 접착강도가 감소되었을 경우 등에는 열전도성 재료의 두께는 최소화되지 못할 뿐만 아니라 방열판과 반도체 칩 사이의 접촉 면적도 극대화될 수 없게 된다.Therefore, many conventional semiconductor chip packages use various methods for heat dissipation in a semiconductor chip package, such as attaching a separate heat sink to the outside of the semiconductor chip package or covering the semiconductor chip with a heat sink to form a package. In the semiconductor chip package of the flip chip bonding type, which is widely used in recent years, a recess is formed inside the bottom surface, and an inactive surface of the semiconductor chip is attached to the center inside the bottom surface located at the recess. Many methods of constructing a semiconductor chip package using a heat sink formed to cover a semiconductor chip have been widely applied.At the surface of the heat sink and the inactive surface of the semiconductor chip, the surface of the semiconductor chip is fixed to each other while the surface of the semiconductor chip is fixed. By configuring to maximize the heat generated from the semiconductor chip can be easily released to the outside. The thermally conductive material is interposed between irregular surfaces between the bottom surface of the heat sink and the inactive surface of the semiconductor chip to maximize the contact area of each other and to quickly transfer heat generated from the semiconductor chip to the heat sink, but the thermal conductivity is higher than that of the heat sink. It is preferable that the thickness between the heat sink and the semiconductor chip is minimized since the thickness falls. To this end, sufficient adhesion pressure must be applied between the heat sink and the semiconductor chip. In the above-described conventional configuration, the upper pressure is applied when the bottom edge of the heat sink is attached to the circuit board through the insulating adhesive means. It is applied by a device such as a bridge clip from and maintained by a hardened insulating adhesive means that the function of the bridge clip is weakened or applied when pressure is released beyond the exact pressure point and the adhesive strength during curing of the insulating adhesive means is reduced. In this case, the thickness of the thermally conductive material may not be minimized, and the contact area between the heat sink and the semiconductor chip may not be maximized.

이하, 도면을 참조하여 종래기술에 따른 반도체 칩 패키지를 계속 설명한다. 도 1은 종래기술에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면이다. Hereinafter, a semiconductor chip package according to the related art will be described with reference to the accompanying drawings. 1 is a view schematically showing the structure of a semiconductor package according to the prior art.

도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 패키지(100)는 활성면에 복수개의 본딩패드(22)들이 형성된 반도체 칩(20), 상부면에는 본딩패드(22)들에 대응하는 복수개의 회로패턴(54)들이 형성되고 하부면에는 회로패턴 (54)들과 전기적으로 연결된 복수개의 외부 접속단자(52)들이 형성되며 반도체 칩(20)이 부착되는 회로기판(50), 본딩패드(22)들과 회로패턴(54)들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(24)들, 반도체 칩(20)의 활성면과 회로기판(50)의 상부면 사이에 채워지는 언더필 재료(30), 하부면 내측에 오목한 부분(62)이 형성되고 그 오목한 부분(62)에 위치한 하부면 내측의 중앙부에 반도체 칩(20)의 비활성면이 부착되며 전체적으로는 반도체 칩(20)을 덮기에 적합하도록 형성된 방열판(60), 방열판(60)과 반도체 칩(20)의 비활성면 사이에 개재되는 열전도성 재료(32), 방열판(60)과 회로기판 (50)의 상부면 사이에 개재되어 서로 부착시켜주는 절연성 접착수단(34)을 포함하는 구조를 하고 있다.As shown in FIG. 1, the semiconductor chip package 100 according to the related art includes a semiconductor chip 20 having a plurality of bonding pads 22 formed on an active surface thereof, and a plurality of bonding pads 22 formed on an upper surface thereof. Circuit patterns 54 are formed, and a plurality of external connection terminals 52 electrically connected to the circuit patterns 54 are formed on the bottom surface of the circuit board 50 and the bonding pads to which the semiconductor chip 20 is attached. 22 and the plurality of conductive bumps 24 that are fused between the circuit patterns 54 and electrically connected to each other, an underfill filled between the active surface of the semiconductor chip 20 and the upper surface of the circuit board 50. A concave portion 62 is formed inside the material 30 and the lower surface, and an inactive surface of the semiconductor chip 20 is attached to a central portion inside the lower surface located at the concave portion 62. Of the heat sink 60, the heat sink 60 and the semiconductor chip 20, which are formed to cover the The thermally conductive material 32 is located between the active side, is interposed between the upper surface of the heat sink 60 and the circuit board 50 has a structure including an insulating adhesive means 34, which were attached to each other.

이러한 구조는 그 구조와 공정이 간단하면서도 방열판과 반도체 칩 사이가 제대로만 부착된다면 높은 방열효과도 얻을 수 있는 구조이지만, 방열판과 반도체 칩의 부착이 방열판의 하부면 가장자리가 절연성 접착수단을 통해 회로기판에 부착될 때 상측으로부터 방열판을 누르는 브릿지 클립(brdige clip)과 같은 장치로부터 가해지는 압력에 의해 이루어지고 경화된 절연성 접착수단에 의해 그 부착이 유지되므로, 부착시 브릿지 클립의 기능이 약화되거나 정확한 압점을 벗어나 압력을 가 하는 경우 및 절연성 접착수단의 경화시의 접착강도가 감소되었을 경우 등에는 열전도성 재료의 두께는 최소화되지 못할 뿐만 아니라 방열판과 반도체 칩 사이의 접촉 면적도 극대화될 수 없게 되어 기대하는 방열 효과를 얻을 수 없게 된다.
Such a structure is simple in structure and process, and high heat dissipation effect can be obtained if the heat sink and semiconductor chip are properly attached, but the bottom surface of the heat sink is attached to the bottom surface of the heat sink through the insulating adhesive means. The attachment is maintained by the pressure applied from the device, such as a bridge clip that presses the heat sink from the top when it is attached to it, and the attachment is maintained by hardened insulating adhesive means, so that the function of the bridge clip at the time of attachment is weakened or the exact pressure point In the case of applying the pressure out of the gap and reducing the adhesive strength during curing of the insulating adhesive means, the thickness of the thermal conductive material is not minimized, and the contact area between the heat sink and the semiconductor chip cannot be maximized. The heat dissipation effect will not be obtained.

본 발명이 해결하고자 하는 기술적 과제는 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor package and a method of manufacturing the same by forming a heat sink directly on the semiconductor chip of the semiconductor package to directly transfer the heat generated from the semiconductor package.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드들이 형성된 반도체칩과; 상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과; 상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와; 상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과; 상기 반도체 칩의 상면에 금속 물질로 형성된 방열판과; 상기 결과물 상의 상기 방열판의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부를 포함하는 점에 그 특징이 있다. According to an aspect of the present invention, there is provided a semiconductor package including: a semiconductor chip having a plurality of bonding pads formed on an active surface thereof; Circuit patterns including a plurality of electrode pads corresponding to the bonding pads are formed on an upper surface thereof, and a plurality of external connection terminals electrically connected to the circuit patterns are formed on a lower surface thereof and attached to the semiconductor chip; ; A plurality of conductive bumps fused between the bonding pads and the circuit patterns and electrically connected to each other; An underfill layer filled between the active surface of the semiconductor chip and the upper surface of the circuit board; A heat sink formed of a metal material on an upper surface of the semiconductor chip; It is characterized in that it comprises a molding formed to encapsulate a region excluding the upper portion of the heat sink on the resultant.

여기서, 상기 방열판은 상면의 양단 모서리부에 단차를 형성하는 점에 그 특징이 있다. Here, the heat sink is characterized in that it forms a step at both edges of the upper surface.

여기서, 상기 방열판은 Cu 금속 물질을 이용하여 형성하는 점에 그 특징이 있다. Here, the heat sink is characterized in that it is formed using a Cu metal material.

여기서, 상기 몰딩부는 상기 방열판의 양단 모서리부의 단차에 형성되어 상기 방열판을 지지하는 점에 그 특징이 있다. In this case, the molding part is formed at the step of both edges of the heat sink is characterized in that it supports the heat sink.

또한, 본 발명에 따른 반도체 패키지의 제조방법은 복수 개의 반도체 칩이 형성된 웨이퍼 상에 방열판을 형성하는 단계와; 상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계와; 상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계와; 상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계와; 상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성하는 단계와; 상기 방열판의 단차부의 높이와 동일하도록 상기 결과물을 봉지하는 몰딩부를 형성하는 단계를 포함하는 점에 그 특징이 있다. In addition, the method of manufacturing a semiconductor package according to the present invention includes the steps of forming a heat sink on a wafer on which a plurality of semiconductor chips are formed; A first sawing step of forming stepped portions at both ends of a region corresponding to each of the semiconductor chips on an upper surface of the heat sink; A second sawing step of separating each semiconductor chip of the wafer on which the stepped portion is formed; Electrically connecting the active surface of each of the separated semiconductor chips and the substrate on which the circuit pattern is formed; Forming an underfill between an active surface of the semiconductor chip and an upper surface of the substrate; It characterized in that it comprises the step of forming a molding unit for sealing the resultant to be equal to the height of the stepped portion of the heat sink.

여기서, 상기 방열판은 열도전성이 높은 Cu 금속 물질을 이용하여 형성되는 점에 그 특징이 있다. Here, the heat sink is characterized in that it is formed using a Cu metal material having high thermal conductivity.

여기서, 상기 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계에서 상기 각 반도체 칩의 하면에 도전성 범프가 형성되어 연결되는 점에 그 특징이 있다.
Here, in the step of electrically connecting the active surface of the semiconductor chip and the substrate on which the circuit pattern is formed, the conductive bumps are formed and connected to the lower surface of each semiconductor chip.

이상의 본 발명에 따르면, 반도체 패키지의 반도체 칩 상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있다. According to the present invention, the heat dissipation effect can be enhanced by directly forming a heat sink on the semiconductor chip of the semiconductor package to directly transfer heat generated from the semiconductor package.

또한, 상기 방열판의 양단 모서리의 단차부에 몰딩부를 형성함으로써 방열판을 고정할 수 있다. In addition, the heat sink can be fixed by forming a molding part at the stepped portions at both edges of the heat sink.

도 1은 종래기술에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 일 실시 예의 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조방법에 대한 순서를 개략적으로 도시한 도면.1 is a view schematically showing the structure of a semiconductor package according to the prior art.
2 is a schematic view showing the structure of a semiconductor package in accordance with an embodiment of the present invention.
3a to 3d schematically illustrate a procedure for a method of manufacturing a semiconductor package according to the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the detailed description of known functions and configurations incorporated herein will be omitted when it may unnecessarily obscure the subject matter of the present invention.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.The same reference numerals are used for portions having similar functions and functions throughout the drawings.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to include an element does not exclude other elements unless specifically stated otherwise, but may also include other elements.

이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 일 실시 예의 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드(250)들이 형성된 반도체 칩(220)과; 상부면에 상기 본딩패드(250)들에 대응하는 복수개의 전극 패드(260)를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자(270)들이 형성되며 상기 반도체칩(220) 부착되는 회로기판(210)과; 상기 본딩패드(250)들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(230)와; 상기 반도체 칩(220)의 활성면과 상기 회로기판(210)의 상부면 사이에 채워지는 언더필 층(240)과; 상기 반도체 칩(220)의 상면에 금속 물질로 형성된 방열판(280)과; 상기 결과물 상의 상기 방열판(280)의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부(290)를 포함하여 구성된다. 2 is a diagram schematically illustrating a structure of a semiconductor package according to an embodiment of the present disclosure. As shown in FIG. 2, the semiconductor package according to the present invention includes a semiconductor chip 220 having a plurality of bonding pads 250 formed on an active surface thereof; Circuit patterns including a plurality of electrode pads 260 corresponding to the bonding pads 250 are formed on an upper surface, and a plurality of external connection terminals 270 electrically connected to the circuit patterns are formed on a lower surface. A circuit board 210 attached to the semiconductor chip 220; A plurality of conductive bumps 230 fused between the bonding pads 250 and the circuit patterns and electrically connected to each other; An underfill layer 240 filled between the active surface of the semiconductor chip 220 and the upper surface of the circuit board 210; A heat sink 280 formed of a metal material on an upper surface of the semiconductor chip 220; The molding unit 290 is formed to encapsulate an area except the upper portion of the heat sink 280 on the resultant.

상기 반도체 칩(220)을 포함하는 패키지는 QFN(Quad-Flat No-lead) 패키지 구조를 일 예로 도시하고 있으나 DIP(dual in-line package) 패키징, PGA(pin grid array) 패키징, LCC(leadless chip carrier) 패키징, SOIC(small-outline integrated circuit) 패키징, PLCC(plastic leaded chip carrier) 패키징, PQFP(plastic quad flat pack) 패키징 및 TQFP(thin quad flat pack) 패키징, TSOP(thin small-outline packages) 패키징, LGA(land grid array) 패키징 및 등 다양한 형태의 구조에서 선택적으로 적용하는 것이 바람직하다. The package including the semiconductor chip 220 shows a quad-flat no-lead (QFN) package structure as an example, but dual in-line package (DIP) packaging, pin grid array (PGA) packaging, and leadless chip (LCC). carrier (SOC) packaging, small-outline integrated circuit (SOIC) packaging, plastic leaded chip carrier (PLCC) packaging, plastic quad flat pack (PQFP) packaging, and thin quad flat pack (TQFP) packaging, thin small-outline packages (TSOP) packaging It is desirable to selectively apply to various types of structures, such as land grid array (LGA) packaging and the like.

상기 회로기판(210)은 인쇄회로기판으로 상부면에 상기 본딩패드(250)들에 대응하는 전극 패드를 포함한 복수개의 회로패턴(circuit pattern)(260)들이 형성되고, 하부면에는 상기 회로패턴(260)들과 전기적으로 연결된 금속 배선들이 형성된다. 여기서, 금속 배선들이 형성되어 상/하면이 전기적으로 연결되는 인쇄회로기판의 중앙부에 반도체 칩(220)이 실장된다. 여기서, 상기 금속배선들은 상/하면에서 보호층으로 코팅되어 외부로부터 보호된다. The circuit board 210 is a printed circuit board, and a plurality of circuit patterns 260 including electrode pads corresponding to the bonding pads 250 are formed on an upper surface thereof, and a circuit pattern (260) formed on a lower surface thereof. Metal wires electrically connected with the 260 are formed. Here, the semiconductor chip 220 is mounted on the center portion of the printed circuit board in which metal wires are formed and the upper and lower surfaces thereof are electrically connected to each other. Here, the metal wires are coated with a protective layer on the top / bottom to protect from the outside.

상기 도전성 범프(230)는 상기 회로기판(210)의 상면에 형성된 복수의 전극 패드와 상기 반도체 칩(220)의 본딩패드(250)를 전기적으로 연결한다. 여기서, QFN 구조를 도전성 와이어를 통해 본딩되지 않고 도전성 범프(230)를 통해 연결된다. 즉, 상기 도전성 범프(230)는 상기 반도체 칩(220)의 본딩 패드(250)와 상기 회로기판(210)의 회로 패턴들을 전기적으로 연결하기 위해 형성된다. The conductive bumps 230 electrically connect the plurality of electrode pads formed on the upper surface of the circuit board 210 and the bonding pads 250 of the semiconductor chip 220. Here, the QFN structure is connected through the conductive bumps 230 without being bonded through the conductive wires. That is, the conductive bumps 230 are formed to electrically connect the bonding pads 250 of the semiconductor chip 220 and the circuit patterns of the circuit board 210.

상기 언더필층(240)은 상기 반도체 칩(220)의 활성면과 상기 회로기판(210)의 상부면 사이에 채워지는 것으로 언더필 재료는 진공 및 재료의 주입 압력에 의해 도움을 받아, 캐비티들 사이의 채널들을 통해 모든 캐비티들 안으로 흐른다. 이때, 진공은 내부안의 거의 모든 공기를 제거하게 되며, 언더필 재료로 채워질 수 있다. 그 후 언더필 재료를 경화시키기 위해 가열하게 되거나 UV 광으로 경화될 수 있다. The underfill layer 240 is filled between the active surface of the semiconductor chip 220 and the upper surface of the circuit board 210. The underfill material is assisted by the vacuum and the injection pressure of the material, thereby Flow through all the cavities through the channels. At this time, the vacuum removes almost all the air in the interior and may be filled with the underfill material. It can then be heated to cure the underfill material or can be cured with UV light.

상기 방열판(280)은 상기 반도체 칩(220)의 상면에 직접 형성하여 열을 직접 전달받게 된다. 이때, 상기 방열판(280)은 열 도전성이 높은 Cu 금속 물질을 이용하여 포일(foil) 또는 플레팅(plating) 등의 방식으로 형성하는 것이 바람직하다. 또한, 상기 방열판은 상면의 양단 모서리부에 단차를 형성하게 된다. The heat sink 280 is directly formed on the upper surface of the semiconductor chip 220 to receive heat directly. In this case, the heat dissipation plate 280 may be formed using a Cu metal material having high thermal conductivity in a manner such as foil or plating. In addition, the heat sink is to form a step at both edges of the upper surface.

보다 구체적으로, 상기 방열판은 상기 반도체 칩(220)의 웨이퍼 레벨에서 칩 상부에 Cu 포일(foil)을 이용하여 형성될 수 있다. 이때, Cu 포일은 도전성 접착제 등을 이용하여 상기 반도체 칩 상부면에 접착될 수 있다. 또한, 상기 반도체 칩의 상부면에 Cu 플레팅(plating) 등의 방식으로 형성될 수 있다. More specifically, the heat sink may be formed by using a Cu foil on the chip at the wafer level of the semiconductor chip 220. In this case, the Cu foil may be bonded to the upper surface of the semiconductor chip using a conductive adhesive or the like. In addition, the upper surface of the semiconductor chip may be formed by Cu plating or the like.

상기 몰딩부(290)는 상기 방열판(280)의 양단 모서리의 단차부에 형성되어 상기 방열판을 지지하게 된다. 이때, 상기 몰딩부(290)는 상기 결과물의 기판상에 상기 방열판(280)의 상면의 높이와 동일하도록 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 형성된다. 여기서, 상기 방열판(280)의 양단의 모서리의 단차부에 봉지재가 몰딩되어 상기 방열판(280)을 고정하게 된다. The molding part 290 is formed at the stepped portions at both edges of the heat sink 280 to support the heat sink. In this case, the molding part 290 is formed by applying a liquid encapsulant such as an epoxy mold compound (EMC) to be the same as the height of the top surface of the heat sink 280 on the resulting substrate and then curing. . Here, an encapsulant is molded in the stepped portions of the edges of both ends of the heat sink 280 to fix the heat sink 280.

상기 회로기판(210)의 하부면에는 솔더 볼(270)이 형성되어 외부 접속 단자들과 연결될 수 있다.
Solder balls 270 may be formed on the lower surface of the circuit board 210 to be connected to external connection terminals.

또한, 도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조방법을 개략적으로 도시한 순서도이다. 도 3a에 도시된 바와 같이, 반도체 패키지의 제조방법은 복수 개의 반도체 칩이 형성된 웨이퍼 상에 방열판을 형성하는 단계가 수행된다. 보다 구체적으로, 상기 방열판은 상기 반도체 칩(220)의 웨이퍼 레벨에서 칩 상부에 Cu 포일(foil)을 이용하여 형성될 수 있다. 이때, Cu 포일은 도전성 접착제 등을 이용하여 상기 반도체 칩 상부면에 접착될 수 있다. 또한, 상기 반도체 칩의 상부면에 Cu 플레팅(plating) 등의 방식으로 형성될 수 있다. 3A to 3D are flowcharts schematically illustrating a method of manufacturing a semiconductor package according to the present invention. As shown in FIG. 3A, a method of manufacturing a semiconductor package is performed by forming a heat sink on a wafer on which a plurality of semiconductor chips are formed. More specifically, the heat sink may be formed by using a Cu foil on the chip at the wafer level of the semiconductor chip 220. In this case, the Cu foil may be bonded to the upper surface of the semiconductor chip using a conductive adhesive or the like. In addition, the upper surface of the semiconductor chip may be formed by Cu plating or the like.

그리고, 도 3b에 도시된 바와 같이, 상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계를 수행한다. 즉, 상기 각 반도체 칩을 분리하기 전에 그에 대응하는 위치에 상기 방열판의 상부면에 단차부를 형성하게 된다. 이는 상기 방열판을 몰딩부에 의해 고정되도록 하기 위해 형성된다. As shown in FIG. 3B, a first sawing step is performed to form stepped portions at both ends of a region corresponding to each of the semiconductor chips on an upper surface of the heat sink. That is, before the semiconductor chip is separated, a stepped portion is formed on the upper surface of the heat sink at a position corresponding thereto. It is formed to fix the heat sink by the molding part.

이어서, 도 3c에 도시된 바와 같이, 상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계가 수행된다. 즉, 웨이퍼 레벨에서 각 반도체 칩 별로 절단하여 분리하게 된다.Subsequently, as shown in FIG. 3C, a second sawing step of separating each semiconductor chip of the wafer having the stepped portion is performed. That is, each semiconductor chip is cut and separated at the wafer level.

그 다음, 도 3d에 도시된 바와 같이, 상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 도전성 범프를 형성하고, 상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성한 후, 상기 방열판의 단차부의 높이와 동일하도록 상기 결과물을 봉지하는 몰딩부를 형성하는 단계가 수행된다. Next, as shown in FIG. 3D, conductive bumps are formed to electrically connect the separated active surface of each of the semiconductor chips and the substrate on which the circuit pattern is formed, and the active surface of the semiconductor chip and the upper surface of the substrate. After forming the underfill therebetween, the step of forming a molding portion for sealing the resultant to be equal to the height of the stepped portion of the heat sink.

보다 구체적으로는, 회로기판상에 복수 개의 본딩 패드(250)들이 형성된 반도체 칩(220)의 활성면과 대응하는 상기 회로패턴(260)들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(conductive bump)를 형성하게 된다. More specifically, a plurality of conductive bumps fused between the active surface of the semiconductor chip 220 having the plurality of bonding pads 250 formed on the circuit board and the circuit patterns 260 corresponding to each other and electrically connected to each other ( conductive bumps).

그리고, 상기 반도체 칩(220)의 활성면과 상기 기판의 상부면 사이에 언더필(240)을 형성하게 된다. 보다 상세하게는, 상기 언더필층(240)을 주입하는 과정은 진공이 생성되고 언더필 재료는 입구를 통하여 주입된다. 언더필 재료는 진공 및 재료의 주입 압력에 의해 도움을 받아, 캐비티들 사이의 채널들을 통해 모든 캐비티들 안으로 흐른다. 이때, 진공은 내부안의 거의 모든 공기를 제거하게 되며, 언더필 재료로 채워질 수 있다. 그 후 언더필 재료를 경화시키기 위해 가열하게 되거나 UV 광으로 경화될 수 있다. In addition, an underfill 240 is formed between the active surface of the semiconductor chip 220 and the upper surface of the substrate. More specifically, the process of injecting the underfill layer 240 is a vacuum is generated and the underfill material is injected through the inlet. The underfill material is assisted by the vacuum and the injection pressure of the material, flowing into all the cavities through the channels between the cavities. At this time, the vacuum removes almost all the air in the interior and may be filled with the underfill material. It can then be heated to cure the underfill material or can be cured with UV light.

그리고, 상기 결과물의 기판상에 상기 방열판(280)의 상면의 높이와 동일하도록 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 몰딩부(290)를 형성하게 된다. 이때, 상기 방열판(280)의 양단의 모서리의 단차부에 봉지재가 몰딩되어 상기 방열판(280)을 고정하게 된다.
In addition, a liquid encapsulant such as an epoxy mold compound (EMC) is coated on the resultant substrate to be the same as the height of the top surface of the heat sink 280, thereby forming a molding part 290. . In this case, an encapsulant is molded in the stepped portions of the edges of both ends of the heat sink 280 to fix the heat sink 280.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of course, this is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the equivalents as well as the claims that follow.

210 --- 기판 220 --- 반도체 칩
230 --- 도전성 범프 240 --- 언더필층
250 --- 본딩 패드 280 --- 방열판
290 --- 몰딩부 210 --- Substrate 220 --- Semiconductor Chip
230 --- conductive bumps 240 --- underfill layer
250 --- bonding pad 280 --- heat sink
290 --- molding

Claims (7)

활성면에 복수개의 본딩패드들이 형성된 반도체칩과;
상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과;
상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와;
상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과;
상기 반도체 칩의 상면에 직접 접하도록 금속 물질로 형성된 방열판과;
상기 방열판의 상부를 제외한 상기 회로기판의 상기 상부면 영역을 봉지하도록 형성된 몰딩부;를 포함하는 반도체 패키지.
A semiconductor chip having a plurality of bonding pads formed on an active surface thereof;
Circuit patterns including a plurality of electrode pads corresponding to the bonding pads are formed on an upper surface thereof, and a plurality of external connection terminals electrically connected to the circuit patterns are formed on a lower surface thereof and attached to the semiconductor chip; ;
A plurality of conductive bumps fused between the bonding pads and the circuit patterns and electrically connected to each other;
An underfill layer filled between the active surface of the semiconductor chip and the upper surface of the circuit board;
A heat sink formed of a metal material to directly contact an upper surface of the semiconductor chip;
And a molding part formed to enclose the upper surface area of the circuit board except for the upper portion of the heat sink.
제 1항에 있어서,
상기 방열판은 상면의 양단 모서리부에 단차를 형성하는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The heat sink is a semiconductor package, characterized in that to form a step at both edges of the upper surface.
제 1항에 있어서,
상기 방열판은 Cu 금속 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The heat sink is a semiconductor package, characterized in that formed using a Cu metal material.
제 1항에 있어서,
상기 몰딩부는 상기 방열판의 양단 모서리부의 단차에 형성되어 상기 방열판을 지지하는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The molding part is formed in the step of the edge of both ends of the heat sink is a semiconductor package, characterized in that for supporting the heat sink.
복수 개의 반도체 칩이 형성된 웨이퍼 상에, 상기 반도체 칩에 직접 접하도록 방열판을 형성하는 단계와;
상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계와;
상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계와;
상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계와;
상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성하는 단계와;
상기 방열판의 단차부의 높이와 동일하도록, 상기 기판의 상기 상부면을 봉지하는 몰딩부를 형성하는 단계;
를 포함하는 반도체 패키지의 제조방법.
Forming a heat sink on the wafer on which the plurality of semiconductor chips are formed so as to directly contact the semiconductor chip;
A first sawing step of forming stepped portions at both ends of a region corresponding to each of the semiconductor chips on an upper surface of the heat sink;
A second sawing step of separating each semiconductor chip of the wafer on which the stepped portion is formed;
Electrically connecting the active surface of each of the separated semiconductor chips and the substrate on which the circuit pattern is formed;
Forming an underfill between an active surface of the semiconductor chip and an upper surface of the substrate;
Forming a molding part encapsulating the upper surface of the substrate to be equal to a height of the stepped part of the heat sink;
Method of manufacturing a semiconductor package comprising a.
제 5항에 있어서,
상기 방열판은 Cu 금속 물질을 이용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
6. The method of claim 5,
The heat sink is a method of manufacturing a semiconductor package, characterized in that formed using a Cu metal material.
제 5항에 있어서,
상기 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계에서 상기 각 반도체 칩의 하면에 도전성 범프가 형성되어 연결되는 것을 특징으로 하는 반도체 패키지 제조방법.

6. The method of claim 5,
And electrically conductive bumps are formed on the bottom surface of each semiconductor chip in the step of electrically connecting the active surface of the semiconductor chip and the substrate on which the circuit pattern is formed.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102468796B1 (en) * 2015-08-28 2022-11-18 삼성전자주식회사 Printed circuit board and semiconductor package including the same
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KR102168214B1 (en) * 2018-05-15 2020-10-21 주식회사 네패스 Semiconductor Package
WO2019221406A1 (en) * 2018-05-15 2019-11-21 주식회사 네패스 Semiconductor package
KR102036762B1 (en) 2018-05-15 2019-10-28 주식회사 네패스 Semiconductor Package
KR102167021B1 (en) * 2018-05-15 2020-10-19 주식회사 네패스 Semiconductor Package with heatsink
KR102131268B1 (en) * 2018-05-15 2020-07-08 주식회사 네패스 Semiconductor Package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030045950A (en) * 2001-12-03 2003-06-12 삼성전자주식회사 Multi chip package comprising heat sinks
KR20030048249A (en) * 2001-12-11 2003-06-19 삼성전자주식회사 Semiconductor chip package comprising division type heat sinks and the manufacturing method thereof
KR100411206B1 (en) 2001-02-19 2003-12-18 삼성전자주식회사 Semiconductor package
JP2008042063A (en) * 2006-08-09 2008-02-21 Renesas Technology Corp Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411206B1 (en) 2001-02-19 2003-12-18 삼성전자주식회사 Semiconductor package
KR20030045950A (en) * 2001-12-03 2003-06-12 삼성전자주식회사 Multi chip package comprising heat sinks
KR20030048249A (en) * 2001-12-11 2003-06-19 삼성전자주식회사 Semiconductor chip package comprising division type heat sinks and the manufacturing method thereof
JP2008042063A (en) * 2006-08-09 2008-02-21 Renesas Technology Corp Semiconductor device

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