KR101636409B1 - 부스팅되거나 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들 - Google Patents

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Abstract

부스팅되거나 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들이 개시된다. 예시적인 설계에서, 장치는 증폭기 회로 및 피드백 회로를 포함한다. 증폭기 회로는 입력 신호를 수신하고 출력 신호를 제공하며 소스 디제너레이션 인덕터를 포함한다. 피드백 회로는 증폭기 회로의 노드와 소스 디제너레이션 인덕터 간에 커플링된다. 피드백 회로는 증폭기 회로 및 피드백 회로를 포함하는 증폭기의 입력 임피던스를 변동시키기 위한 피드백을 제공한다. 피드백 회로는 프로그래밍 가능할 수 있고, 피드백을 제공하도록 인에이블되거나 피드백을 제공하지 않도록 디스에이블될 수 있다. 대안적으로, 피드백 회로는 피드백을 제공하도록 항상 인에이블될 수 있다. 어느 경우든, 피드백 회로는 증폭기에 대한 가변 입력 임피던스를 제공하도록 가변 이득을 가질 수 있다.

Description

부스팅되거나 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들{AMPLIFIERS WITH BOOSTED OR DEBOOSTED SOURCE DEGENERATION INDUCTANCE}
[0001] 본 개시는 일반적으로 전자기기에 관한 것으로서, 보다 구체적으로 증폭기들에 관한 것이다.
[0002] 무선 통신 시스템에서 무선 디바이스(예를 들어, 셀룰러 전화 또는 스마트폰)는 양방향 통신을 위해 데이터를 전송 및 수신할 수 있다. 무선 디바이스는 데이터 전송을 위한 전송기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 전송을 위해, 전송기는 변조된 신호를 획득하기 위해 데이터로 로컬 발진기(LO) 신호를 변조하고, 적절한 전송 전력 레벨을 갖는 출력 라디오 주파수(RF) 신호를 획득하기 위해 변조된 RF 신호를 증폭하고, 안테나를 통해 기지국에 출력 RF 신호를 전송할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, 기지국에 의해 송신된 데이터를 복구하기 위해 수신된 RF 신호를 증폭 및 프로세싱할 수 있다.
[0003] 무선 디바이스는 상이한 목적들을 위해 상이한 타입들의 증폭기를 포함할 수 있다. 예를 들어, 무선 디바이스는 수신기 내의 LNA(low noise amplifier), 전송기 내의 PA(power amplifier), 및 수신기 및/또는 전송기 내의 VGA(variable gain amplifier)를 포함할 수 있다. 증폭기는 이득, 입력 매칭 등에 관련된 다양한 요건들을 충족할 필요가 있을 수 있다.
[0004] 도 1은 무선 시스템들과 통신하는 무선 디바이스를 도시한다.
[0005] 도 2는 도 1의 무선 디바이스의 블록도를 도시한다.
[0006] 도 3은 고정된 소스 디제너레이션 인덕턴스를 갖는 LNA를 도시한다.
[0007] 도 4는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 LNA를 도시한다.
[0008] 도 5는 도 4의 LNA의 작은-신호(small-signal) 모델을 도시한다.
[0009] 도 6a 및 도 6b는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 SIMO(single-input multiple-output) LNA의 2개의 예시적인 설계들을 도시한다.
[0010] 도 7은 부스팅된 소스 디제너레이션 인덕턴스를 갖는 MIMO(multiple-input multiple-output) LNA를 도시한다.
[0011] 도 8은 신호 증폭을 수행하기 위한 프로세스를 도시한다.
[0012] 아래에 제시되는 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되며 본 개시가 실시될 수 있는 유일한 설계들만을 표현하도록 의도되는 것은 아니다. "예시적인" 이란 용어는 "예, 인스턴스 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 설계는 반드시 다른 설계들보다 선호되거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위한 목적으로 특정한 세부사항들을 포함한다. 본 명세서에서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 설계들의 신규성을 모호하게 하지 않도록 블록도 형태로 도시된다.
[0013] 부스팅된(boosted) 또는 디부스팅된(deboosted) 소스 디제너레이션 인덕턴스를 갖는 증폭기들이 본 명세서에서 개시된다. 이러한 증폭기는 소스 디제너레이션 인덕터를 포함하고, 소스 디제너레이션 인덕터의 인덕턴스를 효과적으로 부스팅/증가 또는 디부스팅/감소시키도록 피드백을 이용한다. 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스는 성능을 개선(예를 들어, 입력 매칭을 개선)하고, 다른 이점들을 제공한다. 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들은 무선 통신 디바이스들과 같은 다양한 전자 디바이스들을 위해 이용될 수 있다.
[0014] 도 1은 무선 통신 시스템들(120 및 122)과 통신하는 무선 디바이스(110)를 도시한다. 각각의 무선 시스템은 각각 LTE(Long Term Evolution) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, 또는 몇몇 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), CDMA 1X, TD-SCDMA(Time Division Synchronous CDMA), 또는 몇몇 다른 버전의 CDMA를 구현할 수 있다. 단순함을 위해, 도 1은 2개의 기지국들(130 및 132) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120) 및 하나의 기지국(134)을 포함하는 무선 시스템(122)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수 있다. 기지국은 노드B, 이볼브드 노드B(eNB), 액세스 포인트 등으로서 또한 지칭될 수 있다.
[0015] 무선 디바이스(110)는 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 전화, 스마트폰, 태블릿, 무선 모뎀, 개인용 디지털 보조기기(PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 시스템(120 및/또는 122)과 통신할 수 있다. 무선 디바이스(110)는 브로드캐스트 스테이션들로부터의 신호들, 하나 또는 그 초과의 GNSS(global navigation satellite systems)에서 위성들(예를 들어, 위성(150))로부터의 신호들 등을 또한 수신할 수 있을 수 있다. 무선 디바이스(110)는 LTE, WCDMA, CDMA 1X, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신을 위한 하나 또는 그 초과의 라디오 기술들을 지원할 수 있다.
[0016] 도 2는 도 1의 무선 디바이스(110)의 예시적인 설계의 블록도를 도시한다. 예시적인 설계에서, 무선 디바이스(110)는 주 안테나(210)에 커플링되는 트랜시버(220), 보조 안테나(212)에 커플링되는 트랜시버(222) 및 데이터 프로세서/제어기(280)를 포함한다. 트랜시버(220)는 안테나 인터페이스 회로(224), 다수(K)의 LNA들(230a-230k), 수신 회로들(240), 전송 회로들(250) 및 다수(K)의 전력 증폭기들(PA들)(260a-260k)을 포함한다. 트랜시버(222)는 안테나 인터페이스 회로(226), 다수(M)의 LNA들(232a-232m), 수신 회로들(242), 전송 회로들(252) 및 다수(M)의 PA들(262a-262m)을 포함한다. 트랜시버들(220 및 222)은 다수의 주파수 대역들, 캐리어 어그리게이션, 다수의 라디오 기술들, 다수의 무선 시스템들, 수신 다이버시티, 전송 다이버시티, 다수의 전송 안테나들로부터 다수의 수신 안테나들로의 MIMO 전송 등, 또는 이들의 임의의 결합을 지원할 수 있다.
[0017] 데이터 수신을 위해, 안테나(210)는 기지국들 및/또는 다른 전송기 스테이션들로부터의 신호들을 수신하고 안테나 인터페이스 회로(224)에 수신된 RF 신호를 제공한다. 안테나 인터페이스 회로(224)는 하나 또는 그 초과의 입력 RF 신호들을 하나 또는 그 초과의 선택된 LNA들(230)에 제공한다. 안테나 인터페이스 회로(224)는 스위치들, 듀플렉서들, 다이플렉서들, 전송 필터들, 수신 필터들, 매칭 회로들, 지향성 커플러들 등을 포함할 수 있다. 각각의 선택된 LNA(230)는 그의 입력 RF 신호를 증폭하고 하나 또는 그 초과의 증폭된 RF 신호들을 수신 회로들(240)에 제공한다. 수신 회로들(240)은 RF로부터 기저대역으로 증폭된 RF 신호를 각각 하향변환하고, 하향변환된 신호를 필터링 및 증폭하고, 입력 기저대역 신호를 데이터 프로세서(280)에 제공한다. 수신 회로들(240)은 믹서들, 필터들, 증폭기들, 매칭 회로들, 발진기들, LO 생성기들, 위상 동기 루프들(PLL들) 등을 포함할 수 있다.
[0018] 데이터 전송을 위해, 데이터 프로세서(280)는 전송될 데이터를 프로세싱(예를 들어, 인코딩 및 변조)하고 하나 또는 그 초과의 출력 기저대역 신호들을 전송 회로들(250)에 제공한다. 전송 회로들(250)은 각각의 출력 기저대역 신호를 증폭, 필터링하여 기저대역으로부터 RF로 상향변환하고 결과적인 변조된 신호를 선택된 PA(260)에 제공한다. 전송 회로들(250)은 증폭기들, 필터들, 믹서들, 매칭 회로들, 발진기들, LO 생성기들, PLL들 등을 포함할 수 있다. 각각의 선택된 PA(260)는 그의 변조된 신호를 증폭하고 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 제공한다. 각각의 선택된 PA(260)로부터의 출력 RF 신호는 안테나 인터페이스 회로(224)를 통해 라우팅되고 안테나(210)를 통해 전송된다.
[0019] 트랜시버(222) 내의 LNA들(232), 수신 회로들(242), 전송 회로들(252), 및 PA들(262)은 트랜시버(220) 내의 LNA들(230), 수신 회로들(240), 전송 회로들(250) 및 PA들(260)과 유사한 방식으로 동작할 수 있다. 트랜시버들(220 및 222)은 또한 도 2에서 도시되지 않은 다른 회로들을 포함할 수 있다. 트랜시버들(220 및 222) 중 일부 또는 모두 다는 하나 또는 그 초과의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다. 예를 들어, LNA들(230) 및 수신 회로들(240)은 RFIC 등일 수 있는 하나의 모듈들 상에서 구현될 수 있다. 트랜시버들(220 및 222)의 회로들은 다른 방식들로 또한 구현될 수 있다.
[0020] 데이터 프로세서/제어기(280)는 무선 디바이스(110)에 대한 다양한 기능들을 수행할 수 있다. 예를 들어, 데이터 프로세서(280)는 수신기 회로들(240 및 242)을 통해 수신되는 데이터 및 전송 회로들(250 및 252)을 통해 전송되는 데이터에 대한 프로세싱을 수행할 수 있다. 제어기(280)는 트랜시버들(220 및 222) 내의 다양한 회로들의 동작을 제어할 수 있다. 메모리(282)는 데이터 프로세서/제어기(280)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서/제어기(280)는 하나 또는 그 초과의 주문형 집적 회로들(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.
[0021] 도 2는 2개의 안테나들(210 및 212)에 커플링되는 2개의 트랜시버들(220 및 222)을 갖는 무선 디바이스(110)의 예시적인 설계를 도시한다. 일반적으로, 무선 디바이스는 임의의 수의 안테나들에 대한 임의의 수의 트랜시버들을 포함할 수 있다. 각각의 트랜시버는 임의의 수의 주파수 대역들, 임의의 수의 무선 시스템들, 임의의 수의 라디오 기술들 등을 지원하기 위해 임의의 수의 LNA들 및 임의의 수의 PA들을 포함할 수 있다.
[0022] LNA들(230 및 232)은 다양한 타입들의 트랜지스터로 그리고 다양한 방식으로 구현될 수 있다. NMOS(N-channel metal oxide semiconductor) 트랜지스터들 및 PMOS(P-channel metal oxide semiconductor) 트랜지스터들로 구현되는 다중-출력 LNA들의 몇몇 예시적인 회로 설계들이 아래에서 설명된다.
[0023] 도 3은 고정된 소스 디제너레이션 인덕턴스를 갖는 LNA(300)의 예시적인 설계의 개략도를 도시한다. LNA(300)는 소스 디제너레이션 인덕터(332), 이득 트랜지스터(334), 및 캐스코드 트랜지스터(336)를 포함한다. 이득 트랜지스터(334)는 인덕터(332)의 한 단부에 커플링되는 그의 소스, 입력 RF 신호(RFin)를 수신하는 그의 게이트 및 캐스코드 트랜지스터(336)의 소스에 커플링되는 그의 드레인을 갖는다. 인덕터(332)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(336)는 제어 신호(Vb)를 수신하는 그의 게이트 및 로드 회로(380)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(334) 및 캐스코드 트랜지스터(336)는 도 3에서 도시된 바와 같은 NMOS 트랜지스터들, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0024] LNA(300) 내에서, 이득 트랜지스터(334)는 RFin 신호를 증폭하고 증폭된 신호를 제공한다. 캐스코드 트랜지스터(336)는 증폭된 신호를 버퍼링하고 출력 RF 신호(RFout)를 로드 회로(380)에 제공한다. 소스 디제너레이션 인덕터(332)는 몇 개의 기능들을 수행한다. 첫째로, 인덕터(332)는 LNA(300)가 양호한 동적 범위(예를 들어, 저 노이즈 지수)를 획득하고 저 전력 소비로 수신기에 대한 높은 감도를 달성하는 것을 가능케 한다. 둘째로, 인덕터(332)는 LNA(300)의 입력 매칭을 돕는다.
[0025] LNA는 원하는 성능, 예를 들어, 원하는 동적 범위, 선형성 및 입력 매칭을 획득하도록 선택된 인덕턴스를 갖는 고정된 소스 디제너레이션 인덕터를 포함할 수 있다. LNA는 구성 가능한 이득 및/또는 다른 구성 가능한 특징들을 가질 수 있다. 고정된 소스 디제너레이션 인덕터는 LNA의 상이한 가능한 세팅들에 대한 양호한 성능을 제공할 수 없을 수 있다.
[0026] 본 개시의 양상에서, 증폭기는 소스 디제너레이션 인덕터를 포함하고, 소스 디제너레이션 인덕터의 인덕턴스를 부스팅/증가 또는 디부스팅/감소시키도록 피드백을 이용한다. 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스는 상이한 동작 조건들 하에서 증폭기의 성능을 개선할 수 있다.
[0027] 도 4는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 LNA(400) 및 선형화 회로의 예시적인 설계의 개략도를 도시한다. LNA(400)는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 이용될 수 있다. LNA(400)는 증폭기 회로들(420) 및 피드백 회로(450)를 포함한다.
[0028] 도 4에서 도시된 예시적인 설계에서, 증폭기 회로(420)는, 소스 디제너레이션 인덕터(332), 이득 트랜지스터(434), 캐스코드 트랜지스터(436) 및 조정 가능한 커패시터(428)를 포함한다. 이득 트랜지스터(434)는 인덕터(432)의 한 단부에 커플링되는 그의 소스, 입력 RF 신호(RFin)를 수신하는 그의 게이트 및 캐스코드 트랜지스터(436)의 소스에 커플링되는 그의 드레인을 갖는다. 인덕터(432)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(436)는 제 1 제어 신호(Vb)를 수신하는 그의 게이트 및 로드 회로(480)에 커플링되는 그의 드레인을 갖는다. 커패시터(428)는 이득 트랜지스터(434)의 소스와 게이트 간에 커플링된다. 이득 트랜지스터(434)는 메인 이득 트랜지스터로서 지칭될 수 있고, 캐스코드 트랜지스터(436)는 메인 캐스코드 트랜지스터로서 지칭될 수 있다. 이득 트랜지스터(434) 및 캐스코드 트랜지스터(436)는 도 4에서 도시된 바와 같이 NMOS 트랜지스터들로, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0029] 도 4에서 도시된 예시적인 설계에서, 피드백 회로(450)는 AC 커플링 커패시터(452), 이득 트랜지스터(454), 및 캐스코드 트랜지스터(456)를 포함한다. 커패시터(452)는 캐스코드 트랜지스터(436)의 드레인에 커플링되는 한 단부 및 이득 트랜지스터(454)의 게이트에 커플링되는 다른 단부를 갖는다. 이득 트랜지스터(454)는 파워 서플라이 전압(Vdd)에 커플링되는 그의 소스 및 캐스코드 트랜지스터(456)의 소스에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(456)는 제 2 제어 신호(Vc)를 수신하는 그의 게이트 및 소스 디제너레이션 인덕터(432)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(454)는 피드백 이득 트랜지스터로서 지칭될 수 있고, 캐스코드 트랜지스터(456)는 피드백 캐스코드 트랜지스터로서 지칭될 수 있다. 이득 트랜지스터(454) 및 캐스코드 트랜지스터(456)는 도 4에서 도시된 바와 같이 PMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0030] 도 4에서 도시된 예시적인 설계에서, 로드 회로(480)는 주 코일(484) 및 보조 코일(486)을 포함하는 변압기(482)를 포함한다. 주 코일(484)은 캐스코드 트랜지스터(436)의 드레인과 Vdd 공급 전압 사이에 커플링된다. 보조 코일(486)은 하향변환기(도 4에서 도시되지 않음)에 차동 출력 RF 신호를 제공한다.
[0031] LNA(400) 내에서, 메인 이득 트랜지스터(434)는 RFin 신호를 증폭하고 증폭된 신호를 제공한다. 메인 캐스코드 트랜지스터(436)는 증폭된 신호를 버퍼링하고, RFout 신호를 로드 회로(480)에 제공한다. 소스 디제너레이션 인덕터(432)는 LNA(400)가 양호한 동적 범위, 낮은 노이즈 지수, 높은 감도 및 LNA(400)에 대한 양호한 입력 매칭을 획득하는 것을 가능케 한다. 피드백 이득 트랜지스터(454)는 캐스코드 트랜지스터(436)로부터의 RFout 신호를 증폭하고 제 2 증폭된 신호를 제공한다. 피드백 캐스코드 트랜지스터(456)는 제 2 증폭된 신호를 버퍼링하고 소스 디제너레이션 인덕터(432)를 구동한다.
[0032] 도 4에서 도시된 예시적인 설계에서, 피드백 회로(450)는 증폭기 회로(420)의 출력으로부터 소스 디제너레이션 인덕터(432)로 음의 피드백을 제공한다. 음의 피드백은 소스 디제너레이션 인덕턴스의 부스팅/증가를 발생시킬 수 있다. 다른 예시적인 설계에서, 피드백 회로는 양의 피드백을 제공할 수 있으며, 이는 소스 디제너레이션 인덕턴스의 디부스팅/감소를 발생시킬 수 있다.
[0033] 예시적인 설계에서, 증폭기 회로(420)는 이득 트랜지스터(434)의 크기, 이득 트랜지스터(434)에 대한 바이어스 전류의 양 등과 같은 다양한 팩터들에 의해 결정될 수 있는 고정된 이득을 가질 수 있다. 다른 예시적인 설계에서, 증폭기 회로(420)는 이득 트랜지스터(434)의 바이어스 전류의 양을 변동시킴으로써 조정될 수 있는 가변 이득을 가질 수 있다.
[0034] 도 4는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 LNA(400)의 예시적인 설계를 도시한다. 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 LNA는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, LNA는 (i) 적어도 하나의 소스 디제너레이션 인덕터에 커플링되는 적어도 하나의 이득 트랜지스터 및 (ii) 회로 접지에 직접 커플링되는 적어도 하나의 부가적인 이득 트랜지스터를 포함할 수 있다. 이득 트랜지스터(들) 또는 부가적인 이득 트랜지스터(들)는 예를 들어, 신호 조건들에 의존하여 선택될 수 있다. 다른 예시적인 설계에서, LNA는 (LNA의 출력과 소스 디제너레이션 인덕터 사이 대신) LNA의 출력과 입력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고, LNA의 선형성을 또한 개선할 수 있다.
[0035] 다른 예시적인 설계에서, LNA는 캐스코드 트랜지스터 대신 캐스코드 회로를 포함할 수 있다. 캐스코드 회로는 (i) 이득 트랜지스터의 드레인과 중간 노드 간에 커플링되는 제 1 캐스코드 트랜지스터, (ii) 중간 노드와 LNA의 출력 간에 커플링되는 제 2 캐스코드 트랜지스터 및 (iii) 중간 노드와 회로 접지 간에 커플링되는 션트(shunt) 트랜지스터를 포함할 수 있다. 캐스코드 회로가 인에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력에서 출력 RF 신호를 제공하도록 턴 온될 수 있고, 션트 트랜지스터는 턴 오프될 수 있다. 캐스코드 회로가 디스에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력에서 어떠한 출력 RF 신호를 제공하지 않도록 턴 오프될 수 있고, 션트 트랜지스터는 회로 접지로 중간 노드를 풀링하고 LNA 출력과 이득 트랜지스터 간에 더 양호한 격리를 제공하도록 턴 온될 수 있다. 더 양호한 격리는, 동일한 로드 회로가 예를 들어, 상이한 LNA들에서 다수의 이득 트랜지스터들에 의해 공유될 때 바람직할 수 있다.
[0036] 다른 예시적인 설계에서, LNA는 병렬로 커플링되는 다수의 증폭기 회로들을 포함할 수 있다. 예를 들어, 도 4의 증폭기 회로(420)와 유사한 하나의 증폭기 회로는 이득 트랜지스터, 캐스코드 트랜지스터 및 소스 디제너레이션 인덕터를 포함할 수 있다. 각각의 잔여 증폭기 회로는 이득 트랜지스터(434) 및 캐스코드 트랜지스터(436)와 유사한 방식으로 캐스코드 트랜지스터에 커플링되는 이득 트랜지스터를 포함할 수 있다. 다수의 증폭기 회로들에서 이득 트랜지스터들은 함께 커플링되는 그의 게이트들 및 소스 디제너레이션 인덕터에 그리고 함께 커플링되는 그의 소스들을 가질 수 있다. 다수의 증폭기 회로들의 캐스코드 트랜지스터들은 함께 커플링되는 그의 드레인들 및 별개의 제어 신호들을 수신하는 그의 게이트들을 가질 수 있다. LNA는 다수의 LNA 섹션들로 분할되는 것으로서 고려될 수 있으며, 각각의 증폭기 회로는 상이한 LNA 섹션에 대응한다. 하나 또는 그 초과의 증폭기 회로들은 RFout 신호를 생성하도록 인에이블될 수 있다. 보다 많은 증폭기 회로들은 LNA에 대한 보다 높은 이득을 제공하도록 인에이블될 수 있다. 각각의 인에이블된 증폭기 회로의 바이어스 전류는 또한 LNA의 이득을 조정하도록 변동될 수 있다.
[0037] 도 4는 LNA의 출력과 소스 디제너레이션 인덕터 간에 커플링되는 PMOS 이득 트랜지스터 및 PMOS 캐스코드 트랜지스터를 포함하는 피드백 회로의 예시적인 설계를 도시한다. 다른 예시적인 설계에서, 피드백 회로는 (i) NMOS 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(436))의 드레인과 소스 디제너레이션 인덕터 간에, 또는 (ii) NMOS 이득 트랜지스터(예를 들어, 이득 트랜지스터(434))의 드레인과 소스 디제너레이션 인덕터 간에 커플링되는 PMOS 이득 트랜지스터만을 포함할 수 있다. 또 다른 예시적인 설계에서, 증폭기 회로는 스택으로 커플링되는 다수의 캐스코드 트랜지스터들을 포함할 수 있고, 피드백 회로는 또한 스택으로 커플링되는 다수의 캐스코드 트랜지스터들을 포함할 수 있다. 캐스코드 트랜지스터들의 스택들은 증폭기가 큰 전압 스윙을 핸들링하는 것을 가능케 할 수 있다.
[0038] 도 4에서 도시된 예시적인 설계에서, 피드백 회로(450)는 (i) PMOS 이득 트랜지스터(454)의 게이트에 인가되는 RFout 신호 및 (ii) AC 접지에 커플링되는 PMOS 이득 트랜지스터(454)의 소스를 갖는 공통-소스 증폭기를 구현한다. 다른 예시적인 설계에서, 피드백 회로는 (i) PMOS 이득 트랜지스터(454)의 소스에 인가되는 RFout 신호 및 (ii) AC 접지에 커플링되는 PMOS 이득 트랜지스터(454)의 게이트를 갖는 공통-게이트 증폭기를 구현할 수 있다.
[0039] 예시적인 설계에서, 소스 디제너레이션 인덕터(432)는 고정된 인덕턴스를 가질 수 있다. 다른 예시적인 설계에서, 인덕터(432)는 가변 또는 프로그래밍 가능 인덕턴스를 갖는 구성 가능한 인덕터일 수 있다. 예를 들어, 인덕터(432)는 직렬로 커플링되는 다수의 인덕터들 및/또는 병렬로 커플링되는 다수의 인덕터들로 구현될 수 있다. 상이한 인덕턴스 값들은 (i) 하나 또는 그 초과의 스위치들을 통해 하나 또는 그 초과의 직렬-커플링된 인덕터들을 쇼트(short)시킴으로써 및/또는 (ii) 하나 또는 그 초과의 스위치들을 통해 하나 또는 그 초과의 병렬-커플링된 인덕터들을 연결해제함으로써 획득될 수 있다.
[0040] 로드 회로(480)는 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, 로드 회로는 인덕터 및 가능하게는, 캐스코드 트랜지스터(436)의 드레인과 Vdd 서플라이 사이에 커플링되는 커패시터를 포함할 수 있다. 또 다른 예시적인 설계에서, 로드 회로는 Vdd 서플라이에 커플링되는 그의 소스 및 캐스코드 트랜지스터(436)의 드레인에 커플링되는 그의 드레인을 갖는 PMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 캐스코드 트랜지스터(436)에 대한 활성 로드를 제공할 수 있다.
[0041] 도 5는 도 4의 LNA(400)의 작은-신호 모델인 증폭기(500)의 개략도를 도시한다. 증폭기(500) 내에서, 커패시터(528)는 증폭기(500)의 입력과 노드(X) 간에 커플링된다. 인덕터(532)는 노드(X)와 회로 접지 간에 커플링된다. 전류 소스(534)는 노드(X)와 노드(Y) 간에 커플링된다. 전류 소스(554)는 노드(X)와 회로 접지 간에 커플링된다. 레지스터(580)는 노드(Y)와 회로 접지 간에 커플링된다.
[0042] 증폭기(500) 내에서, 노드(X)는 도 4의 LNA(400) 내에서 메인 이득 트랜지스터(434)의 소스에 대응한다. 노드(Y)는 LNA(400) 내에서 메인 캐스코드 트랜지스터(436)의 드레인에 대응한다. 커패시터(528)는 메인 이득 트랜지스터(434)의 게이트-소스 커패시턴스는 물론 커패시터(428)를 모델링한다. 커패시터(528)는 그의 2개의 단자들에 걸친 Vgs의 전압 및 Cgs의 커패시턴스를 갖는다. 인덕터(532)는 LNA(400)의 인덕터(432)를 모델링하고 Ldegen의 인덕턴스를 갖는다. 전류 소스(534)는 메인 이득 트랜지스터(434)를 모델링하고
Figure 112015104691371-pct00001
의 전류를 제공하며, 여기서 gm_main은 메인 이득 트랜지스터(434)의 작은 신호 이득이고, Vgs는 메인 이득 트랜지스터(434)의 게이트-소스 전압이다. 전류 소스(554)는 피드백 이득 트랜지스터(454)를 모델링하고
Figure 112015104691371-pct00002
의 전류를 제공하며, 여기서, gm_fb는 피드백 이득 트랜지스터(454)의 작은 신호 이득이고, Vout는 메인 캐스코드 트랜지스터(436)의 드레인의 출력 전압이다. 레지스터(580)는 로드 회로(480)를 모델링하고, ZL의 임피던스를 갖는다.
[0043] LNA(400)는 G의 전압 이득 및 Zin의 입력 임피던스를 가지며, 이는 다음과 같이 표현될 수 있다:
Figure 112015104691371-pct00003
Figure 112015104691371-pct00004
여기서 Ldegen는 인덕터(432)의 인덕턴스이고,
Cgs는 메인 이득 트랜지스터(434)의 게이트-소스 커패시턴스이고,
gm_main는 메인 이득 트랜지스터(434)의 작은 신호 이득이고,
gm_fb는 피드백 이득 트랜지스터(454)의 작은 신호 이득이고,
ZL은 로드 회로(480)의 임피던스이고,
ZS는 입력 신호를 제공하는 소스의 출력 임피던스이고,
Zin은 LNA(400)의 입력 임피던스이고,
Vin은 메인 이득 트랜지스터(434)의 게이트의 입력 신호이고,
Pin은 입력 신호의 전력이고,
Vout 메인 캐스코드 트랜지스터(436)의 드레인의 출력 신호이고,
G는 LNA(400)의 전압 이득이다.
[0044] ZS는 50옴 또는 몇몇 다른 값일 수 있다. Cgs는 커패시터(428)의 커패시턴스는 물론 메인 이득 트랜지스터(434)의 게이트와 소스 간의 기생 커패시턴스를 포함할 수 있다. Cgs는 조정 가능한 커패시터(428)의 커패시턴스를 변동함으로써 조정 가능할 수 있다.
[0045] 수학식(1)에서 도시된 바와 같이, LNA(400)의 이득은 메인 이득 트랜지스터(434)의 이득(gm_main), Cgs 커패시턴스 및 LNA(400)의 입력 임피던스(Zin) 등과 같은 다양한 팩터들에 의존할 수 있다. Cgs 커패시턴스는 LNA(400)에 대한 양호한 입력 매칭을 획득하도록 조정 가능할 수 있다. LNA(400)의 이득은, 메인 이득 트랜지스터(434)의 바이어스 전류를 조정하고 메인 이득 트랜지스터(434)의 트랜지스터 크기를 조정하는 등에 의해 변동될 수 있다.
[0046] 예시적인 설계에서, LNA(400)는 고정된 이득을 가질 수 있다. 예를 들어, Cgs 커패시턴스는 LNA(400)에 대한 양호한 입력 매칭을 획득하기 위해 조정될 수 있다. 메인 이득 트랜지스터(434)의 바이어스 전류는 이어서 Cgs 커패시턴스에 대한 변화들을 참작하고 LNA(400)에 대한 대략 고정된 이득을 유지할 수 있는 원하는 gm_main 이득을 획득하도록 고정될 수 있다. 다른 예시적인 설계에서, LNA(400)는 가변 이득을 가질 수 있다. 예를 들어, 메인 이득 트랜지스터(434)의 바이어스 전류는 LNA(400)에 대한 원하는 이득을 획득하도록 조정될 수 있다.
[0047] 수학식(2)에서 도시된 바와 같이, LNA(400)의 입력 임피던스(Zin)는 (i) 항
Figure 112015104691371-pct00005
으로 구성된 실수부 및 (ii) 항
Figure 112015104691371-pct00006
로 구성된 허수부를 포함한다. Zin의 실수부는 메인 이득 트랜지스터(434)의 이득(gm_main) 및 피드백 이득 트랜지스터(454)의 이득(gm_fb) 둘 다에 의존할 수 있다. Zin의 실수부는 피드백 이득 트랜지스터(454)의 이득(gm_fb)을 변동시킴으로써, 예를 들어, 피드백 이득 트랜지스터(454)의 트랜지스터 크기 및/또는 바이어스 전류를 변동시킴으로써 조정될 수 있다. 피드백 이득 트랜지스터(454)의 바이어스 전류는 이득 트랜지스터(454)의 게이트에 인가되는 바이어스 전압을 조정함으로써 변동될 수 있다. Zin의 실수부는
Figure 112015104691371-pct00007
배만큼 변화(예를 들어, 부스팅)될 수 있다. 로드 임피던스(ZL)가 비교적 크기 때문에(예를 들어, 대략 수백 옴들), 작은 gm_fb 조차도 Zin이 실수부의 효과적인 변화를 제공할 수 있다. Zin의 허수부는 조정 가능한 커패시터(428)를 통해 Cgs를 변동시킴으로써 조정될 수 있다.
[0048] 소스 디제너레이션 인덕턴스의 부스팅에 있어서 더 높은 Zin은 LNA(400)의 입력을 디제너레이팅하고, 이득을 감소시키고 선형성을 개선할 수 있다. 또한 LNA(400)의 노이즈 지수는 경미하게 영향을 받을 수 있는데, 그 이유는 피드백 경로의 이득(gm_fb)이 비교적 작을 수 있기 때문이다.
[0049] 소스 디제너레이션 인덕턴스의 부스팅 또는 디부스팅은 다양한 방식들로 적용될 수 있다. 예시적인 설계에서, 피드백은 소스 디제너레이션 인덕턴스의 부스팅 또는 디부스팅을 항상 획득하기 위해 항상 적용될 수 있다. 다른 예시적인 설계에서, 피드백은, 예를 들어, 필요하거나 요구될 때 소스 디제너레이션 인덕턴스의 프로그래밍 가능 부스팅 또는 디부스팅을 획득하기 위해 선택적으로 적용될 수 있다. 둘 다의 예시적인 설계들에 대해, 부스팅 또는 디부스팅의 양은 예를 들어, 트랜지스터 크기 및/또는 피드백 이득 트랜지스터의 게이트의 바이어스 전압을 조정함으로써 변동될 수 있다.
[0050] 무선 디바이스(110)는 1000 MHz(megahertz)보다 낮은 주파수들을 커버하는 저-대역, 1000 MHz 내지 2300 MHz의 주파수를 커버하는 중-대역 및/또는 2300MHz 보다 높은 주파수들을 커버하는 고-대역에서 동작할 수 있을 수도 있다. 예를 들어, 저-대역은 698 내지 960MHz를 커버할 수 있고 중-대역은 1475 내지 2170MHz를 커버할 수 있고, 고-대역은 2300 내지 2690 MHz 및 3400 내지 3800MHz를 커버할 수 있다. 저-대역, 중-대역 및 고-대역은 대역들의 3개의 그룹들(또는 대역 그룹들)을 지칭하며, 각각의 대역 그룹은 다수의 주파수 대역들(또는 단순히, "대역들")을 포함한다. 각각의 대역은 200MHz까지 커버할 수 있다. LTE 릴리즈 11은 35개의 대역들을 지원하며, 이는 LTE/UMTS 대역들로서 지칭되고, 공개적으로 입수 가능한 문서 3GPP TS 36.101에서 나열된다. 일반적으로 다수의 대역 그룹들이 정의될 수 있다. 각각의 대역 그룹은 위에서 주어진 주파수 범위들 중 임의의 것과 매칭하거나 매칭하지 않을 수 있는 임의의 주파수 범위를 커버할 수 있다. 각각의 대역 그룹은 임의의 수의 대역들을 포함할 수 있다.
[0051] 무선 디바이스(110)는 다수의 캐리어들 상의 동작인 캐리어 어그리게이션(carrier aggregation)을 지원한다. 캐리어 어그리게이션은 다중-캐리어 동작으로서 또한 지칭될 수 있다. 캐리어는 통신을 위해 이용되는 주파수들의 범위를 지칭할 수 있으며, 특정한 특성들과 연관될 수 있다. 예를 들어, 캐리어는 캐리어 상의 동작을 설명하는 제어 정보 및/또는 시스템 정보와 연관될 수 있다. 캐리어는 또한 컴포넌트 캐리어(CC), 주파수 채널, 셀 등으로서 지칭될 수 있다. 대역은 하나 또는 그 초과의 캐리어들을 포함할 수 있다. 각각의 캐리어는 LTE에서 20MHz까지 커버할 수 있다. 무선 디바이스(110)는 LTE 릴리즈 11에서 하나 또는 2개의 대역들에서 5개까지의 캐리어들을 갖도록 구성될 수 있다.
[0052] 무선 디바이스(110)는 상이한 주파수들에서 다수의 전송된 신호들을 동시에 수신할 수 있다. 이들 다수의 전송된 신호들은 캐리어 어그리게이션을 위해 상이한 주파수들로 다수의 캐리어들 상에서 하나 또는 그 초과의 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 CoMP(coordinated multi-point) 전송, 핸드오버 등을 위해 상이한 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 음성/데이터, 또는 데이터/데이터, 또는 음성/음성 등과 같은 동시성 서비스들에 대해 상이한 무선 시스템들의 기지국들에 의해 송신될 수 있다. 예를 들어, 무선 디바이스(110)는 DSDS(dual SIM/dual standby) 및/또는 DSDA(dual SIM/dual-active)를 지원할 수 있고 TD-SCDMA 및 GSM 시스템들, 또는 LTE 및 GSM 시스템들, 또는 CDMA 및 GSM 시스템들 등과 같은 다수의 무선 시스템들과 동시에 통신할 수도 있다. 무선 디바이스(110)는 캐리어 어그리게이션, CoMP, 다수의 무선 시스템들로부터의 동시성 서비스들 등을 지원하기 위해 하나 또는 그 초과의 SIMO LNA들 및/또는 하나 또는 그 초과의 MIMO LNA들을 포함할 수 있다.
[0053] 도 6a는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(402)의 예시적인 설계의 개략도를 도시한다. LNA(402)는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 이용될 수 있다. LNA(402)는 하나의 입력 RF 신호(RFin)를 수신하는 하나의 LNA 입력 및 2개의 대역 그룹들에 대한 것일 수 있는 2개까지의 출력 RF 신호들(RFout1 및 RFout2)을 제공하는 2개의 LNA 출력들을 포함한다. LNA(402)는 증폭기 회로(422) 및 피드백 회로(450)를 포함한다.
[0054] 도 6a에서 도시된 예시적인 설계에서, 증폭기 회로(422)는 이득 트랜지스터(434), 캐스코드 트랜지스터(436), 소스 디제너레이션 인덕터(432) 및 조정 가능한 커패시터(428)를 포함하며, 이들은 도 4의 증폭기 회로(420)에 대해 위에서 설명된 바와 같이 커플링된다. 증폭기 회로(422)는 추가로 이득 트랜지스터(434)의 드레인에 커플링되는 그의 소스, Vb2 제어 신호를 수신하는 그의 게이트 및 로드 회로(490)에 커플링되는 그의 드레인을 갖는 제 2 메인 캐스코드 트랜지스터(438)를 포함한다. 이득 트랜지스터(434) 및 캐스코드 트랜지스터들(436 및 438)은 도 6a에서 도시된 바와 같이 NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다. 예시적인 설계에서, 캐스코드 트랜지스터(436) 및 로드 회로(480)는 제 1 대역 그룹(예를 들어, 저-대역)에 대해 이용될 수 있다. 캐스코드 트랜지스터(438) 및 로드 회로(490)는 제 2 대역 그룹(예를 들어, 중-대역 또는 고-대역)에 대해 이용될 수 있다.
[0055] LNA(402)는 임의의 주어진 순간에 제 1 또는 제 2 대역 그룹에서 동작할 수 있다. 이득 트랜지스터(434)는 RFin 신호를 증폭하고 증폭된 신호를 제공할 수 있다. 어느 하나의 캐스코드 트랜지스터(436 또는 438)는 증폭된 신호를 버퍼링하고, 하나의 대역 그룹에 대한 하나의 출력 RF 신호를 하나의 로드 회로(480 또는 490)에 제공하도록 인에이블될 수 있다.
[0056] 제 1 대역 그룹(예를 들어, 저-대역)에서 동작하기 위해, 메인 캐스코드 트랜지스터(436)는 그의 게이트에 고 전압(예를 들어, Vdd)을 인가함으로써 인에이블될 수 있고, 메인 캐스코드 트랜지스터(438)는 그의 게이트에서 저 전압(예를 들어, 0볼트(V))을 인가함으로써 디스에이블될 수 있다. 메인 캐스코드 트랜지스터(436)는 제 1 대역 그룹에 대한 RFout1 신호를 로드 회로(480)에 제공할 수 있다. 피드백 회로(450)는 피드백 캐스코드 트랜지스터(456)의 게이트에 저 전압(예를 들어, 0V)을 인가함으로써 제 1 대역 그룹의 동작에 대해 인에이블될 수 있다. 피드백 회로(450)는 이어서 소스 디제너레이션 인덕턴스를 부스팅하기 위한 피드백을 제공할 수 있다. 소스 디제너레이션 인덕턴스 부스팅은, 임피던스가 주파수 × 인덕턴스와 동일하기 때문에, 저-대역의 더 낮은 주파수의 입력 임피던스와 동일한 입력 임피던스를 획득하기 위해 더 높은 소스 디제너레이션 인덕턴스가 요구될 때 저-대역에서 인에이블될 수 있다.
[0057] 제 2 대역 그룹(예를 들어, 중-대역 또는 고-대역)에서 동작하기 위해, 메인 캐스코드 트랜지스터(438)는 인에이블될 수 있고, 메인 캐스코드 트랜지스터(436)는 디스에이블될 수 있다. 메인 캐스코드 트랜지스터(438)는 제 2 대역 그룹에 대한 RFout2 신호를 로드 회로(490)에 제공할 수 있다. 피드백 회로(450)는 피드백 캐스코드 트랜지스터(456)의 게이트에 고 전압(예를 들어, Vdd)을 인가함으로써 제 2 대역 그룹의 동작에 대해 디스에이블될 수 있다. 피드백 회로(450)는 이어서 디스에이블될 수 있고 소스 디제너레이션 인덕턴스를 변화시키기 위한 피드백을 제공하지 않을 것이다. 소스 디제너레이션 인덕턴스 부스팅은 더 높은 소스 디제너레이션 인덕턴스가 필요하지 않을 때 중-대역 또는 고-대역에서 디스에이블될 수 있다.
[0058] 일 예시적인 설계에서, 피드백 회로(450)는 위에서 설명된 바와 같이 제 1 대역 그룹(예를 들어, 저-대역)에 대해 인에이블되고, 제 2 대역 그룹(예를 들어, 중-대역 또는 고-대역)에 대해 디스에이블될 수 있다. 다른 예시적인 설계에서, 피드백 회로(450)는 예를 들어, 원하는 소스 디제너레이션 인덕턴스에 의존하여 각각의 대역 그룹에 대해 인에이블되거나 디스에이블될 수 있다.
[0059] 도 6b는 부스팅된 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(404)의 예시적인 설계의 개략도를 도시한다. LNA(404)는 또한 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 이용될 수 있다. LNA(404)는 하나의 입력 RF 신호(RFin)를 수신하는 하나의 LNA 입력 및 2개의 캐리어들의 세트들에 대한 것일 수 있는 2개까지의 출력 RF 신호들(RFout1 및 RFout2)을 제공하는 2개의 LNA 출력들을 포함한다. LNA(404)는 증폭기 회로(422) 및 피드백 회로들(450 및 460)를 포함한다.
[0060] 도 6b에서 도시된 예시적인 설계에서, 피드백 회로(460)는 AC 커플링 커패시터(462), 이득 트랜지스터(464), 및 캐스코드 트랜지스터(466)를 포함한다. 커패시터(462)는 캐스코드 트랜지스터(438)의 드레인에 커플링되는 한 단부 및 이득 트랜지스터(464)의 게이트에 커플링되는 다른 단부를 갖는다. 이득 트랜지스터(464)는 Vdd 서플라이 전압에 커플링되는 그의 소스 및 캐스코드 트랜지스터(466)의 소스에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(466)는 Vc2 제어 신호를 수신하는 그의 게이트 및 소스 디제너레이션 인덕터(432)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(464) 및 캐스코드 트랜지스터(466)는 도 6b에서 도시된 바와 같이 PMOS 트랜지스터 또는 타입들의 트랜지스터들로 구현될 수 있다.
[0061] LNA(404)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, LNA(404)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고, 하나의 출력 RF 신호를 하나의 로드 회로(480 또는 490)에 제공한다. 다중-출력 모드에서, LNA(404)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고, 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 로드 회로들(480 및 490)에 제공한다.
[0062] 단일-출력 모드에서, (i) 캐스코드 트랜지스터(436)는 RFout1 신호를 로드 회로(480)에 제공하도록 인에이블될 수 있거나, 또는 (ii) 캐스코드 트랜지스터(438)는 RFout2 신호를 로드 회로(490)에 제공하도록 인에이블될 수 있다. 캐스코드 트랜지스터(436)가 인에이블되는 경우, 피드백 회로(450)는 소스 디제너레이션 인덕턴스의 부스팅을 제공하도록 인에이블될 수 있다. 캐스코드 트랜지스터(438)가 인에이블되는 경우, 피드백 회로(460)는 소스 디제너레이션 인덕턴스의 부스팅을 제공하도록 인에이블될 수 있다.
[0063] 다중-출력 모드에서, 캐스코드 트랜지스터들(436 및 438) 둘 다는 RFout1 및 RFout2 신호들을 로드 회로들(480 및 490)에 제공하도록 인에이블될 수 있다. 일 예시적인 설계에서, 어느 하나의 피드백 회로(450 또는 460)는 소스 디제너레이션 인덕턴스의 부스팅을 제공하도록 인에이블될 수 있다. 다른 예시적인 설계에서, 피드백 회로들(450 및 460) 둘 다는 소스 디제너레이션 인덕턴스의 보다 많은 부스팅을 제공하기 위해 인에이블될 수 있다. 또 다른 예시적인 설계에서, 피드백 회로들(450 및 460)은, 더 높은 소스 디제너레이션 인덕턴스가 요구될 때 단일-출력 모드에서 인에이블되고 다중-출력 모드에서 디스에이블될 수 있다. 일반적으로, 각각의 피드백 회로는 소스 디제너레이션 인덕턴스의 원하는 부스트에 의존하여 인에이블 또는 디스에이블될 수 있다.
[0064] 도 7은 부스팅된 소스 디제너레이션 인덕턴스를 갖는 MIMO LNA(406)의 예시적인 설계의 개략도를 도시한다. LNA(406)는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있다. LNA(406)는 2개까지의 입력 RF 신호들(RFin1 및 RFin2)을 수신하는 2개의 LNA 입력들 및 2개까지의 출력 RF 신호들(RFout1 및 RFout2)을 제공하는 2개의 LNA 출력들을 포함한다. 2개의 LNA 입력들은 2개의 대역들 또는 2개의 대역 그룹들에 대한 것일 수 있다. 2개의 LNA 출력들은 캐리어들의 2개의 세트들에 대한 것일 수 있다. LNA(406)는 증폭기 회로(426) 및 피드백 회로들(450 및 460)을 포함한다.
[0065] 도 7에서 도시된 예시적인 설계에서, 증폭기 회로(426)는 이득 트랜지스터(434), 캐스코드 트랜지스터들(436 및 438), 소스 디제너레이션 인덕터(432), 및 조정 가능한 커패시터(428)를 포함하며, 이들은 도 6a의 증폭기 회로(422)에 대해 위에서 설명된 바와 같이 커플링된다. 이득 트랜지스터(434)는 그의 게이트에서 제 1 입력 RF 신호(RFin1)를 수신한다. 캐스코드 트랜지스터들(436 및 438)은 그의 게이트에서 Vb1 및 Vb2 제어 신호들을 수신한다. 증폭기 회로(426)는 추가로 이득 트랜지스터(474), 캐스코드 트랜지스터들(476 및 478), 소스 디제너레이션 인덕터(472), 및 조정 가능한 커패시터(468)를 더 포함한다. 이득 트랜지스터(474)는 인덕터(472)의 한 단부에 커플링되는 그의 소스, 제 2 입력 RF 신호(RFin2)를 수신하는 그의 게이트 및 캐스코드 트랜지스터들(476 및 478)의 소스들에 커플링되는 그의 드레인들을 갖는다. 인덕터(472)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(476)는 제 3 제어 신호(Vb3)를 수신하는 그의 게이트 및 로드 회로(480)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(478)는 제 4 제어 신호(Vb4)를 수신하는 그의 게이트 및 로드 회로(490)에 커플링되는 그의 드레인을 갖는다. 커패시터(468)는 이득 트랜지스터(474)의 게이트와 소스 간에 커플링된다. 이득 트랜지스터들(434 및 474) 및 캐스코드 트랜지스터들(436, 438, 476 및 478)은 도 7에서 도시된 바와 같이 NMOS 트랜지스터들 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0066] LNA(406)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, LNA(406)은 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 RFin1 또는 RFin2 신호를 수신하고, 하나의 출력 RF 신호를 하나의 로드 회로(480 또는 490)에 제공한다. 다중-출력 모드에서, LNA(406)은 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 RFin1 및/또는 RFin2 신호를 수신하고, 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 로드 회로들(480 및 490)에 제공한다.
[0067] 단일-출력 모드에서, (i) 이득 트랜지스터(434)는 RFin1 신호를 증폭하도록 인에이블될 수 있거나, 또는 (ii) 이득 트랜지스터(474)는 RFin2 신호를 증폭하도록 인에이블된다. 이득 트랜지스터(434)가 인에이블되는 경우, (i) 캐스코드 트랜지스터(436)는 RFout1 신호를 제공하도록 인에이블될 수 있거나, 또는 (ii) 캐스코드 트랜지스터(438)는 RFout2 신호를 제공하도록 인에이블될 수 있다. 역으로, 이득 트랜지스터(474)가 인에이블되는 경우, (i) 캐스코드 트랜지스터(476)는 RFout1 신호를 제공하도록 인에이블될 수 있거나, 또는 (ii) 캐스코드 트랜지스터(478)가 RFout2 신호를 제공하도록 인에이블될 수 있다. 캐스코드 트랜지스터(436 또는 476)가 인에이블되는 경우, 피드백 회로(450)는 소스 디제너레이션 인덕턴스의 부스팅을 제공하도록 인에이블될 수 있다. 캐스코드 트랜지스터(438 또는 478)가 인에이블되는 경우, 피드백 회로(460)는 소스 디제너레이션 인덕턴스의 부스팅을 제공하도록 인에이블될 수 있다.
[0068] 다중-출력 모드에서, RFin1 및/또는 RFin2 신호는 RFout1 및 RFout2 신호들을 생성하도록 증폭될 수 있다. RFin1 신호만이 수신되는 경우, 이득 트랜지스터(434) 및 캐스코드 트랜지스터들(436 및 438)은 RFin1 신호를 증폭하고, RFout1 및 RFout2 신호들을 생성하도록 인에이블될 수 있다. RFin2 신호만이 수신되는 경우, 이득 트랜지스터(474) 및 캐스코드 트랜지스터들(476 및 478)은 RFin2 신호를 증폭하고, RFout1 및 RFout2 신호들을 생성하도록 인에이블될 수 있다. RFin1 및 RFin2 신호 둘 다가 수신되는 경우, 이득 트랜지스터들(434 및 474)은 2개의 RFin 신호들을 증폭하도록 인에이블될 수 있고, 캐스코드 트랜지스터들(436 및 478) 또는 캐스코드 트랜지스터들(438 및 476)은 RFout1 및 RFout2 신호들을 생성하도록 인에이블될 수 있다. 피드백 회로(450)는 소스 디제너레이션 인덕터(432)의 인덕턴스를 부스팅하도록 인에이블될 수 있다. 대안적으로 또는 부가적으로, 피드백 회로(460)는 소스 디제너레이션 인덕터(472)의 인덕턴스를 부스팅하도록 인에이블될 수 있다. 다른 예시적인 설계에서, 피드백 회로들(450 및 460)은 다중-출력 모드에서 디스에이블되고 단일-출력 모드에서 인에이블될 수 있다.
[0069] 도 7은 피드백 회로(450)가 캐스코드 트랜지스터(436)와 소스 디제너레이션 인덕터(432) 간에 커플링되는 예시적인 설계를 도시한다. 다른 예시적인 설계에서, 피드백 회로(450)(또는 다른 피드백 회로)는 캐스코드 트랜지스터(438)와 소스 디제너레이션 인덕터(432) 간에 커플링될 수 있다. 유사하게, 피드백 회로(460)(또는 다른 피드백 회로)는 캐스코드 트랜지스터(476)와 소스 디제너레이션 인덕터(472) 간에 커플링될 수 있다.
[0070] 본 명세서에서 개시된 소스 디제너레이션 인덕턴스를 부스팅 또는 디부스팅하기 위한 기법들은 다양한 이점들을 제공할 수 있다. 우선, 기법들은 LNA와 같은 증폭기의 소스 디제너레이션 인덕터의 크기를 감소시키는데 이용될 수 있다. 예를 들어, 제 1 LNA는 이득, 입력 매칭, 선형성 및 노이즈 지수의 견지에서 원하는 성능을 제공하도록 1.2nH(nano Henries)의 소스 디제너레이션 인덕터를 가질 수 있다. 비견 가능한 성능은 소스 디제너레이션 인덕턴스의 부스팅을 위해, 음의 피드백 및 0.7nH의 소스 디제너레이션 인덕터를 갖는 제 2 LNA로 달성될 수 있다. 소스 디제너레이션 인덕턴스 부스팅은 이에 따라, 1.2nH의 더 큰 인덕터 대신 0.7nH의 더 작은 인덕터가 이용되는 것을 가능케 할 수 있다. 더 작은 인덕터는 회로 영역을 감소시킬 수 있고, 크기, 비용 등을 감소시키는데 상당히 바람직할 수 있다.
[0071] 둘째로, 기법들은 LNA가 더 넓은 주파수 범위에 걸친 동작을 지원하는 것을 가능케 할 수 있다. LNA의 소스 디제너레이션 인덕터의 인덕턴스 값은 LNA의 동작 주파수에 관련될 수 있다. 소스 디제너레이션 인덕턴스의 부스팅 또는 디부스팅은 (i) 피드백 회로를 인에이블 또는 디스에이블함으로써 및/또는 (ii) 피드백 회로의 이득을 조정함으로써 제어될 수 있다. 조정 가능한 소스 디제너레이션 인덕턴스는 LNA가 더 넓은 주파수 범위에 걸쳐 동작하는 것을 가능케 할 수 있다. 예를 들어, 피드백 회로는 도 6a에서 도시된 바와 같이 중-대역 또는 고-대역에 대해 디스에이블되고 저-대역에 대해 인에이블될 수 있다.
[0072] 셋째로, 기법들은 SIMO LNA들 및 MIMO LNA들에 대해 양호한 성능을 제공할 수 있다. LNA(예를 들어, SIMO LNA 또는 MIMO LNA)는 단일-출력 모드와 다중-출력 모드에서 변하는 입력 임피던스를 가질 수 있다. LNA의 이득 및 입력 매칭은 LNA 입력 임피던스의 변화들로 인해 단일-출력 모드와 다중-출력 모드 간에 변동될 수 있다. Cgs 커패시터들(428 및 468)은 LNA 입력 임피던스의 허수부를 조정하도록 도울 수 있다. 그러나 LNA 입력 임피던스의 실수부는 소스 디제너레이션 인덕터들(432 및 472)에 의해 결정되고 쉽게 조정되지 않을 수 있다. LNA 입력 임피던스의 실수부는 LNA 출력으로부터 소스 디제너레이션 인덕터로의 피드백을 통해 변동될 수 있으며, 이는 소스 디제너레이션 인덕턴스를 효과적으로 변화시킬 수 있다. 변화된 소스 디제너레이션 인덕턴스는 단일-출력 모드와 다중-출력 모드 간의 LNA의 이득 및 입력 매칭의 변동들을 상당히 감소시킬 수 있다. 더 큰 소스 디제너레이션 인덕터는 입력 매칭을 개선하기 위해 단일-출력 모드에서 바람직할 수 있는 반면에, 더 작은 소스 디제너레이션 인덕터는 노이즈 지수 및 이득을 개선하기 위해 다중-출력 모드에서 바람직할 수 있다. 기법들은 입력 매칭을 개선하기 위해 단일-출력 모드에서 소스 디제너레이션 인덕턴스를 변화(예를 들어, 부스팅)시키는데 이용될 수 있다.
[0073] 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, IC, 회로 모듈 등)는 증폭기 회로 및 피드백 회로를 포함할 수 있다. 증폭기 회로(예를 들어, 도 4의 증폭기 회로(420))는 입력 신호를 수신하고 출력 신호를 제공할 수 있다. 증폭기 회로는 소스 디제너레이션 인덕터(예를 들어, 소스 디제너레이션 인덕터(432))를 포함할 수 있다. 피드백 회로(예를 들어, 피드백 회로(450))는 증폭기 회로의 노드와 소스 디제너레이션 인덕터 간에 커플링될 수 있다. 피드백 회로는 증폭기 회로 및 피드백 회로를 포함하는 증폭기의 입력 임피던스를 변동시키기 위한 피드백(예를 들어, 음의 피드백 또는 양의 피드백)을 제공할 수 있다.
[0074] 예시적인 설계에서, 증폭기 회로는 이득 트랜지스터 및 캐스코드 트랜지스터를 포함할 수 있다. 이득 트랜지스터(예를 들어, 도 4의 이득 트랜지스터(434))는 소스 디제너레이션 인덕터에 커플링될 수 있고, 입력 신호를 수신 및 증폭할 수 있다. 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(436))는 이득 트랜지스터에 커플링될 수 있고 출력 신호를 제공할 수 있다. 예시적인 설계에서, 증폭기 회로는 추가로, 예를 들어, 도 6a 또는 도 6b에서 도시된 SIMO LNA에 대해 제 2 캐스코드 트랜지스터를 포함할 수 있다. 제 2 캐스코드 트랜지스터(예를 들어, 도 6a의 캐스코드 트랜지스터(438))는 이득 트랜지스터에 커플링될 수 있고, 제 2 출력 신호를 제공할 수 있다.
[0075] 다른 예시적인 설계에서, 증폭기 회로는 추가로 예를 들어, 도 7에서 도시된 MIMO LNA에 대해, 제 2 이득 트랜지스터 및 제 3 및 제 4 캐스코드 트랜지스터들을 포함할 수 있다. 제 2 이득 트랜지스터(예를 들어, 도 7의 이득 트랜지스터(474))는 제 2 소스 디제너레이션 인덕터(예를 들어, 인덕터(472))에 커플링될 수 있고, 제 2 입력 신호를 수신 및 증폭할 수 있다. 제 3 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(476))는 제 2 이득 트랜지스터 및 캐스코드 트랜지스터에 커플링될 수 있다. 제 4 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(478))는 제 2 이득 트랜지스터 및 제 2 캐스코드 트랜지스터에 커플링될 수 있다.
[0076] 예시적인 설계에서, 피드백 회로는 피드백 이득 트랜지스터 및 피드백 캐스코드 트랜지스터를 포함할 수 있다. 피드백 이득 트랜지스터(예를 들어, 도 4의 이득 트랜지스터(454))는 증폭기 회로의 캐스코드 트랜지스터에 커플링될 수 있고, 출력 신호를 수신 및 증폭할 수 있다. 피드백 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(456))는 피드백 이득 트랜지스터와 소스 디제너레이션 인덕터 간에 커플링될 수 있다.
[0077] 예시적인 설계에서, 장치는 추가로 제 2 피드백 회로(예를 들어, 도 6b 또는 도 7의 피드백 회로(460))를 포함할 수 있다. 제 2 피드백 회로는 예를 들어, 도 6b에서 도시된 바와 같이 증폭기 회로의 제 2 노드와 소스 디제너레이션 인덕터 간에 커플링될 수 있다. 대안적으로, 제 2 피드백 회로는 예를 들어, 도 7에서 도시된 바와 같이 증폭기 회로의 제 2 노드와 제 2 소스 디제너레이션 인덕터 간에 커플링될 수 있다.
[0078] 예시적인 설계에서, 증폭기 회로는 추가로 증폭기 회로의 이득 트랜지스터의 게이트와 소스 간에 커플링될 수 있는 조정 가능한 커패시터(예를 들어, 도 4의 커패시터(428))를 포함할 수 있다. 조정 가능한 커패시터는 증폭기에 대한 양호한 입력 매칭을 획득하도록 조정될 수 있다.
[0079] 예시적인 설계에서, 증폭기 회로의 이득 트랜지스터 및 캐스코드 트랜지스터는 예를 들어, 도 4에서 도시된 바와 같이 NMOS 트랜지스터들을 포함할 수 있다. 피드백 회로의 이득 트랜지스터 및 캐스코드 트랜지스터는 예를 들어, 도 4에서 도시된 바와 같이 PMOS 트랜지스터들을 포함할 수 있다. 증폭기 회로 및 피드백 회로의 트랜지스터들은 또한 다른 타입들의 트랜지스터들을 포함할 수 있다.
[0080] 예시적인 설계에서, 증폭기 회로는 예를 들어, 도 6a에서 도시된 바와 같이 제 1 대역 그룹에 대한 출력 신호 또는 제 2 대역 그룹에 대한 제 2 출력 신호를 제공할 수 있다. 피드백 회로는 (i) 증폭기 회로가 제 1 대역 그룹(예를 들어, 저-대역)에 대한 출력 신호를 제공할 때 인에이블되거나, 또는 (ii) 증폭기 회로가 제 2 대역 그룹(예를 들어, 중-대역 또는 고-대역)에 대한 제 2 출력 신호를 제공할 때 디스에이블될 수 있다.
[0081] 다른 예시적인 설계에서, 증폭기 회로는 예를 들어, 도 6b에서 도시된 바와 같이, (i) 단일-출력 모드에서 출력 신호 또는 제 2 출력 신호 중 어느 하나, 또는 (ii) 다중-출력 모드에서 출력 신호 및 제 2 출력 신호 둘 다를 제공할 수 있다. 증폭기 회로는 (i) 단일-출력 모드에서 캐리어들의 제 1 세트에 대한 하나의 출력 신호 또는 (ii) 다중-출력 모드에서 캐리어들의 2개의 세트들에 대한 2개의 출력 신호들을 제공할 수 있다. 피드백 회로는 단일-출력 모드에서 인에이블되고 다중-출력 모드에서 디스에이블될 수 있다.
[0082] 예시적인 설계에서, 피드백 회로는 피드백을 제공하도록 또는 제공하지 않도록 프로그래밍 가능할 수 있다. 예를 들어, 피드백 회로는 피드백을 제공하도록 인에이블되거나 피드백을 제공하지 않도록 디스에이블될 수 있다. 다른 예시적인 설계에서, 피드백 회로는 피드백을 제공하도록 항상 인에이블될 수 있다. 예시적인 설계는 더 작은 소스 디제너레이션 인덕터가 증폭기에 대해 이용되는 것을 가능케 할 수 있다. 양자의 예시적인 설계들에 대해, 피드백 회로는 증폭기의 가변 입력 임피던스를 제공하도록 가변 이득을 가질 수 있다.
[0083] 도 8은 신호 증폭을 수행하기 위한 프로세스(800)의 예시적인 설계를 도시한다. 입력 신호는 출력 신호를 획득하기 위해 소스 디제너레이션 인덕터를 포함하는 증폭기 회로로 증폭될 수 있다(블록 812). 피드백(예를 들어, 음의 피드백 또는 양의 피드백)은 증폭기 회로 및 피드백 회로를 포함하는 증폭기의 입력 임피던스를 변동시키기 위해 소스 디제너레이션 인덕터와 증폭기 회로의 노드 간에 커플링되는 피드백 회로를 통해 제공될 수 있다(블록 814).
[0084] 예시적인 설계에서, 증폭기는 제 1 및 제 2 대역 그룹 상의 동작을 지원하는 다중-대역 증폭기일 수 있다. 증폭기는 제 1 대역 그룹(예를 들어, 저-대역)에 대한 출력 신호 또는 제 2 대역 그룹(예를 들어, 중-대역 또는 고-대역)에 대한 제 2 출력 신호를 제공할 수 있다. 피드백 회로는 (i) 증폭기가 제 1 대역 그룹에 대한 출력 신호를 제공할 때 인에이블되거나, 또는 (ii) 증폭기가 제 2 대역 그룹에 대한 제 2 출력 신호를 제공할 때 디스에이블될 수 있다.
[0085] 다른 예시적인 설계에서, 증폭기는 캐리어 어그리게이션을 지원할 수 있다. 증폭기는 (i) 단일-출력 모드에서 출력 신호 또는 제 2 출력 신호 중 어느 하나를, 또는 (ii) 다중-출력 모드에서 출력 신호 및 제 2 출력 신호 둘 다를 제공할 수 있다. 피드백 회로는 단일-출력 모드에서 인에이블되거나, 또는 다중-출력 모드에서 디스에이블될 수 있다.
[0086] 본 명세서에서 개시된 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들은 IC, 아날로그 IC, RFIC, 믹싱된-신호 IC, ASIC, PCB(printed circuit board), 전자 디바이스 등 상에서 구현될 수 있다. 분할된 증폭기들은 또한 CMOS(complementary metal oxide semiconductor), NMOS(N-channel MOS), PMOS(P-channel MOS), BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), SiGe(silicon germanium), GaAs(gallium arsenide), HBT들(heterojunction bipolar transistors), HEMT들(high electron mobility transistors), SOI(silicon-on-insulator) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
[0087] 부스팅된 또는 디부스팅된 소스 디제너레이션 인덕턴스를 갖는 증폭기들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 또는 그 초과의 IC들의 세트, (iii) RFR(RF receiver) 또는 RTR(RF transmitter/receiver)과 같은 RFIC, (iv) MSM(mobile station modem)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등일 수 있다.
[0088] 하나 또는 그 초과의 예시적인터페이스 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 저장 매체, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독 가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.
[0089] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 실시 또는 이용하는 것을 가능케 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어남 없이 다른 변동물들에 적용될 수 있다. 따라서 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에서 기재된 원리들 및 신규한 특징들과 부합하는 최광의의 범위로 허여될 것이다.

Claims (20)

  1. 장치로서,
    입력 신호를 수신하고 제 1 대역 그룹에 대한 출력 신호 또는 제 2 대역 그룹에 대한 제 2 출력 신호를 제공하도록 구성 가능한 증폭기 회로 - 상기 증폭기 회로는 소스 디제너레이션 인덕터를 포함함 - ; 및
    상기 증폭기 회로의 노드와 상기 소스 디제너레이션 인덕터 간에 커플링되는 피드백 회로를 포함하고,
    상기 피드백 회로는 상기 증폭기 회로 및 상기 피드백 회로를 포함하는 증폭기의 입력 임피던스를 변동(vary)시키기 위한 피드백을 제공하도록 구성되고,
    상기 피드백 회로는, 상기 증폭기 회로가 상기 제 1 대역 그룹에 대한 출력 신호를 제공할 때 인에이블되고 상기 증폭기 회로가 상기 제 2 대역 그룹에 대한 제 2 출력 신호를 제공할 때 디스에이블되는,
    장치.
  2. 제 1 항에 있어서,
    상기 증폭기 회로는,
    상기 소스 디제너레이션 인덕터에 커플링되고, 입력 신호를 수신 및 증폭하도록 구성 가능한 이득 트랜지스터; 및
    상기 이득 트랜지스터에 커플링되고 상기 출력 신호를 제공하도록 구성 가능한 캐스코드 트랜지스터를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 증폭기 회로는,
    상기 이득 트랜지스터에 커플링되고 제 2 출력 신호를 제공하도록 구성 가능한 제 2 캐스코드 트랜지스터
    를 더 포함하는,
    장치.
  4. 제 3 항에 있어서,
    상기 증폭기 회로는,
    제 2 소스 디제너레이션 인덕터에 커플링되고, 제 2 입력 신호를 수신 및 증폭하도록 구성 가능한 제 2 이득 트랜지스터;
    상기 제 2 이득 트랜지스터 및 상기 캐스코드 트랜지스터에 커플링되는 제 3 캐스코드 트랜지스터; 및
    상기 제 2 이득 트랜지스터 및 상기 제 2 캐스코드 트랜지스터에 커플링되는 제 4 캐스코드 트랜지스터
    를 더 포함하는,
    장치.
  5. 제 2 항에 있어서,
    상기 피드백 회로는,
    상기 캐스코드 트랜지스터에 커플링되고 상기 출력 신호를 수신 및 증폭하도록 구성 가능한 제 2 이득 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 상기 소스 디제너레이션 인덕터 간에 커플링되는 제 2 캐스코드 트랜지스터를 포함하는,
    장치.
  6. 제 1 항에 있어서,
    상기 증폭기 회로 내의 제 2 소스 디제너레이션 인덕터 또는 상기 소스 디제너레이션 인덕터와 상기 증폭기 회로의 제 2 노드 간에 커플링되는 제 2 피드백 회로
    를 더 포함하는,
    장치.
  7. 제 2 항에 있어서,
    상기 증폭기 회로는,
    상기 이득 트랜지스터의 게이트와 소스 간에 커플링되는 조정 가능한 커패시터
    를 더 포함하는,
    장치.
  8. 제 5 항에 있어서,
    상기 이득 트랜지스터 및 상기 캐스코드 트랜지스터는 NMOS(N-channel metal oxide semiconductor) 트랜지스터들을 포함하고, 상기 제 2 이득 트랜지스터 및 상기 제 2 캐스코드 트랜지스터는 PMOS(P-channel metal oxide semiconductor) 트랜지스터들을 포함하는,
    장치.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 증폭기 회로는 단일-출력 모드에서 출력 신호 또는 제 2 출력 신호 중 어느 하나를 제공하도록 그리고 다중-출력 모드에서 상기 출력 신호 또는 상기 제 2 출력 신호 둘 다를 제공하도록 구성 가능한,
    장치.
  11. 제 10 항에 있어서,
    상기 피드백 회로는,
    상기 단일-출력 모드에서 인에이블되고, 상기 다중-출력 모드에서 디스에이블되는,
    장치.
  12. 제 1 항에 있어서,
    상기 피드백 회로는,
    피드백을 제공하거나 제공하지 않도록 프로그래밍 가능한,
    장치.
  13. 제 1 항에 있어서,
    상기 피드백 회로는 피드백을 제공하도록 항상 인에이블되는,
    장치.
  14. 제 1 항에 있어서,
    상기 피드백 회로는 상기 증폭기에 대한 가변 입력 임피던스를 제공하도록 가변 이득을 갖는,
    장치.
  15. 방법으로서,
    제 1 대역 그룹에 대한 출력 신호 또는 제 2 대역 그룹에 대한 제 2 출력 신호를 획득하기 위해 소스 디제너레이션 인덕터를 포함하는 증폭기 회로로 입력 신호를 증폭하는 단계;
    상기 증폭기 회로 및 피드백 회로를 포함하는 증폭기의 입력 임피던스를 변동시키기 위해 상기 증폭기 회로의 노드와 상기 소스 디제너레이션 인덕터 간에 커플링되는 피드백 회로를 통해 피드백을 제공하는 단계;
    상기 제 1 대역 그룹에 대한 출력 신호가 제공될 때 상기 피드백 회로를 인에이블하는 단계; 및
    상기 제 2 대역 그룹에 대한 제 2 출력 신호가 제공될 때 상기 피드백 회로를 디스에이블하는 단계를 포함하는,
    방법.
  16. 삭제
  17. 제 15 항에 있어서,
    단일-출력 모드에서 상기 출력 신호 또는 제 2 출력 신호 중 어느 하나를 제공하는 단계;
    다중-출력 모드에서, 상기 출력 신호 및 상기 제 2 출력 신호 둘 다를 제공하는 단계;
    상기 단일-출력 모드에서 상기 피드백 회로를 인에이블하는 단계; 및
    상기 다중-출력 모드에서 상기 피드백 회로를 디스에이블하는 단계
    를 더 포함하는,
    방법.
  18. 장치로서,
    제 1 대역 그룹에 대한 출력 신호 또는 제 2 대역 그룹에 대한 제 2 출력 신호를 획득하도록 입력 신호를 증폭하기 위한 수단 - 상기 증폭하기 위한 수단은 디제너레이팅하기 위한 수단을 포함함 - ; 및
    상기 증폭하기 위한 수단의 노드와 상기 디제너레이팅하기 위한 수단 간에 커플링되는, 피드백을 제공하기 위한 수단을 포함하고,
    상기 피드백을 제공하기 위한 수단은, 상기 증폭하기 위한 수단 및 상기 피드백을 제공하기 위한 수단을 포함하는 증폭기 수단의 입력 임피던스를 변동시키도록 구성되고,
    상기 피드백을 제공하기 위한 수단은, 상기 증폭하기 위한 수단이 상기 제 1 대역 그룹에 대한 출력 신호를 제공할 때 인에이블되고 상기 증폭하기 위한 수단이 상기 제 2 대역 그룹에 대한 제 2 출력 신호를 제공할 때 디스에이블되는,
    장치.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 증폭하기 위한 수단은 단일-출력 모드에서 상기 출력 신호 또는 제 2 출력 신호 중 어느 하나를 제공하도록 그리고 다중-출력 모드에서 상기 출력 신호 및 상기 제 2 출력 신호 둘 다를 제공하도록 구성되고, 상기 피드백을 제공하기 위한 수단은 상기 단일-출력 모드에서 인에이블되고, 상기 다중-출력 모드에서 디스에이블되는,
    장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184707B2 (en) * 2013-01-17 2015-11-10 Qualcomm Incorporated Amplifier with switchable common gate gain buffer
US9479131B2 (en) * 2014-05-23 2016-10-25 Qualcomm Incorporated Carrier aggregation amplifier with dual gain control
KR101709828B1 (ko) * 2014-06-12 2017-02-23 삼성전기주식회사 다중 대역 증폭기, 다중 대역 증폭기의 제어방법 및 다중입력 다중출력 시스템의 다중 대역 증폭기
US9431963B2 (en) 2014-09-19 2016-08-30 Qualcomm Incorporated Dual stage low noise amplifier for multiband receiver
US10177722B2 (en) 2016-01-12 2019-01-08 Qualcomm Incorporated Carrier aggregation low-noise amplifier with tunable integrated power splitter
US9899973B2 (en) * 2016-03-18 2018-02-20 Inphi Corporation Split cascode circuits and related communication receiver architectures
JP6968172B2 (ja) 2016-08-31 2021-11-17 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 可変利得信号増幅器、フロントエンドアーキテクチャ及び無線デバイス
US9866184B1 (en) * 2016-09-28 2018-01-09 International Business Machines Corporation Degenerated transimpedance amplifier with wire-bonded photodiode for reducing group delay distortion
US20200091876A1 (en) 2018-09-19 2020-03-19 Psemi Corporation Compact Architecture for Multipath Low Noise Amplifier
CN109787574B (zh) * 2018-12-29 2021-05-04 南京汇君半导体科技有限公司 一种毫米波可变增益放大器结构
EP3940953A4 (en) * 2019-03-30 2022-03-09 Huawei Technologies Co., Ltd. VARIABLE GAIN AMPLIFIER AND PHASE CONTROL NETWORK TRANSCEIVER
CN110995175A (zh) * 2019-12-02 2020-04-10 广州慧智微电子有限公司 一种放大器及放大方法
KR102487060B1 (ko) * 2020-02-20 2023-01-09 원광대학교산학협력단 소형 광대역 증폭기 회로
US20220200642A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Communication device
US11817827B2 (en) * 2021-02-02 2023-11-14 Psemi Corporation Power amplifier equalizer
US11606068B2 (en) 2021-02-02 2023-03-14 Psemi Corporation Power amplifier linearizer
WO2022176067A1 (ja) * 2021-02-17 2022-08-25 株式会社ソシオネクスト 無線通信回路
US11290093B1 (en) * 2021-04-13 2022-03-29 International Business Machines Corporation Compact delay lines and associated circuitry useful for wideband phased-array system
TWI755345B (zh) * 2021-08-06 2022-02-11 長庚大學 氮化鎵運算放大器
CN114640329B (zh) * 2022-05-18 2022-08-12 深圳市时代速信科技有限公司 一种驱动电路、驱动芯片以及电子设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185275A (ja) * 2000-10-06 2002-06-28 Toshiba Corp 可変利得増幅器
US6586993B2 (en) * 2000-11-08 2003-07-01 Research In Motion Limited Impedance matching low noise amplifier having a bypass switch
US6801089B2 (en) * 2001-05-04 2004-10-05 Sequoia Communications Continuous variable-gain low-noise amplifier
US6856195B2 (en) * 2002-06-24 2005-02-15 Texas Instruments Incorporated Preamplifier system with selectable input impedance
KR100574969B1 (ko) * 2004-02-12 2006-05-02 삼성전자주식회사 향상된 이득을 가지는 조절된 캐스코드 증폭 회로
US7301394B2 (en) * 2004-12-13 2007-11-27 Broadcom Corporation Impedance matched variable gain low noise amplifier using shunt feed-back
US7902925B2 (en) * 2005-08-02 2011-03-08 Qualcomm, Incorporated Amplifier with active post-distortion linearization
GB2434494B (en) * 2006-01-24 2008-02-06 Toumaz Technology Ltd Low noise amplifier
JP2008141358A (ja) * 2006-11-30 2008-06-19 Mitsumi Electric Co Ltd 利得可変増幅回路
KR100732070B1 (ko) 2007-03-07 2007-06-27 (주)에프씨아이 이득을 가변시킬 수 있는 저 잡음 증폭기
US7936220B2 (en) 2008-12-12 2011-05-03 Qualcomm, Incorporated Techniques for improving amplifier linearity
KR101019716B1 (ko) * 2008-12-29 2011-03-07 한국과학기술원 통합 대역 저잡음 증폭기
KR101037613B1 (ko) * 2008-12-30 2011-05-31 주식회사 파이칩스 저잡음 증폭기
US8031005B2 (en) * 2009-03-23 2011-10-04 Qualcomm, Incorporated Amplifier supporting multiple gain modes
TWI389448B (zh) * 2009-12-23 2013-03-11 Univ Nat Taiwan 可變頻率響應之低雜訊放大器及切換頻率響應之方法
US8310314B2 (en) * 2010-09-06 2012-11-13 Mediatek Inc. Signal amplification circuits for receiving/transmitting signals according to input signal
PT2456068E (pt) * 2010-11-22 2013-08-22 Ericsson Telefon Ab L M Amplificador de baixo ruído com circuito de reforço de impedância
EP2466746B1 (en) * 2010-12-16 2013-09-18 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Low noise amplifier
GB2481487B (en) * 2011-05-19 2012-08-29 Renesas Mobile Corp Amplifier
US8514021B2 (en) 2011-05-19 2013-08-20 Renesas Mobile Corporation Radio frequency integrated circuit
JP2013115562A (ja) * 2011-11-28 2013-06-10 Sumitomo Electric Ind Ltd トランスインピーダンスアンプ

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