KR101614554B1 - 도핑된 반도체 막을 포함하는 광기전 장치 - Google Patents

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우팔리 자야마하
안케 아브켄
마르쿠스 글로에클러
아클레시 굽타
로저 티. 그린
피터 미어스
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Abstract

광기전 셀은 반도체 층과 접촉하는 불순물을 포함할 수 있다.

Description

도핑된 반도체 막을 포함하는 광기전 장치{PHOTOVOLTAIC DEVICES INCLUDING DOPED SEMICONDUCTOR FILMS}
본 출원은, 2007년 11월 2일에 출원되었고 그 전체가 참조로서 병합되어 있는 미국가특허출원 제 60/985,019호를 35 U.S.C.§119(e) 하에서 우선권으로 청구한다.
본 발명은 광기전 셀에 관한 것이다.
광기전 장치를 제조하는 동안, 반도체 소재 층을 기판에 도포할 수 있고, 이때 하나의 층은 윈도우 층 역할을 하고, 제 2 층은 흡수재 층 역할을 한다. 윈도우 층으로 인해 태양 에너지는 흡수재 층으로 침투할 수 있게 되며, 여기서 광학 에너지는 전기 에너지로 변환된다. 일부 광기전 장치는, 또한 전하의 도체인 투명한 박막을 사용할 수 있다. 도전성 박막은, 플루오르-도핑된 산화주석, 알루미늄-도핑된 산화아연, 또는 산화인듐주석과 같은 투명한 도전 산화물(TCO: Transparent Conductive Oxide)일 수 있다. TCO로 인해 광은 기판 윈도우를 통과해서 활성 광 흡수 소재에 전달될 수 있고, TCO는 광생성 전하 캐리어를 광 흡수 소재로부터 멀리 전달하는 저항 접촉 역할을 또한 할 수 있다. 후방 전극은 반도체 층의 후방 표면 상에 형성될 수 있다. 후방 전극은, 반도체 층에 전기 연결을 제공하기 위해 금속 은, 니켈, 구리, 알루미늄, 티타늄, 팔라듐, 또는 이들의 실제 결합과 같은 전기 도전성 소재를 포함할 수 있다. 후방 전극은 반도체 소재일 수 있다. 반도체 층을 도핑하면, 광기전 장치의 효율을 개선할 수 있다.
일반적으로, 광기전 셀은 투명한 도전 층과, 이 투명한 도전 층과 접촉하는 제 1 반도체 층을 포함할 수 있다. 제 1 반도체 층은 산화제를 포함할 수 있다. 투명한 도전 층은 기판 위에 놓을 수 있다. 다른 상황에서, 투명한 도전 층은 제 1 반도체 층 위에 놓을 수 있다. 산화제는 예컨대 플루오르나 산소일 수 있다.
일부 상황에서, 광기전 셀은 투명한 도전 층과 제 1 반도체 층 사이에 층을 포함할 수 있고, 여기서 이 층은 불순물(dopant)을 포함한다. 불순물은 n-타입 불순물을 포함할 수 있다. 불순물을 포함하는 층은 제 1 반도체 층과 접촉할 수 있다. 불순물을 포함하는 층은 투명한 도전 층과 접촉할 수 있다.
광기전 셀은 제 1 반도체 층과 접촉하는 제 2 반도체 층을 더 포함할 수 있다. 제 2 반도체 층은 CdTe를 포함할 수 있다. 제 1 반도체 층은 CdS를 포함할 수 있다. 기판은 유리일 수 있다.
일부 상황에서, 광기전 셀은, 불순물을 포함하는 층과 투명한 도전 층 사이에 추가로 제 1 반도체 층을 더 포함할 수 있다. 불순물을 포함하는 층은 4Å을 초과하는 두께를 가질 수 있다. 불순물을 포함하는 층은 8Å을 초과하는 두께를 가질 수 있다. 불순물을 포함하는 층은 12Å을 초과하는 두께를 가질 수 있다.
다른 양상에서, 광기전 셀은 투명한 도전 층, 이 투명한 도전 층과 접촉하는 제 1 반도체 층, 및 제 1 반도체 층에 인접한 제 2 반도체 층을 포함할 수 있고, 제 1 또는 제 2 반도체 층은 불순물을 포함한다.
일부 상황에서, 제 1 및 제 2 반도체 층 둘 모두는 불순물을 포함할 수 있다. 제 1 반도체 층의 불순물은 제 2 반도체 층의 불순물과 다를 수 있다. 투명한 도전 층을 기판 위에 놓을 수 있다. 투명한 도전 층을 제 1 반도체 층 위에 놓을 수 있다. 제 1 반도체 층은 CdS를 포함할 수 있다. 제 2 반도체 층은 CdTe를 포함할 수 있다.
불순물은 III족 종(species)일 수 있다. 불순물은 I족 종일 수 있다. 불순물은 Cu, Ag, 또는 Au일 수 있다. 불순물은 V족 종일 수 있다. 불순물은 0.5ppma를 초과하는 농도를 가질 수 있다. 불순물은 100ppma를 초과하는 농도를 가질 수 있다. 불순물은 500ppma를 초과하는 농도를 가질 수 있다.
광기전 셀 제조 방법은 투명한 도전 층과 접촉하는 제 1 반도체 층을 퇴적하는 단계, 제 1 반도체 층에 인접한 제 2 반도체 층을 퇴적하는 단계, 및 제 1 반도체 층이나 제 2 반도체 층에 불순물을 삽입하는 단계를 포함할 수 있다.
일부 상황에서, 불순물은 제 1 및 제 2 반도체 층 둘 모두에 삽입할 수 있다. 일부 상황에서, 제 1 반도체 층에 삽입한 불순물은 제 2 반도체 층에 삽입한 불순물과 다를 수 있다.
불순물은 확산에 의해 삽입할 수 있다. 불순물은 증기에 의해 삽입할 수 있다. 불순물은 혼합 분말로서 삽입할 수 있다. 불순물은 고체 분말로서 삽입할 수 있다. 불순물은 전체 반도체 층 전반에 걸쳐 삽입할 수 있다. 불순물은 층의 일부분에 첨가될 수 있다. 불순물은 n-타입 불순물일 수 있다. 불순물은 p-타입 불순물일 수 있다. 불순물은 인듐일 수 있고, 혼합 분말은 CdS 및 In2S3일 수 있다.
불순물은 열처리 동안 삽입할 수 있다. 열처리 온도는 대략 400℃일 수 있다. 불순물은 열처리 전 제 2 반도체 층 표면에 도포될 수 있다.
다른 구성에서, 광기전 셀 제조 방법은 산화제의 존재 하에 제 1 반도체 층을 퇴적하고, 제 1 반도체 층을 불순물로 처리하는 단계를 포함할 수 있다.
제 1 반도체 층은 기판 위에 놓을 수 있다. 다른 상황에서, 제 1 반도체 층은 금속 층 위에 놓을 수 있다. 투명한 도전 층은 제 1 반도체 층 위에 놓을 수 있다.
산화제는 플루오르나 산소일 수 있다. 불순물은 n-타입 불순물을 포함할 수 있다. 불순물은 알루미늄이나 인듐을 포함할 수 있다. 불순물은 제 1 반도체 층 내에서 층으로서 분포할 수 있다.
다른 구성에서, 전기 에너지 생성 시스템은 투명한 도전 층, 투명한 도전 층과 접촉하는 제 1 반도체 층, 및 제 1 반도체 층 위의 제 2 반도체 층을 포함하고, 제 1 또는 제 2 반도체 층은 불순물을 포함하는, 다층 광기전 셀, 투명한 도전 층에 연결된 제 1 전기 연결부, 및 금속 층에 연결된 제 2 전기 연결부를 포함할 수 있다.
일부 상황에서, 제 1 및 제 2 반도체 층 둘 모두는 불순물을 포함할 수 있다. 일부 상황에서, 제 1 반도체 층의 불순물은 제 2 반도체 층의 불순물과는 다를 수 있다.
투명한 도전 층을 기판 위에 놓을 수 있다. 제 1 반도체 층을 금속 층 위에 놓을 수 있다. 투명한 도전 층을 제 1 반도체 층 위에 놓을 수 있다.
하나 이상의 실시예에 대한 상세한 내용은 첨부된 도면 및 이하의 상세한 설명에서 제공할 것이다. 다른 특성, 목적 및 장점은 상세한 설명 및 도면으로부터 그리고 청구범위로부터 명백해질 것이다.
도 1은 복수의 층을 가진 기판의 개략도이다.
도 2는 복수의 층을 가진 기판의 개략도이다.
도 3은 복수의 층을 가진 기판의 개략도이다.
광기전 셀은 기판 표면 상의 투명한 도전 층, 제 1 반도체 층, 기판이 지지하는 반도체 층, 및 이 반도체 층과 접촉하는 금속 층을 포함할 수 있다. 투명한 도전 층은 기판 위에 놓을 수 있다. 다른 상황에서, 투명한 도전 층은 제 1 반도체 층 위에 놓을 수 있다.
광기전 셀은 하나 이상의 산화제나 불순물을 포함할 수 있다. 광기전 셀은, 산소나 플루오르와 같은 산화제나 불순물을 포함하는 제 1 반도체 층을 포함할 수 있다. 광기전 셀은 또한 n-타입 불순물과 같은 불순물을 포함하는 층을 포함할 수 있다. 불순물은 알루미늄이나 인듐과 같은 III족 종을 포함할 수 있다.
불순물을 포함하는 층은 투명한 도전 층과 제 1 반도체 층 사이에 놓을 수 있다. 제 2 불순물을 포함하는 층은 투명한 도전 층과 접촉할 수 있다. 다른 상황에서, 불순물을 포함하는 층은 제 1 반도체 층과 접촉할 수 있다. n-타입 불순물과 같은 제 2 불순물을 포함하는 층은 예컨대 대략 5-15Å의 두께를 가질 수 있다.
n-타입 불순물의 예는 알루미늄과 인듐을 포함한다. 종래에, 다결정 막에서의 여러 가지 결함으로 인해 반도체 층의 도핑 효율은 낮은 상태였다. 도핑 효율을 개선하기 위해, 반도체 층은 산소나 플루오르와 같은 산화제로 처리할 수 있다. 반도체 층의 결함을 산화제로 패시베이트한 후, 도핑 효율은 개선될 수 있다. 패시베이트하지 않는다면, In 또는 Al과 같은 불순물을 첨가하는 것은 부정적인 영향을 미칠 수 있다. 따라서 여러 단계로 반도체 층을 도핑하는 것은 광기전 셀 효율을 증가시킬 수 있다.
불순물은 외부 불순물로서 의도적으로 첨가될 수 있다. 광기전 셀은, CdS 포함 층과 같은 제 1 반도체 층에서 임의의 의도적 외부 불순물 없이, 또는 CdTe 층과 같은 제 2 반도체 층에서 임의의 외부 불순물 없이, 또는 이들 두 가지 경우 모두로 종종 처리된다. 제 1 반도체 층, 또는 제 2 반도체 층, 또는 이들 둘 모두를 여러 단계로 도핑하여 광기전 셀 불안정성을 감소시킬 수 있고 효율을 증가시킬 수 있다.
도 1을 참조하면, 광기전 셀은, 적어도 두 단계로 도핑된 반도체 층을 포함할 수 있다. 예컨대, 제 1 반도체 층(100)은 예컨대 CdS를 포함할 수 있다. CdS 층과 같은 제 1 반도체 층은, CdS 층의 결함을 패시베이트하기 위해 산소나 플루오르와 같은 산화제(101)로 처리할 수 있다. 이 시점에서, 산화제는 투명한 도전 층과 CdS 층 사이의 계면에 삽입할 수 있다. 투명한 도전 층은 투명한 도전 산화물(TCO)을 포함할 수 있다. 후속해서, n-타입 불순물과 같은 불순물(102)을 삽입할 수 있다. 불순물은 예컨대 알루미늄이나 인듐일 수 있다. 불순물은 CdS 층에 삽입될 수 있다. 불순물은, 캐리어 가스와 같은 소스에 의해 또는 확산에 의해, 기판(130)으로부터, TCO(120) 자체로부터, 또는 TCO 상의 표면 층(140)으로부터 공급될 수 있다. 제 2 반도체 층(150)은 제 1 반도체 층 위에 퇴적할 수 있다. 제 2 반도체 층은 예컨대 CdTe를 포함할 수 있다. 불순물을 포함하는 층은 예컨대 4Å을 초과하거나, 8Å을 초과하거나, 12Å을 초과하거나, 대략 15Å인 두께를 가질 수 있다. 광기전 장치의 구조는 또한 예컨대, 투명한 도전 층이 제 1 반도체 층 상에 있고, 제 1 반도체 층이 제 2 반도체 층 상에 있으며 제 2 반도체 층이 금속 층 상에 있도록 역전될 수 있다.
도 2를 참조하면, CdS 층과 같은 제 1 반도체 층은, CdS 층의 결함을 패시베이트하기 위해 산소나 플루오르와 같은 산화제(201)로 처리할 수 있다. 후속해서, 알루미늄이나 인듐과 같은 불순물(202)을 CdS 층에 삽입할 수 있다. 불순물은, 캐리어 가스와 같은 소스나 확산에 의해, 기판(230)으로부터, TCO(220) 자체로부터, 또는 TCO 상의 표면 층으로부터 공급될 수 있다. 불순물은 제 1 반도체 층(200a)과 추가되는 제 1 반도체 층(200b) 사이에서 층을 형성할 수 있다. 제 1 반도체 층(200a)은 추가되는 제 1 반도체 층(200b)의 두께보다 더 큰 두께를 가질 수 있다. 예컨대, 제 1 반도체 층의 두께는 200Å을 초과하거나, 400Å을 초과하거나, 800Å을 초과하거나, 대략 900Å일 수 있다. 추가되는 제 1 반도체 층의 두께는 50Å을 초과하거나, 75Å을 초과하거나, 대략 100Å일 수 있다. 제 2 반도체 층(250)은 제 1 반도체 층 위에 퇴적할 수 있다. 제 2 반도체 층은 제 2 불순물로 처리할 수 있다. 제 2 반도체 층은 예컨대 CdTe를 포함할 수 있다. 불순물 층은 예컨대 4Å을 초과하거나, 8Å을 초과하거나, 12Å을 초과하거나, 대략 15Å인 두께를 가질 수 있다.
도 3을 참조하면, 광기전 장치는 제 1 반도체 층과 제 2 반도체 층을 포함할 수 있다. 제 1 반도체 층이나 제 2 반도체 층은 불순물을 포함할 수 있다. 대안적으로, 제 1 및 제 2 반도체 층 둘 모두는 불순물을 포함할 수 있다. 제 1 반도체 층(300)은 불순물(301)을 포함할 수 있다. 선택적으로, 제 2 반도체 층(350)은 불순물(302)을 포함할 수 있다. 제 1 반도체 층은 기판(330)에 의해 지지될 수 있다.
반도체 층의 도핑은 여러 방식으로 실행할 수 있다. 예컨대, 불순물은, 혼합된 분말(예컨대 CdS+In2S3)과 같은 유입 분말, 캐리어 가스, 또는 CdS 분말과 같은 직접 도핑된 분말로부터 공급될 수 있다. 분말은 단일 또는 복수 상(phase)의 소재일 수 있다. 다른 상황에서, 불순물은, 기판 층, 투명한 도전 층, 또는 반도체 층과 같은 층으로부터 확산에 의해 공급될 수 있다. 불순물은 반도체 층 전반에 걸쳐, 또는 층의 일부분에 걸쳐 첨가될 수 있다.
제 1 반도체 층을 위한 불순물은, 투명한 도전 층으로부터 또는 이 투명한 도전 층 상의 표면 층으로부터 확산에 의해 첨가될 수 있다. 대안적으로, 제 1 반도체 층을 위한 불순물은, 증기 전달 퇴적 시스템에 공급된 캐리어 가스나 유입 분말에 의해 첨가될 수 있다. 제 1 반도체 층을 위한 불순물은, 예컨대 1500℃ 미만이나, 1400℃ 미만이나, 1200℃ 미만이나, 1000℃ 미만이나, 800℃ 미만의 온도에서, 제 1 반도체와 함께 휘발할 수 있다. 휘발성 종은 원자나 In2S와 같은 황 분자일 수 있다. 인듐은 전형적인 CdS 디스트리뷰터(distributor) 온도(대략 1100℃)에서 적당한 증기압을 갖기 때문에, 유효한 불순물일 수 있다.
CdTe와 같은 제 2 반도체 층의 도핑은 여러 방식으로 실행할 수 있다. 예컨대, 불순물은 CdTe 소스 분말과 함께 증기 운반 퇴적(VTD: Vapor Transport Deposition) 디스트리뷰터 시스템 내로 공급할 수 있다. 제 2 반도체 층을 위한 불순물은 분말(즉, 단일 또는 복수 상 소재)로서나 캐리어 가스 상태로 삽입될 수 있다. 대안적으로, 제 2 반도체 층을 위한 불순물은 외부 층의 퇴적에 의해 제 2 반도체 층 상으로 삽입될 수 있다. 예컨대, 외부 층은, CdTe 층 내로 확산할 수 있는 불순물을 포함할 수 있다.
P-타입 도핑은 CdTe와 같은 제 2 반도체 층에 대해 유효할 수 있다. V족(예컨대, N, P, As, Sb, 또는 Bi) 및 I족(예컨대, Li, Na, K, Rb, Cs, Cu, Ag, 또는 Au) 원소는 제 2 반도체 층에 대해 유효한 불순물일 수 있다. 인(P), 비소(As), 안티몬(Sb), 나트륨(Na), 칼륨(K), 루비듐(Rb)은 전형적인 CdTe 디스트리뷰터 온도(대략 900-1100℃)에서 동작하는 VTD 시스템 내에 삽입될 때 증기화 문제를 야기하지 않는다.
제 2 반도체 층을 위한 불순물은 열처리 동안 삽입할 수 있다. 열처리는 CdCl2 플럭스로 실행할 수 있다. 염소화합물(chloride compound)과 같은 I족 및 V족 종이, 열처리 전에 제 2 반도체 층의 외부 표면에 도포되는 플럭스 용액에 첨가될 수 있다. 열처리 동안, 재결정화가 일어나, 막 내의 도핑 분포를 가능케 할 수 있다.
불순물 삽입은 공동 결함(vacancy defect)의 농도에 의해 영향을 받을 수 있다. 공동 농도는 증기 상 과압력에 의해 제어할 수 있다. 예컨대, 초과분의 Cd 또는 Te는 최종 장치의 전자 결함을 변경하기 위해 도포할 수 있다. Cd 또는 Te 과압력은 CdTe 소스 분말에서 초과분의 Cd 또는 Te를 삽입하여 달성할 수 있다. 이것은 2-상 분말 혼합이나 오프-화학량론(off-stoichiometric) 소스 소재에 의해 달성할 수 있다. 소재는 5%보다 더 크거나, 10%보다 더 크거나, 또는 대략 20%와 같이 15%보다 더 크게 오프-화학량론적일 수 있다.
불순물은, 예컨대 0.5ppma보다 더 크거나, 50ppma보다 더 크거나, 500ppma보다 더 크거나, 1ppma와 1000ppma 사이와 같은 임의의 농도로 도포될 수 있다. 예컨대 질소를 포함하는 불순물과 같은 특정 가스 소스 불순물은 가열된 CdTe 디스트리뷰터에서 너무 쉽게 분해될 수 있어서, 제 2의 더 낮은 온도 분포 시스템에 삽입될 수 있다. 불순물은 예컨대 다층 VTD 구성을 사용하여 전체 반도체 층 전반에 걸쳐서, 또는 이 층의 일부분으로만 첨가될 수 있다.
CdS 층은 인듐과 같은 불순물로 여러 방식으로 처리할 수 있다. 일실시예에서, In2S3 및 소스 분말을 통해 CdS 층에 인듐을 삽입하여, 결국 휘도를 개선하였다. 다른 예에서, CdS 층은 직접 인듐으로 도핑되었고, 황을 추가하면 인듐의 삽입은 증가한다.
CdTe 층은 또한 나트륨과 같은 불순물로 여러 방식으로 처리될 수 있다. 일실시예에서, CdTe 층은 Na2S 분말을 사용하여 나트륨으로 도핑하였다. Na을 첨가하여, 후속한 염소 열처리 동안에 재결정화를 변화시켰고, 이것은 Na 도핑이 CdCl2 재결정화 플럭스를 더 활성화했다는 점을 암시한다. 유사한 결과는 RbCl 도핑에서도 발견하였다.
CdTe 층은 또한 P, As, Sb, Na, Rb, 또는 Cu로 도핑될 수 있다. 다른 예로, Cu로 도핑된 CdTe 층은 개선된 전기 신호를 보이는 것으로 알려졌다. 여분의 Te를 CdTe 분말에 첨가하여 결국, 막을 도핑하는 능력을 개선하였다. 게다가, Cd가 풍부한 상태는 결국 막 입자 구조를 변화시켰고, 이것은 막을 도핑할 능력이 개선되었다는 점을 암시한다.
공통적인 광기전 셀은 복수의 층을 가질 수 있다. 복수의 층은, 투명한 도전 층인 바닥 층, 캐핑 층(capping layer), 윈도우 층, 흡수재 층 및 상부 층을 포함할 수 있다. 각 층은, 필요 시 각 스테이션에서 진공-밀봉 퇴적실과 별도의 퇴적 가스 공급부를 가진, 제조 라인의 다른 퇴적 스테이션에서 퇴적할 수 있다. 기판은, 원하는 층 모두를 퇴적할 때까지 롤링 컨베이어를 통해 퇴적 스테이션 사이에서 전송될 수 있다. 추가되는 층은 스터링과 같은 다른 기술을 사용하여 추가할 수 있다. 전기 도체가 상부 층 및 바닥 층에 각각 연결될 수 있어서, 태양 에너지가 흡수재 층 상에 입사될 때 생성된 전기 에너지를 모을 수 있다. 상부 기판 층이 상부 층 상에 배치될 수 있어서 샌드위치 형태를 이룰 수 있고 광기전 셀을 완성한다.
바닥 층은 투명한 도전 층일 수 있고, 예컨대 산화 주석 또는 플루오르로 도핑한 산화 주석과 같은 투명한 도전 산화물일 수 있다. 투명한 도전 산화 층 상에 직접 고온에서 반도체 층을 퇴적한 결과, 광기전 장치의 성능 및 안전성에 부정적인 영향을 미치는 반응이 일어날 수 있다. (이산화 실리콘, 삼산화 디알루미늄, 이산화 티타늄, 삼산화 이붕소 및 다른 유사한 개체와 같은) 높은 화학적 안정성을 가진 소재로 된 캐핑 층을 퇴적하면, 장치 성능 및 안정성에 대한 이들 반응의 영향을 상당히 감소시킬 수 있다. 캐핑 층의 두께는 사용한 소재의 높은 고유저항으로 인해 최소화해야 한다. 그렇지 않으면, 원하는 전류 흐름에 대한 저항성 블록 카운터(resistive block counter)가 일어날 수 도 있다. 캐핑 층은, 표면의 요철(irregularities)을 메움으로써 투명한 도전 산화 층의 표면 거칠기를 감소시킬 수 있으며, 이것은 윈도우 층의 퇴적을 도울 수 있고 윈도우 층이 더 얇은 횡단면을 갖게 할 수 있다. 표면 거칠기가 감소하면 윈도우 층의 균일성을 개선하는데 도움이 될 수 있다. 광기전 셀에 캐핑 층을 포함하는 것의 다른 장점은 광학적 선명도(optical clarity)를 개선한다는 점, 밴드갭의 일관성을 개선한다는 점, 접합부에서 더 양호한 필드 세기를 제공한다는 점 그리고 개방 회로 전압으로 측정할 때 더 양호한 장치 효율을 제공한다는 점을 포함할 수 있다. 캐핑 층은 예컨대 그 전체가 참조로서 병합되어 있는 미국 특허 공보 제 20050257824에 기재되어 있다.
윈도우 층과 흡수 층은, 예컨대 ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 이들의 혼합물과 같은 II-VI, III-V 또는 IV족 반도체와 같이 예컨대 이원 화합물 반도체를 포함할 수 있다. 윈도우 층과 흡수 층의 예는 CdTe 층으로 코팅된 CdS 층이다. 상부 층은 반도체 층들을 덮을 수 있다. 상부 층은 예컨대 알루미늄, 몰리브덴, 크롬, 코발트, 니켈, 티타늄, 텅스텐, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 상부 층은 또한 산화 금속 또는 질화 금속 또는 이들의 합금을 포함할 수 있다.
광기전 장치의 제조에서 반도체 층을 퇴적하는 것은 예컨대 미국 특허 제 5,248,349호, 제 5,372,646호, 제 5,470,397호, 제 5,536,333호, 제 5,945,163호, 제 6,037,241호, 및 제 6,444,043호에 기재되어 있으며, 이들 특허 각각은 그 전체가 참조로서 병합되어 있다. 이러한 퇴적은 소스에서 기판으로의 증기의 전달, 또는 폐쇄된 시스템에서 고체의 승화를 수반할 수 있다. 광기전 셀 제조 장치는 예컨대 롤러를 구비한 롤러 컨베이어와 같은 컨베이어를 포함할 수 있다. 다른 타입의 컨베이어가 가능하다. 컨베이어는, 기판의 노출된 표면 상에 소재 층을 퇴적하기 위해 기판을 일련의 하나 이상의 퇴적 스테이션 내로 운반한다. 컨베이어는, 여기서 참조로서 병합되어 있는 미국가특허출원 제 11/692,667호에 기재되어 있다.
퇴적실은 대략 450℃ 이상 및 대략 700℃ 이하의 처리 온도에 도달하도록 가열할 수 있고, 예컨대 이 온도는 450-550℃, 550-650℃, 570-600℃, 600-640℃의 범위이거나 또는 450℃를 초과하고 대략 700℃ 미만인 임의의 다른 범위일 수 있다. 퇴적실은 퇴적 증기 공급부에 연결된 퇴적 디스트리뷰터를 포함한다. 디스트리뷰터는 여러 층의 퇴적을 위해 복수의 증기 공급부에 연결될 수 있거나, 기판은 자체 증기 디스트리뷰터와 공급부를 가진 복수의 여러 퇴적 스테이션에 걸쳐 이동할 수 있다. 디스트리뷰터는 다양한 노즐 모양을 가진 스프레이 노즐 형태일 수 있어서 증기 공급을 용이하게 분포하도록 용이하게 할 수 있다.
광기전 셀의 바닥 층은 투명한 도전 층일 수 있다. 얇은 캐핑 층이 투명한 도전 층의 상부에 있을 수 있고 이 층을 적어도 부분적으로 덮을 수 있다. 퇴적되는 그 다음 층은 제 1 반도체 층이고, 이 층은 윈도우 층 역할을 할 수 있고, 투명한 도전 층과 캐핑 층의 사용을 통해 더 얇아질 수 있다. 퇴적되는 그 다음 층은 흡수재 층 역할을 하는 제 2 반도체 층이다. 불순물을 포함하는 층과 같은 다른 층은 필요시 제조 공정 전반에 걸쳐 기판 상에 퇴적될 수 있거나 그 밖의 방식으로 배치될 수 있다.
투명한 도전 층은, 예컨대 플루오르로 도핑할 수 있는 산화 주석과 같은 금속성 산화물과 같이 투명한 도전 산화물일 수 있다. 이 층은 전방 접촉부와 제 1 반도체 층 사이에 퇴적할 수 있고, 제 1 반도체 층에서 핀홀 효과를 감소시키기에 충분히 높은 고유저항을 가질 수 있다. 제 1 반도체 층의 핀홀은 결국 제 2 반도체 층과 제 1 접촉부 사이에 션트를 형성할 수 있어서, 결과적으로 핀홀을 에워싸는 국부적인 필드 상에 드레인을 생성할 수 있다. 이 경로의 저항의 작은 증가는 션트에 영향을 받는 면적을 극적으로 감소시킬 수 있다.
캐핑 층은 이러한 저항 증가를 공급하도록 제공할 수 있다. 캐핑 층은 큰 화학적 안정성을 가진 소재로 된 극히 얇은 층일 수 있다. 캐핑 층은 동일한 두께를 가진 반도체 소재의 필적할 만한 두께보다 더 높은 투명도를 가질 수 있다. 캐핑 층으로서 사용하기에 적절한 소재의 예는 이산화 실리콘, 삼산화 디알루미늄, 이산화 티타늄, 이산화 이붕산 및 다른 유사한 개체를 포함한다. 캐핑 층은 또한 투명한 도전 층을 제 1 반도체 층으로부터 전기적으로 그리고 화학적으로 격리하여, 성능 및 안정성에 부정적으로 영향을 미칠 수 있는 고온에서 일어나는 반응을 방지하는 역할을 할 수 있다. 캐핑 층은, 제 1 반도체 층의 퇴적을 허용하는데 더 적절할 수 있는 도전성 표면을 제공할 수 도 있다. 예컨대, 캐핑 층은 표면 거칠기가 감소한 표면을 제공할 수 있다.
제 1 반도체 층은 제 2 반도체 층에 대해 윈도우 층 역할을 할 수 있다. 제 1 반도체 층은 제 2 반도체 층보다 더 얇을 수 있다. 더 얇아짐으로써, 제 1 반도체 층은 입사 광선 중 더 짧은 파장이 제 2 반도체 층으로 더 많이 침투하게 할 수 있다.
제 1 반도체 층은 예컨대 ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 이들의 혼합물이나 합금과 같은 II-VI, III-V 또는 IV족 반도체일 수 있다. 제 1 반도체 층은 이원 화합물 반도체, 예컨대 CdS일 수 있다. 제 2 반도체 층은 제 1 반도체 층 상에 퇴적할 수 있다. 제 2 반도체는, 제 1 반도체 층이 윈도우 층 역할을 하고 있을 때, 입사 광에 대한 흡수재 층 역할을 할 수 있다. 제 1 반도체 층과 유사하게, 제 2 반도체 층은 또한, 예컨대 ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, MnO, MnS, MnTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, 또는 이들의 혼합물과 같은 II-VI, III-V 또는 IV족 반도체일 수 있다.
제 2 반도체 층은 제 1 반도체 층 상에 퇴적될 수 있다. 캐핑 층은 투명한 도전 층을 제 1 반도체 층으로부터 전기적으로 그리고 화학적으로 격리하는 역할을 할 수 있어서, 성능 및 안정성에 부정적으로 영향을 미칠 수 있는 고온에서 일어나는 반응을 방지할 수 있다. 투명한 도전 층을 기판 위에 퇴적할 수 있다.
많은 실시예를 기재하였다. 그럼에도, 본 발명의 사상과 범주에서 벗어나지 않고도 여러 가지 변형을 실시할 수 도 있음을 이해야 할 것이다. 예컨대, 반도체 층은, 다양한 다른 소재가 버퍼 층 및 캐핑 층에 사용될 수 있기 때문에, 이러한 소재를 포함할 수 있다. 따라서 다른 실시예는 다음의 청구범위의 범주 내에 있다.

Claims (57)

  1. 투명한 도전 층;
    상기 투명한 도전 층 위의 제 1 반도체 윈도우 층;
    상기 제 1 반도체 윈도우 층 위의 제 1 불순물을 포함하는 불순물 층;
    상기 제 1 반도체 윈도우 층 위의 제 2 반도체 윈도우 층으로서, 상기 불순물 층은 상기 제 1 반도체 윈도우 층과 상기 제 2 반도체 윈도우 층 사이에 있고, 상기 제 2 반도체 윈도우 층은 산화제 및 상기 제 1 불순물을 포함하는, 제 2 반도체 윈도우 층; 및
    상기 제 2 반도체 윈도우 층 위의 반도체 흡수재 층을 포함하는, 광기전 셀.
  2. 청구항 1에 있어서, 상기 투명한 도전 층은 기판 위에 놓이는, 광기전 셀.
  3. 청구항 1에 있어서, 상기 산화제는 플루오르 또는 산소를 포함하는, 광기전 셀.
  4. 청구항 1에 있어서, 상기 불순물은 n-타입 불순물을 포함하는, 광기전 셀.
  5. 청구항 1에 있어서, 상기 반도체 흡수재 층은 CdTe를 포함하는, 광기전 셀.
  6. 청구항 1에 있어서, 상기 제 1 및 제 2 반도체 윈도우 층은 CdS를 포함하는, 광기전 셀.
  7. 청구항 3에 있어서, 상기 제 1 반도체 윈도우 층은 상기 제 2 반도체 윈도우 층의 두께보다 큰 두께를 포함하는, 광기전 셀.
  8. 청구항 1에 있어서, 상기 불순물 층은 4Å을 초과하는 두께를 갖는, 광기전 셀.
  9. 청구항 1에 있어서, 상기 불순물 층은 8Å을 초과하는 두께를 갖는, 광기전 셀.
  10. 청구항 1에 있어서, 상기 불순물 층은 12Å을 초과하는 두께를 갖는, 광기전 셀.
  11. 투명한 도전 층;
    상기 투명한 도전 층 위의 제 1 반도체 윈도우 층;
    상기 제 1 반도체 윈도우 층 위의 제 1 불순물을 포함하는 층;
    제 2 반도체 윈도우 층으로서, 상기 제 1 불순물을 포함하는 상기 층은 상기 제 1 반도체 윈도우 층과 상기 제 2 반도체 윈도우 층 사이에 있고, 상기 제 2 반도체 윈도우 층은 산화제 및 상기 제 1 불순물을 포함하는, 제 2 반도체 윈도우 층; 및
    상기 제 2 반도체 윈도우 층의 위에 직접 접촉하고, 제 2 불순물을 포함하는 반도체 흡수재 층을 포함하는, 광기전 셀.
  12. 청구항 11에 있어서, 상기 제 2 반도체 윈도우 층의 상기 제 1 불순물은 상기 반도체 흡수재 층의 상기 제 2 불순물과는 다른, 광기전 셀.
  13. 청구항 11에 있어서, 상기 투명한 도전 층은 기판 위에 놓이는, 광기전 셀.
  14. 청구항 11에 있어서, 상기 제 1 및 제 2 반도체 윈도우 층은 CdS를 포함하는, 광기전 셀.
  15. 청구항 11에 있어서, 상기 반도체 흡수재 층은 CdTe를 포함하는, 광기전 셀.
  16. 청구항 11에 있어서, 상기 불순물들 중 적어도 하나는 III족 종(Group III species), I족 종, 또는 Ⅴ족 종 중 하나를 포함하는, 광기전 셀.
  17. 청구항 11에 있어서, 상기 불순물들 중 적어도 하나는 Cu, Ag, 또는 Au를 포함하는, 광기전 셀.
  18. 청구항 11에 있어서, 상기 제 2 불순물은 0.5ppma를 초과하는 농도를 갖는, 광기전 셀.
  19. 청구항 11에 있어서, 상기 제 2 불순물은 100ppma를 초과하는 농도를 갖는, 광기전 셀.
  20. 청구항 4에 있어서, 상기 불순물은 500ppma를 초과하는 농도를 갖는, 광기전 셀.
  21. 투명한 도전 층 위에 제 1 반도체 윈도우 층을 퇴적하는 단계;
    상기 제 1 반도체 윈도우 층 위에 제 1 불순물을 포함하는 불순물 층을 퇴적하는 단계;
    상기 제 1 반도체 윈도우 층 위에 제 2 반도체 윈도우 층을 퇴적하는 단계로서, 상기 불순물 층은 상기 제 1 반도체 윈도우 층과 상기 제 2 반도체 윈도우 층 사이에 있고, 상기 제 2 반도체 윈도우 층은 산화제를 포함하는, 단계;
    상기 제 2 반도체 윈도우 층 위에 반도체 흡수재 층을 퇴적하는 단계; 및
    상기 제 2 반도체 윈도우 층에 상기 제 1 불순물을 삽입하는 단계를 포함하는, 광기전 셀 제조 방법.
  22. 청구항 21에 있어서, 제 2 불순물을 상기 반도체 흡수재 층에 삽입하는 단계를 더 포함하는, 광기전 셀 제조 방법.
  23. 청구항 22에 있어서, 상기 제 2 반도체 윈도우 층에 삽입되는 상기 제 1 불순물은 상기 반도체 흡수재 층에 삽입되는 상기 제 2 불순물과는 다른, 광기전 셀 제조 방법.
  24. 청구항 21에 있어서, 상기 제 1 불순물은 확산, 증기 중 하나에 의해, 혼합 분말로서, 또는 고체 분말로서 삽입되는, 광기전 셀 제조 방법.
  25. 청구항 21에 있어서, 상기 제1 불순물은 전체 반도체 층에 걸쳐 삽입되는, 광기전 셀 제조 방법.
  26. 청구항 21에 있어서, 상기 제 1 불순물은 반도체 층의 일부분에 첨가되는, 광기전 셀 제조 방법.
  27. 청구항 21에 있어서, 상기 제 1 불순물은 인듐이고, 상기 불순물은 CdS 및 In2S3을 포함하는 혼합 분말로서 삽입되는, 광기전 셀 제조 방법.
  28. 청구항 21에 있어서, 상기 제 1 불순물은 열처리 동안 삽입되는, 광기전 셀 제조 방법.
  29. 청구항 28에 있어서, 상기 열처리의 온도는 대략 400℃인, 광기전 셀 제조 방법.
  30. 청구항 22에 있어서, 상기 제 2 불순물은, 열처리 전 상기 반도체 흡수재 층의 표면에 도포되는, 광기전 셀 제조 방법.
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