KR101607260B1 - 파워 게이트 스위치 아키텍처 - Google Patents

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Abstract

본 발명은 반도체 회로에 관한 것이다. 본 발명의 실시 예에 따른 반도체 회로는 복수의 논리 셀들의 행들; 상기 복수의 논리 셀들의 행들 위에 배치된 실제 파워 스트랩; 상기 복수의 논리 셀들의 행들 위에 배치되며 상기 실제 파워 스트랩에 인접한 가상 파워 스트랩; 상기 실제 파워 스트랩의 제 1 부분 및 상기 가상 파워 스트랩의 제 1 부분 위에 배치되며, 상기 복수의 논리 셀들의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고 상기 실제 파워 스트랩의 제 2 부분 및 상기 가상 파워 스트랩의 제 2 부분 이에 배치되며, 상기 복수의 논리 셀들의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며, 상기 복수의 논리 셀들의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치한다. 본 발명에 따른 반도체 회로는 파워 스위치의 숫자를 상당히 감소시키는 반면, EM 설계 요구사항, 전압 강하 설계 요구사항, 탭 셀 요구사항들을 만족시킬 수 있다.

Description

파워 게이트 스위치 아키텍처{POWER GATE SWITCH ARCHITECTURE}
본 발명은 반도체 회로에 관한 것으로, 좀더 구체적으로는 반도체 회로들을 디자인하고 제조하기 위한 방법, 그리고 이러한 방법들을 사용하여 만들어지는 회로들의 물리 아키텍처에 관한 것이다.
집적 회로 설계의 주된 관심사는 누설 전류(leakage current)를 감소시키는 것이다. 누설 전류들은 논리 회로들에서 파워 공급 노드로부터 접지 노드로 흐르는데, 이는 논리 회로들에서의 트랜지스터들의 스위치 특성들이 이상적이지 않기 때문이다(예를 들어, 트랜지스터들은 완벽하게 셧 오프(shut off)될 수 없다). MTCMOS(multi-threshold complementary metal-oxide semiconductor) 회로들에 있어서, 누설 전류를 감소시키는 하나의 기술 방법은 가상 파워 공급(virtual power supply; 즉, "virtual power")과 주요 파워 기준 공급(primary power reference supply; 즉, "reference power") 사이에 "파워 게이트(power gate)"를 위치시키는 것이다(참고로, 파워 게이트는 때때로 "파워 스위치(power switch)" 또는 "파워 셀(power cell)"이라 칭해진다).
파워 게이트는 일반적으로 논리 셀들을 실행하는데 사용되는 트랜지스터들의 문턱 전압보다 높은 문턱 전압을 가지는 트랜지스터이다. 일 모드(mode)에 있어서, 누설 전류는 실제 파워 공급 노드로부터 가상 파워 공급 노드를 통하여 흐르고, 이후 논리 셀 영역을 통하여, 이후 실제 접지 노드로 흐른다. 다른 모드에 있어서, 파워 게이트의 가상 파워 공급 노드는 가상 파워 노드로부터 실제 접지 노드로의 누설 전류 통로를 차단(cut off)한다. 논리 셀들은 행들에 배열될 수 있다. 전통적으로, 파워 스위치들은 래치 업(latch up) 이슈들을 피하기 위하여 하나의 열(column) 내에서 번갈아 나오는 행들(alternate rows)에 놓여질 수 있다. 다시 말하면, 주어진 파워 스위치들의 열에서, 해당 열 내의 모든 다른 행은 파워 스위치와 연관된다. 이러한 기술은 많은 파워 스위치들, 혼잡, 파워 스위치들에 의하여 소비되는 누설(leakage)을 야기한다. 이러한 특성에 있어서, 파워 스위치 셀들의 n 웰(n-well)들은 가동되는 실제 파워 공급으로 바이어스될 필요가 있으며, 따라서 파워 스위치 셀들은 스태거드(staggered) 방식 또는 교대 방식으로 배치된다.
설계 요구사항(design requirement)을 만족시키면서, 동시에 개선된 파워 게이트 스위치 아키텍처 및 파워 스위치들을 줄일 수 있는 기술이 요구된다.
본 발명은 설계 요구사항을 만족시키면서, 동시에 개선된 파워 게이트 스위치 아키텍처 및 파워 스위치들을 줄일 수 있는 반도체 회로를 제공함에 그 목적이 있다.
본 발명의 실시 예에 따른 반도체 회로는 복수의 논리 셀들의 행들; 상기 복수의 논리 셀들의 행들 위에 배치된 실제 파워 스트랩; 상기 복수의 논리 셀들의 행들 위에 배치되며 상기 실제 파워 스트랩에 인접한 가상 파워 스트랩; 상기 실제 파워 스트랩의 제 1 부분 및 상기 가상 파워 스트랩의 제 1 부분 위에 배치되며, 상기 복수의 논리 셀들의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고 상기 실제 파워 스트랩의 제 2 부분 및 상기 가상 파워 스트랩의 제 2 부분 이에 배치되며, 상기 복수의 논리 셀들의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며, 상기 복수의 논리 셀들의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치한다.
실시 예로써, 상기 다른 행은 상기 복수의 논리 셀들의 행들 중 제 9 행이며, 상기 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 제 9 행 사이의 제 2 행, 제 3 행, 제 4 행, 제 5 행, 제 6 행, 제 7 행, 그리고 제 8 행을 포함하며, 그리고 상기 제 2 행, 상기 제 3 행, 상기 제 4 행, 상기 제 5 행, 상기 제 6 행, 상기 제 7 행, 그리고 상기 제 8 행은 상기 실제 파워 스트랩 및 상기 가상 파워 스트랩 상에 배치된 파워 스위치 셀을 포함하지 않는다.
실시 예로써, 상기 실제 파워 스트랩은 제 1 실제 파워 스트랩이고, 상기 가상 파워 스트랩은 제 1 가상 파워 스트랩이며, 상기 반도체 회로는 상기 복수의 논리 셀들의 행들 위에 배치된 제 2 실제 파워 스트랩; 상기 복수의 논리 셀들의 행들 위에 배치되며 상기 제 2 실제 파워 스트랩에 인접한 제 2 가상 파워 스트랩; 그리고 상기 제 2 실제 파워 스트랩의 일부분 및 상기 제 2 가상 파워 스트랩의 일부분 상에 배치되며, 상기 복수의 논리 셀들의 행들 중 상기 제 5 행과 동일선상에 위치하는 제 3 파워 스위치 셀을 포함한다.
실시 예로써, 상기 복수의 논리 셀들의 행들 위에 배치된 제 3 실제 파워 스트랩; 상기 복수의 논리 셀들의 행들 위에 배치되며 상기 제 3 실제 파워 스트랩에 인접한 제 3 가상 파워 스트랩; 그리고 상기 제 3 실제 파워 스트랩의 일부분 및 상기 제 3 가상 파워 스트랩의 일부분 상에 위치하며, 상기 복수의 논리 셀들 중 상기 제 3 행과 동일선상에 위치하는 제 4 파워 스위치 셀을 포함한다.
실시 예로써, 상기 논리 셀들의 제 1 행은 상기 제 2 행에 인접하며, 상기 논리 셀들의 상기 제 2 행은 상기 제 3 행에 인접하며, 상기 논리 셀들의 상기 제 3 행은 상기 제 4 행에 인접하며, 상기 논리 셀들의 상기 제 4 행은 상기 제 5 행에 인접하며, 상기 논리 셀들의 상기 제 5 행은 상기 제 6 행에 인접하며, 상기 논리 셀들의 상기 제 6 행은 상기 제 7 행에 인접하며, 상기 논리 셀들의 상기 제 7 행은 상기 제 8 행에 인접하며, 상기 논리 셀들의 상기 제 8 행은 상기 제 9 행에 인접한다.
실시 예로써, 상기 실제 파워 스트랩은 메탈 5 레이어에 연결되고, 상기 가상 파워 스트랩은 메탈 3 레이어에 연결되며, 상기 메탈 3 레이어는 상기 레탈 5 레이어에 비하여 낮은 레이어이다.
실시 예로써, 상기 실제 파워 스트랩의 부분들 및 상기 가상 파워 스트랩의 부분들 상에 위치하는 복수의 탭 셀들을 더 포함한다.
본 발명의 실시 예에 따른 반도체 회로는 논리 셀들의 복수의 행들; 상기 논리 셀들의 복수의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고 상기 논리 셀들의 복수의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며, 상기 제 1 파워 스위치 셀은 제 1 열과 연관되고, 상기 제 2 파워 스위치 셀은 상기 제 1 열과 연관되며, 상기 논리 셀들의 복수의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치하며, 상기 제 1 열 내에는 파워 스위치 셀들이 위치하지 않는다.
실시 예로써, 상기 다른 행은 상기 논리 셀들의 복수의 행들 중 논리 셀들의 제 9 행이며, 상기 둘 또는 그 이상의 행들은 상기 논리 셀들의 제 1 행과 상기 논리 셀들의 제 9 행 사이에 위치하는 논리 셀들의 제 2 행, 제 3 행, 제 4 행, 제 5 행, 제 6 행, 제 7 행 제 8행을 포함한다.
실시 예로써, 상기 복수의 논리 셀들의 행들 중 상기 제 5 행과 동일선상에 위치하며, 제 2 열과 연관된 제 3 파워 스위치 셀; 상기 복수의 논리 셀들의 행들 중 상기 제 3 행과 동일선상에 위치하며, 제 3 열과 연관된 제 4 파워 스위치 셀; 상기 복수의 논리 셀들의 행들 중 상기 제 7 행과 동일선상에 위치하며, 제 4 열과 연관된 제 5 파워 스위치 셀; 그리고 상기 복수의 논리 셀들의 행들 중 상기 제 1 행과 동일선상에 위치하며, 제 5 열과 연관된 제 6 파워 스위치 셀을 더 포함한다.
본 발명의 기술적 사상에 따른 반도체 회로는 파워 스위치의 숫자를 상당히 감소시키는 반면, EM(electromigration) 설계 요구사항, 전압 강하(IR drop 등) 설계 요구사항, 탭 셀(tap cell) 요구사항들을 만족시킬 수 있다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 논리 셀들의 행들 그리고 실제 파워 스트랩들, 가상 파워 스트랩들, 파워 스위치 셀들을 포함하는 열들을 포함하는 MTCMOS 회로와 같은 회로를 보여주는 도면이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 서로 다른 메탈 레이어들(metal layers)을 보여주는 도면이다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로와 같이 행들을 포함하는 논리 셀들의 행들, 열들을 포함하는 실제 및 가상 파워 스트랩들의 열들, 파워 스위치 셀들을 포함하는 회로의 다른 예를 보여주는 도면이다.
도 4는 본 발명의 기술적 사상의 실시 예에 따른 파워 스위치 셀들의 반복되는 레이아웃 패턴을 포함하는 회로의 일 예를 보여주는 도면이다.
도 5는 본 발명의 기술적 사상의 실시 예에 따른 소정 파워 스위치 셀들에 인접하는 논리 셀들의 그룹들을 포함하는 MTCMOS 회로와 같은 회로를 보여주는 도면이다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 올웨이즈 온 탭 셀들을 포함하는 회로를 보여주는 도면이다.
도 7은 종래의 방식과 비교할 때에 본 발명의 기술적 사상의 실시 예에 따른 제 1 블록의 특성들을 보여주는 표이다.
도 8은 본 발명의 기술적 사상의 실시 예에 따른 제 2 블록의 특성들을 보여주는 표이다.
도 9는 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로를 생성하는 방법을 설명하는 순서도이다.
도 10은 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로를 포함하는 컴퓨팅 시스템을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다. 도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다. 본 명세서에서 "및/또는"이란표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, "연결되는/결합되는"이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 "포함한다" 또는 "포함하는"으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
본 발명의 기술적 사상에 따른 실시 예들은 파워 스위치들을 MTCMOS 회로 내에 배치하는 설계 방법을 포함하는 MTCMOS 회로 및 그로부터 얻어지는 MTCMOS 회로들의 물리적 회로 구조를 포함한다. 본 발명의 기술적 사상에 따른 실시 예는 파워 스위치의 숫자를 상당히 감소시키는 반면, EM(electromigration) 설계 요구사항, 전압 강하(IR drop 등) 설계 요구사항, 탭 셀(tap cell) 요구사항들을 만족시킬 것이다. 본 발명의 기술적 사상의 실시 예들은 또한 수직 레이어의 감소를 야기하여 스위치들을 병렬로 연결시킬 것이다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 논리 셀들(예를 들어, 105)의 행들 그리고 실제 파워 스트랩들(예를 들어, 110), 가상 파워 스트랩들(예를 들어, 115), 파워 스위치 셀들(예를 들어, 130)을 포함하는 열들을 포함하는 MTCMOS 회로와 같은 회로(100)를 보여주는 도면이다. 도 1에 도시된 바와 같이, 실제 파워 스트랩들(real power straps)(110)은 논리 셀들(105 등)의 행들과 실질적으로 수직으로 배치된다. 더욱이, 사실 접지 파워 스트랩들(true ground power straps)(120)은 논리 셀들(105 등)의 행들과 실질적으로 수직으로 배치된다.
파워 스위치 셀들(예를 들어, 130)은 특정한 패턴으로 배치될 수 있다. 예를 들어, 제 1 파워 스위치 셀(예를 들어 132)은 실제 파워 스트립(110)의 제 1 부분 및 가상 파워 스트립(115)의 제 1 부분, 그리고 논리 셀들(예를 들어, 105)의 행들 중 제 1 행(R1)과 동일한 선상에 배치될 수 있다. 제 2 파워 스위치 셀(예를 들어 134)은 실제 파워 스트립(110)의 제 2 부분 및 가상 파워 스트립(115)의 제 2 부분, 그리고 다른 논리 셀들의 행(예를 들어, R9)과 동일한 선상에 배치될 수 있다. 둘 또는 그 이상의 논리 셀들의 행들(예를 들어, R2~R8)이 논리 셀들의 행(R1) 및 행(R9) 사이에 배치될 수 있다. 다시 말하면, 본 실시 예에 있어서, 파워 스위치 셀(132)과 파워 스위치 셀(134)은 동일한 열 내에서 8 행들 떨어져 있다. 다르게 말하면, 제 2 행, 제 3 행, 제 4 행, 제 5 행, 제 6 행, 제 7 행, 그리고 제 8 행 중 어느 것도, 파워 스위치 셀들(132, 134)이 배치된 동일한 열 내에서, 실제 파워 스트랩과 가상 파워 스트랩 상에 배치된 파워 스위치 셀을 포함하지 않는다. 이하에서 설명될 바와 같이, 다양한 파워 스위치 셀들이 특정한 반복적인 패턴으로 배열될 수 있다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 서로 다른 메탈 레이어들(metal layers)을 보여주는 도면(200)이다. 몇몇의 실시 예들에 있어서, 실제 파워 스트랩들(예를 들어, 110)은 205에서 보여지는 바와 같이 메탈 5 레이어(metal 5 layer)와 연관되거나 이에 연결된다. 몇몇의 실시 예들에 있어서, 가상 파워 스트랩들(예를 들어, 115)은 메탈 3 레이어(metal 3 layer)와 연관되거나 이에 연결된다. 메탈 3 레이어는 해당 회로 내에서 메탈 5 레이어에 비하여 상대적으로 낮은 레이어로 배치될 수 있다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로와 같이 행들(R1~R27)을 포함하는 논리 셀들의 행들, 열들(C1~C25)을 포함하는 실제 및 가상 파워 스트랩들의 열들, 파워 스위치 셀들(예를 들어, 130)을 포함하는 회로(300)의 다른 예를 보여주는 도면이다. 몇몇의 실시 예들에 있어서, 하나의 열(예를 들어, C1)에서부터 다른 열(예를 들어, C2) 사이의 거리(305)는 12.8 마이크로미터(μm)이거나 이와 유사할 수 있다. 파워 스위치 셀들, 논리 셀들의 행들, 관련된 열들 등의 패턴들은 도시된 바와 같이 연장될 수 있음이 이해될 것이다.
몇몇의 실시 예들에 있어서, 제 2 실제 파워 스트랩(310)은 열(C2) 내의 논리 셀들의 행들(R1~R27)과 실질적으로 수직이 되도록 배치된다. 열(C2)에서, 제 2 가상 파워 스트랩(예를 들어, 315)은 논리 셀들의 행들과 실질적으로 수직이면서 제 2 실제 파워 스트랩(310)에 인접하도록 배치될 수 있다. 제 3 파워 스위치 셀(332)은 제 2 실제 파워 스트랩(310)의 일 부분과 제 2 가상 파워 스트랩(315)의 일부분 상에 논리 셀들의 행들 중 제 5 행(R5)과 동일 선상에 위치하도록 배치될 수 있다.
몇몇의 실시 예들에 있어서, 제 3 실제 파워 스트랩(320)은 열(C3) 내의 논리 셀들의 행들(R1~R27)과 실질적으로 수직이 되도록 배치된다. 열(C3)에서, 제 3 가상 파워 스트랩(예를 들어, 325)은 논리 셀들의 행들과 실질적으로 수직이면서 제 3 실제 파워 스트랩(320)에 인접하도록 배치될 수 있다. 제 4 파워 스위치 셀(334)은 제 3 실제 파워 스트랩(320)의 일 부분과 제 3 가상 파워 스트랩(325)의 일부분 상에 논리 셀들의 행들 중 제 3 행(R3)과 동일 선상에 위치하도록 배치될 수 있다.
몇몇의 실시 예들에 있어서, 제 4 실제 파워 스트랩(330)은 열(C4) 내의 논리 셀들의 행들(R1~R27)과 실질적으로 수직이 되도록 배치된다. 열(C4)에서, 제 4 가상 파워 스트랩(예를 들어, 335)은 논리 셀들의 행들과 실질적으로 수직이면서 제 4 실제 파워 스트랩(330)에 인접하도록 배치될 수 있다. 제 5 파워 스위치 셀(336)은 제 4 실제 파워 스트랩(330)의 일 부분과 제 4 가상 파워 스트랩(335)의 일부분 상에 논리 셀들의 행들 중 제 7 행(R7)과 동일 선상에 위치하도록 배치될 수 있다.
몇몇의 실시 예들에 있어서, 제 5 실제 파워 스트랩(340)은 열(C5) 내의 논리 셀들의 행들(R1~R27)과 실질적으로 수직이 되도록 배치된다. 열(C5)에서, 제 5 가상 파워 스트랩(예를 들어, 345)은 논리 셀들의 행들과 실질적으로 수직이면서 제 5 실제 파워 스트랩(340)에 인접하도록 배치될 수 있다. 제 6 파워 스위치 셀(338)은 제 5 실제 파워 스트랩(340)의 일 부분과 제 5 가상 파워 스트랩(345)의 일부분 상에 논리 셀들의 행들 중 제 1 행(R1)과 동일 선상에 위치하도록 배치될 수 있다.
도 3에 도시된 바와 같이, 논리 셀들의 제 1 행(R1)은 제 2 행(R2)에 근접하며, 논리 셀들의 제 2 행(R2)은 제 3 행(R3)에 근접하며, 논리 셀들의 제 3 행(R3)은 제 4 행(R4)에 근접하며, 논리 셀들의 제 4 행(R4)은 제 5 행(R2)에 근접하며, 논리 셀들의 제 5 행(R5)은 제 6 행(R6)에 근접하며, 논리 셀들의 제 6 행(R6)은 제 7 행(R7)에 근접하며, 논리 셀들의 제 7 행(R7)은 제 8 행(R8)에 근접하며, 논리 셀들의 제 8 행(R8)은 제 9 행(R9)에 근접하다.
파워 스위치 셀들(132, 332, 334, 336)의 위치는 파워 스위치 셀 레이아웃 패턴(layout pattern)을 형성한다. 파워 스위치 셀 레이아웃 패턴은 논리 셀들의 행들 중 논리 셀들의 매 8 행들마다 반복될 수 있다. 예를 들어, 파워 스위치 셀 레이아웃 패턴은 제 9 행(R9)과 연관된 파워 스위치 셀(134)에서 시작하여 반복될 수 있다. 다른 방법의 실시 예에 있어서, 열(C4)에서의 파워 스위치 셀(336)에서의 패턴의 끝(end)은 열(C5)에서의 파워 스위치 셀(338)에서 시작하는 반복적인 패턴으로 이어질 수 있다. 다시 말하면, 이하의 도 4를 참조하여 설명될 바와 같이, 열(C4)은 특정 패턴을 위한 파워 스위치 셀 레이아웃 패턴의 끝을 표시할 수 있으며, 열(C5)은 반복적인 패턴의 파워 스위치 셀 레이아웃 패턴의 시작을 표시할 수 있다.
도 4는 본 발명의 기술적 사상의 실시 예에 따른 파워 스위치 셀들의 반복되는 레이아웃 패턴을 포함하는 회로(400)의 일 예를 보여주는 도면이다. 도 4에 도시된 바와 같이, 파워 스위치 셀 레이아웃 패턴(예를 들어, 파워 스위치 셀들(132, 332, 334, 336))은 405에서 시작하여 410에서 끝나며, 이후 415에서 반복하여 시작할 수 있다. 더욱이, 파워 스위치 셀 레이아웃 패턴은 많은 논리 셀들의 행들을 통하여 반복될 수 있으며, 각 반복되는 레이아웃 패턴은 이전 패턴으로부터 여덟(8) 행들을 시작할 수 있다. 파워 스위치 셀 레이아웃 패턴은 여덟 행들 이외에 다른 적당한 간격들로 반복될 수 있으며, 이는 본 발명의 기술적 사상에 여전히 속함이 이해될 것이다.
도 5는 본 발명의 기술적 사상의 실시 예에 따른 소정 파워 스위치 셀들(예를 들어, 130)에 인접하는 논리 셀들의 그룹들(예를 들어, 제 1 그룹 및 제 2 그룹)을 포함하는 MTCMOS 회로와 같은 회로(500)를 보여주는 도면이다. 논리 셀들의 제 1 그룹(Group 1)은 파워 스위치 레이아웃 패턴 중 적어도 4 개의 파워 스위치 셀들(예를 들어, 502, 504, 506, 508)에 인접할 수 있다. 이와 유사하게, 논리 셀들의 제 2 그룹(Group 2)은 파워 스위치 레이아웃 패턴 중 적어도 4 개의 다른 파워 스위치 셀들(예를 들어, 512, 514, 516, 518)에 인접할 수 있다. 파워 스위치 셀들(502, 504, 506, 508)은 논리 셀들의 제 1 그룹에 전압 소스들을 제공할 수 있다. 다른 파워 스위치 셀들(512, 514, 516, 518)은 논리 셀들의 제 2 그룹에 전압 소스들을 제공할 수 있다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 올웨이즈 온 탭 셀(always on tap cell, 예를 들어 605)들을 포함하는 회로(600)를 보여주는 도면이다. 올웨이즈 온 탭 셀들(605)은, 예를 들어, 실제 파워 스트랩(110)의 부분들 위 그리고 가상 파워 스트랩(115) 부분들 위에 배치될 수 있다. 한편 상술한 설명은 예시적인 것이며, 올웨이즈 온 탭 셀들(605)은 회로(600) 내의 실제 및 가상 파워 스트랩들의 열들과 관련되거나 실제 및 가상 파워 스트랩들의 열들 위에 배치될 수 있음이 이해될 것이다.
도 7은 종래의 방식과 비교할 때에 본 발명의 기술적 사상의 실시 예에 따른 제 1 블록의 특성들을 보여주는 표이다. 표에서 도시된 바와 같이, 본 발명의 기술적 사상을 이용한 측정치(710)와 비교하여 종래 접근 방식의 다양한 측정치들이 나열되어 있다. 구체적으로, 종래의 접근 방식(705)에서 필요한 파워 스위치 셀들의 개수는 6099 개이나, 반면에 본 발명의 기술적 사상(710)에 따른 실시 예들을 이용하는 파워 스위치 셀들의 개수는 5152 개이다. 다시 말하면, 본 기술적 사상의 실시 예를 이용하면, 주어진 MTCMOS 회로의 블록에서 947 개 적은 파워 스위치 셀들이 사용될 수 있다. 남은 측정치들은 또한 설계 요구사항들을 만족하는 예들을 보여준다.
도 8은 본 발명의 기술적 사상의 실시 예에 따른 제 2 블록의 특성들을 보여주는 표이다. 이 실시 예에 있어서, MTCMOS 회로의 제 2 블록은 본 발명의 기술적 사상(810)의 실시 예들을 사용할 때에 종래의 접근 방식(805)에 비하여 2477의 파워 스위치 셀들을 적게 사용한다.
도 9는 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로를 생성하는 방법을 설명하는 순서도(900)이다. 단계(905)에서, 실제 파워 스트랩들이 논리 셀들의 행들에 수직인 열들 내에 배치된다. 단계(910)에서, 가상 파워 스트랩들이 논리 셀들의 행들에 수직인 열들에 배치된다. 단계(915)에서, 제 1 파워 스위치 셀이 제 1 열 내의 실제 파워 스트립 및 가상 파워 스트립 상에 배치되며, 논리 셀들의 제 1 행과 동일선상에 배치된다. 단계(920)에서, 제 2 파워 스위치 셀이 제 2 열 내의 실제 파워 스트립 및 가상 파워 스트립 상에 배치되며, 논리 셀들의 제 5 행과 동일선상에 배치된다. 단계(925)에서, 제 3 파워 스위치 셀이 제 3 열 내의 실제 파워 스트립 및 가상 파워 스트립 상에 배치되며, 논리 셀들의 제 3 행과 동일선상에 배치된다. 단계(930)에서, 제 4 파워 스위치 셀이 제 4 열 내의 실제 파워 스트립 및 가상 파워 스트립 상에 배치되며, 논리 셀들의 제 7 행과 동일선상에 배치된다.
도 10은 본 발명의 기술적 사상의 실시 예에 따른 MTCMOS 회로(1030)를 포함하는 컴퓨팅 시스템(1000)을 보여주는 도면이다. MTCMOS 회로(1030)는 전기적으로 시스템 버스(1005)에 연결된다. 컴퓨팅 시스템(1000)은 또한 전기적으로 시스템 버스(1005)에 연결된 클럭(1010), RAM(random access memory) 및/또는 플래시 메모리(1015), 메모리 컨트롤러(1045), 사용자 인터페이스(1020), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1025), 및/또는 ATE(automated test equipment)(1035)를 포함한다.
컴퓨팅 시스템(1000)이 모바일 장치인 경우, 이는 컴퓨팅 시스템(1000)에 파워를 제공하는 배터리(1040)를 더 포함할 것이다. 비록 도 10에 도시되지는 않았지만, 컴퓨팅 시스템(1000)은 어플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM 등을 더 포함할 것이다. 메모리 컨트롤러(1045) 및 플래시 메모리(1015)는 데이터를 저장하기 위하여 불휘발성 메모리를 사용하는 SSD(solid state drive/disk)를 구성할 수 있다.
실시 예들에 있어서, 컴퓨팅 시스템(1000)은 컴퓨터, 휴대용 컴퓨터, 울트라 모바일 PC(UMPC), 워크스테이션, 넷-북, PDA, 웹 태블릿, 무선 폰, 모바일 폰, 스마트 폰, e-book, PMP(portable multimedia player), 디지털 카메라, 디지털 오디오 리코더/플래이어, 디지털 사진/비디오 리커도/플레이어, 휴대용 게임 머신, 네비게이션 시스템, 블랙 박스, 3차원 텔레비전, 무선 환경에서 정보를 전송하고 수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 통신 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID, 컴퓨팅 시스템을 구성하는 다양한 전자 장치들 중 하나로 사용될 수 있을 것이다.
앞선 설명은 본 발명의 기술적 사상의 일 측면이 실행될 수 있는 적절한 머신 또는 머신들을 간략한 보통의 설명을 제공하기 위하여 의도된 것들이다. 전통적으로, 머신 또는 머신들은 프로세서들, 메모리, 예를 들어, RAM(random access memory), ROM(read-only memory), 또는 다른 상태 보존 매체, 저장 장치들, 비디오 인터페이스, 그리고 입출력 인터페이스 포트들에 연결된 시스템 버스를 포함한다. 머신 또는 머신들은 키보드, 마우스 등과 같은 전통적인 입력 장치들로부터의 입력 뿐만 아니라 다른 머신, VR(virtual reality) 환경과의 상호작용, 바이오메틱 피드백, 또는 다른 입력 신호로부터의 직접적인 수신에 의하여 적어도 일부분 제어될 수 있다. 여기서 사용된 바와 같이, "머신(machine)"이라는 용어는 하나의 머신, 가상 머신, 또는 머신들과 통신하도록 연결된 시스템, 가상 머신들, 또는 이와 같이 동작하는 장치들을 폭 넓게 아우르기 위하여 의도적으로 사용된 용어이다. 예시적인 머신들은 개인용 또는 공용 전송장치들과 같은 전송 장치들, 오토모바일, 트래인(train)들, 캡(cab)들 뿐만 아니라 개인용 컴퓨터들, 워크스테이션들, 서버들, 휴대용 컴퓨터들, 손에 들 수 있는 장치들, 텔레폰들, 태블릿 등을 포함한다.
머신 또는 머신들은 프로그램 가능한 또는 프로그램 가능하지 않은 논리 장치들 또는 어레이(array)들과 같은 임베디드(embeded) 컨트롤러들, ASICs(Application Specific Integrated Circuits), 임베디드 컴퓨터들, 스마트 카드들 등을 포함한다. 머신 또는 머신들은 네트워크 인터페이스, 모뎀 또는 다른 통신 연결 장치를 통하여 하나 또는 그 이상의 원격 머신들(remote machines)에 연결되는 하나 또는 그 이상의 연결 장치들을 이용할 수 있다. 머신들은 인트라넷, 인터넷, 로컬 영역 네트워크들, 와이드 영역 네트워크들과 같은 물리적 및/또는 논리적 네트워크에 의하여 상호 연결될 수 있다. 본 발명의 기술 영역의 통상의 지식을 가진 자는 네트워크 통신이 RF(radio frequency) satellite, 마이크로웨이브(microwave), IEEE(Institute of Electrical and Electronics Engineers) 545.11, 블루투스(등록상표)(Bluetooth®), 광학(optical), 적외선(infrared), 케이블, 레이저 등을 포함하는 다양한 유선 및/또는 무선의 짧은 범위 또는 긴 범위 캐리어들 및 프로토콜들을 사용할 수 있음이 이해될 것이다.
본 발명의 기술적 사상의 실시 예들은 머신에 의하여 액세스 되었을 때 머신으로 하여금 작업을 수행하게 하거나 추상적인 데이터 타입들 또는 낮은 레벨 하드웨어 컨텍트들을 정의하게 하는 기능들, 절차들, 데이터 구조들, 어플리케이션 프로그램들 등을 포함하는 관련 데이터의 레퍼런스 또는 관련 데이터와 결합하여 설명될 수 있다. 관련 데이터는, 예를 들어, RAM, ROM 등과 같은 불휘발성 및/또는 휘발성 메모리 또는 다른 저장 장치들 그리고 하드-드라이브들, 플로피 디스크들, 광학 스토리지, 테이프들, 플래시 메모리, 메모리 스틱들, 디지털 비디오 디스크들, 바이오 스토리지 등을 포함하는 관련 저장 매체에 저장될 수 있다. 관련 데이터는 패팃들, 직렬 데이터, 병렬 데이터, 전파 데이터(propagated data) 형태의 물리적 및/또는 논리적 네트워크를 포함하는 전송 환경을 통하여 전송될 수 있으며, 압축 또는 암호화 포맷으로 사용될 수 있다. 관련 데이터는 분할 및/또는 분배된 환경에서 사용될 수 있으며, 머신의 액세스를 위하여 지엽적으로 및/또는 원격적으로 저장될 수 있다.
본 발명의 기술적 사상이 묘사된 실시 예들을 참조하여 설명되었으나, 묘사된 실시 예는 본 발명의 기술적 사상의 범주 내에서 그 구성 또는 구체적 내용이 변경될 수 있으며, 원하는 방식으로 결합될 수 있음이 이해될 것이다. 비록 도시된 설명이 소정 실시 예에 집중하여 설명되었으나, 달느 특성들이 고려될 수 있음이 이해될 것이다. 구체적으로, 비록 "본 발명의 기수적 사상에 따른"이라는 용어 또는 이와 유사한 용어들이 사용되었으나, 이러한 구절은 일반적으로 실시 가능성을 언급하기 위하여 사용된 것으로 이해할 수 있으며, 소정 실시 예의 특성으로 본 발명의 기술 사상을 한정하기 위하여 사용된 것은 아님이 이해될 것이다. 또한, 이러한 용어들은 결합되어 다른 실시 예를 구성하는 동일한 또는 다른 실시 예들을 참조할 수 있다.
본 발명의 기술적 사상의 실시 예들은 하나 또는 그 이상의 프로세서들에 의하여 실행 가능한 지시들을 포함하는 비 일시적인 머신-읽기가능 매체(non-transitory machine-readable medium)를 포함할 수 있으며, 상기 지시들은 앞서 설명된 본 발명의 기술적 사상의 요소들을 수행하는 지시들을 포함할 것이다.
앞서 설명된 실시 예들은 본 발명의 기술적 사상을 한정하는 것은 아님이 이해될 것이다. 비록 적은 수의 실시 예들이 설명되었다고 하더라도, 본 발명의 기술 영역의 통상의 지식을 가진 자는 본 발명의 기술적 사상의 범주 내에서 본 발명의 기술적 사상의 효과들을 이용하는 다양한 적용 예, 응용 예, 변형 예들이 가능함이 이해될 것이다. 따라서, 본 발명의 기술적 사상의 범주 내에 포함되는 모든 변형 예들 등이 본 발명의 청구항들의 범주에 속함이 이해될 것이다.
real power straps : 실제 파워 스트랩들
true ground power straps : 사실 접지 파워 스트랩들
MTCMOS: multi-threshold complementary metal-oxide semiconductor

Claims (10)

  1. 복수의 논리 셀들의 행들;
    상기 복수의 논리 셀들의 행들 위에 배치된 실제 파워 스트랩;
    상기 복수의 논리 셀들의 행들 위에 배치되며 상기 실제 파워 스트랩에 인접한 가상 파워 스트랩;
    상기 실제 파워 스트랩의 제 1 부분 및 상기 가상 파워 스트랩의 제 1 부분 위에 배치되며, 상기 복수의 논리 셀들의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고
    상기 실제 파워 스트랩의 제 2 부분 및 상기 가상 파워 스트랩의 제 2 부분 이에 배치되며, 상기 복수의 논리 셀들의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며,
    상기 복수의 논리 셀들의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치하는, 반도체 회로.
  2. 제 1 항에 있어서,
    상기 다른 행은 상기 복수의 논리 셀들의 행들 중 제 9 행이며,
    상기 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 제 9 행 사이의 제 2 행, 제 3 행, 제 4 행, 제 5 행, 제 6 행, 제 7 행, 그리고 제 8 행을 포함하며, 그리고
    상기 제 2 행, 상기 제 3 행, 상기 제 4 행, 상기 제 5 행, 상기 제 6 행, 상기 제 7 행, 그리고 상기 제 8 행은 상기 실제 파워 스트랩 및 상기 가상 파워 스트랩 상에 배치된 파워 스위치 셀을 포함하지 않는, 반도체 회로.
  3. 제 2 항에 있어서,
    상기 실제 파워 스트랩은 제 1 실제 파워 스트랩이고, 상기 가상 파워 스트랩은 제 1 가상 파워 스트랩이며,
    상기 반도체 회로는
    상기 복수의 논리 셀들의 행들 위에 배치된 제 2 실제 파워 스트랩;
    상기 복수의 논리 셀들의 행들 위에 배치되며 상기 제 2 실제 파워 스트랩에 인접한 제 2 가상 파워 스트랩; 그리고
    상기 제 2 실제 파워 스트랩의 일부분 및 상기 제 2 가상 파워 스트랩의 일부분 상에 배치되며, 상기 복수의 논리 셀들의 행들 중 상기 제 5 행과 동일선상에 위치하는 제 3 파워 스위치 셀을 포함하는, 반도체 회로.
  4. 제 3 항에 있어서,
    상기 복수의 논리 셀들의 행들 위에 배치된 제 3 실제 파워 스트랩;
    상기 복수의 논리 셀들의 행들 위에 배치되며 상기 제 3 실제 파워 스트랩에 인접한 제 3 가상 파워 스트랩; 그리고
    상기 제 3 실제 파워 스트랩의 일부분 및 상기 제 3 가상 파워 스트랩의 일부분 상에 위치하며, 상기 복수의 논리 셀들 중 상기 제 3 행과 동일선상에 위치하는 제 4 파워 스위치 셀을 포함하는, 반도체 회로.
  5. 제 2 항에 있어서,
    상기 논리 셀들의 제 1 행은 상기 제 2 행에 인접하며, 상기 논리 셀들의 상기 제 2 행은 상기 제 3 행에 인접하며, 상기 논리 셀들의 상기 제 3 행은 상기 제 4 행에 인접하며, 상기 논리 셀들의 상기 제 4 행은 상기 제 5 행에 인접하며, 상기 논리 셀들의 상기 제 5 행은 상기 제 6 행에 인접하며, 상기 논리 셀들의 상기 제 6 행은 상기 제 7 행에 인접하며, 상기 논리 셀들의 상기 제 7 행은 상기 제 8 행에 인접하며, 상기 논리 셀들의 상기 제 8 행은 상기 제 9 행에 인접하는, 반도체 회로.
  6. 제 1 항에 있어서,
    상기 실제 파워 스트랩은 메탈 5 레이어에 연결되고,
    상기 가상 파워 스트랩은 메탈 3 레이어에 연결되며,
    상기 메탈 3 레이어는 상기 메탈 5 레이어에 비하여 낮은 레이어인, 반도체 회로.
  7. 제 1 항에 있어서,
    상기 실제 파워 스트랩의 부분들 및 상기 가상 파워 스트랩의 부분들 상에 위치하는 복수의 탭 셀들을 더 포함하는, 반도체 회로.
  8. 논리 셀들의 복수의 행들;
    상기 논리 셀들의 복수의 행들 중 제 1 행과 동일선상에 위치하는 제 1 파워 스위치 셀; 그리고
    상기 논리 셀들의 복수의 행들 중 다른 행과 동일선상에 위치하는 제 2 파워 스위치 셀을 포함하며,
    상기 제 1 파워 스위치 셀은 제 1 열과 연관되고,
    상기 제 2 파워 스위치 셀은 상기 제 1 열과 연관되며,
    상기 논리 셀들의 복수의 행들 중 둘 또는 그 이상의 논리 셀들의 행들은 상기 논리 셀들의 상기 제 1 행 및 상기 논리 셀들의 상기 다른 행 사이에 위치하며, 상기 제 1 열 내에는 파워 스위치 셀들이 위치하지 않는, 반도체 회로.
  9. 제 8 항에 있어서,
    상기 다른 행은 상기 논리 셀들의 복수의 행들 중 논리 셀들의 제 9 행이며,
    상기 둘 또는 그 이상의 행들은 상기 논리 셀들의 제 1 행과 상기 논리 셀들의 제 9 행 사이에 위치하는 논리 셀들의 제 2 행, 제 3 행, 제 4 행, 제 5 행, 제 6 행, 제 7 행 제 8행을 포함하는, 반도체 회로.
  10. 제 9 항에 있어서,
    상기 복수의 논리 셀들의 행들 중 상기 제 5 행과 동일선상에 위치하며, 제 2 열과 연관된 제 3 파워 스위치 셀;
    상기 복수의 논리 셀들의 행들 중 상기 제 3 행과 동일선상에 위치하며, 제 3 열과 연관된 제 4 파워 스위치 셀;
    상기 복수의 논리 셀들의 행들 중 상기 제 7 행과 동일선상에 위치하며, 제 4 열과 연관된 제 5 파워 스위치 셀; 그리고
    상기 복수의 논리 셀들의 행들 중 상기 제 1 행과 동일선상에 위치하며, 제 5 열과 연관된 제 6 파워 스위치 셀을 더 포함하는, 반도체 회로.
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