KR101595448B1 - 발광 표시장치 및 이의 제조방법 - Google Patents

발광 표시장치 및 이의 제조방법 Download PDF

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Abstract

본 발명은 발광 표시패널의 제조과정 중 스크라이빙(scribing) 공정이나 커팅(cutting) 공정에서 빈번하게 발생되는 정전기에 따른 불량을 방지함으로써, 발광 표시패널들의 공정 수율을 향상시킬 수 있도록 한 발광 표시장치 및 이의 제조방법에 관한 것으로, 영상 표시영역 및 비 표시 영역을 포함하고 서로 마주보도록 합착된 하부 및 상부 기판; 상기 영상 표시 영역의 비 발광 영역에 형성된 복수의 셀 구동부; 상기 영상 표시 영역의 발광 영역에 형성된 복수의 발광 셀; 및 상기 하부 및 상부 기판의 상기 비 표시 영역에 형성되는 기판 커팅 라인과 중첩되도록 상기 기판 커팅 라인을 따라 상기 상부 및 하부 기판 중 적어도 하나의 기판에 형성된 적어도 하나의 정전기 방지 패턴을 포함한 것을 특징으로 한다.
Figure R1020090042065
발광 표시장치, 표시 패널, AMOLED, 정전기 방지 패턴부

Description

발광 표시장치 및 이의 제조방법{LIGHT EMITTING DIODE DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 발광 표시장치에 관한 것으로, 특히 발광 표시패널의 제조과정 중 스크라이빙(scribing) 공정이나 커팅(cutting) 공정에서 빈번하게 발생되는 정전기에 따른 불량을 방지함으로써, 발광 표시패널들의 제조 수율을 향상시킬 수 있도록 한 발광 표시장치 및 이의 제조방법에 관한 것이다.
최근, 퍼스널 컴퓨터, 휴대용 단말기 및 각종 정보기기의 모니터 등에 사용되는 영상 표시장치로 경량 박형의 평판 표시장치(Flat Panel Display)가 주로 이용되고 있다. 이러한, 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 발광 표시장치(Light Emitting Display), 플라즈마 표시패널(Plasma Display Panel), 전계방출 표시장치(Field Emission Display) 등이 대두되고 있다.
이 중, 발광 표시장치는 스스로 빛을 내는 자체 발광형 표시패널을 사용하기 때문에 명암대비(Contrast Ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 용이하다.
이에, 최근에는 자체 발광형 표시패널인 AMOLED(Active Matrix Organic Light Emitting Diode) 패널에 대한 연구가 활발하게 이루어지고 있는데, AMOLED 패널은 하나의 기판에 3색(R,G,B) 서브 화소로 구성된 복수의 화소들이 매트릭스 형태로 배열되고, 다른 하나의 기판이 상기 서브 화소들이 구성된 기판을 캡슐레이션한 형태로 이루어진다. 여기서, 상기 각각의 서브 화소는 유기 전계 발광 셀과, 그 발광 셀을 독립적으로 구동하는 셀 구동부로 이루어진다. 아울러, 최근에는 발광 셀과 셀 구동부를 서로 다른 기판에 각각 형성한 후 각 기판들을 서로 마주보도록 결합시킨 듀얼 패널타입(dual panel type)의 AMOLED 패널에 대한 연구도 활발하게 이루어지고 있다.
상기의 발광 표시패널들은 도전성 금속층이나 절연층 등을 증착하는 공정, 상기 금속층이나 절연층 등을 패터닝 하는 공정, 적어도 하나의 기판들을 합착하는 공정, 합착된 상기의 기판들을 크기별로 스크라이빙 하거나 커팅하는 등의 공정 과정들을 통해 제품화된다. 여기서, 상기의 스크라이빙 공정이나 커팅 공정은 기판들을 크기별로 커팅하는 경우 외에도, 발광 표시패널들을 테스트하기 위해 각 발광 표시패널에 형성된 더미 회로(dummy circuit)들을 분리하는 경우에도 수행된다.
하지만, 발광 표시패널을 스크라이빙 하거나 커팅하는 공정은 스크라이빙 기기 및 커팅 기기들과 발광 표시패널 간의 마찰이 심하기 때문에 정전기 발생이 잦아 발광 표시패널들의 불량률 또한 높아지는 문제점이 있다. 다시 말해, 정전기가 크고 빈번하게 발생하게 되면, 그에 따른 과전류들이 발광 표시패널들의 서브화소들을 빈번하게 손상시켜 발광 표시패널들의 불량률을 높이게 된다. 이 경우, 발광 표시패널들의 제조 공정 수율 또한 저하되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 발광 표시패널의 제조과정 중 스크라이빙 공정이나 커팅 공정에서 빈번하게 발생되는 정전기에 따른 불량을 방지함으로써 발광 표시패널들의 제조 수율을 향상시킬 수 있도록 한 발광 표시장치 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 발광 표시장치는 영상 표시영역 및 비 표시 영역을 포함하고 서로 마주보도록 합착된 하부 및 상부 기판; 상기 영상 표시 영역의 비 발광 영역에 형성된 복수의 셀 구동부; 상기 영상 표시 영역의 발광 영역에 형성된 복수의 발광 셀; 및 상기 하부 및 상부 기판의 상기 비 표시 영역에 형성되는 기판 커팅 라인과 중첩되도록 상기 기판 커팅 라인을 따라 상기 상부 및 하부 기판 중 적어도 하나의 기판에 형성된 적어도 하나의 정전기 방지 패턴을 포함한 것을 특징으로 한다.
상기 적어도 하나의 정전기 방지 패턴은 상기 하부 및 상부 기판의 더미 영역들에 형성된 정전기 방지 패턴부와 일체로 형성된 패턴으로써, 상기의 더미 영역들의 제거시 상기 정전기 방지 패턴부가 커팅되어 상기 비 표시 영역의 상부 및 하부 기판 중 적어도 하나의 기판에 잔류한 패턴인 것을 특징으로 한다.
상기 정전기 방지 패턴부는 상기 비 표시 영역과 더미 영역 중 일부 또는 전체 영역에 형성되며, 상기 비 표시 영역과 더미 영역의 하부 기판 상에 적어도 하 나의 도전성 금속 물질로 형성된 하부 정전기 방지패턴, 상기 더미 영역의 상부 기판에 상기 상부 기판과 일체로 형성된 적어도 하나의 돌기 및 상기 적어도 하나의 돌기를 모두 덮도록 상기 상부 기판의 비 표시 영역과 더미 영역에 형성되어 상기 상부 기판과 상기 하부 기판의 합착시 상기 적어도 하나의 돌기에 의해 상기 하부 정전기 방지패턴과 전기적으로 접속되는 상부 정전기 방지패턴을 포함한 것을 특징으로 한다.
상기 하부 정전기 방지패턴은 상기 셀 구동부의 게이트 전극 또는 소스/드레인 전극 형성시 동일한 공정 과정을 통해 형성되거나 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수 있으며, 상기 상부 정전기 방지 패턴은 상기 상부 기판에 별도로 형성되거나 상기 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수도 있는 것을 특징으로 한다.
상기 적어도 하나의 돌기는 상기 상부 기판의 더미 영역에 상기 상부기판과 일체로 형성되거나 상기 복수의 발광 셀 및 셀 구동부의 형성시 버퍼층과 컨택 스페이서 및 세퍼레이터 중 적어도 하나의 구조물과 동일한 공정 과정을 통해 형성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 발광 표시장치의 제조방법은 상부 및 하부 기판을 각각 준비하는 단계; 상기 하부 기판의 영상 표시 영역에 복수의 셀 구동부를 형성하는 단계; 상기 상부 또는 하부 기판의 영상 표시 영역에 복수의 발광 셀을 형성하는 단계; 상기 상부 및 하부 기판의 비 표시 영역에 형성되는 기판 커팅 라인과 중첩되도록 상기 기판 커팅 라인을 따라 상기 상부 및 하부 기판 중 적어도 하나의 기판에 적어도 하나의 정전기 방지 패턴을 형성하는 단계; 및 상기 상부 및 하부 기판을 합착하는 단계를 포함한 것을 특징으로 한다.
상기 적어도 하나의 정전기 방지 패턴 형성 단계는 상기 상부 및 하부 기판 더미 영역에 정전기 방지 패턴부를 형성하는 단계 및 상기 상부 및 하부 기판 더미 영역들의 커팅하여 제거하는 단계를 포함하고, 상기 더미 영역들의 제거시에는 상기 더미 영역에 형성된 정전기 방지 패턴부가 커팅되도록 하여 상기 비 표시 영역의 상부 및 하부 기판 중 적어도 하나의 기판에 잔류시키는 것을 특징으로 한다.
상기 정전기 방지 패턴부 형성 단계는 상기 하부 기판의 비 표시 영역과 더미 영역의 상에 적어도 하나의 도전성 금속 물질로 하부 정전기 방지패턴을 형성하는 단계 및 상기 더미 영역의 상부 기판에 상기 상부 기판과 일체로 형성된 적어도 하나의 돌기를 모두 덮도록 함과 아울러 상기 상부 기판과 상기 하부 기판의 합착시 상기 적어도 하나의 돌기에 의해 상기 하부 정전기 방지패턴과 전기적으로 접속되도록 상기 상부 기판 상에 상부 정전기 방지패턴을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 하부 정전기 방지패턴은 상기 셀 구동부의 게이트 전극 또는 소스/드레인 전극 형성시 동일한 공정 과정을 통해 형성되거나 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수 있으며, 상기 상부 정전기 방지 패턴은 상기 상부 기판에 별도로 형성되거나 상기 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수도 있는 것을 특징으로 한다.
상기 적어도 하나의 돌기는 상기 상부 기판의 더미 영역에 상기 상부기판과 일체로 형성되거나 상기 복수의 셀 구동부 형성시 버퍼층과 컨택 스페이서 및 세퍼레이터 중 적어도 하나의 구조물과 동일한 공정 과정을 통해 형성되는 것을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 발광 표시장치 및 이의 제조 방법은 발광 표시패널의 제조과정 중 스크라이빙 공정이나 커팅 공정에서 빈번하게 발생되는 정전기에 따른 불량을 방지함으로써, 발광 표시패널들의 제조 공정 수율을 향상시킬 수 있다.
이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 발광 표시장치 및 이의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 발광 표시장치를 나타낸 구성 회로도이다. 그리고, 도 2는 도 1에 도시된 표시 패널의 한 서브 화소를 나타낸 등가 회로도이다.
도 1에 도시된 발광 표시장치는 복수의 화소영역을 구비하여 형성된 표시패널(1), 표시패널(1)의 게이트 라인(GL1 내지 GLn)들을 구동하는 게이트 구동부(2), 표시패널(1)의 데이터 라인(DL1 내지 DLm)들을 구동하는 데이터 구동부(3), 표시패널(1)의 전원라인(PLn 내지 PLm)들에 제 1 및 제 2 전원신호(VDD,GND)를 인가하는 전원 공급부(4), 및 외부로부터 입력되는 RGB 데이터(RGB)를 표시패널(1)의 크기 및 해상도에 알맞게 정렬하여 데이터 구동부(3)에 공급함과 아울러 데이터 및 게이트 제어신호(DVS,GVS)를 생성하여 상기 데이터 및 게이트 구동부(3,2)를 제어하는 타이밍 제어부(5)를 구비한다.
표시패널(1)은 복수의 서브 화소(P)들이 상기 각 화소영역에 매트릭스 형태로 배열되어 영상을 표시하게 되는데, 각 서브 화소(P)는 발광 셀과 그 발광 셀을 독립적으로 구동하는 셀 구동부를 구비한다. 구체적으로, 도 2에 도시된 바와 같이, 한 서브 화소(P)는 어느 한 게이트 라인(GL)과 데이터 라인(DL) 및 전원 라인(PL)에 접속된 셀 구동부(DRV), 셀 구동부(DRV)와 제 2 전원신호(GND)의 사이에 접속되어 등가적으로는 다이오드로 표현되는 발광 셀(OEL)을 구비한다.
셀 구동부(DRV)는 어느 한 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 제 1 스위칭 소자(T1), 제 1 스위칭 소자(T1)와 전원 라인(PL) 및 발광 셀(OEL) 사이에 접속된 제 2 스위칭 소자(T2), 전원 라인(PL)과 제 1 스위칭 소자(T1) 사이에 접속된 스토리지 커패시터(C)를 구비한다.
제 1 스위칭 소자(T1)의 게이트 전극은 게이트 라인(GL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 드레인 전극은 제 2 스위칭 소자(T2)의 게이트 전극에 접속된다. 이러한, 제 1 스위칭 소자(T1)는 게이트 라인(GL)에 게이트 온 신호가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 스토리지 커패시터(C) 및 제 2 스위칭 소자(T2)의 게이트 전극으로 공급한다.
제 2 스위칭 소자(T2)의 소스 전극은 전원 라인(PL)과 접속되고 드레인 전극은 발광 셀(OEL)에 접속된다. 이러한, 제 2 스위칭 소자(T2)는 제 1 스위칭 소자 로부터의 데이터 신호에 응답하여 전원 라인(PL)으로부터 발광 셀(OEL)로 공급되는 전류(I)을 제어함으로써 발광 셀(OLE)의 발광량을 조절하게 된다.
스토리지 커패시터(C)는 전원 라인(PL)과 제 2 스위칭 소자(T2)의 게이트 전극 사이에 접속된다. 그리고, 제 2 스위칭 소자(T2)는 제 1 스위칭 소자(T1)가 턴-오프 되더라도 스토리지 커패시터(C)에 충전된 전압에 의해 온 상태를 유지하여 다음 프레임의 데이터 신호가 공급될 때까지 발광 셀(OEL)의 발광을 유지시킨다. 여기서, 제 1 및 제 2 스위칭 소자(T1, T2)는 PMOS 또는 NMOS 트랜지스터가 사용될 수 있으나 상기에서는 NMOS 트랜지스터가 사용된 경우만을 설명하였다.
도 1의 게이트 구동부(2)는 타이밍 제어부(5)로부터의 게이트 제어신호(GVS) 예를 들어, 게이트 스타트 펄스(GSP; Gate Start Pulse)와 게이트 쉬프트 클럭(GSC; Gate Shift Clock)에 응답하여 게이트 온 신호를 순차적으로 생성하고, 게이트 출력 인에이블(GOE; Gate Output Enable) 신호에 따라 게이트 온 신호의 펄스 폭 제어한다. 그리고, 게이트 온 신호들을 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급한다. 여기서, 게이트 라인들(GL1 내지 GLn)에 게이트 온 전압이 공급되지 않는 기간에는 게이트 오프 전압이 공급된다.
데이터 구동부(3)는 타이밍 제어부(5)로부터의 데이터 제어신호(DVS) 중 소스 스타트 펄스(SSP; Source Start Pulse)와 소스 쉬프트 클럭(SSC; Source Shift Clock) 등을 이용하여 타이밍 제어부(5)로부터 입력되는 확장 RGB 데이터(MData)를 아날로그 전압 즉, 아날로그의 영상신호로 변환한다. 그리고, 소스 출력 인에이블(SOE; Source Output Enable) 신호에 응답하여 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다. 구체적으로, 데이터 구동부(3)는 SSC에 따라 입력되는 확장 RGB 데이터(MData)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.
전원 공급부(4)는 표시패널(1)에 제 1 전원신호(VDD)과 제 2 전원신호(GND)를 공급한다. 여기서, 제 1 전원신호(VDD)는 발광 셀(OEL)을 구동하기 위한 구동전압을 의미하며, 제 2 전원신호(GND)는 그라운드 전압 또는 로우 전압을 의미하기도 한다. 이러한, 제 1 전원신호(VDD)과 제 2 전원신호(GND)의 차이에 의해 각 서브 화소(P)에서는 영상 신호에 대응되는 전류가 흐르기도 한다.
타이밍 제어부(5)는 외부로부터 입력되는 RGB 데이터(RGB)를 표시패널(1)의 크기 및 해상도 등에 알맞게 정렬하고 정렬된 영상 데이터(Data)를 데이터 구동부(3)에 공급한다. 또한, 타이밍 제어부(5)는 외부로부터 입력되는 동기신호들(MCLK,DE,Hsync,Vsync)을 이용하여 게이트 및 데이터 제어신호(GVS,DVS)를 생성하고 이를 게이트 구동부(2)와 데이터 구동부(3)에 공급한다.
도 3은 도 1에 도시된 표시 패널의 제조 과정을 설명하기 위한 구성 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 표시 패널(1)은 영상이 표시되는 표시 영역(1a)과 영상이 비 표시되는 비 표시 영역(1b)으로 이루어진다. 표시 패널(1)의 제조 과정에 있어서, 상기의 표시 패널(1)에는 적어도 하나의 더미 영역(DU1,DU2)들이 일체로 형성되기도 하는데 각 더미 영역(DU1,DU2)에는 표시 패 널(1)을 검사 및 테스트하기 위한 더미 회로들이 형성된다. 이에 따라, 소정의 검사 및 테스트 과정을 거친 표시 패널(1)에서 각각의 더미 영역(DU1,DU2)들은 스크라이빙 공정 및 커팅 공정을 통해 제거된다. 여기서, 도 3에 도시된 A 및 A' 화살표는 제 1 더미 영역(DU1) 분리하기 위한 스크라이빙 방향을 각각 나타내고 있으며, B 및 B' 화살표는 제 2 더미 영역(DU2)을 분리하기 위한 스크라이빙 방향을 각각 나타낸다. 각 더미 영역(DU1,DU2)들이 커팅된 후의 표시 패널(1)은 도 1에서와 같이 발광 표시패널로 사용된다.
상술한 바와 같이, 표시패널(1)에서 적어도 하나의 더미 영역(DU1,DU2)들을 커팅하는 경우에는 스크라이빙 기기나 커팅기기들과의 마찰로 인해 표시 영역(1a)의 각 서브 화소(P)들에 정전기로 인한 과전류들이 공급될 수도 있다. 이 경우, 표시 패널(1)의 불량이 발생할 수도 있기 때문에, 본 발명의 표시 패널(1)에는 스크라이빙 공정이나 커팅 공정시 발생되는 정전기를 외부로 분산시키기 위한 정전기 방지 패턴들이 더 구비된다.
구체적으로, 영상의 표시 영역(1a)과 비 표시 영역(1b)을 포함하는 표시 패널(1)은 서로 마주보는 하부 및 상부 기판으로 이루어지는데, 상기 비 표시 영역(1b)의 상부 및 하부 기판 중 적어도 하나의 기판에는 각 기판의 커팅 지점인 커팅 라인과 중첩되도록 커팅 지점들을 따라 적어도 하나의 정전기 방지 패턴이 형성된다. 이러한, 정전기 방지 패턴은 상기의 더미 영역(DU1 DU2)에 형성된 정전기 방지 패턴부와 일체로 형성되었던 패턴으로써 상기의 더미 영역(DU1 DU2)들의 커팅시 상기 정전기 방지 패턴부가 커팅되어 비 표시 영역(1b)의 상부 및 하부 기판 중 적어도 하나의 기판에 잔류한 패턴이다. 이와 같은 본 발명의 정전기 방지패턴에 대해서는 첨부된 도 4 내지 도 6c를 참조하여 좀 더 구체적으로 설명하기로 한다.
도 4는 도 3에 도시된 I-I' 영역을 나타낸 공정 단면도이다.
도 4에 도시된 바와 같이, 제조 공정과정에 있어서의 본 발명의 표시 패널(1)은 표시 영역(1a)에 셀 구동부(DRV)와 발광 셀(OEL)들이 형성되고, 비 표시 영역(1b)과 더미 영역(DU1,DU2)에는 정전기 방지 패턴부가 형성된다.
여기서, 셀 구동부(DRV)와 발광 셀(OEL)들은 하부 기판(10) 상에 모두 형성될 수 있으며 이 경우, 하부 기판(10) 상에는 셀 구동부(DRV)와 발광 셀(OEL)들을 인캡슐레이션하기 위한 인캡슐레이션 기판 즉, 상부 기판(EC)이 더 형성된다. 이러한, 하부 기판(10)은 상부 기판(EC)과 실런트(sealant, SL)에 의해 서로 합착되는데, 실런트(SL)는 상부 및 하부 기판(EC,10)의 외곽부 즉, 비 표시 영역(1b)에 형성된다.
비 표시 영역(1b)과 더미 영역(DU1,DU2)에 걸쳐 형성되는 정전기 방지 패턴부는 비 표시 영역(1b)과 더미 영역(DU1,DU2)의 하부 기판(10) 상에 적어도 하나의 도전성 금속 물질로 형성된 하부 정전기 방지패턴(27a), 더미 영역(DU1,DU2)의 상부 기판(EC)에 상기 상부 기판(EC)과 일체로 형성된 적어도 하나의 돌기(L), 및 상기 적어도 하나의 돌기(L)를 모두 덮도록 상기 상부 기판(EC)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)에 형성되어 상기 상부 기판(EC)과 상기 하부 기판(10)의 합착시 상기 적어도 하나의 돌기(L)에 의해 상기 하부 정전기 방지패턴(27a)과 전기적으로 접속되는 상부 정전기 방지패턴(27b)을 포함한다. 여기서, 상기 상부 정전 기 방지패턴(27b)에 전기적으로 접속되지 않는 상기 하부 정전기 방지패턴(27a)의 일부영역 상에는 절연 패턴(28)이 더 형성되기도 한다.
상술한 바와 같이, 표시 패널(1)의 더미 영역(DU1,DU2)에는 정전기 방지패턴 외에 표시 패널(1)을 검사 및 테스트하기 위한 더미 회로들이 형성된다. 따라서, 표시 패널(1)의 검사 및 테스트 후, 각 더미 영역(DU1,DU2)들은 스크라이빙 공정 및 커팅 공정을 통해 제거된다. 상술한 바와 같이, A 및 A' 화살표 지점은 스크라이빙 및 커팅이 이루어지는 지점이다.
한편으로, 표시 영역(1a)의 하부 기판(10)에 형성되는 복수의 스위칭 소자는 아몰퍼스 실리콘(a-Si)을 사용한 바텀 게이트(bottom gate) 구조가 될 수 있으며, 도시하지 않았지만 상기 각각의 스위칭 소자는 폴리 실리콘을 사용한 탑 게이트(top gate) 구조를 가질 수도 있다. 여기서, 표시 영역(1a)의 하부 기판(10) 구조를 좀 더 상세히 설명하면 다음과 같다.
표시 영역(1a)의 하부 기판(10)에는 이 하부 기판(10)의 비 발광영역에 형성된 게이트 전극(11), 게이트 전극(11)을 포함한 하부 기판(10)의 전면에 형성된 게이트 절연막(12), 게이트 전극(11)과 중첩되도록 게이트 절연막(12) 상에 형성된 반도체 층(13), 반도체층(13)의 양측 가장자리에 중첩되도록 형성된 오믹 접촉층(14), 오믹 접촉층(14) 상에 형성된 소스/드레인 전극(15,16), 상기 소스/드레인 전극(15,16)을 포함한 하부 기판(10)의 전면에 형성된 보호막(17)을 포함한다. 여기서, 게이트 전극(11), 소스/드레인 전극(15, 16), 반도체층(13), 오믹 접촉층(14), 게이트 절연막(12), 및 보호막(17)은 하나의 스위칭 소자를 형성한다.
또한, 보호막(17)에는 서브 화소 영역별로 보호막(17)을 관통하는 콘택홀(18)이 형성되어 드레인 전극(16)의 일부를 노출시키며, 각 콘택홀(18)에는 제 1 전극(19)이 형성되어 드레인 전극과 전기적으로 접촉된다. 아울러, 하부 기판(10)에는 콘택홀(18)을 포함한 하부 기판(10)의 비 발광영역에 형성된 화소 정의층(23), 발광영역의 제 1 전극(19) 표면 상에 형성된 유기 발광층(21), 상기 유기 발광층(21)을 포함한 하부 기판(10)의 전면에 형성된 제 2 전극(22)이 더 형성된다. 이러한, 제 1 전극(19), 유기 발광층(21) 및 제 2 전극(22)은 하나의 발광 셀(OEL)을 형성한다. 여기서, 정전기 방지 패턴부를 이루는 하부 정전기 방지패턴(27a) 및 절연 패턴(28)은 스위칭 소자들의 형성시 동일한 공정 과정을 통해 상기 스위칭 소자와 함께 형성될 수 있으면서도 상기의 발광 셀(OEL) 형성시에 동일한 공정 과정을 통해 상기 발광 셀(OEL)과 함께 형성될 수도 있다.
다시 말해, 하부 정전기 방지패턴(27a) 및 절연 패턴(28)이 스위칭 소자들의 형성시 함께 형성되도록 한다면, 하부 정전기 방지패턴(27a)은 스위칭 소자의 게이트 전극(11)이나 소스/드레인 전극(15,16) 형성시 동일한 물질과 공정 과정을 통해 비 표시 영역(1b)과 더미 영역(DU1,DU2)의 하부 기판(10) 상에 형성될 수 있다. 이때, 절연 패턴(28)은 보호막(17) 형성시 동일한 과정을 통해 동일한 물질로 형성될 수 있다.
만일, 하부 정전기 방지패턴(27a) 및 절연 패턴(28)이 상기의 발광 셀(OEL) 형성시에 함께 형성되도록 한다면, 하부 정전기 방지패턴(27a)은 상기 발광 셀(OEL)의 제 1 전극(19) 또는 제 2 전극(22) 형성시 동일한 물질로 동일한 공정 과정을 통해 비 표시 영역(1b)과 더미 영역(DU1,DU2)의 하부 기판(10) 상에 형성될 수도 있다. 이때, 절연 패턴(28)은 화소 정의층(23) 형성시 동일한 과정을 통해 동일한 물질로 형성될 수도 있다.
적어도 하나의 돌기(L)가 형성된 상부 기판(EC)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)에는 별도로 상부 정전기 방지패턴(27b)을 형성한다. 여기서, 적어도 하나의 돌기(L)들은 상부 기판(EC)의 성형 생산과정에서 상부 기판(EC)과 일체로 형성될 수 있다. 그리고, 하부 및 상부 정전기 방지 패턴(27a,27b) 각각은 상기 각각의 돌기(L)들을 포함한 상부 및 하부 기판(EC,10)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)의 전면에 모두 형성될 수도 있고, 상기 각각의 돌기(L)들과 스트라이빙 및 커팅 지점을 포함한 일부 영역에만 형성될 수도 있다.
한편, 도면으로 도시되지 않았지만, 하부 기판(10)의 외곽부 비 표시 영역(1b)에 위치한 게이트 절연막 상에는 전원 라인(PL)이 형성된다. 전원 라인(PL)은 제 1 전원신호 또는 제 2 전원신호를 전송하는 라인으로서, 상기 전원 라인(PL)을 통해 인가되는 제 1 전원신호 또는 제 2 전원신호는 발광 셀(OEL)들의 각 제 1 또는 제 2 전극(19,22)에 인가되는 전원을 의미한다. 전원 라인(PL)은 소스/드레인 전극(15, 16)과 동일한 재질로 형성된다. 다시 말하여, 상기 전원 라인(PL)과 소스/드레인 전극(15, 16)은 동일한 마스크 공정을 통해 동시에 제조될 수도 있다. 이와 같은, 전원 라인(PL)은 도시되지 않은 패드 전극을 통해 발광 셀(OEL)들의 각 제 1 또는 제 2 전극(19, 22)에 전기적으로 연결된다. 따라서, 보호막(17)에는 드레인 전극(16)과 접속되는 콘택홀(18) 외에 전원 라인(PL)과 접속되는 콘택홀들이 더 형성되기도 한다.
제 1 전극(19)은 각 서브 화소 영역의 콘택홀(18)을 포함한 발광영역들의 전면에 형성된다. 이러한, 제 1 전극(19)은 애노드 또는 캐소드 전극이 될 수 있으며, 하부 발광을 이루고자 하는 경우에는 ITO(Induim Tin Oxide), IZO(Indium Zinc Oxide), AZO(Al- dopped Zinc Oxide) 중 적어도 하나의 투명 도전성 물질로 형성될 수 있다. 여기서, ITO는 일 함수가 비교적 균일하여 유기 발광층(21)에 대한 정공 주입 장벽이 작은 투명 도전막이다. 반면, 제 1 전극(19)은 상부 발광을 이루고자 하는 경우 저 저항 금속물질로 분류된 ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO(Indium Zinc Oxide), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 은(Ag), 구리 합금 중 적어도 하나의 금속물질로 형성될 수 있다.
하부 정전기 방지패턴(27a)은 제 1 전극(19)과 동시에 형성될 수 있으므로, 하부 정전기 방지패턴(27a) 형성 물질 또한 제 1 전극(19) 형성 물질과 동일할 수 있다.
화소 정의층(23)은 각 서브 화소를 감싸는 격벽으로써 발광영역의 개구율을 높이기 위해 상기 비 발광영역에 형성되는데, 상기 스위칭 소자들 각각의 위치에 대응되도록 형성될 수 있다. 이러한 화소 정의층(23)은 각 발광영역에 위치한 발광 셀(OEL) 간의 경계를 명확히 구별되게 하여 발광영역 사이의 발광 경계 영역이 명확해지도록 한다. 상기 화소 정의층(23)은 상기 제 1 전극(19)에 비스듬하게 형성되는 경사면을 포함한다. 상기 경사면은 제 1 전극(19)과 이루는 각도 즉, 테이퍼(taper) 각도가 10도 내지 20도(degree) 일 수 있다. 이러한, 화소 정의층(23) 은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 포토 아크릴(photo acryl), 벤조사이클로부텐(BCB) 등의 절연 물질이 도포된 후 패터닝되어 형성될 수 있다. 마찬가지로, 절연 패턴(28) 또한 화소 정의층(23)과 동시에 형성될 수 있으므로, 절연 패턴(28) 형성 물질 또한 화소 정의층(23) 형성 물질과 동일할 수 있다.
유기 발광층(21)은 도면으로 자세히 도시하진 않았지만 정공 주입층(HIL), 정공 수송층(HTL), 발광층(OEL), 전자 주입층(EIL) 및 전자 수송층(ETL)을 포함한다. 정공 주입층(HIL)은 제 1 전극(19)의 표면에 형성된 산화 박막(20) 상에 형성되며, 정공 수송층(HTL)은 정공 주입층(HIL)의 상부 전면에 형성된다. 그리고, 발광층(OEL)은 발광영역의 정공 수송층(HTL) 상에 형성되며, 전자 주입층(EIL)은 발광층(OEL)의 상부 전면에 형성된다. 아울러 전자 수송층(ETL)은 전자 주입층(EIL)의 상부면에 형성된다.
제 2 전극(22)은 상기의 화소 정의층(23)과 유기 발광층(21)을 포함한 하부 기판(10)의 전면을 덮도록 형성된다. 이러한, 제 2 전극(22)은 캐소드 또는 애노드 전극이 될 수 있으며, 하부 발광을 이루고자 하는 경우에는 일 함수값이 비교적 작은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, ITO, ITO/Ag/ITO, ITO/Ag/IZO(Indium Zinc Oxide) 및 그 등가물 중 적어도 하나의 물질로 형성될 수 있다. 반면, 상부 발광을 이루고자 하는 경우에는 ITO, IZO, AZO 중 적어도 하나의 투명 도전성 물질로 형성될 수 있다.
도 5a 및 5b는 도 1 및 도 3에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 및 5d를 참조하여 본 발명의 실시 예에 따른 표시 패널 제조방법을 설명하면 다음과 같다.
도 5a를 참조하면, 먼저 하부 기판(10)으로 사용되는 유리 기판상에 게이트 금속물질을 증착하고 패터닝하여 게이트 전극(11)을 형성한다. 그리고, 게이트 전극(11)을 포함한 하부 기판(10)의 전면에 게이트 절연막(12)을 증착한 후, 게이트 절연막(12) 상에 반도체 층 형성물질과 오믹 접촉층 형성물질 및 소스/드레인 형성물질을 순차적으로 증착한다.
이 후, 상기의 반도체 층 형성물질과 오믹 접촉층 형성물질 및 소스/드레인 형성물질을 동시 또는 순차적으로 패터닝함으로써 반도체 층(13)과 오믹 접촉층(14) 및 소스/드레인 전극(15, 16) 등으로 이루어진 스위칭 소자를 형성한다.
다음으로, 도 5b를 참조하면, 상기 스위칭 소자와 게이트 절연막(12)을 포함한 하부 기판(10)의 전면에 보호막(17)을 형성한 후 패터닝함으로써 스위칭 소자의 드레인 전극(16)이 소정 영역 노출되도록 콘택홀(18)을 형성한다.
그리고, 하부 기판(10) 상에 PPECVD(Plasma Enhanced Chemical Vapor Deposion) 또는 스퍼터링 등의 증착 방법으로 ITO, IZO, AZO 또는 그 등가 물질 즉, 제 1 전극(19) 형성 물질을 증착하고 이를 패터닝하여 상기의 제 1 전극(19)과 함께 하부 정전기 방지 패턴(27a)을 형성한다. 여기서, 제 1 전극(19)은 컨택홀(18)을 통해 스위칭 소자의 드레인 전극(16)과 전기적으로 접촉된다.
다음으로, 제 1 전극(19)과 하부 정전기 방지 패턴(27a)이 형성된 하부 기판(10)의 전면에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 산화 실리콘(SiOx), 질화 실리콘(SiNx), 포토 아크릴(photo acryl), 벤조사이클로부텐(BCB) 등의 절연 물질을 증착하고. 이를 패터닝하여 스위칭 소자가 형성된 비 발광영역에 대응하도록 화소 정의층(23)을 형성함과 아울러 절연 패턴(28)을 함께 형성한다.
이 후, 프린팅 방법이나 섀도우 마스크 방법 또는 열전사법(Laser Induced Thermal Imaging) 등을 이용하여 제 1 전극(19)이 형성된 발광영역의 제 1 전극(19)의 전면에 유기 발광층(21)을 형성한다. 즉, 도면으로 자세히 도시하진 않았지만 유기 발광층(21)은 섀도우 마스크 방법이나 열전사법 등으로 정공 주입층(HIL), 정공 수송층(HTL), 발광층(OEL), 전자 주입층(EIL) 및 전자 수송층(ETL)을 순차적으로 증착함으로써 형성된다.
이 후, 유기 발광층(21)이 형성된 하부 기판(10)의 전면에 PECVD나 스퍼터링 공정을 수행하여 일 함수값이 비교적 작은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금 중 적어도 하나의 금속물질에 은/칼슘(Ag/Ca) 등이 적층된 구조의 제 2 전극(22)을 형성한다. 이러한, 제 2 전극(22)은 상기의 화소 정의층(23)을 포함한 유기 발광층(21)의 전면을 모두 덮도록 형성된다.
한편으로, 적어도 하나의 돌기(L)들이 형성된 상부 기판(EC)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)에 PECVD나 스퍼터링 공정을 수행하여 일 함수값이 비교적 작은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금 중 적어도 하나의 금속물질을 증착하고 이를 패터닝하여 상부 정전기 방지 패턴(27b)을 형성한다.
이 후, 도 5c에 도시한 바와 같이, 상부 또는 하부 기판(10,EC)의 비 표시 영역(1b)에 실런트(SL)를 형성한 다음, 적어도 하나의 돌기(L)들에 의해 상기 상부 기판(EC)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)에 형성된 상부 정전기 방지 패턴(27b)이 하부 정전기 방지 패턴(27a)과 전기적으로 접속하도록 합착 시킨다.
그리고, 도 5d에 도시한 바와 같이, 상기 비 표시 영역(1b)의 미리 설정된 어느 한 지점 예를 들어, A 및 A' 화살표 지점을 스크라이빙 한 후, 커팅 공정을 수행하여 더미 영역(DU1,DU2)을 제거한다.
따라서, 완성된 본 발명의 표시 패널(1)의 일부 영역 즉, 비 표시 영역(1b)의 일부 영역에는 컨팅 된 이후의 상부 정전기 방지 패턴(27b)과 하부 정전기 방지 패턴(27a)이 각각 남아있게 된다.
이와 같이, 본 발명의 표시 패널(1) 커팅시에는 더미 영역(DU1,DU2) 및 비 표시 영역(1b)에 형성되었던 정전기 방지 패턴부가 동시에 커팅되도록 함으로써 커팅시 발생되는 정전기들이 정전기 방지 패턴부를 통해 외부로 분산되도록 할 수 있다.
도 6a 및 6c는 본 발명의 다른 실시 예에 따른 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 및 6c는 듀얼 패널타입(dual panel type)의 AMOLED 패널 예를 들어, DOD 구조의 AMOLED 패널에 본 발명에 따른 정전기 방지 패턴부가 적용되는 일 예를 나타낸 것으로써, 도 6a 및 6c를 참조하여 본 발명의 실시 예에 따른 표시 패널 제조방법을 설명하면 다음과 같다.
도 6a 및 6c에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 표시 패널(1)은 서로 마주보도록 합착 된 하부 및 상부 기판(10,30)을 포함하며, 상부 및 하부 기판(10,30)의 표시 영역(1a)에는 발광 셀(OEL)들과 각각의 발광 셀(OEL)들을 동작시키는데 필요한 각종 신호를 제공하는 셀 구동부(DRV)가 구비된다. 이러한, 하부 및 상부 기판(10,30)은 실런트에 의해 서로 합착되는데, 실런트는 하부 및 상부 기판(10, 30)의 비 표시 영역(1b)에 형성된다.
여기서, 본 발명의 다른 실시 예에 따른 하부 기판(10)은 도 5a 내지 도 5d에 도시된 하부 기판(10)과는 제 1 전극(19) 및 컨택 전극(25)을 제외한 나머지 구성이 모두 동일하다. 따라서, 하부 기판(10)에 대한 구성 및 제조방법에 대한 설명은 도 5a 및 도 5d 등을 참조한 설명으로 대신하기로 한다. 다만, 도 6a 내지 6c에 도시된 하부 기판(10)에는 도 5a 내지 도 5d의 제 1 전극(19)이 형성되지 않고 대신 동일한 형태의 컨택 전극(25)이 형성된다. 여기서, 더미 영역(DU1,DU2)과 비 표시 영역(1b)에 형성된 하부 정전기 방지 패턴(27a) 및 절연 패턴(28) 또한 도 5a 내지 도 5d에 도시된 바와 동일하다.
도 6a 내지 6c을 참조하여 발광 셀(OEL)이 형성된 상부 기판(30)과 상부 정전기 방지 패턴(27b)의 구조를 상세히 설명하면 다음과 같다.
상부 기판(30)에는 표시 영역(1a)의 비 발광영역에 형성되는 보조 전극(31), 보조 전극(31)을 포함한 상부 기판(30)의 하부 전면에 형성된 제 1 전극(32), 제 1 전극(32)이 형성된 상부 기판(30)의 비 발광 영역에 무기 절연물질로 형성된 버퍼층(33), 하부 기판(10)의 컨택 전극(25)과 대응하도록 상부 기판(30)의 비 발광 영 역에 형성되는 컨택 스페이서(35), 발광 영역을 서브 화소 단위로 구분하기 위해 보조 전극(31)에 대응하도록 형성되는 세퍼레이터(34), 제 1 전극(32)과 세퍼레이터(34) 및 컨택 스페이서(35)를 모두 덮도록 상부 기판(30)의 하부 전면에 형성된 유기 발광층(37), 상기 유기 발광층(37)의 하부 전면에 형성된 제 2 전극(38)이 형성된다.
아울러, 상부 기판(30)의 더미 영역(DU1,DU2) 중 상기 하부 정전기 방지 패턴(27a)과 대응되는 어느 한 영역에는 컨택 스페이서(35) 또는 세퍼레이터(34)와 동일한 물질로 형성되는 복수의 돌기(L)가 형성된다. 그리고, 상기 각각의 돌기(L)를 포함한 더미 영역(DU1,DU2)과 비 표시 영역(1b)의 일부 또는 전면에는 제 1 또는 제 2 전극(34,38)과 동일한 물질로 상부 정전기 방지 패턴(27b)이 형성된다.
상부 기판(30)의 보조 전극(31)은 제 1 전극(31)의 저항 성분을 보상하여 더욱 효과적인 전압을 인가하기 위해 저 저항 금속물질로 형성되는데, 이러한 보조 전극(31)은 상부 기판(30)의 비 발광영역에 형성된다. 보조 전극(31)을 이루는 저 저항 금속물질로는 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 은(Ag), 구리 합금 중 적어도 하나의 금속물질이 사용될 수 있다.
제 1 전극(32)은 보조 전극(31)을 모두 덮도록 상부 기판(30)의 하부 전면에 형성된다. 이러한, 제 1 전극(32)은 애노드 전극이 될 수 있으며, ITO, IZO, AZO 중 적어도 하나의 투명 도전성 물질로 형성될 수 있다. 여기서, 제 1 전극(32)의 일측은 비 발광영역의 패드 전극(미도시)을 통해 공통 전원배선에 접속되기 때문에 제 1 전극(32)과 보조 전극(31)은 공통 전원배선으로부터 공통전원을 공급받는다.
버퍼층(33)은 보조 전극(31)이 형성된 비 발광영역에 무기 절연물질로 형성된다. 이러한, 버퍼층(33)은 컨택 스페이서(35)나 세퍼레이터(34)의 두께, 높이 및 접착력을 보완하기 위한 것으로, SiNx, SiOx, SiON, SiOy 중 어느 하나의 무기 절연물질로 이루어질 수 있다.
컨택 스페이서(35)는 상부 기판(30)의 제 2 전극(38)과 하부 기판(10)의 전기적인 접촉이 필요한 영역에 기둥 형태로 형성되는데, 컨택 스페이서(35)는 역 테이퍼 즉, 역 사다리꼴 형태로 형성될 수 있다. 구체적으로, 컨택 스페이서(35)는 상부 기판(30)의 가장 하부면에 형성된 제 2 전극(38)이 하부 기판(10)의 컨택 전극(25)과 전기적으로 접촉되도록 하기 위한 것으로, 하부 기판(10)의 컨택 전극(25) 형성영역과 일부 대응되는 위치에 역 사다리꼴 형태로 형성된다. 컨택 스페이서(35)는 가시광 대역의 굴절율을 가지는 투명한 유기물질 예를 들어, poly styrenr, poly 2-vinylthiophene, poly vinylcarbazole 중 적어도 하나의 물질로 패터닝되어 형성될 수 있다.
세퍼레이터(34)는 각 서브 화소를 감싸는 격벽 형태로 상기 보조 전극(31)과 대응되는 영역에 형성되는데, 보조 전극(31)의 위치에 따라 하부 기판(10)의 게이트 라인(GL) 또는 데이터 라인(DL)에 대응되도록 형성될 수도 있다. 세퍼레이터(34)는 감광성 유기물질 예를 들어, 포토 레지스트(PR), 포토 아크릴(photo acryl) 또는 벤조사이클로부텐(BCB) 등이 도포된 후 패터닝되어 형성될 수 있다.
상술한 버퍼층(33)과 컨택 스페이서(35) 및 세퍼레이터(34) 중 적어도 하나 의 구조물 형성시에는 상기에서 상술한 본 발명의 돌기(L)들이 동일한 물질과 동일한 공정과정으로 함께 형성될 수도 있다.
유기 발광층(37)은 정공 주입층(HIL), 정공 수송층(HTL), 발광층(OEL), 전자 주입층(EIL) 및 전자 수송층(ETL)을 포함한다. 정공 주입층(HIL)은 제 1 전극(32) 예를 들어, 애노드 전극과 컨택 스페이서(35) 등을 포함한 상부 기판(30)의 하부 전면에 형성되며, 정공 수송층(HTL)은 정공 주입층(HIL)을 포함한 상부 기판(30)의 하부 전면에 형성된다. 아울러, 발광층(OEL)은 발광영역의 정공 수송층(HTL) 상에 형성되며, 전자 주입층(EIL)은 발광층(OEL) 및 정공 수송층(HTL)을 포함한 상부 기판(30)의 하부 전면에 형성된다. 그리고 전자 수송층(ETL)은 전자 주입층(EIL)을 포함한 상부 기판(30)의 전면에 형성된다.
제 2 전극(38)은 상기의 세퍼레이터(34) 등에 의해 서브 화소 단위로 분리된 유기 발광층(37)을 덮도록 형성된다. 이러한, 제 2 전극(38)은 캐소드 전극이 될 수 있으며, 일 함수값이 비교적 작은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, ITO, ITO/Ag/ITO, ITO/Ag/IZO(Indium Zinc Oxide) 및 그 등가물 중 적어도 하나의 물질로 형성될 수 있다. 여기서, 은(Ag)은 상부 발광방식에서 유기 발광층(37)으로부터의 빛을 상면으로 반사시키기도 한다. 이러한, 제 2 전극(38)의 형성 시에는 상기에서 상술한 본 발명의 상부 정전기 방지 패턴(27b)이 동시에 형성될 수 있다.
이 후, 도 6b를 참조하면, 상부 또는 하부 기판(10,30)의 비 표시 영역(1b)에는 실런트(SL)가 형성되고, 적어도 하나의 돌기(L)들에 의해 상부 기판(EC)의 비 표시 영역(1b)과 더미 영역(DU1,DU2)에 형성된 상부 정전기 방지 패턴(27b)이 하부 정전기 방지 패턴(27a)과 전기적으로 접속되도록 합착된다. 그리고, 도 6c와 같이, 상기 비 표시 영역(1b)의 미리 설정된 어느 한 지점 이 스크라이빙 및 커팅되어 더미 영역(DU1,DU2)이 제거된다.
따라서, 완성된 본 발명의 표시 패널(1)의 일부 영역 즉, 비 표시 영역(1b)의 일부 영역에는 컨팅 된 이후의 상부 정전기 방지 패턴(27b)과 하부 정전기 방지 패턴(27a)이 각각 남아있게 된다.
이와 같이, 본 발명의 표시 패널(1) 커팅시에는 더미 영역(DU1,DU2) 및 비 표시 영역(1b)에 형성되었던 정전기 방지 패턴부가 동시에 커팅되도록 함으로써 커팅시 발생되는 정전기들이 정전기 방지 패턴부를 통해 외부로 분산되도록 할 수 있다. 따라서, 표시 패널(1)의 제조 공정시 불량률을 감소시켜 공정 수율을 더욱 향상시밀 수 있게 된다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면 후술 될 특허 청구 범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.
도 1은 본 발명의 실시 예에 따른 발광 표시장치를 나타낸 구성 회로도이다. 그리고, 도 2는 도 1에 도시된 표시 패널의 한 서브 화소를 나타낸 등가 회로도
도 3은 도 1에 도시된 표시 패널의 제조 과정을 설명하기 위한 구성 회로도
도 4는 도 3에 도시된 I-I' 영역을 나타낸 공정 단면도
도 5a 및 5b는 도 1 및 도 3에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도
도 6a 및 6c는 본 발명의 다른 실시 예에 따른 표시 패널의 제조 방법을 설명하기 위한 공정 단면도
＊도면의 주요 부분에 대한 부호의 간단한 설명＊
1: 표시 패널 2: 게이트 구동부
3: 데이터 구동부 4: 전원 공급부
5: 타이빙 제어부 11: 게이트 전극
19: 제 1 전극 22: 제 2 전극
27a: 하부 정전기 방지 패턴 27b: 상부 정전기 방지 패턴
L: 돌기 EC: 상부 기판
SL: 실런트 28: 절연 패턴

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 각각 표시 영역, 비표시 영역 및 더미영역을 구비한 하부 기판과 각각 표시 영역, 비표시 영역 및 더미영역을 구비하며 상기 더미 영역에 적어도 하나의 돌기를 구비한 상부 기판을 준비하는 단계;
    상기 하부 기판의 상기 표시 영역에 복수의 셀 구동부를 형성하는 단계;
    상기 상부 또는 상기 하부 기판의 상기 표시 영역에 복수의 발광 셀을 형성하는 단계;
    상기 하부 기판의 비 표시 영역과 더미 영역의 상에 적어도 하나의 도전성 금속 물질로 하부 정전기 방지패턴을 형성하는 단계;
    상기 돌기를 모두 덮도록 상기 상부 기판의 더미 영역 및 비표시 영역에 상부 정전기 방지 패턴을 형성하는 단계;
    상기 상부 및 하부 정전기 방지 패턴이 전기적으로 연결되도록 상기 상부 및 하부 기판을 합착하는 단계; 및
    상기 더미 영역과 상기 비표시 영역의 경계에서 상기 상부 및 상기 하부 기판을 커팅하여, 상기 비 표시 영역의 상부 및 하부 기판에 각각 상부 및 하부 정전기 방지 패턴을 잔류시키는 단계를 포함하며,
    상기 잔류된 상부 및 하부 정전기 방지 패턴은 전기적으로 절연된 것을 특징으로 하는 발광 표시장치의 제조방법.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 상부 기판에 상기 발광 셀이 위치하는 경우, 상기 하부 정전기 방지패턴은 상기 셀 구동부의 게이트 전극 또는 소스/드레인 전극 형성시 동일한 공정 과정을 통해 형성될 수 있고, 상기 상부 정전기 방지 패턴은 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수도 있으며,
    상기 하부 기판에 상기 발광 셀이 위치하는 경우, 상기 하부 정전기 방지패턴은 상기 셀 구동부의 게이트 전극 또는 소스/드레인 전극 형성시 동일한 공정 과정을 통해 형성되거나 상기 발광 셀의 제 1 또는 제 2 전극 형성시 동일한 공정 과정을 통해 형성될 수 있고, 상기 상부 정전기 방지 패턴은 상기 상부 기판에 별도로 형성될 수 있는 것을 특징으로 하는 발광 표시장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 돌기는
    상기 상부 기판의 더미 영역에 상기 상부기판과 일체로 형성되거나 상기 복수의 셀 구동부 형성시 버퍼층과 컨택 스페이서 및 세퍼레이터 중 적어도 하나의 구조물과 동일한 공정 과정을 통해 형성되는 것을 특징으로 하는 발광 표시장치의 제조 방법.
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