KR101585250B1 - 반도체 장치 및 그 반도체 장치의 제조 방법과 반도체 밀봉용 수지 - Google Patents

반도체 장치 및 그 반도체 장치의 제조 방법과 반도체 밀봉용 수지 Download PDF

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본원 발명은, 리드와 밀봉체 수지(몰드 수지)의 밀착성을 향상시켜, 박리를 일으키지 않고, 신뢰성이 높은 반도체 장치를 제공하는 것에 있다. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치로서，상기 복수의 리드가, 상기 수지로부터 노출되는 아우터 리드 부분과 상기 수지에 매립된 이너 리드 부분을 갖고, 상기 수지가 벤젠환을 갖는 방향족 화합물 및/또는 시클로헥산환을 갖는 화합물을 함유하고, 상기 이너 리드 부분의 표면 재료와 상기 수지가 접하는 계면에서의 상기 수지에 함유되는 벤젠환 및/또는 시클로헥산환과, 상기 이너 리드 부분의 표면 재료의 주구성 재료인 금속 원자가 겹치도록 배열되어 있는 것을 특징으로 한다.
벤젠환, 시클로헥산환, 수지, 이너 리드, 아우터 리드, 방향족 화합물, 박리 강도

Description

반도체 장치 및 그 반도체 장치의 제조 방법과 반도체 밀봉용 수지{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR SEALING RESIN}
본 발명은, 반도체 장치 및 그 반도체 장치의 제조 방법과 반도체 밀봉용 수지에 관한 것이다.
특허 문헌 1에는, Cu 합금으로 이루어지는 리드 모재에 기초 도금으로서 Cu 스트라이크 도금을 한 후에 와이어 본딩용 또는 다이 본딩용의 은, 금, 팔라듐 등을 부분 도금하고, 리드가 접속된 반도체 칩을 수지 등으로 밀봉하는 방법이 공개되어 있다.
비특허 문헌 1은, 고체 물리학에 관한 고전적인 문헌으로, 격자 상수(최근접 원자간 거리 등)가 게재되어 있다.
비특허 문헌 2에는, 고분자 재료의 습윤성, 마찰·마모 특성, 접착성, 생체 적합성 등에서의 고분자 고체 표면의 구조와 물성의 제어에 관하여, 방사광을 이용한 표면 X선 회절, 주사 포스 현미경에 의한 해석 기술이 기재되어 있다.
[특허 문헌 1] 일본 특개평9-195068호 공보
[비특허 문헌 1] 제5판 키텔 고체 물리학 입문(상) : p.28, 마루젠 주식회사(1978년)
[비특허 문헌 2] 덴소 테크니컬 리뷰 : vol.12, No.2, pp.3∼12(2007년)
특허 문헌 1에 기재된 바와 같이, 리드 모재에 구리, 은, 금, 팔라듐 등을 도금한 후에 수지 등으로 반도체 칩을 밀봉하는 방법을 실시하여도, 이들 도금 표면과 수지 등으로 이루어지는 밀봉체의 밀착성이 충분하지 않아, 박리를 일으키는 경우가 있었다. 그리고, 이 박리의 문제는, 종래보다도 높은 리플로우 온도가 필요한 무납 땜납이 이용되게 되었기 때문에, 보다 심각화되어 가고 있다.
본 발명의 목적은, 리드와 밀봉체 수지(몰드 수지)의 밀착성을 향상시켜, 박리를 일으키지 않는 반도체 장치를 제공하는 것에 있다. 또한, 본 발명의 목적은, 신뢰성이 높은 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은, 수율이 높은 반도체 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 목적은, 박리를 일으키지 않는 반도체 밀봉용 수지를 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 발명의 반도체 장치는, 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치로서, 상기 복수의 리드가, 상기 수지로부터 노출되는 아우터 리드 부분과 상기 수지에 매립된 이너 리드 부분을 갖고, 상기 수지가 벤젠환을 갖는 방향족 화합물 및/또는 시클로헥산환을 갖는 화합물을 함유하고, 상기 이너 리드 부분의 표면 재료와 상기 수지가 접하는 계면에서의 상기 수지에 함유되는 벤젠환 및/또는 시클로헥산환과, 상기 이너 리드 부분의 표면 재료의 주구성 재료인 금속 원자가 겹치도록 배열되어 있는 것을 특징으로 한다.
본 발명에 따르면, 리드와 밀봉체 수지(몰드 수지)의 밀착성을 향상시켜, 박리를 일으키지 않는 반도체 장치를 제공할 수 있다. 또한, 본 발명에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 본 발명에 따르면, 수율이 높은 반도체 제조 방법을 제공할 수 있다.
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 방향족 화합물 수지를, 반도체 칩을 밀봉하는 밀봉체로서 사용하고, 밀봉체로부터 리드의 일부가 노출되는 구조를 갖는 반도체 장치 및 그 제조에 적용하기에 유효한 기술에 관한 것이다. 또한, 밀봉체로서 이용하는 수지에 관한 것이다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 발명자들은, 리드와 밀봉 수지(몰드 수지)의 밀착성을 향상시키기 위한 수단을 얻기 위해서 예의 연구를 행한 결과, 리드의 표면 재료와 밀봉 수지의 조합으로서, 격자 정합성이 높은 재료의 조합을 이용하는 것이 유효한 것을 발견하였다.
구체적으로는, 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속으로 이루어지는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 상기 이너 리드 부분의 표면 재료로서 구리(Cu) 또는 니켈(Ni)의 (111) 배향막을 이용하고, 이 표면 재료에 붕소(B) 0.5∼12at％, 망간(Mn) 0.2∼13at％, 실리콘(Si) 0.2∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키고, 상기 수지로서 벤젠환을 함유하는 방향족 화합물을 이용하는 것이 유효하다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속으로 이루어지는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 상기 이너 리드 부분의 표면 재료로서 구리 또는 니켈의 (111) 배향막을 이용하고, 이 표면 재료에 산소를 함유시키고, 상기 수지로서 벤젠환을 함유하는 방향족 화합물을 이용하고, 이 수지에 시클로헥산 분자(시클로헥산환이라고도 부름)를 함유시키는 것이 유효하다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속으로 이루어지는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 상기 이너 리드 부분의 표면 재료로서 백금(Pt) 또는 팔라듐(Pd)의 (111) 배향막 또는 루테늄(Ru)의 (001) 배향막을 이용하고, 이 표면 재료에 붕소 0.1∼12at％, 망간 0.2∼13at％, 실리콘 0.4∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유 시키고, 상기 수지로서 벤젠환을 함유하는 방향족 화합물을 이용하는 것이 유효하다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속으로 이루어지는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 상기 이너 리드 부분의 표면 재료로서 백금 또는 팔라듐의 (111) 배향막 또는 루테늄의 (001) 배향막을 이용하고, 상기 수지로서 벤젠환을 함유하는 방향족 화합물을 이용하고, 이 수지에 시클로헥산 분자를 함유시키는 것이 유효하다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속으로 이루어지는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치에서, 상기 이너 리드 부분의 표면 재료로서 금(Au) 또는 은(Ag)의 (111) 배향막을 이용하고, 상기 수지로서 벤젠환을 함유하는 방향족 화합물을 이용하고, 이 수지에 시클로헥산 분자를 함유시키는 것이 유효하다. 이 경우, 바람직하게는, 금 또는 은에는, 붕소0.2∼13at％, 망간 0.4∼13at％, 실리콘 0.1∼12at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 더욱 유효하다.
이하의 실시 형태에서는, 편의상, 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한，이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수로 한정 되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한，이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백히 필수이다라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
이하, 본 발명의 실시 형태를 도면에 도시한 실시예에 의해 상세하게 설명한다.
우선, 도 1은 본 발명에서의 실시예인 반도체 장치의 사시도를 도시한 것이다. 또한, 도 2는 도 1의 A-B 단면도이다. 본 실시예에서의 반도체 장치의 패키지 형태는, QFP(Quad Flat Package)이다.
도 1에 도시한 바와 같이, 본 실시예에서의 반도체 장치(1)는, 직방체의 형상을 한 수지(밀봉체)(2)로 덮여져 있고, 이 수지(2)의 4측면으로부터 리드(3)가 돌출되어 있다. 리드(3)는, L자형으로 구부려진 구조를 하고 있다.
또한, 도 2에 도시한 바와 같이, 리드(3)는, 수지(2)의 측면으로부터 돌출되어 있는 아우터 리드(3a)와 수지(2)의 내부에 형성되어 있는 이너 리드(3b)로 구성되어 있다. 좌우의 이너 리드(3b) 사이에 끼워진(복수의 이너 리드(3b)로 둘러싸여진) 중앙부에는, 탭(4)이 형성되어 있고, 이 탭(4) 위에 반도체 칩(5)이 배치되어 있다. 반도체 칩(5)에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 회로 소자나 배선이 형성되어 있고, 최상층에 본딩 패드(5a)가 형성되어 있다. 본딩 패드(5a)는, 와이어(6)와 접속되어 있고, 이 와이어(6)는 이너 리드(3b)에 접속되어 있다.
도 3은 도 2의 영역 C를 확대한 도면이다. 즉, 도 3은 수지(2)에 매립되어 있는 이너 리드(3b)를 확대한 단면도이다.
도 3에 도시한 바와 같이, 이너 리드(3b)의 표면(이면도 포함함)에는, 표면층(10)이 형성되어 있다. 리드(3)는 구리, 구리 합금, 니켈 합금, 철 합금을 주재료로 하여 구성되어 있다. 표면층(10)은, 구리, 니켈, 백금, 루테늄, 팔라듐, 금, 은 등을 주재료로 하지만, 본 발명에서는, 이하에 설명하는 바와 같이, 수지(2)와의 밀착성을 향상시키기 위해서, 붕소, 망간, 실리콘 등을 첨가 원소로서 함유시키는 경우가 있다. 또한, 밀착성을 향상시키기 위해서, 수지(2)에는 벤젠환이나 시클로헥산 분자를 함유시킨다. 표면층(10)은, 예를 들면, 도금이나 화학 기상 증착법, 스퍼터 등에 의해 형성되지만, 제조 속도를 빠르게 하거나, 코스트를 싸게 하거나 하기 위해서는 도금이 바람직하다. 또한，이하에 설명하는 결정 배향성이 높은 표면층을 형성하기 위해서는, 온도 조건으로서 35℃ 이상의 고온에서 도금을 행 하는 것이 바람직하다. 이것은, 35℃ 이상의 고온에서는, 원자가 활발하게 움직이기 쉬워, 보다 안정된 배치에 들어가는 경향이 높아지기 때문에다. 단, 온도가 너무 높으면 습식 도금에서 부식이 생기기 때문에, 70℃ 이하의 온도에서 도금을 행하는 것이 바람직하다.
이하, 표면층(10)의 재료와 수지(2)의 바람직한 조합의 선정 및 그에 의한 밀착성 향상 효과에 대하여 설명한다.
처음에, 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)를 수지(2)로서 이용하고, 구리, 니켈, 백금, 팔라듐, 은 및 금의 각각의 (111) 배향 결정 및 루테늄의 (001) 배향 결정을 표면층(10)으로서 이용한 경우에, 수지(2)와 표면층(10)의 밀착성을 실험에 의해 평가한 결과를 도 4∼도 10에 도시한다. 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10은, 각각, 구리, 니켈, 백금, 팔라듐, 루테늄, 금, 은을 표면층(10)으로서 이용한 경우의 결과이다.
이들 도면에서, 종축의 박리 강도 F/Fo는, 박리 에너지 F를, 횡축이 제로인 경우의 박리 에너지 Fo로 나눗셈함으로써 무차원화하여 나타내고 있다. Fo의 값은, 구리, 니켈, 백금, 팔라듐, 루테늄, 금, 은에 대하여 각각, 0.226, 0.258, 0.153, 0.156, 0.158, 0.095, 0.094이다. 또한, 이들 단위는, 쥴마다 평방미터이다.
여기서, Fo의 값은, 구리, 니켈보다도 백금, 팔라듐, 루테늄이 작고, 또한 이들보다도 은, 금이 작게 된다. 이 대소 관계를 결정하는 지배 인자로서, 수 지(2)를 구성하는 벤젠환과의 격자 미스매치가 중요한 것을 발명자는 발견하였다. 즉, 벤젠환의 제2 근접 탄소 원자간의 거리 0.243나노미터에 대하여, 표면층(10)의 최근접 원자간 거리가 가까울수록 박리 에너지 Fo가 큰 것을 발견하였다. 여기서, 구리, 니켈, 백금, 팔라듐, 루테늄, 금, 은의 최근접 원자간 거리는, 나노미터를 단위로 하여, 각각 0.256, 0.249, 0.277, 0.275, 0.265, 0.288, 0.289이며, 예를 들면, 비특허 문헌 1의 28페이지에 게재되어 있는 격자 상수(최근접 원자간 거리등)로부터 용이하게 얻어진다. 이들 값과 벤젠환의 제2 근접 탄소 원자간 거리 0.243나노미터의 차가 작을수록 Fo는 커지는 것을 발명자는 발견하였다.
따라서, 도 4∼도 10에 도시한 첨가 원소를 함유하는 경우의 F/Fo의 결과에 대해서도, 첨가 원소를 첨가함으로써, 표면층(10)의 최근접 원자간 거리를 0.243나노미터에 가깝게 하는 작용이 얻어지기 때문에, F/Fo를 크게 할 수 있는 것을 발견하였다. 단, 첨가 원소를 너무 높은 농도로 지나치게 첨가하면, 표면층(10)의 결정 구조가 불안정하게 되기 때문에, 오히려 F/Fo는 작아지게 된다. 따라서, 도 4∼도 10에 도시한 바와 같이, 첨가 원소의 농도에는, F/Fo를 크게 하는 점에서, 적절한 농도 범위가 있는 것을 발견하였다. 효과가 있는 농도 범위는 이하와 같다.
도 4, 도 5로부터, 이너 리드 부분의 표면 재료로서 구리 또는 니켈의 (111) 배향막을 이용한 경우, 이 표면 재료에 붕소 0.5∼12at％, 망간 0.2∼13at％, 실리콘 0.2∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 유효하다.
도 6, 도 7, 도 8로부터, 이너 리드 부분의 표면 재료로서 백금 또는 팔라듐 의 (111) 배향막 또는 루테늄의 (001) 배향막을 이용하고, 이 표면 재료에 붕소 0.1∼12at％, 망간 0.2∼13at％, 실리콘 0.4∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 유효하다.
도 9, 도 10으로부터, 이너 리드 부분의 표면 재료로서 금 또는 은의 (111) 배향막을 이용한 경우, 이 표면 재료에 붕소 0.2∼13at％, 망간 0.4∼13at％, 실리콘 0.1∼12at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 유효하다.
금 및 은에 대해서는, 첨가 원소를 함유하지 않는 경우의 박리 에너지 Fo가 작아, 원래 밀착성이 약하고, 또한 도 9, 도 10에 도시한 바와 같이, 첨가 원소를 함유시켜도 박리 강도가 기껏해야 2배 정도로 밖에 증대되지 않기 때문에, 수지(2)에 시클로헥산 분자를 첨가하는 것이 보다 바람직하다. 이 이유는, 시클로헥산 분자의 제2 근접 탄소 원자간 거리가 약 0.27나노미터로, 벤젠환보다도 커서, 금, 은의 최근접 원자간 거리 0.288, 0.289나노미터와의 미스매치가 작기 때문이다. 백금, 팔라듐, 루테늄에 대해서도, 최근접 원자간 거리가 각각 0.277, 0.275, 0.271나노미터이기 때문에, 제2 근접 탄소 원자간 거리가 약 0.27나노미터인 시클로헥산 분자를 첨가하는 것이 보다 바람직하다. 구리, 니켈의 경우에는, 최근접 원자간 거리가 0.255, 0.249나노미터이기 때문에, 시클로헥산 분자를 첨가할 필요가 없다.
그러나, 전기를 흘릴 정도로 표면이 얇게 산화되어 있는 구리, 니켈의 경우에는, 산소가 들어감으로써 최근접 원자간 거리가 약 0.3나노미터에 근접하기 때문에, 금이나 은의 경우와 마찬가지로, 수지(2)에 시클로헥산 분자를 첨가하는 것이 보다 바람직하다.
이들 효과를 나타낸 도면이, 도 11∼도 13이다. 이들 도면에서도, 종축의 박리 강도 F/Fo는, 박리 에너지 F를, 횡축이 제로인 경우의 박리 에너지 Fo로 나눗셈함으로써 무차원화하여 나타내고 있다.
도 11은 이너 리드 부분의 표면 재료로서 금 또는 은의 (111) 배향막을 이용하고, 수지(2)로서 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)를 이용한 경우에, 수지(2)에 시클로헥산을 함유하는 효과를 도시한 도면이다.
도 12는 이너 리드 부분의 표면 재료로서 백금 또는 팔라듐의 (111) 배향막 또는 루테늄의 (001) 배향막을 이용하고, 수지(2)로서 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)를 이용한 경우에, 수지(2)에 시클로헥산을 함유하는 효과를 도시한 도면이다.
도 13은 이너 리드 부분의 표면 재료로서 구리 또는 니켈의 (111) 배향막이 산화된 재료를 이용하고, 수지(2)로서 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)를 이용한 경우에, 수지(2)에 시클로헥산을 함유하는 효과를 도시한 도면이다.
이들 도면에서, 시클로헥산 분자의 첨가는, 예를 들면, 토레이 다우코닝 주식회사제의 2-(3, 4 에폭시시클로헥실)에틸트리메톡시실란이라고 하는 커플링제를 첨가함으로써 실시한다. 또한，β-(3, 4-에폭시시클로헥실)에틸트리에톡시실란 등을 이용할 수도 있다.
도 11∼도 13에 도시된 바와 같이, 시클로헥산 분자의 첨가 농도에는 효과를 얻는 데에 적정한 농도가 있어, 농도가 너무 높아도 바람직하지 않다. 이것은, 농도가 너무 높으면 수지(2)에 존재하는 벤젠환의 연결을 불안정하게 하기 때문에, 오히려 박리 강도가 저하되게 되기 때문이다. 도 11∼도 13으로부터, 적절한 시클로헥산 분자의 첨가 농도는, 이너 리드의 표면이 (111) 배향을 갖는 금, 은의 경우에는 2∼40at％이고, 이너 리드의 표면이 (111) 배향을 갖는 백금, 팔라듐, (001) 배향을 갖는 루테늄의 경우에는 1∼20at％이며, 이너 리드의 표면이 (111) 배향을 갖는 구리, 니켈이 산화된 재료의 경우에는 1∼20at％이다.
도 11에는 일부의 예만 도시하고 있지만, 시클로헥산 분자를 첨가한 경우에도, 금, 은에 붕소 0.2∼13at％, 망간 0.4∼13at％, 실리콘 0.1∼12at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하다. 또한, 도 12에도 일부의 예만 도시하고 있지만, 시클로헥산 분자를 첨가한 경우에도, 백금, 팔라듐, 루테늄에 붕소 0.1∼12at％, 망간 0.2∼13at％, 실리콘 0.4∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하다. 또한, 도 13에도 일부의 예만 도시하고 있지만, 시클로헥산 분자를 첨가한 경우에도, 산화되어 있는 구리, 산화되어 있는 니켈에 붕소 0.5∼12at％, 망간 0.2∼13at％, 실리콘 0.2∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하다.
이상의 설명에서는, 시클로헥산 분자(시클로헥산환)를 첨가한 경우를 나타냈지만, 본 발명의 특징은, 시클로헥산환의 제2 근접 탄소 원자간 거리와, 수지와 접 촉하는 이너 리드 부분의 표면 재료를 구성하는 금속의 최근접 원자간 거리가 근사하고 있는 것이다. 따라서, 시클로헥산환을 갖는 화합물이면, 적용 가능하다.
여기까지의 예는, 구리, 니켈, 백금, 팔라듐, 금, 은, 산화된 구리, 산화된 니켈은 (111) 배향율이 100％인 예이며, 루테늄에 대해서는 (001) 배향율이 100％인 예이다.
그러나, 도 14∼18에 도시된 바와 같이, 배향율이 100％가 아니라, 51％ 이상인 경우에도, 100％인 경우와 거의 마찬가지의 박리 강도 향상 효과가 얻어지는 것을 알 수 있다. 여기서, 구리, 니켈, 백금, 팔라듐, 금, 은, 산화된 구리, 산화된 니켈의 (111) 배향율은, 도 19와 같은 광각 X선 회절 스펙트럼에서, (111)의 피크 강도를 (111), (200), (220), (311)의 피크 강도의 총합으로 나눗셈하고, 그 몫에 100을 곱셈한 값으로 정의한다. 단위는 ％이다. 또한, 루테늄의 (001) 배향율은, (002)의 피크 강도를 (100), (002), (101)의 피크 강도의 총합으로 나눗셈하고, 그 몫에 100을 곱셈한 값으로 정의한다. 이것도 단위는 ％이다.
도 14∼18에 도시된 바와 같이, 이들 배향율은 51％ 이상인 것이 보다 바람직하다. 또한, 도 14∼18에는 일부의 예만 도시하고 있지만, 배향율이 100％가 아닌 경우에도, 구리, 니켈에 붕소 0.5∼12at％, 망간 0.2∼13at％, 실리콘 0.2∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하다. 또한, 도 14∼도 18에는 도시하고 있지 않지만, 배향율이 100％가 아닌 경우에도, 백금, 팔라듐, 루테늄에 붕소 0.1∼12at％, 망간 0.2∼13at％, 실리콘 0.4∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람 직하고, 수지(2)에 시클로헥산 분자를 1∼20at％의 농도로 첨가하는 것이 보다 바람직하다. 또한, 도 14∼도 18에는 도시하고 있지 않지만, 배향율이 100％가 아닌 경우에도, 금, 은에 붕소 0.2∼13at％, 망간 0.4∼13at％, 실리콘 0.1∼12at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하고, 수지(2)에 시클로헥산 분자를 2∼40at％의 농도로 첨가하는 것이 보다 바람직하다. 또한, 도 14∼도 18에는 도시하고 있지 않지만, 배향율이 100％가 아닌 경우에도, 산화된 구리, 산화된 니켈에 붕소 0.5∼12at％, 망간 0.2∼13at％, 실리콘 0.2∼13at％의 군으로부터 선택되는 하나를 첨가 원소로서 함유시키는 것이 보다 바람직하고, 수지(2)에 시클로헥산 분자를 1∼20at％의 농도로 첨가하는 것이 보다 바람직하다.
여기까지는, 수지(2)로서 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)를 이용한 예와, 그것에 시클로헥산 분자를 첨가한 예에 대하여 설명해 왔지만, 수지(2)로서 벤젠환을 40at％ 이상 함유하는 경우에는 마찬가지의 효과가 얻어진다. 벤젠환의 농도가 40at％보다 작아지면, 벤젠환의 제2 근접 탄소 원자간 거리로 특징지어지는 격자 매칭의 영향이 약해지므로, 본 실시예에서 설명한 효과는 작아진다.
다음으로, 격자 미스매치의 영향에 대하여 상세하게 설명한다. 도 20은 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)의 분자 구조로서, 벤젠환의 제2 근접 탄소 원자간 거리 0.243나노 미터와 그 루트 3배(31/2배, 약 1.73배)인 0.421나노미터가 도시되어 있다. 도 21에는, 구리의 (111)면이 도시되어 있고, 그 최근접 구리 원자간 거리 0.255나노미터와 그 루트 3배인 0.442나노미터가 도시되어 있다. 최근접 구리 원자간 거리 0.255나노미터는, 벤젠환의 제2 근접 탄소 원자간 거리 0.243나노미터와 가까운 값으로, 격자 미스매치가 작다. 도 21의 구리의 (111)면 위에 도 20의 액정성 전방향족 폴리에스테르의 분자 구조를 겹쳐서 위로부터 본 도면이 도 22이다. 도 22에는, 벤젠환의 중심의 바로 아래에 구리 원자가 배열되어 있는 것이 도시되어 있고, 격자 매칭이 양호한 것이 나타내어져 있다. 즉, 본 실시예의 수지와 구리 원자가 접하는 계면에서, 수지에 함유되는 벤젠환과 구리 원자가 겹치도록 배열되어 있다. 이에 의해, 수지와 구리 원자의 밀착성을 향상시킬 수 있다.
한편, 도 23에는, 은의 (111)면이 도시되어 있고, 그 최근접 구리 원자간 거리 0.289나노미터와 그 루트 3배인 0.501나노미터가 도시되어 있다. 최근접 은 원자간 거리 0.289나노미터는, 벤젠환의 제2 근접 탄소 원자간 거리 0.243나노미터와 현저하게 상이한 값으로, 격자 미스매치가 크다. 도 23의 은의 (111)면 위에 도 20의 액정성 전방향족 폴리에스테르의 분자 구조를 겹쳐서 위로부터 본 도면이 도 24이다. 도 24에는, 벤젠환의 중심의 바로 아래에 은 원자는 배열되지 않아, 격자 매칭이 양호하지 않은 것이 나타내어져 있다.
한편, 시클로헥산 분자(시클로헥산환)의 제2 근접 탄소 원자간 거리는 약0.27나노미터로, 벤젠환의 그것보다도 커서, 은의 최근접 원자간 거리 0.289나노미 터와의 미스매치는 작아진다. 미스매치가 작을수록 박리 강도가 커지는 것을 발명자는 발견하고, 첨가 원소나 첨가 분자(시클로헥산 분자)의 효과도, 이 원리에 기초하여 발견하였다. 즉, 본 실시예의 수지와 은 원자가 접하는 계면에서, 수지에 함유되는 시클로헥산환과 은 원자를 겹치도록 배열함으로써, 수지와 은 원자와의 밀착성을 향상시킬 수 있다.
일반적으로, 수지와 금속 원자가 접하는 계면에서, 수지에 함유되는 벤젠환 및/또는 시클로헥산환과 금속 원자를 겹치도록 배열함으로써, 수지와 금속 원자와의 밀착성을 향상시킬 수 있다.
수지(2) 내의 경화제로서는, 통상적으로，에폭시 수지의 경화제로서 사용되고 있는, 아민계 화합물, 산무수물계 화합물, 아미드계 화합물, 페놀계 화합물 등을 특별히 제한없이 사용할 수 있다. 구체적으로는，디아미노디페닐메탈, 디에틸렌트리아민, 트리에틸렌테트라아민, 디아미노디페닐술폰, 이소포론디아민, 벤질디메틸아민 등의 3급 아민, 디시안디아미드, 테트라에틸렌펜타민, 벤질디메틸아민, 케티민 화합물, 리놀렌산의 2량체와 에틸렌 디아민으로부터 합성되는 폴리아미드 수지, 무수 프탈산, 무수 트리멜리트산, 무수 피로멜리트산, 무수 말레산, 테트라히드로 무수 프탈산, 메틸테트라히드로 무수 프탈산, 무수 메틸나딕산, 헥사히드로 무수 프탈산, 메틸헥사히드로 무수 프탈산, 비스페놀류, 페놀류(페놀, 알킬 치환 페놀, 나프톨, 알킬 치환 나프톨, 디히드록시벤젠, 디히드록시나프탈렌 등)와 각종 알데히드와의 중축합물, 페놀류와 각종 디엔 화합물과의 중합물, 페놀류와 방향족 디메틸올과의 중축합물, 또는 비스메톡시메틸비페닐과 나프톨류 혹은 페놀류와의 축합물 등, 비페놀류 및 이들의 변성물, 이미다졸, 3불화붕소-아민 착체, 구아니딘 유도체 등을 들 수 있다. 경화제의 사용량은, 조성물 내의 에폭시기 1당량에 대하여 0.2∼1.5당량이 바람직하고, 0.3∼1.2당량이 더욱 바람직하다. 또한, 경화제로서 3급 아민을 사용하는 경우, 그 사용량은 조성물 내의 에폭시기 함유 화합물(본 발명의 에폭시 화합물과 필요에 따라 다른 에폭시 수지)에 대하여, 0.3∼20중량％가 바람직하고, 0.5∼10중량％가 특히 바람직하다.
본 실시예의 수지(2) 내에는 필요에 따라 경화 촉진제를 함유시킬 수 있다. 경화 촉진제로서는, 예를 들면 2-메틸이미다졸, 2-에틸이미다졸, 2-에틸-4-메틸이미다졸 등의 이미다졸류, 2-(디메틸아미노메틸)페놀, 1, 8-디아자-비시클로(5, 4, 0)운데센-7 등의 제3급 아민류, 트리페닐포스핀 등의 포스핀류, 옥틸산 주석 등의 금속 화합물, 제4급 포스포늄염 등을 들 수 있다. 경화 촉진제는, 조성물 내의 에폭시기 함유 화합물 100 중량부에 대하여 0.01∼15 중량부가 필요에 따라서 이용된다.
아우터 리드(3a)에 주석(錫, Sn)을 주구성 재료로 하는 도금막을 형성하는 경우가 종래부터 있지만, 이것은 다음과 같은 이유에 의한 것이며, 본 실시예에서도 도금막이 있는 쪽이 바람직하다.
도 1에 도시한 반도체 장치(1)는, 실장 기판 위에 실장되지만, 이 때, 실장 기판 위에 형성되어 있는 단자와 반도체 장치(1)에 형성되어 있는 리드(3)가 전기적으로 접속된다. 이 단자와 리드(3)의 전기적인 접속에는, 땜납이 이용된다. 따라서, 구리를 주구성 재료로 하는 리드(3)를 직접 단자와 땜납으로 접속하는 것도 가능하지만, 리드(3)의 땜납에 대한 습윤성을 향상시키기 위해서, 리드(3)의 표면에 표면층(10)(도금막)이 형성되는 것이다.
이와 같이 리드(3)의 표면에 표면층(10)을 형성함으로써, 리드(3)와 땜납 사이의 습윤성이 향상되고, 땜납을 통한 리드(3)와 실장 기판 위의 단자와의 접속 신뢰성을 향상시킬 수 있다. 표면층(10)에는, 땜납과의 습윤성이 양호한 주석을 주재료로 하는 막이 사용된다. 또한, 리드(3)의 표면에 표면층(10)을 형성함으로써, 리드(3)의 부식 방지 및 산화 방지를 도모할 수 있다.
다음으로, 본 실시예에서의 반도체 장치의 제조 방법에 대하여 설명한다. 본 실시예의 패키지 형태로서 QFP에 대하여 설명하였지만, 이하에 설명하는 제조 방법에서는 QFP와 동일한 표면 실장형의 패키지 형태인 SOP(Small Outline Package)에 대하여 설명한다. 패키지 형태가 QFP나 SOP이어도 기본적인 제조 공정은 마찬가지이다.
우선, 도 25에서, 반도체 웨이퍼(20)를 준비한다. 반도체 웨이퍼(20)는 복수의 칩 영역으로 구획되어 있고, 복수의 칩 영역의 각각에 LSI(Large Scale Integration Circuit)가 형성되어 있다. LSI는 소위 웨이퍼 프로세스(전공정)에서 형성된다.
계속해서, 블레이드(21)에 의해 반도체 웨이퍼(20)를 절단한다. 즉, 반도체 웨이퍼(20)를 칩 영역 단위로 절단함으로써, 반도체 칩을 취득한다. 한편, 반도체 칩을 탑재하기 위한 리드 프레임을 준비한다. 이 리드 프레임(22)은, 예를 들면, 구리를 주재료로 하고 있다.
계속해서, 리드 프레임에 형성되어 있는 리드의 표면에 도금막을 형성한다. 이 도금 공정에서 본 실시예에서의 기술적 사상이 구현화된다. 예를 들면, 전술한 바와 같이, 리드의 표면에 우선, 전계 도금법에 의해 금막을 형성한다. 그 후, 금막 위에 전해 도금법으로 주석을 주재료로 하는 도금막을 형성한다.
그리고, 도 26에 도시한 바와 같이, 도금 처리한 리드 패턴이 형성되어 있는 리드 프레임(22)의 탭 위에 반도체 칩(20a)을 탑재한다. 반도체 칩(20a)은, 다이 본더에 의해 리드 프레임(22)에 형성되어 있는 탭 위에 탑재된다.
다음으로, 도 27에 도시한 바와 같이, 탭 위에 탑재한 반도체 칩(20a)에 형성되어 있는 패드(도시 생략)와, 리드 프레임(22)에 형성되어 있는 복수의 리드(이너 리드)를 와이어(23)에 의해 접속한다. 와이어(23)는 캐피러리를 사용함으로써 패드와 리드를 접속한다.
그 후, 도 28에 도시한 바와 같이, 리드 프레임(22)에 탑재된 반도체 칩(20a)과 이너 리드를 포함하는 영역을 수지(24)에 의해 밀봉한다. 수지(24)에 의한 밀봉은, 반도체 칩(20a)을 외력에 의한 충격이나 수분의 침입으로부터 보호하기 위해서 행해진다. 수지 본체는, 에폭시 수지, 폴리이미드 수지, 페놀 수지, 불포화 폴리에스테르 수지, 실리콘 수지 등의 열경화성 수지, 또는 액정 폴리머, 폴리페닐렌옥시드, 폴리페닐렌술피드(PPS) 수지, 폴리술폰, 폴리아미드·이미드·폴리아릴술폰 수지 등의 내열형 열가소성 수지에 의해 성형되는 것이 바람직하다.
다음으로, 리드 프레임(22)으로부터 수지(24)로 밀봉한 밀봉체를 개편화한다. 이에 의해, 도 29에 도시한 반도체 장치(25)를 얻을 수 있다. 반도체 장 치(25)는, 수지(24)에 의한 밀봉체와, 이 밀봉체로부터 돌출되어 있는 리드(아우터 리드)(26)로 구성된다. 그리고, 밀봉체로부터 돌출되어 있는 리드(26)의 표면에 도금막(도시 생략)이 형성되어 있다. 본 도면에서, 리드(26)는, 피치 p를 갖고 등간격으로 배열되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 본 발명에 따른 실시예를 도시하는 반도체 장치의 외관 사시도.
도 2는 도 1의 A-B 단면도.
도 3은 도 2의 반도체 장치에 형성되어 있는 리드의 일부를 도시하는 확대 단면도.
도 4는 (111) 배향의 구리에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 5는 (111) 배향의 니켈에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 6은 (111) 배향의 백금에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 7은 (111) 배향의 팔라듐에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 8은 (001) 배향의 루테늄에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 9는 (111) 배향의 금에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 10은 (111) 배향의 은에 함유되는 첨가 원소가 박리 강도에 미치는 영향을 나타내는 그래프.
도 11은 수지 내에 첨가한 시클로헥산 분자가, 수지와 금 또는 은과의 박리 강도에 미치는 영향을 나타내는 그래프.
도 12는 수지 내에 첨가한 시클로헥산 분자가, 수지와 백금, 팔라듐 또는 루테늄과의 박리 강도에 미치는 영향을 나타내는 그래프.
도 13은 수지 내에 첨가한 시클로헥산 분자가, 수지와 산화된 구리 또는 산화된 니켈과의 박리 강도에 미치는 영향을 나타내는 그래프.
도 14는 구리의 (111) 배향율이 박리 강도에 미치는 영향을 나타내는 그래프.
도 15는 니켈의 (111) 배향율이 박리 강도에 미치는 영향을 나타내는 그래프.
도 16은 금의 (111) 배향율이 박리 강도에 미치는 영향을 나타내는 그래프.
도 17은 은의 (111) 배향율이 박리 강도에 미치는 영향을 나타내는 그래프.
도 18은 산화된 구리, 산화된 니켈의 (111) 배향율이 박리 강도에 미치는 영향을 나타내는 그래프.
도 19는 구리를 광각 X선 회절로 측정한 예를 나타내는 그래프.
도 20은 벤젠환을 80at％ 함유하는 액정성 전방향족 폴리에스테르(예를 들면, 스미토모화학제의 스미카스파)의 분자 구조를 도시하는 도면.
도 21은 구리의 (111)면의 결정 구조를 도시하는 도면.
도 22는 구리의 (111)면 위에 액정성 전방향족 폴리에스테르의 분자 구조를 겹쳐서 위로부터 본 도면.
도 23은 은의 (111)면의 결정 구조를 도시하는 도면.
도 24는 은의 (111)면 위에 액정성 전방향족 폴리에스테르의 분자 구조를 겹쳐서 위로로부터 본 도면.
도 25는 본 발명에 따른 실시예에서의 반도체 장치의 제조 공정을 도시하는 도면으로서, 다이싱을 설명하는 사시도.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 리드 프레임 위에 반도체 칩을 탑재하는 공정을 도시하는 사시도.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 반도체 칩과 리드를 와이어로 전기적으로 접속하는 공정을 도시하는 사시도.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 반도체 칩을 수지로 밀봉하는 공정을 도시하는 사시도.
도 29는 본 발명에 따른 실시예를 도시하는 반도체 장치의 외관 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 수지
3 : 리드
3a : 아우터 리드
3b : 이너 리드
4 : 탭
5 : 반도체 칩
5a : 본딩 패드
6 : 와이어
10 : 표면층
20 : 반도체 웨이퍼
20a : 반도체 칩
21 : 블레이드
22 : 리드 프레임
23 : 와이어
24 : 수지
25 : 반도체 장치
26 : 리드

Claims (17)

  1. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 구성 재료로서 포함하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치로서,
    상기 복수의 리드가, 상기 수지로부터 노출되는 아우터 리드 부분과 상기 수지에 매립된 이너 리드 부분을 갖고, 상기 수지가 벤젠환을 갖는 방향족 화합물 및 시클로 헥산환을 갖는 화합물 중 적어도 하나를 함유하고, 상기 이너 리드 부분의 표면 재료와 상기 수지가 접하는 계면에서의 상기 수지에 함유되는 벤젠환 및 시클로 헥산환 중 적어도 하나의 제2 근접 탄소 원자 간 거리와, 상기 이너 리드 부분의 표면 재료의 구성 재료인 금속 원자의 최근접 원자 간 거리의 차가 0.046nm보다 작은 값이고, 상기 벤젠환 및 시클로 헥산환 중 적어도 하나와 상기 금속 원자가 겹치도록 배열되어 있고, 상기 이너 리드 부분의 표면 재료가 붕소, 망간 및 실리콘의 군으로부터 선택되는 하나를 첨가 원소로서 함유하고, 상기 금속 원자가 구리 또는 니켈이고, 상기 첨가 원소의 함유율은 상기 첨가 원소가 붕소인 경우 0.5~12at%, 상기 첨가 원소가 망간인 경우 0.2~13at%, 상기 첨가 원소가 실리콘인 경우 0.2~13at%이고, 상기 수지가 벤젠환을 40at%이상 함유하는 방향족 화합물에 시클로 헥산 분자가 1~20at%만 첨가된 수지인 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된 금속을 구성 재료로서 포함하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치로서,
    상기 복수의 리드가 상기 수지로부터 노출되는 아우터 리드 부분과 상기 수지에 매립된 이너 리드 부분을 갖고, 상기 수지가 벤젠환을 갖는 방향족 화합물 및 시클로 헥산환을 갖는 화합물 중 적어도 하나를 함유하고, 상기 이너 리드 부분의 표면 재료와 상기 수지가 접하는 계면에서의 상기 수지에 함유되는 벤젠환 및 시클로 헥산환 중 적어도 하나의 제2 근접 탄소 원자 간 거리와, 상기 이너 리드 부분의 표면 재료의 구성 재료인 금속 원자의 최근접 원자 간 거리의 차가 0.046nm보다 작은 값이고, 상기 벤젠환 및 시클로 헥산환 중 적어도 하나와 상기 금속 원자가 겹치도록 배열되어 있고, 상기 이너 리드 부분의 표면 재료가 붕소, 망간 및 실리콘의 군으로부터 선택되는 하나를 첨가 원소로 함유하고, 상기 금속 원자가 백금, 팔라듐 또는 루테늄이고, 상기 첨가 원소의 함유율은 상기 첨가 원소가 붕소인 경우 0.1~12at%, 상기 첨가 원소가 망간인 경우 0.2~13at%, 상기 첨가 원소가 실리콘인 경우 0.4~13at%이고, 상기 수지가 벤젠환을 40at%이상 함유하는 방향족 화합물에 시클로 헥산 분자가 1~20at%만 첨가된 수지인 것을 특징으로 하는 반도체 장치.
  3. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된 금속을 구성 재료로서 포함하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 수지를 구비한 반도체 장치로서,
    상기 복수의 리드가 상기 수지로부터 노출되는 아우터 리드 부분과 상기 수지에 매립된 이너 리드 부분을 갖고, 상기 수지가 벤젠환을 갖는 방향족 화합물 및 시클로 헥산환을 갖는 화합물 중 적어도 하나를 함유하고, 상기 이너 리드 부분의 표면 재료와 상기 수지가 접하는 계면에서의 상기 수지에 함유되는 벤젠환 및 시클로 헥산환 중 적어도 하나의 제2 근접 탄소 원자 간 거리와, 상기 이너 리드 부분의 표면 재료의 구성 재료인 금속 원자의 최근접 원자 간 거리의 차가 0.046nm보다 작은 값이고, 상기 벤젠환 및 시클로 헥산환 중 적어도 하나와 상기 금속 원자가 겹치도록 배열되어 있고, 상기 이너 리드 부분의 표면 재료가 붕소, 망간 및 실리콘의 군으로부터 선택되는 하나를 첨가 원소로 함유하고, 상기 금속 원자가 금 또는 은이고, 상기 첨가 원소의 함유율은 상기 첨가 원소가 붕소인 경우 0.2~13at%, 상기 첨가 원소가 망간인 경우 0.4~13at%, 상기 첨가 원소가 실리콘인 경우 0.1~12at%이고, 상기 수지가 벤젠환을 40at%이상 함유하는 방향족 화합물에 시클로 헥산 분자가 2~40at%만 첨가된 수지인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 이너 리드 부분의 표면 결정 조직이 구리 또는 니켈의 (111) 결정 배향을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제4항에 있어서,
    상기 이너 리드 부분의 표면 재료가 산소를 함유하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 이너 리드 부분의 표면 결정 조직이, 백금 또는 팔라듐의 (111) 결정 배향 혹은 루테늄의 (001) 결정 배향을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 이너 리드 부분의 표면 결정 조직이, 금 또는 은의 (111) 결정 배향을 갖는 것을 특징으로 하는 반도체 장치.
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