KR101585063B1 - 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 phy - Google Patents

외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 phy Download PDF

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성기환
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Abstract

본 발명은 수신부 및 송신부를 통해 호스트 PHY와 듀얼 심플렉스 방식의 직렬 데이터 통신을 수행하는 디바이스 PHY에 관한 것으로, 더욱 상세하게는 외부에서 클락신호를 입력받지 않고 호스트 PHY로부터 수신된 입력데이터신호로부터 주변기기의 동작에 필요한 출력클락신호 및 출력데이터신호를 추출하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY에 관한 것이다.
본 발명에 따른 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY에 의하면 디바이스 PHY에 내장되는 스프레드 스펙트럼 클락 생성용 위상고정루프(PLL) 및 외부 크리스탈 발진기를 제거함으로써 상기 디바이스 PHY의 칩 면적과 전력소모를 감소시키고 상기 디바이스 PHY 칩을 포함하는 주변기기의 크기와 비용을 감소시킬 수 있는 효과가 있다.

Description

외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY {A device PHY for serial data communication without an external clock signal}
본 발명은 수신부 및 송신부를 통해 호스트 PHY와 듀얼 심플렉스 방식의 직렬 데이터 통신을 수행하는 디바이스 PHY에 관한 것으로, 더욱 상세하게는 외부에서 클락신호를 입력받지 않고 호스트 PHY로부터 수신된 입력데이터신호로부터 주변기기의 동작에 필요한 출력클락신호 및 출력데이터신호를 추출하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY에 관한 것이다.
데스크탑(Desktop) 컴퓨터나 노트북 컴퓨터 등의 개인용 컴퓨터(PC)에 주변기기(마우스, 키보드, USB 메모리스틱, SSD, HDD, 휴대폰, 태블릿)를 연결하여 주변기기의 데이터를 PC로 전송하고(Upload) 반대로 PC의 데이터를 주변기기로 전송(Download)기 위하여 최근에 직렬 데이터 전송방식이 많이 사용되고 있다.
직렬 데이터 전송방식은 병렬 데이터 전송방식에 비해 신호선의 개수가 작은 대신에 데이터 전송속도가 더 빠르다. 직렬 데이터 전송방식의 표준으로는 USB2.0, USB3.0, SATA, PCIe 등이 있다. 개인용 PC에서도 하드 디스크와 같은 대용량 저장매체의 전송방식이 SATA로 바뀌고 있다. 심지어 그래픽용 전송방식도 종래의 병렬방식에서 직렬방식인 PCIe 바뀌었다.
병렬 전송방식은 전송방식에 따라 다르지만 8비트, 16비트등의 병렬 데이터 버스를 사용하여 한번에 병렬 데이터를 동시에 전송함으로써 데이터 전송 대역폭(data transmission bandwidth)를 증가시킨다. 이에 비해, 직렬 전송방식은 한 쌍의 신호선을 통하여 한번에 1-비트의 신호만을 전송한다. 직렬 전송방식에서 데이터 전송 대역폭을 증가시키기 위해 신호선을 통해 전송되는 데이터 전송 속도를 매우 빠르게 한다.
즉, 직렬 전송방식에서 데이터 전송속도를 병렬 전송방식의 데이터 전송속도에 비해 매우 빠르게 하면, 데이터 전송대역폭을 병렬 전송방식과 같거나 더 크게 할 수 있다. 직렬 전송방식은 사용되는 신호선 개수를 병렬 전송방식에 비해 크게 줄일 수 있어서, 신호선들을 간결하게 할 수 있고 사용되는 디바이스 크기를 작게 할 수 있다.
USB 메모리스틱과 같이 PC와 데이터를 교환하는 비교적 간단한 주변기기는 자체 전력 공급원을 사용하지 않고 PC에서 전력을 공급받는다. USB 메모리스틱은 직렬 전송방식 방식을 사용하여 PC와 데이터를 송수신 할 뿐만 아니라 자체 전력 공급원을 사용하지 않고 PC로부터 VBUS 라인을 통하여 5V 직류 전력을 공급받는다.
현재 많이 사용되고 있는 USB 메모리 스틱은 USB2.0 또는 USB3.0 규약을 채택하고 있다. USB3.0 전송방식은 두 쌍의 차동 전송채널을 사용하여 호스트 쪽 USB3.0 인터페이스 칩과 디바이스 쪽 USB3.0 인터페이스 칩 사이에 데이터 전송을 가능하게 한다.
상기 디바이스 쪽 USB3.0 인터페이스 칩은 디바이스 물리 계층(physical-layer; 이하 'PHY'라 한다.)과 디바이스 링크의 두 부분으로 구분되는데, 디바이스 PHY 부분은 한 쪽이 USB3.0 케이블과 연결되고, 다른 한 쪽은 PIPE 인터페이스를 통하여 디바이스 링크 부분과 연결된다. 디바이스 링크 부분은 한 쪽이 PIPE 인터페이스를 통하여 디바이스 PHY 부분과 연결되고, 다른 한 쪽은 휴대기기 등의 슬레이브 역할을 하는 장치에 연결된다.
마찬가지로, 상기 호스트 쪽 USB3.0 인터페이스 칩은 호스트 PHY와 호스트 링크의 두 부분으로 구분되고, 호스트 링크의 한 쪽 부분이 PC 등의 마스터 역할을 하는 장치에 연결된다. 호스트 쪽 USB3.0 인터페이스 칩은 한 쌍의 차동 전송채널을 구동하고 이 전송채널을 통하여 디바이스 쪽 USB3.0 인터페이스 칩으로 데이터를 전송한다.
마찬가지로, 디바이스 쪽 USB3.0 인터페이스 칩은 다른 한 쌍의 차동 전송채널을 구동하여 호스트로 데이터를 전송한다. 따라서 USB3.0 전송방식 방식에서는 두 쌍의 독립된 채널을 통하여 같은 시각에 양방향 데이터 전송을 동시에 수행할 수 있으며, 이와 같은 전송방식을 듀얼 심플렉스(dual simplex) 전송방식이라고 부른다.
도 1은 일반적인 듀얼 심플렉스 방식의 직렬 데이터 통신을 위한 디바이스 PHY와 호스트 PHY 사이의 데이터 송수신 회로를 위한 연결도이다.
듀얼 심플렉스 방식이므로 호스트 PHY(100)의 송신부(110)는 한 쌍의 차동전송선을 통하여 디바이스 PHY(200)의 수신부(220)에 연결되고, 호스트 PHY(100)의 수신부(120)는 다른 한 쌍의 차동전송선을 통하여 디바이스 PHY(200)의 송신부(210)에 연결된다.
도 2는 종래의 듀얼 심플렉스 방식의 직렬 데이터 통신용 디바이스 PHY 칩의 회로도이다.
종래의 듀얼 심플렉스 방식의 직렬 데이터 통신용 디바이스 PHY 칩은 송신부(TX, 210), 수신부(RX, 220)와 클락생성부(230)로 구성된다.
상기 송신부(210)는 병렬 디지털 신호를 직렬 디지털 신호로 변환하는 시리얼라이저(211)와 출력구동회로(212) 등으로 구성된다. 상기 수신부(220)는 차동입력회로(221), 클락데이터 복원회로(222), 디시리얼라이저(223), 일레스틱 버퍼(224) 및 주파수분주기(225) 등으로 구성된다. 상기 클락생성부(230)는, 외부 크리스탈 발진기(240)의 출력 클락신호를 입력으로 받아 주파수가 시간에 대해 구간-선형적(piecewise-linear) 형태로 변하게 하는 스프레드 스펙트럼 클락생성기(231)와 주파수 분주기(232)를 포함한다.
상기 디바이스 PHY(200)의 회로 동작에 필요한 클락신호는 상기 스프레드 스펙트럼 클락생성기(231)의 출력클락신호 또는 상기 스프레드 스펙트럼 클락생성기(231)의 출력클락신호를 분주한 클락신호(PCLK)를 사용한다. 상기 디바이스 링크회로 동작에 필요한 클락신호는 상기 스프레드 스펙트럼 클락생성기의 출력클락신호를 분주한 클락신호(PCLK)를 사용한다.
종래의 USB3.0 인터페이스 칩에는 호스트 쪽과 디바이스 쪽 공통으로 주파수가 일정한 외부 크리스탈 발진기 출력인 클락신호를 입력으로 받아서 주파수가 시간에 대해 천천히 변하는 스프레드 스펙트럼 클락신호를 생성하는 위상고정루프(PLL)가 내장되어 있다.
따라서 호스트 쪽 USB3.0 인터페이스 칩과 상기 디바이스 쪽 USB3.0 인터페이스 칩은 칩 면적과 전력소모 면에서 거의 동일하다. 그러나 디바이스 쪽 USB3.0 인터페이스 칩을 포함하는 주변기기는 가격 경쟁력이 매우 중요하며 이를 위해서는 그 크기를 감소시킬 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 디바이스 쪽 인터페이스 칩을 호스트 쪽 인터페이스 칩보다 칩 면적 및 전력소모를 줄이고 주변기기의 클락 소스로 사용하는 외장 크리스탈 발진기를 제거함으로써, 상기 주변기기의 가격을 크게 줄이고 전력소모를 감소시킬 수 있는 외부클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY를 제공하는데 있다.
본 발명에 따른 외부클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY는, 수신부 및 송신부를 통해 호스트 PHY와 듀얼 심플렉스 방식의 직렬 데이터 통신을 수행하는 디바이스 PHY에 있어서, 외부에서 클락신호를 입력받지 않고 상기 호스트 PHY로부터 수신된 입력데이터신호(DIN)로부터 상기 디바이스 PHY를 포함한 주변기기의 동작에 필요한 출력클락신호(CLKOUT) 및 출력데이터신호(DOUT)를 추출하는 것을 특징으로 한다.
본 발명에 따른 외부클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY의 수신부는 상기 호스트 PHY로부터 수신된 입력데이터신호(DIN)를 이용하여 상기 디바이스 PHY를 포함한 주변기기의 동작에 필요한 상기 출력클락신호 및 상기 출력데이터신호를 추출하는 입력클락이 없는 클락데이터 복원회로를 더 구비한다.
한편, 상기 디바이스 PHY는 USB3.0 직렬데이터 통신에 적용되어 USB 3.0 호스트 PHY와 5Gbps의 데이터 송신 및 수신이 가능하다.
이때 상기 USB 3.0 호스트 PHY는 USB 3.0 OTG(on the go)에서 호스트 역할을 하는 장치의 PHY를 포함하는 것이 바람직하다.
한편, 상기 수신부는 상기 호스트 PHY로부터 유효한 입력데이터신호(DIN)가 수신되기 이전의 트레이닝 시이퀀스(training sequence) 구간 동안 상기 출력클락신호의 주파수가 상기 주변기기의 동작에 필요한 주변기기 클락신호의 주파수 범위인 목표주파수 범위에 도달하면, 그 이후에 electrical idle 상태에 도달하기 이전에는 상기 출력클락신호의 주파수가 상기 목표주파수 범위내에서 유지되도록 하는 것이 바람직하다.
상기 입력클락이 없는 클락데이터 복원회로는 위상검출기 및 전류제어발진기를 구비하며, 상기 입력데이터신호 및 상기 출력클락신호로부터 위상 정보를 추출하는 위상루프; 및 코스 주파수검출기, 파인 주파수검출기 및 상기 전류제어발진기를 구비하며, 상기 입력데이터 신호로부터 주파수 정보를 추출하는 주파수 루프;를 더 포함한다.
상기 주파수 루프는 상기 코스 주파수검출기를 포함하는 코스루프; 및 상기 파인 주파수검출기를 포함하는 파인루프를 포함한다.
상기 코스 주파수검출기는 상기 입력데이터신호(DIN) 및 상기 출력클락신호(CLKOUT)를 입력받아 상기 출력클락신호(CLKOUT)의 주기의 정수배에 해당하는 시간 동안 상기 입력데이터신호(DIN)의 천이(transition) 개수를 셈으로써, 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위의 최소값보다 느린지 여부를 판단하여 코스주파수 출력신호(FC_UP)를 출력한다.
상기 파인 주파수검출기는 상기 입력데이터신호(DIN) 및 상기 출력클락신호(CLKOUT)를 입력받아 상기 출력클락신호(CLKOUT)를 위상값이 서로 다른 복수개의 클락신호로 생성하고, 상기 입력데이터신호(DIN)의 연속된 두개의 천이(transition) 사이의 시간 간격에 위치하는 상기 위상 값이 서로 다른 복수개의 클락신호들의 상승 엣지(rising edge) 개수를 모두 합한 값과 상기 위상값이 서로 다른 복수개의 클락신호의 개수의 비율로부터 상기 출력클락신호(CLKOUT)의 주파수가 목표주파수 범위에 포함되는지 여부를 판단하여, 두 개의 파인 주파수 출력신호(FF_UP, FF_DN)를 출력한다.
상기 파인 주파수 루프는, 상기 호스트 PHY로부터 상기 디바이스 PHY로 전송되는 입력데이터신호(DIN) 중 시간에 대해 연속된 입력데이터신호(DIN)가 포함되면 주파수 검출이 가능하다.
상기 코스 주파수검출기는, 상기 출력클락신호(CLKOUT)의 주파수를 가장 낮은 주파수에서부터 시작하여 목표주파수 범위보다 커질 때까지 단계적으로 증가시킴으로써, 상기 코스 주파수 검출기의 주파수 포착범위(frequency acquisition range)를 상기 목표주파수의 0% 내지 100%의 범위에 이르게 한다.
상기 파인 주파수검출기는, 상기 입력데이터신호(DIN)의 천이(transition)를 검출하기 위한 샘플링(sampling)회로; 검출결과를 동일한 시간에서 비교하기 위한 리타이밍(retiming) 회로; 및 상기 리타이밍 회로의 출력을 이용하여 두 개의 파인 주파수 신호(FF_DN, FF_UP)를 출력하는 상태천이감지기;를 구비하되 상기 샘플링(sampling)회로 및 리타이밍(retiming) 회로는 상기 위상루프(PLL)를 구성하는 위상검출기(phase detector: PD)와 공유하여 전력소모와 면적을 줄이는 것을 특징으로 한다.
상기 출력클락신호(CLKOUT)는 상기 입력데이터신호(DIN)의 모든 입력 조건에 대해서 목표주파수 범위의 중간값으로부터 -20% ~ +20% 이내의 주파수 범위를 갖도록 하는 것이 바람직하다.
본 발명에 따른 외부클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY는 PCIe-2, PCIe-3, SATA2, SATA3를 포함한다.
본 발명에 따른 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY에 의하면 디바이스 PHY에 내장되는 스프레드 스펙트럼 클락 생성용 위상고정루프(PLL) 및 외부 크리스탈 발진기를 제거함으로써 상기 디바이스 PHY의 칩 면적과 전력소모를 감소시키고 상기 디바이스 PHY 칩을 포함하는 주변기기의 크기와 비용을 감소시킬 수 있는 효과가 있다.
도 1은 일반적인 듀얼 심플렉스 방식의 직렬 데이터 통신을 위한 디바이스 PHY와 호스트 PHY 사이의 데이터 송수신 회로를 위한 연결도이다.
도 2는 종래의 듀얼 심플렉스 방식의 직렬 데이터 통신용 디바이스 PHY의 구성을 나타내는 도면이다.
도 3은 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY의 구성을 나타내는 도면이다.
도 4는 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY를 USB 3.0에 적용한 실시예의 상태도를 나타내는 도면이다.
도 5는 도 4에 도시된 폴링 스테이트(Polling state)의 상세 상태도이다.
도 6은 본 발명을 USB 3.0 에 적용한 경우의 입력클락이 없는 클락데이터 복원회로를 나타내는 도면이다.
도 7a는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 코스 주파수검출기의 회로도이다.
도 7b는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 출력주파수가 목표주파수보다 같거나 작을 때의 동작파형을 나타내는 도면이다.
도 7c는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 출력주파수가 목표주파수보다 클 때의 동작파형을 나타내는 도면이다.
도 8a는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기의 회로도이다.
도 8b는 도 8a에 도시된 파인 주파수검출기의 출력 상태를 나타내는 도면이다.
도 8c는 도 8a에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기의 출력주파수가 목표주파수보다 작을 때의 동작파형을 나타내는 도면이다.
도 8d는 도 8a에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기의 출력주파수가 목표주파수보다 클 때의 동작파형을 나타내는 도면이다.
도 8e는 도 8c와 도 8d에 대한 신호 값들의 변화를 나타내는 도면이다.
본 발명은, USB 3.0, PCIe, SATA에서와 같이 양방향 통신채널이 서로 분리되어 존재하는(dual-simplex) 직렬 데이터 통신방식에서, 상기 주변기기의 크기와 전력소모를 감소시키기 위해 상기 주변기기에 내장된 상기 디바이스 PHY에서 외부 클락신호를 사용하지 않고 상기 호스트 PHY에서 상기 디바이스 PHY로 전송된 신호로부터 상기 주변기기에 동작에 필요한 클락신호를 추출하는 방식에 관한 발명이다.
즉, 본 발명은 디바이스 쪽 USB3.0 인터페이스 칩의 위상고정루프와 외부 크리스탈 발진기를 제거함으로써 상기 주변기기의 가격과 크기를 크게 줄이는 것을 목적으로 한다.
한편, 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY에는 외부 클락소스가 없으므로 호스트 쪽에서 디바이스 쪽으로 전송되는 데이터 신호로부터 상기 주변기기 동작에 필요한 클락신호를 추출해야 한다. 이를 위해, 상기 디바이스 쪽 USB3.0 인터페이스 칩 내부에 내장되는 기존의 클락데이터 복원회로를 입력클락이 없는 클락데이터 복원회로로 대체하였다.
한편, USB3.0, PCIe, SATA 등의 듀얼 심플렉스 방식의 직렬 데이터 통신에서는 정규 데이터 송수신 시간구간 동안은 호스트쪽에서 디바이스쪽으로 데이터 신호 또는 트레이닝 시퀀스를 포함하는 유사 클락신호가 계속하여 전송되기 때문에 상기 입력클락이 없는 클락데이터 복원회로를 통하여 상기 주변기기 동작에 필요한 클락신호를 추출할 수 있다.
이하, 도면을 참고하여 본 발명에 대해 상세히 설명하기로 한다.
도 3은 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY의 구성을 나타내는 도면이다.
도 3을 참고하면 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY는 송신부(TX, 310), 수신부(RX, 320)를 구비한다.
상기 송신부(310)는 병렬 디지털 신호를 직렬 디지털 신호로 변환하는 시리얼라이저(311)와 출력구동회로(312) 등으로 구성된다. 상기 수신부(320)는 차동입력회로(321), 입력클락이 없는 클락데이터 복원회로(322), 디시리얼라이저(323), 일레스틱 버퍼(324) 및 주파수분주기(325) 등으로 구성된다.
도 3에 도시된 종래의 디바이스 PHY 회로가 도 2에 도시된 종래의 디바이스 PHY 회로와 다른 점은 스프레드 스펙트럼 클락생성기(231)와 외부 크리스탈 발진기(240)가 없고, 상기 크리스탈 발진기(240)의 출력클락신호를 입력으로 사용하는 기존의 클락데이터 복원회로(222) 대신에 입력클락이 없는 클락데이터 복원회로(referenceless CDR circuit, 322)를 구비하였다는 것이다.
본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY의 일 구성인 입력클락이 없는 클락데이터 복원회로(322)는, 호스트 PHY로부터 디바이스 PHY로 전송되는 신호로부터 상기 호스트 PHY가 전송한 데이터 값과 상기 호스트 PHY에서 사용되는 클락신호와 같은 주파수의 클락신호를 출력한다.
본 발명에서는, 상기 입력클락이 없는 클락데이터 복원회로의 출력클락신호로부터 상기 디바이스 PHY와 상기 디바이스 링크를 포함하는 상기 주변기기에 필요한 클락신호들을 생성한다.
도 4는 본 발명에 따른 외부 클락신호를 사용하지 않는 직렬데이터 통신용 디바이스 PHY를 USB 3.0에 적용한 실시예의 상태도(state transition diagram)를 나타내는 도면이다.
호스트 PHY와 디바이스 PHY의 정상동작상태(U0 state : normal operational state)에서는, 호스트 PHY에서 디바이스 PHY쪽으로 데이터 신호, 트레이닝 스퀀스(TSEQ, TS1, TS2), 또는 logical idle 신호('1010....')를 시간에 대해 연속적으로 전송하므로, 상기 입력클락이 없는 클락데이터 복원회로의 출력클락신호(CLKOUT)의 주파수는 목표주파수 범위내의 값으로 유지된다.
상기 목표주파수 범위란 상기 디바이스 PHY가 상기 호스트 PHY에서 수신한 신호로부터 상기 호스트 PHY가 송신한 데이터를 정확하게 복원하기 위해 필요한 상기 주변기기의 동작에 필요한 주변기기 클락신호의 주파수 범위를 말한다.
보통 클락데이터 복원회로에서 목표주파수의 범위는 - 0.1% ~ +0.1%(1000ppm) 이내이다. 그런데, 상기 디바이스 PHY 회로와 상기 디바이스 링크 회로의 공급전원을 켠 직후에는, 상기 호스트 PHY로부터 충분한 신호를 받지 못해 상기 입력클락이 없는 클락데이터 복원회로의 출력주파수는 상기 호스트 PHY의 클락신호주파수와 록(lock)되지 못하고 상기 목표주파수 범위 밖에 놓이는 경우가 많다.
이러한 경우에 있어서 도 4에 도시된 USB3.0 디바이스 링크의 상태도(state transition diagram)를 이용하여 문제점이 발생하는지 여부를 파악할 수 있다.
도 4에서 점선으로 표시된 사각형 안의 상태에서는 상기 입력클락이 없는 클락데이터 복원회로의 출력클락신호의 주파수가 상기 목표주파수범위를 벗어나고, 점선으로 표시된 사각형 밖의 상태에서는 상기 출력클락신호의 주파수가 상기 목표 주파수범위 내에 위치한다.
상기 디바이스 PHY와 링크 회로에 전원이 켜진 후에 파워 온 리셋(power on reset) 신호가 발생하면 Rx.Detect 상태(state)에서 호스트 PHY가 연결되었는지를 확인하면, Polling 상태로 바뀐다.
도 5는 도 4에 도시된 폴링 상태(Polling state)의 상세 상태도이다.
도 5에 도시된 바와 같이 폴링 상태(Polling state)는 5개의 순차적인 세부 상태로 나누어진다.
도 5의 첫 번째 상태인 Polling.LFPS 상태에서는 디바이스 PHY와 호스트 PHY가 둘 다 저주파수 주기신호(low frequency periodic signaling:LFPS)를 송신하여 LFPS handshaking 동작이 성공하면 디바이스 PHY와 호스트 PHY가 둘 다 5Gbps 데이터 전송이 가능하다는 것이 확인된다.
상기 LFPS handshaking 동작이 성공한 후에 Polling.RxEQ 상태로 바뀐다. Polling.RxEQ 상태에서는 디바이스 PHY와 호스트 PHY 둘 다 서로를 향해 약 4.19ms 시간 동안에 320-비트 길이의 TSEQ 신호를 65,536번 송신한다. 상기 송신을 마친 후에 Polling.Active 상태로 바뀐다.
상기 Polling.RxEQ 상태에서 상기 디바이스 PHY에 내장된 상기 입력 클락신호가 없는 클락데이터 복원회로의 출력클락신호의 주파수는 상기 호스트 PHY의 클락신호주파수에 록(lock)되어 상기 목표주파수 범위 내에 들어오게 된다. 그런데, 상기 Polling.LFPS 상태에서는 상기 입력클락이 없는 클락데이터 복원회로의 출력클락신호의 주파수는 보통 목표주파수 범위 밖에 놓이게 되어 부정확한 값을 가진다.
USB3.0 규약(specification)에 따르면, 상기 LFPS 신호 중에서 1개의 Polling.LFPS 신호는 대략 1마이크로초(us)동안 지속되는 버스트(burst) 신호와 9마이크로초(us) 동안 지속되는 electrical idle 신호의 조합으로 구성된다. 상기 버스트(burst) 신호는 주파수가 10MHz에서 50MHz 사이의 한 값을 가지는 일정한 주파수의 클락신호이다. 상기 electrical idle 신호는 차동모드 값이 0이고 공통모드 값이 0.6V인 신호이다.
USB3.0 규약에서, Polling.LFPS 신호에 대해 버스트(burst) 신호의 지속 길이는 정상 값(typical value)이 1us, 최소 값이 0.6us, 최대 값이 1.4us로 정하고, burst 신호의 주기 정상 값이 10us, 최소 값이 6us, 최대 값이 14us로 정하고 있다.
따라서, 상기 입력클락이 없는 클락데이터 복원회로가 상기 호스트 PHY의 클락신호주파수에 록(lock)되지 못한 경우의 상기 입력클락이 없는 클락데이터 복원회로 출력클락신호의 주파수는 상기 목표주파수 범위의 -20% ~ +20% 이내에 있으면 상기 USB3.0 LFPS 규약을 만족시킨다.
본 발명에서는, 상기 입력클락이 없는 클락데이터 복원회로의 모든 입력 조건에 대해 상기 입력클락이 없는 클락데이터 복원회로에 내장된 전압제어발진기(Voltage Controlled Oscillator:VCO)의 출력클락신호의 주파수를 상기 목표주파수 범위의 중간값으로부터 -20% ~ +20% 이내로 제한함으로써 상기 USB3.0 LFPS 규약을 만족시키도록 하였다.
도 4의 아래쪽의 점선으로 표시한 사각형안의 전력절감상태(low power state : U1, U2, U3)에서는 상기 호스트 PHY로부터 상기 디바이스 PHY로 오랜 시간동안 electrical idle 신호만 보내게 된다. 이 경우에 상기 입력클락이 없는 클락데이터 복원회로는 록(lock)이 풀리게 되어 상기 입력클락이 없는 클락데이터 복원회로의 출력클락신호주파수가 상기 목표주파수 범위를 벗어나게 된다. 그런데, 상기 입력클락이 없는 클락데이터 복원회로에 내장된 상기 VCO회로의 출력클락신호주파수가 상기 목표주파수 범위의 중간값으로부터 -20% ~ +20% 이내로 유지됨으로 상기 전력절감상태에서도 본 발명에 따른 상기 입력클락이 없는 클락데이터 복원회로는 USB3.0 규약을 만족시키게 된다.
도 6은 본 발명을 USB 3.0 에 적용한 경우의 입력클락이 없는 클락데이터 복원회로(referenceless CDR)를 나타내는 도면이다.
본 발명에 따른 입력클락이 없는 클락데이터 복원회로(referenceless CDR)는 호스트 PHY로부터 전송된 입력신호(DIN)를 이용하여 출력클락신호(CLKOUT)와 데이터신호(DOUT)을 추출한다.
본 발명의 실시예인 USB3.0의 데이터 전송속도는 5Gbps이므로, 추출된 상기 출력클락신호(CLKOUT)는 4-phase 클락신호로서 각 클락신호의 주파수는 2.5GHz로 설정하고, 추출된 상기 데이터신호(DOUT)는 2-비트의 2.5Gbps신호로 설정하였다. 본 발명의 실시예에 따른 입력클락이 없는 클락데이터 복원회로는, 위상고정루프(PLL) 기반의 클락데이터 복원회로로서 주파수루프(322-2)와 위상루프(322-1)로 구성되며 전압제어발진기(VCO : voltage controlled oscillator) 대신에 전류제어발진기(ICO : current controlled oscillator)를 사용한다.
상기 위상루프(322-1)는 알렉산더 위상검출기(Alexander PD), 디지털 루프필터, DAC와 ICO로 구성된다. 한편, 상기 주파수루프(322-2)는 코스 주파수검출기(Coarse FD), 파인 주파수검출기(Fine FD), 디지털 루프필터, DAC 및 ICO로 구성된다.
상기 DAC와 ICO를 제외하고는 상기 입력클락이 없는 클락데이터 복원회로는 모든 구성회로를 디지털로 구현함으로써, 상기 입력클락이 없는 클락데이터 복원회로가 lock되어 ICO 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위에 들어간 이후에 electrical idle 상태가 되어 상기 입력신호(DIN)가 계속하여 공통모드 전압값으로 유지되는 경우에도 상기 ICO의 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위의 중간값으로부터 ㅁ20% 이내에 유지되도록 하였다.
상기 입력클락이 없는 클락데이터 복원회로의 공급전압이 인가되면, 상기 ICO의 출력클락신호(CLKOUT)의 주파수는 ICO 출력주파수 범위의 최소값으로 설정되고, 상기 알렉산더 위상검출기와 파인 주파수검출기는 off되고, 코스주파수검출기가 on되어 코스주파수루프 동작을 시작한다.
상기 ICO 출력주파수 범위의 최소값은 상기 목표주파수 범위의 최소값보다 항상 작도록 설계되어 있다. 상기 코스주파수루프는 상기 ICO 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮으면 FC_UP 신호를 '1'로 설정하여 상기 ICO 출력클락신호 주파수 값을 증가시킨다. FC_UP 신호가 일정시간동안 '0'으로 유지되면, 상기 입력클락이 없는 클락데이터 복원회로는 Coarse Lock 신호를 '1'로 설정하고 코스주파수검출기를 off하고 파인주파수검출기를 on시켜 파인 주파수루프 동작을 시작한다. 상기 파인주파수루프는 두 출력신호(FF_UP, FF_DN)가 일정시간동안 '0'으로 유지되면 상기 알렉산더 위상검출기와 상기 파인주파수검출기를 둘 다 on시켜 위상루프와 파인주파수루프가 동시에 동작하게 한다.
도 7a는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 코스 주파수검출기(coarse FD)의 회로도이다.
상기 코스주파수검출기는 입력으로 상기 입력클락이 없는 클락데이터 복원회로의 출력인 4 상(phase)의 출력클락신호(CLKOUT)를 2 분주한 CLKOUT[0:3]/2와 상기 입력데이터신호(DIN)을 입력으로 받아 코스주파수 출력신호(FC_UP)를 출력한다. 상기 코스주파수검출기는 상기 입력데이터신호(DIN) 중에서 시간에 대해 연속으로 '0101' 데이터 패턴이 나오는 경우에, 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮으면 코스주파수 출력신호(FC_UP)를 '1'로 설정하여 상기 출력클락신호(CLKOUT)의 주파수를 증가시킨다.
도 7b는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 출력주파수가 목표주파수보다 같거나 작을 때의 동작파형을 나타내는 도면이다.
즉, 도 7b는 상기 입력데이터신호(DIN)가 '011010100101'이고 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮거나 같은 경우의 상기 코스주파수검출기의 동작 파형을 나타내고 있다.
상기 출력클락신호(CLKOUT)를 2분주한 클락신호(CLKOUT[0]/2)가 '0'인 시간구간 동안의 상기 입력데이터신호(DIN)의 상승엣지 개수가 2개 또는 그 이상이면, C2_[0]값이 '1'로 된다. 상기 출력클락신호(CLKOUT) 중에서 CLKOUT[0]/2 신호뿐만 아니라 CLKOUT[1]/2, CLKOUT[2]/2와 CLKOUT[3]/2에서도 도 7b에 보인 CLKOUT[0]/2에서와 같은 동작을 수행하여 각각 C2_[1], C2_[2]와 C2_[3] 신호를 생성하고, C2_[0], C2_[1], C2_[2]와 C2_[3]을 논리합(OR) 연산시켜 코스주파수 출력신호(FC_UP)를 생성한다.
도 7c는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 출력주파수가 목표주파수보다 클 때의 동작파형을 나타내는 도면이다.
도 7c는 상기 입력데이터신호(DIN)가 '011010100101'이고 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 높은 경우의 상기 코스주파수검출기의 동작 파형을 나타내고 있다.
CLKOUT[0]/2가 '0'인 시간구간 동안 상기 입력데이터신호(DIN)의 상승엣지 개수가 1개이므로 C2_[0]는 항상 '0'으로 유지되고, 코스주파수 출력신호(FC_UP)도 '0'이다. 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위에 도달하면 CLKOUT[0]/2 신호의 주기는 4 UI(unit interval)에 해당하고, CLKOUT[0]/2 신호가 '0'으로 유지되는 시간구간 동안의 상기 입력데이터신호(DIN)의 상승엣지 개수는 0, 1 또는 2개이다.
상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 높으면, CLKOUT[0]/2 신호가 '0'으로 유지되는 시간구간 동안의 상기 입력데이터신호(DIN)의 상승엣지 개수는 0 또는 1개가 된다. 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮으면, CLKOUT[0]/2 신호가 '0'으로 유지되는 시간구간 동안의 상기 입력데이터신호(DIN)의 상승엣지 개수는 0, 1, 2, 3개 또는 그 이상이 될 수 있다.
CLKOUT[0]/2가 '0'인 시간구간 동안의 상기 입력데이터신호(DIN)의 상승엣지 개수가 2개 또는 그 이상이면, C2_[0]값이 '1'이 되므로, C2_[0] = '1'은 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮거나 같다는 것을 나타낸다.
도 8a는 도 6에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기(Fine FD)의 회로도이다.
도 8a에 도시된 바와 같이 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기(Fine FD)는 상기 4 상(phase)의 출력클락신호(CLKOUT[0:3])와 상기 입력데이터신호(DIN)를 입력으로 받아 두 개의 파인 주파수 출력신호(FF_UP, FF_DN)를 출력한다.
상기 파인 주파수검출기(Fine FD)는 샘플링 블록(sampling), 리타이밍 블록(retiming)과 상태 천이 감지기(state transition detector) 등으로 구성된다. 상기 샘플링 블록(sampling)과 리타이밍 블록(retiming)은 도 6에 도시된 알렉산더 위상검출기(PD)와 공유하여 사용함으로써 상기 파인 주파수검출기의 하드웨어를 줄일 수 있다.
상기 파인 주파수검출기(Fine FD)는 상기 입력데이터신호(DIN) 중에서 시간에 대해 연속으로 '0101' 데이터 패턴이 나오는 경우에, 상기 출력클락신호(CLKOUT)의 주파수가 상기 목표주파수 범위보다 낮으면 제1 파인 주파수 출력신호(FF_UP)를 '1'로 설정하고 높으면 제2 파인 주파수 출력신호(FF_DN)를 '1'로 설정한다.
도 8b는 도 8a에 도시된 파인 주파수검출기(Fine FD)의 출력 상태를 나타내는 도면이다.
도 8b에서는 도 8a에 도시된 4개의 신호(DA, DB, DC와 DD)의 조합을 4개의 상태(A, B, C, D)로 구분한다. 상기 입력데이터신호(DIN)의 상승엣지가, CLKOUT[0]의 상승엣지와 CLKOUT[1]의 상승엣지 사이의 시간구간 동안에 발생하면 A상태가 되고, CLKOUT[1]의 상승엣지와 CLKOUT[2]의 상승엣지 사이의 시간구간 동안에 발생하면 B상태가 되고, CLKOUT[2]의 상승엣지와 CLKOUT[3]의 상승엣지 사이의 시간구간 동안에 발생하면 C상태가 되고, CLKOUT[3]의 상승엣지와 CLKOUT[0]의 상승엣지 사이의 시간구간 동안에 발생하면 D상태가 된다.
도 8c는 도 8a에 도시된 본 발명에 따른 입력클락이 없는 클락데이터 복원회로의 파인 주파수검출기(Fine FD)의 출력주파수가 목표주파수보다 작을 때의 동작파형을 나타내는 도면이고, 도 8d는 출력주파수가 목표주파수보다 클 때의 동작파형을 나타내는 도면이며, 도 8e는 도 8c와 도 8d에 대한 신호 값들의 변화를 나타내는 도면이다.
도 8c 내지 도 8e를 참고하면, 상기 입력데이터신호(DIN)가 '01011'이고 상기 출력클락신호(CLKOUT)의 주파수가 목표주파수 범위보다 낮은 경우 t=t1일 때 A상태가 되고 t=t2 일 때 D상태가 된다. 한편, 상기 입력데이터신호(DIN)가 '01011'이고 상기 출력클락신호(CLKOUT)의 주파수가 목표주파수 범위보다 높은 경우, 즉, t=t3 일때 D 상태가 되고 t=t4 일때 A 상태가 된다.
도 8c에서와 같이, CLKOUT[0]의 시간적으로 인접한 두 개의 상승엣지 시각(t1, t2)에 대해서, 시간경과에 따라 state가 A에서 D로 변하면 상기 파인주파수검출기의 두 개의 출력신호는, 제1 파인 주파수 출력신호(FF_UP)='1', 제2 파인 주파수 출력신호(FF_DN) ='0'으로 설정되어 상기 출력클락신호(CLKOUT)의 주파수를 증가시킨다.
한편, 도 8d에서와 같이, CLKOUT[0]의 시간적으로 인접한 두 개의 상승엣지 시각(t3, t4)에 대해서, 시간경과에 따라 D상태에서 A상태로 변하면 상기 파인주파수검출기의 두 개의 출력신호는 FF_UP ='0', FF_DN ='1'로 설정되어 상기 ICO 출력클락신호의 주파수를 감소시킨다.
일반적으로, CLKOUT[0] 클락신호의 시간적으로 인접한 두 개의 상승엣지 시각에 대해서, 시간경과에 따라 state가 D에서 C로, C에서 B로, B에서 A로, 또는 A에서 D로 변하면 상기 파인주파수검출기의 출력신호는 FF_UP ='1', FF_DN ='0'로 설정되므로, 상기 ICO 출력클락신호의 주파수를 증가시킨다.
CLKOUT[0] 클락신호의 시간적으로 인접한 두 개의 상승엣지에 대해서, 시간경과에 따라 state가 A에서 B로, B에서 C로, C에서 D로, 또는 D에서 A로 변하면 상기 파인주파수 검출기의 출력신호는 제1 파인 주파수 출력신호(FF_UP)='0', 제2 파인 주파수 출력신호(FF_DN) ='1'로 되고, 상기 출력클락신호(CLKOUT)의 주파수를 감소시킨다.
본 발명에 따른 파인 주파수검출기에서는, CLKOUT[0]의 시간적으로 인접한 두 개의 상승엣지에 대해서는 상기 4개의 state(A, B, C, D)중에서 인접한 state로만 천이가 가능하다. 즉, state A와 state C 사이로는 천이할 수 없고 마찬가지로 state B와 state D사이로는 천이할 수 없다. 이는 상기 코스주파수검출기가 록(lock)되어 상기 파인주파수검출기 동작이 시작할 때에 상기 출력클락신호(CLKOUT)의 주파수는 상기 목표주파수범위의 중간값에 대해 -50% ~ +50% 이내의 오차만 가지기 때문이다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (15)

  1. 수신부 및 송신부를 통해 호스트 PHY와 듀얼 심플렉스 방식의 직렬 데이터 통신을 수행하는 디바이스 PHY에 있어서,
    상기 디바이스 PHY는
    외부에서 클락신호를 입력받지 않고 상기 호스트 PHY로부터 수신된 입력데이터신호로부터 상기 디바이스 PHY를 포함한 주변기기의 동작에 필요한 출력클락신호 및 출력데이터신호를 추출하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  2. 제 1항에 있어서, 상기 수신부는
    상기 호스트 PHY로부터 수신된 입력데이터신호를 이용하여 상기 디바이스 PHY를 포함한 주변기기의 동작에 필요한 상기 출력클락신호 및 상기 출력데이터신호를 추출하는 입력클락이 없는 클락데이터 복원회로를 더 구비하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  3. 제 1항 또는 제 2항에 있어서, 상기 디바이스 PHY는
    USB3.0 직렬데이터 통신에 적용되어 USB 3.0 호스트 PHY와 5Gbps의 데이터 송신 및 수신이 가능한 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  4. 제 3항에 있어서, 상기 USB 3.0 호스트 PHY는
    USB 3.0 OTG(on the go)에서 호스트 역할을 하는 장치의 PHY를 포함하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  5. 제 3항에 있어서, 상기 수신부는
    상기 호스트 PHY로부터 유효한 입력데이터신호(DIN)가 수신되기 이전의 트레이닝 시이퀀스(training sequence) 구간 동안 상기 출력클락신호의 주파수가 상기 주변기기의 동작에 필요한 주변기기 클락신호의 주파수 범위인 목표주파수 범위에 도달하면, 그 이후에 electrical idle 상태에 도달하기 이전에는 상기 출력클락신호의 주파수가 상기 목표주파수 범위내에서 유지되도록 하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  6. 제 2항에 있어서, 상기 입력클락이 없는 클락데이터 복원회로는
    위상검출기 및 전류제어발진기를 구비하며, 상기 입력데이터신호 및 상기 출력클락신호로부터 위상 정보를 추출하는 위상루프; 및
    코스 주파수검출기, 파인 주파수검출기 및 상기 전류제어발진기를 구비하며, 상기 입력데이터 신호로부터 주파수 정보를 추출하는 주파수 루프;를 더 포함하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  7. 제 6항에 있어서, 상기 주파수 루프는
    상기 코스 주파수검출기를 포함하는 코스루프; 및
    상기 파인 주파수검출기를 포함하는 파인루프를 포함하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  8. 제 7항에 있어서, 상기 코스 주파수검출기는
    상기 입력데이터신호 및 상기 출력클락신호를 입력받아 상기 출력클락신호의 주기의 정수배에 해당하는 시간 동안 상기 입력데이터신호의 천이(transition) 개수를 카운트함으로써, 상기 출력클락신호의 주파수가 목표주파수 범위의 최소값보다 느린지 여부를 판단하여 코스주파수 출력신호를 출력하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  9. 제 7항에 있어서, 상기 파인 주파수검출기는
    상기 입력데이터신호 및 상기 출력클락신호를 입력받아 상기 출력클락신호를 위상값이 서로 다른 복수개의 클락신호로 생성하고,
    상기 입력데이터신호의 연속된 두개의 천이(transition) 사이의 시간 간격에 위치하는 상기 위상 값이 서로 다른 복수개의 클락신호들의 상승 엣지(rising edge) 개수를 모두 합한 값과 상기 위상값이 서로 다른 복수개의 클락신호의 개수의 비율로부터 상기 출력클락신호의 주파수가 목표주파수 범위에 포함되는지 여부를 판단하여,
    두 개의 파인 주파수 출력신호를 출력하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  10. 제 7항에 있어서, 상기 파인 주파수 루프는,
    상기 호스트 PHY로부터 상기 디바이스 PHY로 전송되는 입력데이터신호 중 시간에 대해 연속된 입력데이터신호가 포함되면 주파수 검출이 가능한 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  11. 제 8항에 있어서, 상기 코스 주파수검출기는
    상기 출력클락신호의 주파수를 가장 낮은 주파수에서부터 시작하여 목표주파수 범위보다 커질 때까지 단계적으로 증가시킴으로써, 상기 코스 주파수 검출기의 주파수 포착범위(frequency acquisition range)를 상기 목표주파수의 0% 내지 100%의 범위에 이르게 하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  12. 제 9항에 있어서, 상기 파인 주파수검출기는
    상기 입력데이터신호의 천이(transition)를 검출하기 위한 샘플링(sampling)회로;
    검출결과를 동일한 시간에서 비교하기 위한 리타이밍(retiming) 회로; 및
    상기 리타이밍 회로의 출력을 이용하여 두 개의 파인 주파수 신호를 출력하는 상태천이감지기;를 구비하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  13. 제 12항에 있어서,
    상기 샘플링(sampling)회로 및 리타이밍(retiming) 회로는 상기 위상루프(PLL)를 구성하는 위상검출기(phase detector: PD)와 공유하여 전력소모와 면적을 줄이는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  14. 제 8항 또는 제 9항에 있어서, 상기 출력클락신호(CLKOUT)는
    상기 입력데이터신호(DIN)의 모든 입력 조건에 대해서 목표주파수 범위의 중간값으로부터 -20% ~ +20% 이내의 주파수 범위를 갖는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
  15. 제 1항 또는 제 2항에 있어서, 상기 디바이스 PHY는,
    PCIe-2, PCIe-3, SATA2, SATA3를 포함하는 것을 특징으로 하는 외부 클락신호를 사용하지 않는 직렬 데이터 통신용 디바이스 PHY.
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