CN117539818A - 基于phy模型的接口、集成接口的芯片及芯片仿真系统 - Google Patents
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Abstract
本发明涉及基于PHY模型的接口、集成接口的芯片及芯片仿真系统，接口包括第一接口以及第二接口，第一接口包括第一控制器以及与第一控制器通信连接的第一PHY模型，第一PHY模型包括第一接收接口模块与第一发送接口模块；第二接口包括第二控制器以及与第二控制器通信连接的第二PHY模型，第二PHY模型包括第二接收接口模块与第二发送接口模块；第一PHY模型对接收到的接收数据进行第一处理，第一PHY模型生成数字信号的发送数据；第一发送接口模块用于向第二接收接口模块发送发送数据。本申请具有能够将包括PHY模型的接口集成于软硬件协同仿真环境中，进而实现通过接口进行芯片的软硬件协同仿真操作的效果。
Description
技术领域
本发明涉及芯片仿真的技术领域，尤其是涉及基于PHY模型的接口、集成接口的芯片及芯片仿真系统。
背景技术
在SoC芯片的开发过程中，软硬件协同仿真是一种重要的验证手段。软硬件协同仿真是指通过模拟整个系统的运行，对软硬件协同工作时的性能和功能进行验证，从而提前发现和解决软硬件之间的兼容性问题，确保SoC芯片在实际应用中的稳定性和可靠性。
SoC芯片均集成有接口，接口均包含控制器和PHY两部分，控制器和PHY通信连接，控制器用于完成接口相关协议的处理。SoC芯片进行软硬件协同仿真时，需要将互联的主设备芯片与从设备芯片集成于软硬件协同仿真环境中，由于主设备芯片和从设备芯片均为SoC芯片，软硬件协同仿真的硬件平台对应的是全数字电路，SoC芯片的PHY是数模混合电路，因此无法将主设备芯片、从设备芯片的PHY直接集成到全数字电路的仿真环境中，进而无法进行SoC芯片的软硬件协同仿真操作。
发明内容
为了实现通过接口进行SoC芯片的软硬件协同仿真，本申请提供基于PHY模型的接口、集成接口的芯片及芯片仿真系统。
第一方面，本申请提供基于PHY模型的接口，包括第一接口以及第二接口，所述第一接口包括第一控制器以及与所述第一控制器通信连接的第一PHY模型，所述第一PHY模型包括第一接收接口模块与第一发送接口模块；所述第二接口包括第二控制器以及与所述第二控制器通信连接的第二PHY模型，所述第二PHY模型包括第二接收接口模块与第二发送接口模块；
所述第二PHY模型接收所述第二控制器发送的第一初始数据，所述第二PHY模型对所述第一初始数据进行第二处理，生成数字信号的接收数据，所述第一接收接口模块用于接收所述第二发送接口模块发送的所述接收数据；
所述第一PHY模型对接收到的所述接收数据进行第一处理，生成第一处理数据，并将所述第一处理数据发送至所述第一控制器；
所述第一PHY模型接收所述第一控制器基于所述第一处理数据反馈的第二初始数据，所述第一PHY模型对所述第二初始数据进行第二处理，生成数字信号的发送数据；所述第一发送接口模块用于向所述第二接收接口模块发送所述发送数据；
所述第二PHY模型对接收到的所述发送数据进行第一处理，生成第二处理数据，并将所述第二处理数据发送至所述第二控制器。
本发明的有益效果为：通过将第一接口与第二接口进行互联，且PHY模型能够接收并发送数字信号的相关数据，从而能够将包括PHY模型的接口集成于软硬件协同仿真环境中，进而实现通过接口进行芯片的软硬件协同仿真操作。
进一步，所述第一PHY模型还包括第一接收通道模块，所述第一接收通道模块用于接收所述第一接收接口模块发送的所述接收数据，所述接收数据包括第一数据信号和第一控制信号；
所述第一处理包括解码处理、检测处理和第一转换处理，第一处理数据包括第一转换数据和第一PIPE接口信号；
所述第一接收通道模块包括第一解码子模块和第一检测子模块，所述第一解码子模块用于对所述第一数据信号进行所述解码处理，生成第一解码数据；所述第一检测子模块用于对所述第一控制信号进行所述检测处理，生成所述第一PIPE接口信号，并将所述第一PIPE接口信号向所述第一控制器发送；
所述第一PHY模型还包括第一码率转换模块，所述第一码率转换模块用于对所述第一解码数据进行所述第一转换处理，生成所述第一转换数据，并将所述第一转换数据向所述第一控制器发送；
所述第一PHY模型还包括第一发送通道模块，所述第一发送通道模块用于向所述第一发送接口模块发送所述发送数据；
所述第二初始数据包括第二数据信号和第一控制指令，所述第二处理包括第二转换处理、编码处理和产生处理，所述发送数据包括第一编码数据和第二控制信号；
所述第一码率转换模块还用于接收所述第一控制器反馈的所述第二数据信号并对所述第二数据信号进行所述第二转换处理，生成第二转换数据；
所述第一发送通道模块包括第一编码子模块和第一产生子模块，所述第一编码子模块用于对所述第二转换数据进行所述编码处理，生成所述第一编码数据，并发送所述第一编码数据至所述第一发送接口模块；所述第一产生子模块用于基于所述第一控制指令进行所述产生处理，生成所述第二控制信号，并发送所述第二控制信号至所述第一发送接口模块。
采用上述进一步方案的有益效果是，通过第一解码子模块进行的解码处理，可以还原原始数据，使原始数据能够在第一控制器等被接收端正确地接收和处理。通过第一检测子模块对LFPS信号进行检测，便于根据第一控制信号进行相应的控制和管理。第一码率转换模块进行第一转换处理，便于适应第一控制器不同的传输需求，提高了数据传输的可靠性。第一码率转换模块进行第二转换处理，便于适应不同的传输需求，提高了数据传输的可靠性。通过第一编码子模块的编码处理，提高了第一编码数据传输的可靠性。第一产生子模块通过产生处理生成第二控制信号，便于通过第二控制信号发送请求和应答等数据。
进一步，所述第一初始数据包括第三数据信号和第二控制指令；
所述第二PHY模型包括第二码率转换模块，所述第二码率转换模块用于接收所述第二控制器发送的所述第三数据信号并对所述第三数据信号进行所述第二转换处理，生成第三转换数据；
所述第二PHY模型还包括第二发送通道模块，所述第二发送通道模块用于向所述第二发送接口模块发送所述接收数据；
所述第二发送通道模块包括第二编码子模块和第二产生子模块，所述第二编码子模块用于对所述第三转换数据进行所述编码处理，生成第二编码数据，将所述第二编码数据作为所述第一数据信号，并发送所述第一数据信号至所述第二发送接口模块；所述第二产生子模块用于基于所述第二控制指令进行所述产生处理，生成所述第一控制信号，并发送所述第一控制信号至所述第二发送接口模块；
所述第二PHY模型还包括第二接收通道模块，所述第二接收通道模块用于接收所述第一发送接口模块发送的所述发送数据；
第二处理数据包括第四转换数据和第二PIPE接口信号；
所述第二接收通道模块包括第二解码子模块和第二检测子模块，所述第二解码子模块用于对所述第一编码数据进行所述解码处理，生成第二解码数据；所述第二检测子模块用于对所述第二控制信号进行所述检测处理，生成所述第二PIPE接口信号，并将所述第二PIPE接口信号向所述第二控制器发送；
所述第二码率转换模块还用于对所述第二解码数据进行所述第一转换处理，生成第四转换数据，并将所述第四转换数据向所述第二控制器发送。
采用上述进一步方案的有益效果是，通过第二解码子模块进行的解码处理，可以还原原始数据，使原始数据能够在第二控制器等接收端被正确地接收和处理。通过第二检测子模块对LFPS信号进行检测，便于根据第二控制信号进行相应的控制和管理。第二码率转换模块进行第一转换处理，便于适应第二控制器不同的传输需求，提高了数据传输的可靠性。第二码率转换模块进行第二转换处理，便于适应不同的传输需求，提高了数据传输的可靠性。通过第二编码子模块的编码处理，提高了第二编码数据传输的可靠性。第二产生子模块通过产生处理生成第一控制信号，便于通过第一控制信号发送请求和应答等数据。
进一步，所述第一接收接口模块包括第一并行输入模块，所述第一并行输入模块包括第一并行输入接口，所述第二发送接口模块包括第二并行输出模块，所述第二并行输出模块包括第二并行输出接口，所述第二并行输出接口用于向所述第一并行输入接口发送并行的接收数据。
采用上述进一步方案的有益效果是，通过第一并行输入接口和第二并行输出接口建立第一接口与第二接口的互联，从而可实现并行数据的交互。
进一步，所述第一接收接口模块包括第一并行输入模块和第一串行输入模块，所述第一并行输入模块包括第一并行输入接口，所述第一串行输入模块包括第一串行输入接口和第一串并转换模块；
所述第二发送接口模块包括第二并行输出模块和/或第二串行输出模块，所述第二并行输出模块包括第二并行输出接口，所述第二并行输出接口用于向所述第一并行输入接口发送并行的接收数据；所述第二串行输出模块包括第二串行输出接口，所述第二串行输出接口用于向所述第一串行输入接口发送串行的接收数据；
所述第一串行输入接口与所述第一串并转换模块通信连接，所述第一串行输入接口用于接收串行的接收数据并向所述第一串并转换模块发送，所述第一串并转换模块用于对串行的所述接收数据进行串并转换生成并行的接收数据；
所述第一并行输入模块还包括第一选择器，所述第一串并转换模块和所述第一并行输入接口分别与所述第一选择器的输入端通信连接，所述第一选择器的输出端与所述第一接收通道模块通信连接，所述第一选择器基于所述第一串行输入接口和第一并行输入模块的输入情况选择所述第一PHY模型的第一工作模式；
若所述第二接口通过所述第一串行输入接口进行接收数据的输入，则所述第一选择器选择的第一工作模式为串行模式；若所述第二接口通过所述第一并行输入接口进行接收数据的输入，则所述第一选择器选择的第一工作模式为并行模式。
采用上述进一步方案的有益效果是，可通过第一串行输入接口、第一并行输入接口进行接收数据的输入，提高了对接收数据的输入场景的适应性。
进一步，所述第一发送接口模块包括第一并行输出模块，所述第一并行输出模块包括第一并行输出接口，所述第二接收接口模块包括第二并行输入模块，所述第二并行输入模块包括第二并行输入接口，所述第一并行输出接口用于向所述第二并行输入接口发送并行的发送数据。
采用上述进一步方案的有益效果是，通过第一并行输出模块和第二并行输入模块建立第一接口与第二接口的互联，从而可实现并行数据的交互。
进一步，所述第一发送接口模块包括第一并行输出模块、第一串行输出模块和第二选择器，所述第一并行输入模块包括第一并行输入接口，所述第一串行输出模块包括第一串行输出接口和第一并串转换模块；
所述第二选择器用于根据第一PHY模型的第一工作模式，选择传输发送数据至所述第一并串转换模块或所述第一并行输出接口；
所述第二接收接口模块包括第二并行输入模块和/或第二串行输入模块，所述第二并行输入模块包括第二并行输入接口，所述第二串行输入模块包括第二串行输入接口和第二串并转换模块；
所述第二串行输入接口用于接收串行的发送数据并向所述第二串并转换模块发送，所述第二串并转换模块用于对串行的所述发送数据进行串并转换生成并行的发送数据；
若第一工作模式为并行模式，则所述第二选择器选择将并行的发送数据发送至第一并串转换模块，所述第一并串转换模块用于对接收的发送数据进行并串转换，并生成串行的发送数据，所述第一串行输出接口用于接收串行的发送数据并向所述第二串行输入接口发送；
若第一工作模式为串行模式，则所述第二选择器选择将并行的发送数据发送至第一并行输入接口，所述第一并行输入接口用于将接收的发送数据向所述第二并行输入接口发送；
所述第二并行输入模块还包括第三选择器，所述第三选择器基于所述第二串行输入接口和第二并行输入模块的输入情况选择所述第二PHY模型的第二工作模式；
若所述第二接口通过所述第二串行输入接口接收发送数据，则所述第二选择器选择的第二工作模式为串行模式；若所述第二接口通过所述第二并行输入接口接收发送数据，则所述第二选择器选择的第二工作模式为并行模式。
采用上述进一步方案的有益效果是，第二选择器用于根据第一PHY模型的第一工作模式，选择传输发送数据至第一并串转换模块或第一并行输出接口，提高了发送数据输出的准确性，提高了对发送数据的输出场景的适应性。
进一步，所述第二选择器还用于识别所述发送数据中的第一编码数据和第二控制信号，以使所述第一编码数据通过数据码流发送、所述第二控制信号通过LFPS信号发送。
采用上述进一步方案的有益效果是，通过第二选择器的识别和选择，可以实现不同的数据传输需求和协议要求，将第一编码数据通过数据码流发送，而将第二控制信号通过LFPS信号发送，以满足不同的通信和控制需求。
第二方面，本申请提供集成接口的芯片，包括芯片主体和接口，所述接口包括如第一方面中任一项所述的接口，所述芯片主体与所述接口的控制器通信连接。
第三方面，本申请提供芯片仿真系统，包括主设备芯片和从设备芯片，所述主设备芯片和从设备芯片均为如第二方面所述的芯片。
采用上述进一步方案的有益效果是，通过PHY模型可建立主设备芯片和从设备芯片的互联，由于PHY模型为全数字电路，从而可将主设备芯片和从设备芯片集成于芯片软硬件协同仿真环境中。
附图说明
图1为本申请实施例第一接口的结构框图；
图2为本申请实施例第二接口的结构框图；
图3为本申请实施例芯片仿真系统的结构框图。
附图中，各标号所代表的部件列表如下：
1、第一PHY模型；11、第一接收通道模块；111、第一解码子模块；112、第一检测子模块；12、第一码率转换模块；13、第一发送通道模块；131、第一编码子模块；132、第一产生子模块；14、第一并行输入接口；141、第一选择器；15、第一并行输出模块；16、第一串行输入接口；161、第一串并转换模块；17、第一串行输出接口；171、第一并串转换模块；18、第二选择器；2、第一控制器；3、第二PHY模型；31、第二接收通道模块；311、第二解码子模块；312、第二检测子模块；32、第二码率转换模块；33、第二发送通道模块；331、第二编码子模块；332、第二产生子模块；34、第二并行输入接口；341、第三选择器；35、第二并行输出模块；36、第二串行输入接口；361、第二串并转换模块；37、第二串行输出接口；371、第二并串转换模块；38、第四选择器；4、第二控制器；5、芯片主体；6、主设备芯片；7、从设备芯片。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图1至图3及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
如图1和图2所示，本申请实施例提供一种基于PHY模型的接口，包括第一接口以及第二接口，第一接口包括第一控制器2以及与第一控制器2通信连接的第一PHY模型1，第一PHY模型1包括第一接收接口模块与第一发送接口模块；第二接口包括第二控制器4以及与第二控制器4通信连接的第二PHY模型3，第二PHY模型3包括第二接收接口模块与第二发送接口模块。
第二PHY模型3接收第二控制器4发送的第一初始数据，第二PHY模型3对第一初始数据进行第二处理，生成数字信号的接收数据，第一接收接口模块用于接收第二发送接口模块发送的所述接收数据。第一PHY模型1对接收到的接收数据进行第一处理，生成第一处理数据，并将第一处理数据发送至第一控制器2。
第一PHY模型1接收第一控制器2基于第一处理数据反馈的第二初始数据，第一PHY模型1对第二初始数据进行第二处理，生成数字信号的发送数据；第一发送接口模块用于向第二接收接口模块发送发送数据。第二PHY模型3对接收到的发送数据进行第一处理，生成第二处理数据，并将第二处理数据发送至第二控制器4。
全数字电路的PHY模型分别位于接口内部，通过将第一接口与第二接口进行互联，且PHY模型能够接收并发送数字信号的相关数据，从而能够将包括PHY模型的接口集成于软硬件协同仿真环境中，进而实现通过接口进行芯片的软硬件协同仿真操作。
本实施例中，控制信号主要是用于发送和接收请求、应答信号等控制信号。数据信号通过数据码流发送，控制信号通过LFPS信号进行传输。LFPS信号为低频率周期信号，低频率周期信号的频率为20MHz，用250MHz时钟信号对LFPS信号进行采样，LFPS信号会出现长时间为零或长时间为一的情况。
本实施例中，第一PHY模型1还包括第一接收通道模块11，第一接收通道模块11用于接收第一接收接口模块发送的接收数据，接收数据包括第一数据信号和第一控制信号。第一处理包括解码处理、检测处理和第一转换处理，第一处理数据包括第一转换数据和第一PIPE接口信号。
第一接收通道模块11包括第一解码子模块111和第一检测子模块112，第一解码子模块111用于对第一数据信号进行所述解码处理，生成第一解码数据；第一检测子模块112用于对第一控制信号进行检测处理，生成第一PIPE接口信号，并将第一PIPE接口信号向第一控制器2发送。第一PHY模型1还包括第一码率转换模块12，第一码率转换模块12用于对第一解码数据进行第一转换处理，生成第一转换数据，并将第一转换数据向第一控制器2发送。
本实施例中，接收数据为20B16B解码数据，20B16B是一种数据编码格式，它将20位的原始数据编码为16位的传输数据，通过减少数据宽度来提高传输效率。
第一解码子模块111为20B16B解码器，第一解码子模块111由两个10B8B子模块采用级联方式实现，10B8B解码为8B10B编码的逆过程。20B16B解码数据并行送入20B16B解码器进行解码，20B16B解码器输出16位接收数据信号，16位PIPE接收数据信号即为第一解码数据。
10B8B子模块输入信号位10位解码输入数据和1位极性偏差输入数据；解码输出信号为8位解码输出数据、1位K码输出数据和1位极性偏差输出数据。10B8B子模块的极性偏差输出信号连接到下一级10B8B子模块的极性偏差输入端口；第二级10B8B子模块的极性偏差输出信号经过寄存器缓存一个时钟周期后送入第一级的极性偏差输入端口。
第一解码子模块111接收到20B16B解码数据后，对其进行解码处理，还原出原始的20位数据。然后，将解码后的20位数据转换为16位PIPE接收数据信号，以供后续处理使用。
通过第一解码子模块111进行的解码处理，可以还原接收数据，使接收数据能够在第一控制器2等接收端正确地被接收和处理。
本实施例中，第一码率转换模块12进行码率转换的作用主要是为了适应第一控制器2不同的传输需求，传输需求包括通信协议或接口要求。示例性地，第一控制器2能接收、发送32位PIPE数据。通过第一码率转换模块12的转换处理，可完成32位PIPE数据与16位PIPE数据的位宽转换，16位PIPE数据的时钟为250MHz，32位PIPE数据时钟频率位125MHz。
示例性地，第一码率转换模块12执行的第一转换处理为将16位第一解码数据转换为32位第一转换数据，第一解码数据为PIPE接收数据信号，第一转换数据为PIPE接收数据。
第一控制器2将接收到的第一处理数据可向对应的芯片主体5转发，并接收芯片主体5反馈的发送数据。
第一PHY模型1还包括第一发送通道模块13，第一发送通道模块13用于向第一发送接口模块发送发送数据。第二初始数据包括第二数据信号和第一控制指令，第二处理包括第二转换处理、编码处理和产生处理，发送数据包括第一编码数据和第二控制信号。
第一码率转换模块12还用于接收第一控制器2反馈的第二数据信号并对第二数据信号进行第二转换处理，生成第二转换数据。第一发送通道模块13包括第一编码子模块131和第一产生子模块132，第一编码子模块131用于对第二转换数据进行编码处理，生成第一编码数据，并发送第一编码数据至第一发送接口模块；第一产生子模块132用于基于第一控制指令进行产生处理，生成第二控制信号，并发送第二控制信号至第一发送接口模块。
本实施例中，第一控制器2发送的第二数据信号为32位PIPE发送数据，第一码率转换模块12的第二转换处理为将32位PIPE发送数据转换成16位第二转换数据，第二转换数据为PIPE发送数据。
本实施例中，第一编码子模块131为16B20B编码器，第一编码子模块131由两个8B10B子模块采用级联方式实现，8B10B子模块编码为10B8B子模块解码的逆过程。8B10B子模块的编码为标准的高速串行编码。16B20B编码器对第二转换数据进行16B20B编码处理，是一种用于串行数据传输的编码方式，可将16位的第二转换数据编码为20位的传输数据，从而通过增加数据位宽来提高第一编码数据传输的可靠性。
8B10B子模块输入信号为8位编码输入数据、1位K码输入数据和1位极性偏差输入数据；编码输出信号为10位编码输出数据和1位极性偏差输出数据。8B10B子模块的极性偏差输出信号连接到下一级8B10B子模块的极性偏差输入端口；第二级8B10B子模块的极性偏差输出信号经过寄存器缓存一个时钟周期后送入第一级的极性偏差输入端口。
本实施例中，第一产生子模块132为LFPS信号产生器，LFPS信号产生器用于接收第一控制器2发送的第一控制指令并基于第一控制指令进行第二控制信号的产生处理。第一产生子模块132通过产生处理生成第二控制信号，便于通过第二控制信号发送请求和应答等数据。
第一初始数据包括第三数据信号和第二控制指令，第二PHY模型3包括第二码率转换模块32，第二码率转换模块32用于接收第二控制器4发送的第三数据信号并对第三数据信号进行第二转换处理，生成第三转换数据。
第二PHY模型3还包括第二发送通道模块33，第二发送通道模块33用于向第二发送接口模块发送接收数据。第二发送通道模块33包括第二编码子模块331和第二产生子模块332，第二编码子模块331用于对第三转换数据进行编码处理，生成第二编码数据，将第二编码数据作为第一数据信号，并发送第一数据信号至第二发送接口模块；第二产生子模块332用于基于第二控制指令进行产生处理，生成第一控制信号，并发送第一控制信号至第二发送接口模块。
本实施例中，第二接口中的第二转换处理、编码处理和产生处理与第一接口中的处理对应相同，第二接口中的第二码率转换模块32、第二编码子模块331、第二产生子模块332与第一接口中的模块对应相同。
第二PHY模型3还包括第二接收通道模块31，第二接收通道模块31用于接收第一发送接口模块发送的发送数据。第二处理数据包括第四转换数据和第二PIPE接口信号。
第二接收通道模块31包括第二解码子模块311和第二检测子模块312，第二解码子模块311用于对第一编码数据进行解码处理，生成第二解码数据；第二检测子模块312用于对第二控制信号进行检测处理，生成第二PIPE接口信号，并将第二PIPE接口信号向第二控制器4发送。
第二码率转换模块32还用于对第二解码数据进行第一转换处理，生成第四转换数据，并将第四转换数据向第二控制器4发送。
本实施例中，第二接口中的第一转换处理、解码处理和检测处理与第一接口中的处理对应相同，第二接口中的第二解码子模块311和第二检测子模块312与第一接口中的模块对应相同。
本实施例中，第一检测子模块112、第二检测子模块312均为LFPS信号检测器，LFPS信号检测器可以基于LFPS信号会出现长时间为零或长时间为一情况的特性，从数据的码流中检测出LFPS信号所在的区域并向控制器输出PIPE接口信号。
LFPS（Low Frequency Periodic Signaling）信号是一种低频周期的特殊的测试码型，用于在链路上进行通信而不使用高速信号（SuperSpeed signaling），容易生成和检测，而且使用很少的电源。检测LFPS信号后，便于根据第一控制信号进行相应的控制和管理。
作为本实施例的一种可选实施方式，第一接收接口模块包括第一并行输入模块，第一并行输入模块包括第一并行输入接口14，第二发送接口模块包括第二并行输出模块35，第二并行输出模块35包括第二并行输出接口，第二并行输出接口用于向第一并行输入接口14发送并行的接收数据。
第一发送接口模块包括第一并行输出模块15，第一并行输出模块15包括第一并行输出接口，第二接收接口模块包括第二并行输入模块，第二并行输入模块包括第二并行输入接口34，第一并行输出接口用于向第二并行输入接口34发送并行的发送数据。
通过第一并行输入接口14、第一并行输出模块15和第二并行输出接口、第二并行输入模块建立第一接口与第二接口的互联，从而可实现并行数据的交互。
本实施例中，第二接口可通过并行输出接口输出250MHz 20位模型输出数据至第一接口的第一并行输入模块，第一接口的并行输出接口输出的250MHz 20位模型输入数据至第一接口的第一并行输入模块，其中，250MHz 20位模型输入数据为接收数据，250MHz 20位模型输出数据为发送数据。
作为本实施例的另一种可选实施方式，第一接收接口模块包括第一并行输入模块和第一串行输入模块，第一并行输入模块包括第一并行输入接口14，第一串行输入模块包括第一串行输入接口16和第一串并转换模块161。
第二发送接口模块包括第二并行输出模块35和/或第二串行输出模块，第二并行输出模块35包括第二并行输出接口，第二并行输出接口用于向第一并行输入接口14发送并行的接收数据，第二串行输出模块包括第二串行输出接口37，第二串行输出接口37用于向第一串行输入接口16发送串行的接收数据。
第一串行输入接口16与第一串并转换模块161通信连接，第一串行输入接口16用于接收串行的接收数据并向第一串并转换模块161发送，第一串并转换模块161用于对串行的接收数据进行串并转换生成并行的接收数据。
第一并行输入模块还包括第一选择器141，第一串并转换模块161和第一并行输入接口14分别与第一选择器141的输入端通信连接，第一选择器141的输出端与第一接收通道模块11通信连接，第一选择器141基于第一串行输入接口16和第一并行输入模块的输入情况选择第一PHY模型1的第一工作模式。
若第二接口通过第一串行输入接口16进行接收数据的输入，则第一选择器141选择的第一工作模式为串行模式；若第二接口通过第一并行输入接口14进行接收数据的输入，则第一选择器141选择的第一工作模式为并行模式。
第一发送接口模块包括第一并行输出模块15、第一串行输出模块和第二选择器18，第一并行输入模块包括第一并行输入接口14，第一串行输出模块包括第一串行输出接口17和第一并串转换模块171。
第二选择器18用于根据第一PHY模型1的第一工作模式，选择传输发送数据至第一并串转换模块171或第一并行输出接口。
第二接收接口模块包括第二并行输入模块和/或第二串行输入模块，第二并行输入模块包括第二并行输入接口34，第二串行输入模块包括第二串行输入接口36和第二串并转换模块361。
第二串行输入接口36用于接收串行的发送数据并向第二串并转换模块361发送，第二串并转换模块361用于对串行的发送数据进行串并转换生成并行的发送数据。
若第一工作模式为并行模式，则第二选择器18选择将并行的发送数据发送至第一并串转换模块171，第一并串转换模块171用于对接收的发送数据进行并串转换，并生成串行的发送数据，第一串行输出接口17用于接收串行的发送数据并向第二串行输入接口36发送。
若第一工作模式为串行模式，则第二选择器18选择将并行的发送数据发送至第一并行输入接口14，第一并行输入接口14用于将接收的发送数据向第二并行输入接口34发送。
第二选择器18用于根据第一PHY模型1的第一工作模式，选择传输发送数据至第一并串转换模块171或第一并行输出接口，提高了发送数据输出的准确性，提高了对发送数据的输出场景的适应性。
第二并行输入模块还包括第三选择器341，第三选择器341基于第二串行输入接口36和第二并行输入模块的输入情况选择第二PHY模型3的第二工作模式。
若第二接口通过第二串行输入接口36接收发送数据，则第二选择器18选择的第二工作模式为串行模式；若第二接口通过第二并行输入接口34接收发送数据，则第二选择器18选择的第二工作模式为并行模式。
第二发送接口模块还包括第四选择器38，第四选择器38用于根据第二PHY模型3的第二工作模式，选择传输相关的数据至第二并串转换模块371或第二并行输出接口。
本实施例中，第一串行输入接口16、第二串行输入接口36均包括RXP输入端口和RXN输入端口，第一串行输出接口17、第二串行输出接口37均包括TXP输出端口和TXN输出端口。第二接口通过第二串行输出接口37输出5Gbps模型差分输入数据至第一接口的第一串行输入接口16，第一接口的第一串行输出接口17输出5Gbps模型差分输出数据至第二接口的第二串行输入模块，其中，5Gbps模型差分输入数据为接收数据，5Gbps模型差分输出数据为发送数据。
本实施例中，第一串并转换模块161、第二串并转换模块361为20位串并转换模块，可将5Gbps模型差分输入数据转换成20位的并行数据。第一并串转换模块171、第二并串转换模块371为20位并串转换模块，可将20位的并行数据转换成5Gbps模型差分输出数据。
本实施例中，第二选择器18还用于识别发送数据中的第一编码数据和第二控制信号，以使第一编码数据通过数据码流发送、第二控制信号通过LFPS信号发送。
第四选择器38也可用于识别数据中的第二编码数据和第二控制信号，以使第二编码数据通过数据码流发送、第二控制信号通过LFPS信号发送。
由于为了解决DC平衡问题，经过编码算法的第一编码数据、第二编码数据会尽可能少的出现长时间为零或长时间为一。第二选择器18、第四选择器38均可基于LFPS信号与编码数据的零和一差异，可以对数据中长时间为零或长时间为一的情况进行检测，当发现长时间为零或长时间为一时，则判断为控制信号；反之，则判断为编码数据；以使编码数据通过数据码流发送、控制信号通过LFPS信号发送。
通过第二选择器18、第四选择器38的识别和选择，可以实现不同的数据传输需求和协议要求，将编码数据通过数据码流发送，而将控制信号通过LFPS信号发送，以满足不同的通信和控制需求。
基于相同的技术构思，本申请实施例还提供一种集成接口的芯片，芯片主体和接口，接口包括上述基于PHY模型的接口，芯片主体与接口的控制器通信连接。
本实施例中，接口可以为可以支持到5Gbps的数据码率的USB3接口，USB3接口的控制器和PHY模型之间通过PIPE接口通信连接。
基于相同的技术构思，本申请实施例还提供一种芯片仿真系统，如图3所示，包括主设备芯片6和从设备芯片7，主设备芯片6和从设备芯片7均为上述集成接口的芯片，主设备芯片6和从设备芯片7互为对端设备。
本实施例中，芯片软硬件协同仿真系统还包括进行芯片软硬件协同仿真的其他相关模块。通过基于PHY模型的接口可建立主设备芯片6和从设备芯片7的互联，由于PHY模型为全数字电路，从而可将主设备芯片6和从设备芯片7集成于芯片软硬件协同仿真环境中。
术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“相连”、“连接”、等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的申请范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离前述申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中申请的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (10)
1.基于PHY模型的接口，其特征在于，包括第一接口以及第二接口，所述第一接口包括第一控制器以及与所述第一控制器通信连接的第一PHY模型，所述第一PHY模型包括第一接收接口模块与第一发送接口模块；所述第二接口包括第二控制器以及与所述第二控制器通信连接的第二PHY模型，所述第二PHY模型包括第二接收接口模块与第二发送接口模块；
所述第二PHY模型接收所述第二控制器发送的第一初始数据，所述第二PHY模型对所述第一初始数据进行第二处理，生成数字信号的接收数据，所述第一接收接口模块用于接收所述第二发送接口模块发送的所述接收数据；
所述第一PHY模型对接收到的所述接收数据进行第一处理，生成第一处理数据，并将所述第一处理数据发送至所述第一控制器；
所述第一PHY模型接收所述第一控制器基于所述第一处理数据反馈的第二初始数据，所述第一PHY模型对所述第二初始数据进行第二处理，生成数字信号的发送数据；所述第一发送接口模块用于向所述第二接收接口模块发送所述发送数据；
所述第二PHY模型对接收到的所述发送数据进行第一处理，生成第二处理数据，并将所述第二处理数据发送至所述第二控制器。
2.根据权利要求1所述的接口，其特征在于，所述第一PHY模型还包括第一接收通道模块，所述第一接收通道模块用于接收所述第一接收接口模块发送的所述接收数据，所述接收数据包括第一数据信号和第一控制信号；
所述第一处理包括解码处理、检测处理和第一转换处理，第一处理数据包括第一转换数据和第一PIPE接口信号；
所述第一接收通道模块包括第一解码子模块和第一检测子模块，所述第一解码子模块用于对所述第一数据信号进行所述解码处理，生成第一解码数据；所述第一检测子模块用于对所述第一控制信号进行所述检测处理，生成所述第一PIPE接口信号，并将所述第一PIPE接口信号向所述第一控制器发送；
所述第一PHY模型还包括第一码率转换模块，所述第一码率转换模块用于对所述第一解码数据进行所述第一转换处理，生成所述第一转换数据，并将所述第一转换数据向所述第一控制器发送；
所述第一PHY模型还包括第一发送通道模块，所述第一发送通道模块用于向所述第一发送接口模块发送所述发送数据；
所述第二初始数据包括第二数据信号和第一控制指令，所述第二处理包括第二转换处理、编码处理和产生处理，所述发送数据包括第一编码数据和第二控制信号；
所述第一码率转换模块还用于接收所述第一控制器反馈的所述第二数据信号并对所述第二数据信号进行所述第二转换处理，生成第二转换数据；
所述第一发送通道模块包括第一编码子模块和第一产生子模块，所述第一编码子模块用于对所述第二转换数据进行所述编码处理，生成所述第一编码数据，并发送所述第一编码数据至所述第一发送接口模块；所述第一产生子模块用于基于所述第一控制指令进行所述产生处理，生成所述第二控制信号，并发送所述第二控制信号至所述第一发送接口模块。
3.根据权利要求2所述的接口，其特征在于，所述第一初始数据包括第三数据信号和第二控制指令；
所述第二PHY模型包括第二码率转换模块，所述第二码率转换模块用于接收所述第二控制器发送的所述第三数据信号并对所述第三数据信号进行所述第二转换处理，生成第三转换数据；
所述第二PHY模型还包括第二发送通道模块，所述第二发送通道模块用于向所述第二发送接口模块发送所述接收数据；
所述第二发送通道模块包括第二编码子模块和第二产生子模块，所述第二编码子模块用于对所述第三转换数据进行所述编码处理，生成第二编码数据，将所述第二编码数据作为所述第一数据信号，并发送所述第一数据信号至所述第二发送接口模块；所述第二产生子模块用于基于所述第二控制指令进行所述产生处理，生成所述第一控制信号，并发送所述第一控制信号至所述第二发送接口模块；
所述第二PHY模型还包括第二接收通道模块，所述第二接收通道模块用于接收所述第一发送接口模块发送的所述发送数据；
第二处理数据包括第四转换数据和第二PIPE接口信号；
所述第二接收通道模块包括第二解码子模块和第二检测子模块，所述第二解码子模块用于对所述第一编码数据进行所述解码处理，生成第二解码数据；所述第二检测子模块用于对所述第二控制信号进行所述检测处理，生成所述第二PIPE接口信号，并将所述第二PIPE接口信号向所述第二控制器发送；
所述第二码率转换模块还用于对所述第二解码数据进行所述第一转换处理，生成第四转换数据，并将所述第四转换数据向所述第二控制器发送。
4.根据权利要求3所述的接口，其特征在于，所述第一接收接口模块包括第一并行输入模块，所述第一并行输入模块包括第一并行输入接口，所述第二发送接口模块包括第二并行输出模块，所述第二并行输出模块包括第二并行输出接口，所述第二并行输出接口用于向所述第一并行输入接口发送并行的接收数据。
5.根据权利要求3所述的接口，其特征在于，所述第一接收接口模块包括第一并行输入模块和第一串行输入模块，所述第一并行输入模块包括第一并行输入接口，所述第一串行输入模块包括第一串行输入接口和第一串并转换模块；
所述第二发送接口模块包括第二并行输出模块和/或第二串行输出模块，所述第二并行输出模块包括第二并行输出接口，所述第二并行输出接口用于向所述第一并行输入接口发送并行的接收数据；所述第二串行输出模块包括第二串行输出接口，所述第二串行输出接口用于向所述第一串行输入接口发送串行的接收数据；
所述第一串行输入接口与所述第一串并转换模块通信连接，所述第一串行输入接口用于接收串行的接收数据并向所述第一串并转换模块发送，所述第一串并转换模块用于对串行的所述接收数据进行串并转换生成并行的接收数据；
所述第一并行输入模块还包括第一选择器，所述第一串并转换模块和所述第一并行输入接口分别与所述第一选择器的输入端通信连接，所述第一选择器的输出端与所述第一接收通道模块通信连接，所述第一选择器基于所述第一串行输入接口和第一并行输入模块的输入情况选择所述第一PHY模型的第一工作模式；
若所述第二接口通过所述第一串行输入接口进行接收数据的输入，则所述第一选择器选择的第一工作模式为串行模式；若所述第二接口通过所述第一并行输入接口进行接收数据的输入，则所述第一选择器选择的第一工作模式为并行模式。
6.根据权利要求4所述的接口，其特征在于，所述第一发送接口模块包括第一并行输出模块，所述第一并行输出模块包括第一并行输出接口，所述第二接收接口模块包括第二并行输入模块，所述第二并行输入模块包括第二并行输入接口，所述第一并行输出接口用于向所述第二并行输入接口发送并行的发送数据。
7.根据权利要求5所述的接口，其特征在于，所述第一发送接口模块包括第一并行输出模块、第一串行输出模块和第二选择器，所述第一并行输入模块包括第一并行输入接口，所述第一串行输出模块包括第一串行输出接口和第一并串转换模块；
所述第二选择器用于根据第一PHY模型的第一工作模式，选择传输发送数据至所述第一并串转换模块或所述第一并行输出接口；
所述第二接收接口模块包括第二并行输入模块和/或第二串行输入模块，所述第二并行输入模块包括第二并行输入接口，所述第二串行输入模块包括第二串行输入接口和第二串并转换模块；
所述第二串行输入接口用于接收串行的发送数据并向所述第二串并转换模块发送，所述第二串并转换模块用于对串行的所述发送数据进行串并转换生成并行的发送数据；
若第一工作模式为并行模式，则所述第二选择器选择将并行的发送数据发送至第一并串转换模块，所述第一并串转换模块用于对接收的发送数据进行并串转换，并生成串行的发送数据，所述第一串行输出接口用于接收串行的发送数据并向所述第二串行输入接口发送；
若第一工作模式为串行模式，则所述第二选择器选择将并行的发送数据发送至第一并行输入接口，所述第一并行输入接口用于将接收的发送数据向所述第二并行输入接口发送；
所述第二并行输入模块还包括第三选择器，所述第三选择器基于所述第二串行输入接口和第二并行输入模块的输入情况选择所述第二PHY模型的第二工作模式；
若所述第二接口通过所述第二串行输入接口接收发送数据，则所述第二选择器选择的第二工作模式为串行模式；若所述第二接口通过所述第二并行输入接口接收发送数据，则所述第二选择器选择的第二工作模式为并行模式。
8.根据权利要求7所述的接口，其特征在于，所述第二选择器还用于识别所述发送数据中的第一编码数据和第二控制信号，以使所述第一编码数据通过数据码流发送、所述第二控制信号通过LFPS信号发送。
9.集成接口的芯片，其特征在于，包括芯片主体和接口，所述接口包括如权利要求1-8中任一项所述的接口，所述芯片主体与所述接口的控制器通信连接。
10.芯片仿真系统，其特征在于，包括主设备芯片和从设备芯片，所述主设备芯片和从设备芯片均为如权利要求9所述的芯片。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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