KR101573006B1 - 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 - Google Patents
듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101573006B1 KR101573006B1 KR1020080127382A KR20080127382A KR101573006B1 KR 101573006 B1 KR101573006 B1 KR 101573006B1 KR 1020080127382 A KR1020080127382 A KR 1020080127382A KR 20080127382 A KR20080127382 A KR 20080127382A KR 101573006 B1 KR101573006 B1 KR 101573006B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- buffer
- light emitting
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 42
- 230000009977 dual effect Effects 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 230000008569 process Effects 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 238000011161 development Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 230000035515 penetration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 153
- 239000011159 matrix material Substances 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 239000011368 organic material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 239000011575 calcium Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000002207 thermal evaporation Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11868—Macro-architecture
- H01L2027/11874—Layout specification, i.e. inner core region
- H01L2027/11879—Data lines (buses)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K2102/00—Constructional details relating to the organic devices covered by this subclass
- H10K2102/301—Details of OLEDs
- H10K2102/351—Thickness
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
본 발명은 유기전계 발광소자에 관한 것으로, 보다 상세하게는 수분이나 산소의 침투로 인한 유기 발광층의 수명 저하 문제를 개선할 수 있는 듀얼 플레이트 방식의 유기전계 발광소자 및 그 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자는 대향 합착된 제 1 기판 및 제 2 기판과; 상기 제 1 기판 상에 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점별로 형성된 스위칭 트랜지스터 및, 상기 스위칭 트랜지스터와 일대일 연결된 구동 트랜지스터와; 상기 구동 트랜지스터의 드레인 전극과 연결된 연결전극과; 상기 제 2 기판의 하부 전면에 형성된 제 1 전극과; 상기 제 1 전극의 하부로 발광 영역을 정의하며, 그 가장자리의 측단면이 차례로 역테이퍼 및 정테이퍼 구조로 이루어진 다수의 버퍼패턴과; 상기 다수의 버퍼패턴과 중첩된 하부로 각각 형성된 패턴드 스페이서 및 격벽과; 상기 다수의 버퍼패턴에 의해 발광 영역별로 상기 제 1 전극과 접촉된 유기 발광층과; 상기 다수의 버퍼패턴에 의해 분리된 상기 유기 발광층의 가장자리 측단면과 패턴드 스페이서의 측면 및 하부면을 덮으며 형성된 제 2 전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 유기전계 발광소자에 관한 것으로, 보다 상세하게는 수분이나 산소의 침투로 인한 유기 발광층의 수명 저하 문제를 개선할 수 있는 듀얼 플레이트 방식의 유기전계 발광소자 및 그 제조방법에 관한 것이다.
일반적으로, 평판 표시장치 중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. 또한 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류의 5V 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
이러한 특성을 갖는 유기전계 발광소자는 수동 매트릭스 방식과 능동 매트릭스 방식으로 구분된다. 상기 수동 매트릭스 방식에서는 주사선(scan line)과 신호 선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하므로, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인수를 곱한 것 만큼의 순간 휘도를 내야만 한다.
그러나, 능동 매트릭스 방식에서는, 화소를 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)가 화소 별로 위치하고, 이 박막트랜지스터와 연결된 제 1 전극은 화소 단위로 온/오프되고, 상기 제 1 전극과 대향하는 제 2 전극은 전면에 형성되어 공통전극이 된다.
상기 능동 매트릭스 방식에서는 픽셀에 인가된 전압이 스토리지 커패시터(storage capacitor: Cst)에 충전되어 있어, 그 다음 프레임(frame)의 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선의 수에 관계없이 한 화면동안 계속해서 구동한다. 따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점으로 최근에는 능동 매트릭스 방식의 유기전계 발광소자가 주로 이용되고 있다.
이러한 능동 매트릭스 방식의 유기전계 발광소자의 기본적인 구조 및 동작특성에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 1은 일반적인 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소에 대해 나타낸 회로도이다.
도시한 바와 같이, 종래에 따른 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소는 스위칭 트랜지스터(Ts), 구동 트랜지스터(Td), 스토리지 커패시 터(Cst) 및 유기발광 다이오드(E)로 이루어진다.
즉, 일 방향으로 형성된 게이트 배선(GL)과, 상기 게이트 배선(GL)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)과, 상기 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 각각 형성된다.
또한, 상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 스위칭 트랜지스터(Ts)가 형성되고, 상기 스위칭 트랜지스터(Ts)와 전기적으로 연결된 구동 트랜지스터(Td)가 형성된다.
이 때, 상기 구동 트랜지스터(Td)는 유기발광 다이오드(E)와 전기적으로 연결된다. 즉, 상기 유기발광 다이오드(E)의 일측 단자인 제 1 전극은 상기 구동 트랜지스터(Td)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 전원배선(PL)과 연결된다. 상기 전원배선(PL)은 전원전압을 유기발광 다이오드(E)로 전달하는 기능을 한다. 또한, 상기 구동 트랜지스터(Td)의 게이트 전극과 소스 전극 사이에는 스토리지 커패시터(Cst)가 형성된다.
따라서, 상기 게이트 배선(GL)을 통해 신호가 인가되면 스위칭 트랜지스터(Ts)가 턴-온(turn-on) 되고, 상기 데이터 배선(DL)의 신호가 구동 트랜지스터(Td)의 게이트 전극에 전달되어 구동 트랜지스터(Td)의 턴-온으로 이에 연결된 유기발광 다이오드(E)의 전계-전공쌍에 의해 빛이 출력된다. 이 때, 상기 구동 트랜지스터(Td)가 턴-온 상태가 되면, 전원배선(PL)으로부터 유기발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.
또한, 상기 스토리지 커패시터(Cst)는 스위칭 트랜지스터(Ts)가 오프(off) 되었을 때, 상기 구동 트랜지스터(Td)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 트랜지스터(Ts)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
일반적으로, 이러한 유기전계 발광소자는 하나의 기판에 박막트랜지스터 등의 어레이 소자와 애노드 및 캐소드 전극과 유기 발광층을 포함하는 유기발광 다이오드가 형성되고 있으나, 적층 구조가 복잡해짐에 따른 단차 불량을 해소하기 위한 일환으로 어레이 소자와 유기발광 다이오드를 서로 다른 기판에 구성하고, 이들을 기둥형태의 연결전극으로 연결한 구조를 가지는 듀얼플레이트 타입의 유기전계 발광소자에 대한 연구가 활발히 진행되고 있다.
이하, 첨부한 도면을 참조하여 종래에 따른 듀얼플레이트 방식의 유기전계 발광소자에 대해 설명하도록 한다.
도 2는 종래에 따른 듀얼플레이트 방식의 유기전계 발광소자를 개략적으로 나타낸 단면도이다.
도 2는 종래에 따른 듀얼플레이트 방식의 유기전계 발광소자를 개략적으로 나타낸 단면도이다.
도시한 바와 같이, 종래에 따른 듀얼플레이트 방식의 유기전계 발광소자는 화상을 구현하는 표시 영역(AA)과 화상을 구현하지 않는 비표시 영역(NAA)으로 구분된 제 1 기판(5) 및 제 2 기판(10)을 포함한다. 상기 제 1 기판(5) 및 제 2 기 판(10)을 포함하여 패널(30)이라 한다. 이 때, 상기 표시 영역(AA)은 게이트 배선(미도시)과 데이터 배선(DL)이 수직 교차하여 정의하는 화소 영역(P)과 구구동 트랜지스터(Td)가 형성되는 구동 영역(Dr)과 데이터 배선(DL)이 형성되는 데이터 영역(D)으로 세분화된다.
상기 제 1 기판(5) 상에는 수직 교차하여 화소 영역(P)을 정의하는 게이트 배선 및 데이터 배선(DL)과, 상기 게이트 배선 및 데이터 배선(DL)의 교차지점별로 위치하는 스위칭 트랜지스터(미도시) 및, 상기 스위칭 트랜지스터와 이격된 일측으로 이와 일대일 연결된 구동 트랜지스터(Td)가 형성된다. 상기 스위칭 트랜지스터와 구동 트랜지스터(Td)의 상부로는 구동 트랜지스터(Td)의 드레인 전극(34)을 노출하는 드레인 콘택홀(DCH)을 포함하는 보호막(55)이 형성된다. 상기 보호막(55)의 상부로는 드레인 콘택홀(DCH)을 통해 드레인 전극(34)과 접촉된 연결전극(70)이 형성된다.
이 때, 상기 구동 트랜지스터(Td)는 게이트 전극(25), 게이트 절연막(45), 반도체층(40)과 소스 및 드레인 전극(32, 34)을 포함한다. 상기 반도체층(40)은 순수한 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(41)이 차례로 적층된 이중층으로 형성될 수 있다.
한편, 상기 제 2 기판(10)의 하부 면에는 제 1 기판(5)의 데이터 영역(D)과 대응되는 위치로 보조전극(60)이 형성된다. 또한, 상기 보조전극(60)의 하부 전면으로는 제 1 전극(80)이 형성되고, 상기 제 1 전극(80)의 하부로는 화소 영역(P)별 보조전극(60)을 덮는 버퍼패턴(62)이 형성된다.
이 때, 상기 보조전극(60)은 몰리브덴(Mo)과 몰리브덴 합금(MoNd)을 포함하는 도전성 물질 그룹 중 선택된 하나로, 상기 제 1 전극(80)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)와 같은 일함수가 비교적 높은 투명한 도전성 물질 그룹 중 선택된 하나로 각각 형성된다.
또한, 상기 버퍼패턴(62)을 사이에 두고 버퍼패턴(62)과 중첩된 하부로 그 단면이 역테이퍼 구조로 이루어진 격벽(64)이 형성되고, 상기 격벽(64)과 이격된 일측으로는 화소 영역(P)별로 일대일 대응된 패턴드 스페이서(50)가 형성된다.
상기 격벽(64)에 의해 구분된 화소 영역(P)별로는 제 1 전극(80)과 접촉하는 유기 발광층(82)과, 상기 유기 발광층(82)의 하부로 이와 접촉된 제 2 전극(84)이 차례로 형성된다. 이 때, 화소 영역(P) 내에 형성된 유기 발광층(82) 및 제 2 전극(84)은 역테이퍼 형태로 이루어진 격벽(64)에 의해 이웃한 화소 영역(P)과 분리되고, 패턴드 스페이서(50)의 측면 및 하부면을 덮으며 형성된다.
상기 버퍼패턴(62)과 접촉된 하부 면에 위치하는 패턴드 스페이서(50)는 제제 1 기판(5)의 연결전극(70)과 제 2 기판(10)의 제 2 전극(84) 간을 연결시킴과 동시에 제 1 기판(5) 및 제 2 기판(10) 간의 셀갭을 일정하게 유지시켜주는 기능을 한다.
상기 유기 발광층(82)은 화소 영역(P)별로 적색(R), 녹색(G) 및 청색(B)을 발광하는 유기물질로 이루어지도록 설계하여 풀 컬러를 구현할 수 있다. 상기 제 1 기판(5)과 제 2 기판(10)은 비표시 영역(NAA)의 가장자리를 따라 형성된 씰패턴(90)에 의해 대향 합착된다.
상기 씰패턴(90)은 열경화성 수지 또는 자외선 경화성 수지로 이루어진 씰런트를 스크린 인쇄법으로 도포하고 이를 경화하는 것을 통해 형성할 수 있다.
전술한 구조에 있어서, 유기 발광층(82) 및 제 2 전극(84)은 버퍼패턴(62)과 중첩된 하부에 위치하는 격벽(64)에 의해 화소 영역(P)별로 분리된다. 이 때, 단순히 격벽(64)을 마스크로 이용하고 열증발 증착법을 이용한 전면 증착으로 유기 발광층(82)과 제 2 전극(84)을 형성하고 있다. 이러한 유기 발광층(82) 및 제 2 전극(84)을 형성하기 위한 증착 공정시 제 2 전극(84)이 유기 발광층(82)의 가장자리 측단면을 충분히 차폐하지 못하는 경우가 종종 발생하고 있다.
즉, 전술한 열증발 증착법의 특성상 유기 발광층(82) 하부로 증착되는 제 2 전극(84)은 유기 발광층(82)과 대응되는 면적으로 패턴드 스페이서(50)의 측면과 하부면을 덮으며 형성된다. 이러한 이유로, 유기 발광층(82)의 가장자리 끝단에 위치하는 측 단면부가 노출되는 결과를 초래한다. 즉, 전술한 증착 공정을 완료하게 되면, 화소 영역(P)별로 위치하는 유기 발광층(82)과 제 2 전극(84)의 가장자리 측 단면부가 서로 일치하거나 어긋난 상태로 형성되고 있는 상황이다.
이 때, 역테이퍼 구조의 격벽(64)은 유기 발광층(82)과 제 2 전극(84)을 화소 영역(P)별로 분리시키는 분리자의 기능을 한다. 따라서, 이러한 격벽(64)의 테이퍼 각도에 따라 유기 발광층(82)과 제 2 전극(84)의 끊김 정도가 결정된다. 그러나, 이러한 격벽(64)은 공정적인 한계로 인해 적정 각도를 유지하도록 형성하고 있으며, 격벽(64)의 형성 면적에 대한 제한 등으로 인해 격벽(64)을 설계 변경하는 데는 공정적인 한계가 있다.
이 때, 제 2 전극(84)의 하부에 위치하는 유기 발광층(82)의 가장자리 측단면은 패널(30) 외부로부터 침투한 수분이나 산소의 침투 경로로 작용하게 된다. 나아가, 시간의 경과에 따라 유기 발광층(82)의 측단면을 타고 내측까지 깊숙이 침투할 경우 유기 발광층(82)의 유기물과의 반응에 의해 수축 불량을 야기하게 된다. 그 결과, 유기 발광층(82)의 수축 불량에 따른 유기발광 다이오드(E)의 수명 저하로 패널(30)의 신뢰성이 저하되는 문제가 야기되고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 듀얼플레이트 방식의 유기전계 발광소자가 가지는 취약점 중의 하나인 투습에 의한 유기발광 다이오드의 수축 불량 문제를 해결하는 것을 통해 패널의 신뢰성을 확보하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자는 대향 합착된 제 1 기판 및 제 2 기판과; 상기 제 1 기판 상에 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점별로 형성된 스위칭 트랜지스터 및, 상기 스위칭 트랜지스터와 일대일 연결된 구동 트랜지스터와; 상기 구동 트랜지스터의 드레인 전극과 연결된 연결전극과; 상기 제 2 기판의 하부 전면에 형성된 제 1 전극과; 상기 제 1 전극의 하부로 발광 영역을 정의하며, 그 가장자리의 측단면이 차례로 역테이퍼 및 정테이퍼 구조로 이루어진 다수의 버퍼패턴과; 상기 다수의 버퍼패턴과 중첩된 하부로 각각 형성된 패턴드 스페이서 및 격벽과; 상기 다수의 버퍼패턴에 의해 발광 영역별로 상기 제 1 전극과 접촉된 유기 발광층과; 상기 다수의 버퍼패턴에 의해 분리된 상기 유기 발광층의 가장자리 측단면과 패턴드 스페이서의 측면 및 하부면을 덮으며 형성된 제 2 전극을 포함하는 것을 특징으로 한다.
이 때, 상기 버퍼패턴은 그 가장자리 끝단의 단면이 역테이퍼 구조로 이루어진 제 1 층과, 정테이퍼 구조로 이루어진 제 2 층이 차례로 적층 형성된 것을 특징으로 한다. 상기 제 1 층은 산화 실리콘으로 이루어지며, 그 증착 두께는 1500 ~ 2000Å로, 상기 제 2 층은 질화 실리콘으로 이루어지며, 그 증착 두께는 1400 ~ 1800Å로 각각 형성된다.
상기 제 1 층은 유기 발광층의 두께 보다 적어도 500Å 이상 두꺼운 두께로 형성된다. 상기 제 2 층에서 제 1 층을 뺀 두께가 제 2 전극의 두께 보다 얇도록 형성된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법은 기판 상에 산화 실리콘을 제 1 두께로 증착하여 제 1 버퍼층을 형성하는 단계와; 상기 제 1 버퍼층이 형성된 기판 상에 질화 실리콘을 제 2 두께로 증착하여 제 2 버퍼층을 형성하는 단계와; 상기 제 1 및 제 2 버퍼층이 형성된 기판 상에 감광층을 형성하고, 상기 감광층과 이격된 상부로 투과부 및 차단부로 이루어진 마스크를 정렬하는 단계와; 상기 마스크 상부에서 기판 방향으로 노광 및 현상 공정을 진행하여 다수의 감광 패턴을 형성하는 단계와; 상기 다수의 감광 패턴을 마스크로 이용하고, 건식식각 공정으로 제 2 버퍼층을 패턴하여, 테이퍼 구로 이루어진 다수의 제 2 버퍼패턴을 형성하는 단계와; 상기 다수의 제 2 버퍼패턴이 형성된 기판에 습식식각 공정을 진행하여 역테이퍼 구조로 이루어진 다수의 제 1 버퍼패턴을 형성하는 단계와; 상기 다수의 제 1 및 제 2 버퍼패턴을 포함하는 버퍼패턴과 중첩된 하부로 패턴드 스페이서를 형성하는 단계와; 상기 버퍼패턴과 이격된 일측으로 격벽을 형성하는 단계와; 상기 버퍼패턴에 의해 발광 영역별로 분리되는 유기 발광층을 형성하는 단계와; 상기 유기 발광층의 가장자리 측단면과 패턴드 스페이서의 측면 및 하부면을 덮는 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이 때, 상기 제 1 두께는 1500 ~ 2000Å로, 제 2 두께는 1400 ~ 1800Å로 각각 형성된다. 상기 제 1 버퍼층은 유기 발광층의 두께 보다 적어도 500Å 이상의 두께로 형성된 것을 특징으로 한다.
상기 제 2 버퍼층에서 제 1 버퍼층을 뺀 두께가 제 2 전극의 두께 보다 얇도록 형성된다. 상기 습식식각 공정의 식각율이 10 ~ 20Å/s일 때, 공정 시간은 200 ~ 350초로 진행하는 것을 특징으로 한다.
또한, 상기 유기 발광층의 가장자리 측단면은 상기 제 2 전극에 의해 차폐되도록 형성된 것을 특징으로 한다.
본 발명에서는 유기 발광층의 분리자의 기능을 담당하는 역테이퍼 및 정테이퍼 구조로 이루어진 버퍼패턴의 적용으로 유기 발광층의 가장자리 측단면을 제 2 전극이 차폐하도록 설계하는 것을 통해 유기발광 다이오드의 수명을 향상시킬 수 있는 효과가 있다.
--- 실시예 ---
본 발명은 유기 발광층을 분리하는 역테이퍼 및 정테이퍼 구조의 버퍼패턴을 형성하는 것을 통해 유기 발광층의 가장자리 측 단면부가 제 2 전극에 차폐되도록 형성한 것을 특징으로 한다.
도 3은 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자를 나타낸 단면도이다.
도시한 바와 같이, 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자는 화상을 구현하는 표시 영역(AA)과 화상을 구현하지 않는 비표시 영역(NAA)으로 구분된 제 1 기판(105) 및 제 2 기판(110)을 포함한다. 상기 제 1 기판(105) 및 제 2 기판(110)을 포함하여 패널(130)이라 한다. 이 때, 상기 표시 영역(AA)은 게이트 배선(미도시)과 데이터 배선(DL)이 수직 교차하여 정의하는 화소 영역(P)과 구동 트랜지스터(Td)가 형성되는 구동 영역(Dr)과 데이터 배선(DL)이 형성되는 데이터 영역(D)으로 세분화된다.
상기 제 1 기판(105) 상에는 서로 교차하여 화소 영역(P)을 정의하는 게이트 배선 및 데이터 배선(DL)과, 상기 게이트 배선 및 데이터 배선(DL)의 교차지점별로 위치하는 스위칭 트랜지스터(미도시) 및, 상기 스위칭 트랜지스터와 이격된 일측으로 이와 일대일 연결된 구동 트랜지스터(Td)를 형성한다.
상기 스위칭 트랜지스터와 구동 트랜지스터(Td)의 상부로는 구동 트랜지스터(Td)의 드레인 전극(134)을 노출하는 드레인 콘택홀(DCH)을 포함하는 보호막(155)을 형성한다. 또한, 상기 보호막(155)의 상부로 드레인 콘택홀(DCH)을 통해 드레인 전극(134)과 접촉된 연결전극(170)을 형성한다.
이 때, 보호막(155)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 구성되며, 필요에 따라서는 벤조싸이클로부텐(benzocyclobutene)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택될 수 있다.
도면으로 상세히 제시하지는 않았지만, 연결전극(170)은 제 1 층(미도시)과 제 2 층(미도시)이 차례로 적층된 이중층으로 형성될 수 있다. 제 1 층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중에서, 제 2 층은 몰리브덴이나 몰리브덴 합금을 포함하는 도전성 물질 그룹 중에서 각각 선택될 수 있다.
상기 구동 트랜지스터(Td)는 게이트 전극(125), 게이트 절연막(145), 반도체층(142)과 소스 및 드레인 전극(132, 134)을 포함한다. 반도체층(142)은 순수한 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(141)이 차례로 적층된 이중층으로 형성될 수 있다. 또한, 반도체층(142)은 결정질 실리콘(p-Si)으로 이루어진 단일층으로 형성할 수 있다.
한편, 상기 제 2 기판(110)의 하부 면에는 제 1 기판(105)의 데이터 영역(D)과 대응되는 위치로 보조전극(160)을 형성한다. 상기 보조전극(160)의 하부 전면으로는 제 1 전극(180)을 형성하고, 제 1 전극(180)의 하부로는 화소 영역(P)별로 보조전극(160)을 덮는 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)을 형성한다.
이 때, 상기 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)은 제 1 층(162a) 및 제 2 층(162b)이 차례로 적층된 이중층으로 형성된다. 특히, 상기 제 1 층(162a)의 가장자리 끝단은 그 단면이 역테이퍼 구조로, 제 2층(162b)의 가장자리 끝단은 정테이퍼 구조로 형성된다. 이러한 버퍼패턴(162)의 제 1 층(162a)은 산화 실리콘으로, 제 2 층(162b)은 질화 실리콘으로 각각 형성된다. 이 때, 상기 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)의 증착 두께는 2500 ~ 3500Å으로 형성될 수 있다. 특히, 제 1 층(162a)은 1500 ~ 2000Å으로, 제 2 층(162b)은 1400 ~ 1800Å의 두께로 형성하는 것이 바람직하다.
이러한 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)은 제 1 전극(180)의 하부 면에 위치하는 유기 발광층(182)을 분리하는 분리자의 기능을 한다. 따라서, 상기 유기 발광층(182)은 격벽(164)에 의해 분리되는 것이 아니라 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)에 의해 분리된다.
또한, 상기 버퍼패턴(162)과 중첩된 하부면으로는 그 단면이 역테이퍼 구조 로 이루어진 격벽(164)을 형성한다. 상기 격벽(164)과 이격된 일측으로는 화소 영역(P)별로 일대일 대응된 패턴드 스페이서(150)를 형성한다. 상기 버퍼패턴(162)에 의해 구분된 유기 발광층(182)은 제 1 전극(180)과 연결되고, 상기 유기 발광층(182)의 하부로는 격벽(164)에 의해 분리된 화소 영역(P)별로 유기 발광층(182)과 연결된 제 2 전극(184)을 형성한다.
이 때, 화소 영역(P) 내에 형성된 유기 발광층(182)은 버퍼패턴(162)에 의해, 상기 제 2 전극(184)은 격벽(164)에 의해 이웃한 화소 영역(P)과 각각 분리된다.
상기 보조전극(160)은 몰리브덴과 몰리브덴 합금을 포함하는 도전성 물질 그룹 중 선택된 하나로, 상기 제 1 전극(180)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)와 같은 일함수가 비교적 높은 투명한 도전성 물질 그룹 중 선택된 하나로 각각 형성될 수 있다.
이 때, 보조전극(160)은 비교적 저항이 큰 물질로 이루어진 제 1 전극(180)의 저항값을 낮추기 위해 형성하는 것으로, 필요에 따라서는 생략하는 것이 가능하다. 상기 버퍼패턴(162)과 접촉된 하부 면에 위치하는 패턴드 스페이서(150)는 제 1 기판(105)의 연결전극(170)과 제 2 기판(110)의 제 2 전극(184) 간을 연결시키는 역할을 한다.
상기 유기 발광층(182)은 화소 영역(P)별로 적색(R), 녹색(G), 청색(B)을 발광하는 유기물질로 이루어지도록 설계하여 풀 컬러를 구현하고 있다.
도면으로 상세히 제시하지는 않았지만, 제 2 전극(184)은 삼중층의 구조로 형성될 수 있는 바, 제 1 층은 알루미늄(Al)이나 알루미늄 합금(AlNd)으로, 제 2 층은 은(Ag)으로, 상기 제 3 층은 칼슘(Ca)으로 각각 이루어질 수 있다. 이 때, 상기 제 1 층은 유기 발광층(182)과, 제 3 층은 연결전극(170)과 각각 접촉되도록 배치한다. 상기 제 1 전극(180)과 유기 발광층(182)과 제 2 전극(184)을 포함하여 유기발광 다이오드(E)라 한다.
또한, 상기 유기 발광층(182)과 애노드 전극의 역할을 하는 제 1 전극(180) 사이에는 정공수송층(hole transporting layer)과 정공주입층(hole injection layer)을, 상기 유기 발광층(182)과 캐소드 전극으로의 역할을 하는 제 2 전극(184) 사이에 전자주입층(electron injection layer) 및 전자수송층(electron transporting layer)을 더욱 형성할 수도 있다.
상기 제 1 기판(105)과 제 2 기판(110)은 비표시 영역(NAA)의 가장자리를 따라 열경화성 수지 및 자외선 경화성 수지로 이루어진 씰패턴(190)에 의해 대향 합착된다.
전술한 구성은 격벽(164)과 중첩된 하부면에 위치하는 버퍼패턴(162)의 가장자리 끝단을 역테이퍼 및 정테이퍼 구조로 형성한 것을 특징으로 한다. 이러한 구성은 유기 발광층(182)이 격벽(164)에 의해 분리되는 것이 아니라, 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162), 보다 구체적으로는 역테이퍼 구조로 이루어진 버퍼패턴(162)의 제 1 층(162a)에 의해 분리된다.
따라서, 유기 발광층(182)의 가장자리 측단면을 제 2 전극(184)이 차폐하는 구조로 설계하는 것을 통해 패널(130) 외부로부터의 투습이나 산소에 의한 유기 발 광층(182)의 수축 불량 문제를 미연에 방지할 수 있는 효과가 있다. 이를 통해, 유기발광 다이오드(E)의 신뢰성을 향상시킬 수 있게 된다.
전술한 역테이퍼 및 정테이퍼 구조의 버퍼패턴에 대해서는 하기에 첨부한 도면을 참조하여 보다 상세히 설명하도록 한다.
도 4a는 도 3의 A 부분을 확대하여 나타낸 단면도이고, 도 4b는 A 부분에 대응되는 시뮬레이션이다.
도 4a 및 도 4b에 도시한 바와 같이, 제 2 기판(110)의 하부로는 보조전극(162), 제 1 전극(180), 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162), 패턴드 스페이서(150), 격벽(164), 유기 발광층(182) 및 제 2 전극(184)이 차례로 형성된다.
이 때, 상기 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)은 제 1 층(162a)과 제 2 층(162b)이 차례로 적층 형성된다. 특히, 역테이퍼 및 정테이퍼 구조로 이루어진 버퍼패턴(162)의 가장자리 끝단(F, G)에 있어서, 제 1 층(162a)은 역테이퍼 구조로, 제 2 층(162b)은 정테이퍼 구조로 각각 형성된다.
상기 역테이퍼로 이루어진 버퍼패턴(162)의 제 1 층(162a)에 의해 유기 발광층(182)과 유기물 패턴(184)이 각각 분리될 수 있다. 이 때, 상기 유기물 패턴(183)은 패턴드 스페이서(150)의 측면 및 하부면 뿐만 아니라 격벽(164)의 측면 및 하부면에 형성된 것으로, 유기 발광층(182)과 동일층에서 동일한 물질로 이루어질 수 있다. 이 때, 역테이퍼 구조로 이루어진 버퍼패턴(162)의 제 1 층(162a)은 유기 발광층(182) 보다 적어도 500Å이상 두꺼운 두께로 형성해야 한다.
이와 같이 형성하는 것은 유기 발광층(182)과 유기물 패턴(183)의 측면 및 하부면을 덮으며 형성되는 제 2 전극(184)이 역테이퍼 구조로 이루어진 버퍼패턴(162)의 제 1 층(162a)에 의해 분리될 경우, 제 2 전극(184)과 연결 전극(도 3의 170)이 도통되지 않는 점등 불량을 유발할 수 있기 때문이다.
따라서, 제 2 전극(180)은 버퍼패턴(162)에 의해 분리된 유기 발광층(182)의 가장자리 측단면을 완전히 차폐하는 형태로 형성하는 것이 가능해지므로 투습에 의한 유기 발광층(182)의 수축 불량 문제를 해소할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자의 제조방법에 대해 설명하도록 한다.
도 5a 내지 도 5g는 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법을 공정 순서에 따라 차례로 나타낸 공정 단면도이다.
도 5a에 도시한 바와 같이, 제 2 기판(110)의 상부로 유기발광 다이오드(도 3의 E)가 형성될 발광 영역(EA)과 보조전극(160)이 형성될 보조 영역(B)을 정의하는 단계를 진행한다.
상기 발광 영역(EA) 및 보조 영역(B)이 정의된 제 2 기판(110)의 상부로 몰리브덴(Mo)과 몰리브덴 합금(MoNd)을 포함하는 도전성 물질 그룹 중 선택된 하나를 증착하고 이를 패턴하여, 보조 영역(B)에 대응된 보조전극(160)을 형성한다.
다음으로, 상기 보조전극(160)이 형성된 제 2 기판(110)의 상부 전면으로 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나를 증착하여 제 1 전극(180)을 형성한다.
도 5b에 도시한 바와 같이, 제 1 전극(180)이 형성된 제 2 기판(110)의 상부전면으로 산화 실리콘(SiO2)을 1500 ~ 2000Å의 두께로 증착하여 제 1 버퍼층(162a)을 형성한다. 다음으로, 상기 제 1 버퍼층(162a)의 상부 전면으로 질화 실리콘(SiNx)을 1400 ~ 1800Å의 두께로 증착하여 제 2 버퍼층(162b)을 형성한다.
다음으로, 도 5c에 도시한 바와 같이, 상기 제 1 및 제 2 버퍼층(162a, 162b)이 형성된 제 2 기판(110)의 상부 전면으로 포토레지스트를 도포하여 감광층(190)을 형성한다. 상기 감광층(190)이 형성된 제 2 기판(110)과 이격된 상부로는 투과부(T1)와 차단부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다.
상기 감광층(190)이 포지티브 타입이라고 가정했을 때, 마스크(M)의 차단부(T2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(190)의 화학적 변화로 완전 노광하는 기능을 한다. 이 때, 상기 마스크(M)는 발광 영역(EA)에 대응하여 투과부(T1)가, 이를 제외한 전 영역은 차단부(T2)가 위치하도록 설계된다.
다음으로, 상기 마스크(M) 상부에서 제 2 기판(110) 방향으로 노광 및 현상하는 공정을 진행한다.
도 5d에 도시한 바와 같이, 전술한 노광 및 현상 공정을 진행하게 되면, 발광 영역(EA)에 대응된 감광층(도 5c의 190)은 모두 제거되어 그 하부의 제 2 버퍼층(도 5c의 162b)이 외부로 노출된다. 또한, 상기 발광 영역(EA)을 제외한 전 부 분에 대응된 감광층은 그 두께에 변화가 없는 다수의 감광 패턴(192)이 형성된다.
다음으로, 상기 다수의 감광 패턴(192)을 마스크로 이용하고, 다수의 감광 패턴(192)의 외부로 노출된 제 2 버퍼층(162b)을 건식식각 공정으로 패턴하는 단계를 진행한다. 이러한 건식식각 공정을 완료하게 되면, 다수의 감광 패턴(192)과 대응된 하부로 그 가장자리 측단면이 테이퍼 형태로 이루어진 다수의 제 2 버퍼패턴(162d)이 각각 형성된다. 또한, 발광 영역(EA)에 대응된 제 2 버퍼층(162b)은 모두 제거되고, 그 하부의 제 1 버퍼층(162a)이 외부로 노출된다.
다음으로, 도 5e에 도시한 바와 같이, 다수의 제 2 버퍼패턴(162d)이 형성된 제 2 기판(110)을 습식식각 공정 챔버(미도시)로 이송하여 습식식각 공정을 진행한다. 이 때, 습식식각 공정시 사용되는 에천트로는 불산, 인산 및 염산이나, 이들의 혼합물인 H2O + NH4F + HF 중 선택된 어느 하나가 이용될 수 있다. 이 때, 상기 습식식각 공정의 식각율이 10 ~ 20Å/s라고 가정했을 때, 공정 시간은 200 ~ 350초로 진행하는 것이 바람직하다.
전술한 습식식각 공정을 진행하게 되면, 다수의 제 2 버퍼패턴(162d)의 가장자리로 노출된 제 1 버퍼층(도 5d의 162a)의 측단면으로부터 에천트가 손쉽게 침투하게 된다. 이 때, 에천트에 쉽게 침투되는 부분과 그렇지 않은 부분과의 식각율의 편차가 발생하게 된다.
따라서, 전술한 습식식각 공정이 완료되면, 다수의 제 2 버퍼패턴(162d)과 대응된 하부로 그 단면이 역테이퍼 구조로 이루어진 다수의 제 1 버퍼패턴(162c)이 각각 형성된다. 이 때, 상기 제 1 버퍼패턴(162c)과 제 2 버퍼패턴(162d)을 포함하여 버퍼패턴(162)이라 한다.
즉, 본 발명에서는 제 1 버퍼층(162a)과 제 2 버퍼층(162b)을 산화 실리콘과 질화 실리콘으로 각각 적층 형성하고, 제 2 버퍼층(162b)은 건식식각 공정으로, 제 2 버퍼층(162b)의 하부에 위치하는 제 1 버퍼층(162a)은 습식식각 공정으로 패턴하는 것을 특징으로 한다.
따라서, 이러한 제 1 및 제 2 버퍼층(162a, 162b)을 습식식각과 건식식각을 이용한 패턴 공정으로 그 가장자리 측단면이 차례로 역테이퍼 및 정테이퍼 구조로 이루어진 다수의 버퍼패턴(162)을 형성할 수 있다.
도 5f에 도시한 바와 같이, 다수의 버퍼패턴(162)이 형성된 제 2 기판(110)의 상부면에 대응하여 화소 영역(도 3의 P)별로 다수의 버퍼패턴(162)과 중첩된 패턴드 스페이서(150)를 형성한다. 다음으로, 상기 패턴드 스페이(150)가 형성된 제 2 기판(110)의 상부로 보조전극(160)과 중첩되며, 그 단면이 역테이퍼 형태로 이루어진 격벽(164)을 형성한다.
도 5g에 도시한 바와 같이, 보조전극(160), 다수의 버퍼패턴(162), 제 1 전극(180), 패턴드 스페이(150) 및 격벽(164)이 형성된 제 2 기판(110)을 180도 회전한 상태에서 열증발 증착 챔버(미도시)로 이송하는 단계를 진행한다.
다음으로, 역테이퍼 및 정테이퍼 구조로 이루어진 다수의 버퍼패턴(162)에 의해 구분된 발광 영역(EA)별로 제 1 전극(180)과 접촉하는 유기 발광층(182)을 형성한다.
이 때, 상기 유기 발광층(182)은 다수의 버퍼패턴(162) 간의 가장자리 측단면을 경계로 발광 영역(EA)과, 상기 발광 영역(EA)을 제외한 영역으로 분리된다. 따라서, 본 발명에서는 역테이퍼 및 정테이퍼 구조의 버퍼패턴(162)에 의해 발광 영역(EA)에는 유기 발광층(182)이 형성되고, 발광 영역(EA)을 제외한 버퍼패턴(162)의 하부면, 보다 구체적으로는 패턴드 스페이서(150) 및 격벽(164)의 측면 및 하부면으로는 유기물 패턴(183)이 형성된다.
상기 유기물 패턴(183)은 열증발 증착법으로 증착되는 유기 발광층(182)과 동일층 동일 물질로 이루어진 것으로, 패턴드 스페이서(150)의 측면 및 하부면 뿐만 아니라 격벽(164)의 측면 및 하부면에 대응하여 유기 발광층(182)과 동일한 두께로 각각 형성된다. 일반적으로 유기 발광층(182)은 1000 ~ 1500Å의 두께로 형성된다.
만약, 상기 유기 발광층(182)을 제 1 버퍼패턴(162c) 보다 두껍게 형성할 경우, 제 1 버퍼패턴(162c)이 유기 발광층(182)을 분리하는 분리자의 기능을 할 수 없는 문제를 야기할 수 있는 바, 상기 제 1 버퍼패턴(162c)은 유기 발광층(182)의 두께 보다 두껍게 형성해야 한다. 이 때, 제 1 버퍼패턴(162c)은 적어도 유기 발광층(180) 보다 500Å 이상 두껍게 형성하는 것이 바람직하다.
상기 유기 발광층(182)은 발광 영역(P)별로 적색(R), 녹색(G) 및 청색(B)을 발광하는 유기물질을 순차적으로 증착하는 반복 공정에 의해 형성될 수 있다.
다음으로, 상기 격벽(164)에 의해 구분된 화소 영역별로 유기 발광층(182)과 대응되는 제 2 전극(184)을 형성한다. 상기 제 2 전극(184)은 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag) 및 칼슘(Ca) 등을 포함하는 분말 형태의 금속 물질 중 선택된 어느 하나 또는 그 이상을 증착하는 것에 의해 형성된다. 이 때, 제 1 전 극(180)과 유기 발광층(182)과 제 2 전극(184)을 포함하여 유기발광 다이오드(E)라 한다.
이상으로 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판을 제작하는 공정이 완료된다.
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다.
도 1은 일반적인 능동 매트릭스 방식의 유기전계 발광소자의 단위 화소에 대해 나타낸 회로도.
도 2는 종래에 따른 듀얼플레이트 방식의 유기전계 발광소자를 개략적으로 나타낸 단면도.
도 3은 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자를 나타낸 단면도.
도 4a는 도 3의 A 부분을 확대하여 나타낸 단면도.
도 4b는 A 부분에 대응되는 시뮬레이션.
도 5a 내지 도 5g는 본 발명에 따른 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법을 공정 순서에 따라 차례로 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
105 : 제 1 기판 110 : 제 2 기판
125 : 게이트 전극 132 : 소스 전극
134 : 드레인 전극 142 : 반도체층
145 : 게이트 절연막 155 : 보호막
160 : 보조전극 162 : 버퍼패턴
164 : 격벽 170 : 연결전극
180 : 제 1 전극 182 : 유기 발광층
184 : 제 2 전극 190 : 씰 패턴
E : 유기발광 다이오드 Td : 구동 트랜지스터
Claims (11)
- 대향 합착된 제 1 기판 및 제 2 기판과;상기 제 1 기판 상에 수직 교차하여 화소 영역을 정의하는 게이트 배선 및 데이터 배선과;상기 게이트 배선 및 데이터 배선의 교차지점별로 배치된 스위칭 트랜지스터 및, 상기 스위칭 트랜지스터와 일대일 연결된 구동 트랜지스터와;상기 구동 트랜지스터의 드레인 전극과 연결된 연결전극과;상기 제 2 기판의 하부 전면에 배치된 제 1 전극과;상기 제 1 전극의 하부에 발광 영역을 정의하며 배치되고, 그 가장자리의 측단면이 차례로 역테이퍼 및 정테이퍼 구조로 이루어진 다수의 버퍼패턴과;상기 다수의 버퍼패턴과 중첩된 하부에 각각 배치된 패턴드 스페이서 및 격벽과;상기 다수의 버퍼패턴에 의해 발광 영역별로 상기 제 1 전극과 접촉된 유기 발광층과;상기 다수의 버퍼패턴에 의해 분리된 상기 유기 발광층의 가장자리 측단면과 패턴드 스페이서의 측면 및 하부면을 덮으며 배치된 제 2 전극을 포함하는 듀얼플레이트 방식의 유기전계 발광소자.
- 제 1 항에 있어서,상기 다수의 버퍼패턴은 그 가장자리의 측단면이 역테이퍼 구조로 이루어진 제 1 층과, 그 가장자리의 측단면이 정테이퍼 구조로 이루어진 제 2 층이 차례로 적층되는 듀얼플레이트 방식의 유기전계 발광소자.
- 제 2 항에 있어서,상기 제 1 층은 산화 실리콘으로 이루어지며 1500 ~ 2000Å의 두께를 갖고,상기 제 2 층은 질화 실리콘으로 이루어지며 1400 ~ 1800Å의 두께를 갖는 듀얼플레이트 방식의 유기전계 발광소자.
- 제 2 항에 있어서,상기 제 1 층은 유기 발광층의 두께 보다 적어도 500Å 이상 두꺼운 두께로 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자.
- 제 2 항에 있어서,상기 제 2 층에서 제 1 층을 뺀 두께가 제 2 전극의 두께 보다 얇도록 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자.
- 기판 상에 산화 실리콘을 제 1 두께로 증착하여 제 1 버퍼층을 형성하는 단계와;상기 제 1 버퍼층이 형성된 기판 상에 질화 실리콘을 제 2 두께로 증착하여 제 2 버퍼층을 형성하는 단계와;상기 제 1 및 제 2 버퍼층이 형성된 기판 상에 감광층을 형성하고, 상기 감광층과 이격된 상부로 투과부 및 차단부로 이루어진 마스크를 정렬하는 단계와;상기 마스크 상부에서 기판 방향으로 노광 및 현상 공정을 진행하여 다수의 감광 패턴을 형성하는 단계와;상기 다수의 감광 패턴을 마스크로 이용하고, 건식식각 공정으로 제 2 버퍼층을 패턴하여, 그 가장자리의 측단면이 정테이퍼 구조로 이루어진 다수의 제 2 버퍼패턴을 형성하는 단계와;상기 다수의 제 2 버퍼패턴이 형성된 기판에 습식식각 공정을 진행하여 그 가장자리의 측단면이 역테이퍼 구조로 이루어진 다수의 제 1 버퍼패턴을 형성하는 단계와;상기 다수의 제 1 및 제 2 버퍼패턴을 포함하는 버퍼패턴과 중첩된 하부로 패턴드 스페이서를 형성하는 단계와;상기 버퍼패턴과 이격된 일측으로 격벽을 형성하는 단계와;상기 버퍼패턴에 의해 발광 영역별로 분리되는 유기 발광층을 형성하는 단계와;상기 유기 발광층의 가장자리 측단면과 패턴드 스페이서의 측면 및 하부면을 덮는 제 2 전극을 형성하는 단계를 포함하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
- 제 6 항에 있어서,상기 제 1 두께는 1500 ~ 2000Å로, 제 2 두께는 1400 ~ 1800Å로 각각 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
- 제 6 항에 있어서,상기 제 1 버퍼층은 유기 발광층의 두께 보다 적어도 500Å 이상의 두께로 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
- 제 7 항에 있어서,상기 제 2 버퍼층에서 제 1 버퍼층을 뺀 두께가 제 2 전극의 두께 보다 얇도록 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
- 제 6 항에 있어서,상기 습식식각 공정의 식각율이 10 ~ 20Å/s일 때, 공정 시간은 200 ~ 350초로 진행하는 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
- 제 6 항에 있어서,상기 유기 발광층의 가장자리 측단면은 상기 제 2 전극에 의해 차폐되도록 형성된 것을 특징으로 하는 듀얼플레이트 방식의 유기전계 발광소자용 제 2 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080127382A KR101573006B1 (ko) | 2008-12-15 | 2008-12-15 | 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080127382A KR101573006B1 (ko) | 2008-12-15 | 2008-12-15 | 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100068878A KR20100068878A (ko) | 2010-06-24 |
| KR101573006B1 true KR101573006B1 (ko) | 2015-11-30 |
Family
ID=42367066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080127382A KR101573006B1 (ko) | 2008-12-15 | 2008-12-15 | 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101573006B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141645A (ja) | 2005-11-18 | 2007-06-07 | Optrex Corp | 有機ｅｌ表示パネルおよびその製造方法 |
| JP2007294851A (ja) | 2006-04-20 | 2007-11-08 | Lg Phillips Lcd Co Ltd | 有機半導体物質を利用した液晶表示装置用アレイ基板及びその製造方法 |
-
2008
- 2008-12-15 KR KR1020080127382A patent/KR101573006B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141645A (ja) | 2005-11-18 | 2007-06-07 | Optrex Corp | 有機ｅｌ表示パネルおよびその製造方法 |
| JP2007294851A (ja) | 2006-04-20 | 2007-11-08 | Lg Phillips Lcd Co Ltd | 有機半導体物質を利用した液晶表示装置用アレイ基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100068878A (ko) | 2010-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11322564B2 (en) | Display device | |
| US10411080B2 (en) | Flexible organic electroluminescent device and method for fabricating the same | |
| KR101994227B1 (ko) | 유기전계 발광소자 및 그 제조방법 | |
| JP4365364B2 (ja) | 有機電界発光素子およびその製造方法 | |
| US7786669B2 (en) | Organic electro-luminescence display device and method for fabricating the same | |
| KR101575168B1 (ko) | 상부발광 방식 유기전계 발광소자 및 이의 제조 방법 | |
| KR20140142419A (ko) | 유기 발광 표시 장치 및 이의 제조 방법 | |
| KR20120040480A (ko) | 유기 발광 표시 장치 | |
| KR20150005264A (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| KR102016070B1 (ko) | 플렉서블 유기전계 발광소자 및 그의 제조방법 | |
| KR20140060601A (ko) | 플렉서블 유기전계발광소자 및 그 제조방법 | |
| KR20140033769A (ko) | 유기전계발광소자 및 그 제조방법 | |
| JP2018181668A (ja) | 表示装置、及び表示装置の製造方法 | |
| JP6223070B2 (ja) | 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 | |
| KR20160092826A (ko) | 유기전계발광 표시소자 | |
| KR101609376B1 (ko) | 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 | |
| KR20150010037A (ko) | 표시장치 및 그 제조방법 | |
| KR20180077856A (ko) | 전계발광 표시장치 | |
| KR100658341B1 (ko) | 전계발광소자 및 그 제조방법 | |
| KR101573006B1 (ko) | 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법 | |
| KR20140057839A (ko) | 유기 발광 표시 장치 및 이의 제조 방법 | |
| KR102467218B1 (ko) | 표시장치 및 그 제조방법 | |
| KR101096719B1 (ko) | 유기 전계발광소자 및 그 제조방법 | |
| KR20100071714A (ko) | 유기 전계발광 표시소자 및 그 제조방법 | |
| KR20100010252A (ko) | 듀얼플레이트 방식의 유기전계 발광소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20181015 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20191015 Year of fee payment: 5 |