KR101556215B1 - 실리콘 기판의 표면 박리 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 41
- 229910052710 silicon Inorganic materials 0.000 title claims description 41
- 239000010703 silicon Substances 0.000 title claims description 41
- 230000008021 deposition Effects 0.000 claims abstract description 24
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000000696 magnetic material Substances 0.000 claims abstract description 10
- 238000005137 deposition process Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims description 22
- 238000004070 electrodeposition Methods 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 6
- 239000000654 additive Substances 0.000 claims description 3
- 230000000996 additive effect Effects 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000003792 electrolyte Substances 0.000 abstract 2
- 239000000463 material Substances 0.000 description 15
- 239000010409 thin film Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 결정질 실리콘 기판의 박리 방법에 관한 것으로, 결정질 실리콘 기판의 표면에 전해 증착 응력이 잔류하는 자성 재질의 스트레스층을 전해 증착 공정으로 형성하는 단계; 및 상기 스트레스층에 잔류하는 전해 증착 응력에 의해 상기 결정질 실리콘 기판의 표면을 박리하는 단계를 포함하며, 상기 결정질 실리콘 기판의 표면을 박리하는 단계에서 자석을 사용하여 상기 스트레스층에 힘을 가하는 것을 특징으로 한다.
Description
본 발명은 실리콘 기판의 표면 박리 방법에 관한 것으로, 보다 상세하게는 습식 증착 공정을 기반으로 실리콘 기판의 표면을 균일하게 박리할 수 있는 실리콘 기판의 표면 박리 방법에 관한 것이다.
일반적으로 실리콘으로 대표되는 반도체 재료는 전자제품에 필수적으로 사용되며, 최근에는 태양광발전에서 중요한 역할을 하기 때문에 그 사용량이 계속 증가하고 있다.
이러한 반도체 재료가 적용된 반도체 소자는 뛰어난 성능을 가지는 단결정(single-crystal) 물질을 사용하는 것에서 시작하였으나, 반도체 재료 특히 실리콘의 가격이 오르면서 재료비용이 상당한 부분을 차지하고 있다.
대표적으로 태양광 발전을 살펴보면, 단결정의 결정질 실리콘을 재료로 하는 결정질 실리콘 태양전지가 뛰어난 성능을 기반으로 초기부터 지속적으로 발전하고 사용되어 왔으나, 단결정 실리콘 기판의 재료비용이 증가하는 문제로 인하여 비정질 형태의 박막 실리콘 태양전지 또는 비정질 박막을 결정화한 다결정질(poly-crystal) 형태의 실리콘 태양전지에 대한 연구가 활발하게 진행되고 있다.
단결정 실리콘 반도체 재료는 단결정의 잉곳을 제조하고 이를 얇게 커팅(cutting)한 웨이퍼 형태로 사용하지만, 커팅에 의한 두께에 한계가 있기 때문에 비정질 박막을 형성하는 경우에 비하여 재료비용이 높을 수밖에 없다.
따라서 결정질의 실리콘 소재를 얇게 박리하여 이용함으로써 재료비용을 낮추려는 노력이 계속되어 왔다.
일반적으로 실리콘 기판을 박리시키는 방법으로 스마트컷(SmartCut) 방법을 이용하였는데, 이는 실리콘 기판의 표면에 이온 주입법(ion implantation)을 수행하여 박리시키는 방법이다.
하지만 스마트컷 방법은 고가의 이온 주입법을 이용하여 공정비용이 높을 뿐만 아니라, 고온 상태에서 진행되기 때문에 실리콘의 취성이 약화되어 박리를 위한 스트레스가 많이 필요하고 실리콘에 불순물이 확산될 가능성이 높아 실리콘 박막의 품질이 나빠지는 문제점이 있었다.
또한 스마트컷 방법보다 낮은 비용으로 실리콘 기판을 박리하는 기술로서 슬림컷(SlimCut) 방법이 이용되었는데, 이는 실리콘 기판의 표면에 열팽창계수에 차이가 많이 나는 금속을 증착하고, 고온으로 가열한 뒤에 냉각시켜 열팽창계수의 차이에 의하여 실리콘 기판에 스트레스를 가함으로써 실리콘 기판을 박리하는 방법이다.
하지만 슬림컷 방법은 냉각에 의하여 저온에서 스트레스를 가하기 때문에 고온의 경우에 비하여 낮은 스트레스를 이용하여 박리가 가능하지만, 냉각에 앞서 고온으로 올리는 단계에서 실리콘에 불순물이 확산될 가능성이 높아 실리콘 박막의 품질이 나빠지는 문제점이 있었다.
최근에는 전해 증착 시에 발생하는 응력을 이용하여 실리콘의 표면을 박리하는 새로운 기술이 개발되었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서 공정비용이 낮으면서도 저온에서 수행되어 실리콘 박막의 품질을 유지할 수 있는 결정질 실리콘 기판의 박리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 실리콘 기판의 표면 박리 방법은, 결정질 실리콘 기판의 표면에 전해 증착 응력이 잔류하는 자성 재질의 스트레스층을 전해 증착 공정으로 형성하는 단계; 및 상기 스트레스층에 잔류하는 전해 증착 응력에 의해 상기 결정질 실리콘 기판의 표면을 박리하는 단계를 포함하며, 상기 결정질 실리콘 기판의 표면을 박리하는 단계에서 자석을 사용하여 상기 스트레스층에 힘을 가하는 것을 특징으로 한다.
본 발명의 발명자들은 전해 증착 응력을 이용하여 실리콘의 표면 박리 방법을 발명하여 등록(대한민국 등록특허 10-1377707) 받았으나, 전해 증착 응력으로 박리되는 실리콘을 떼어내기 위하여 적절한 힘을 가하는 방법을 추가적으로 연구하였으며, 자석을 이용하여 실리콘을 더욱 쉽고 깔끔하게 박리하는 본 발명을 개발하였다.
본 명세서에서 자성 재료 또는 자성 재질은 자석의 자기장에 의해서 자화되는 물질, 즉 자석에 붙는 물질을 지칭한다.
이러한 자석에 곡면이 형성되면 곡면을 따라서 박리된 실리콘을 부드럽게 분리할 수 있는 효과가 있으며, 자석으로서 전자석을 사용하면 자력의 조절을 통해서 사용이 용이하다.
그리고 상기한 스트레스층 위에 버퍼층을 형성하여 스트레스층의 응력을 조절하여 박리된 실리콘의 파괴를 방지할 수 있으며, 비자성 재질의 버퍼층을 적용함으로써 자석의 자력이 스트레스층에 미치는 영향을 조절할 수 있다.
본 명세서에서 비자성 재료 또는 비자성 재질은 자석의 자기장에 의해서 자화되지 않는 물질, 즉 자석에 붙지 않는 물질을 지칭한다.
실리콘 기판의 표면에 전해 증착되는 스트레스층은 Ni, Co, Fe 중에 하나의 금속 또는 이들의 합금 재질일 수 있다. 이러한 재질은 전해 증착에 용이하고 전해 증착 응력을 제어할 수 있으며, 자성 재질로서 자석의 자력을 이용하기에 적합하다.
한편, 스트레스층을 형성하는 단계에서, 전해 증착 공정에 사용되는 도금욕에 첨가물을 첨가하여 스트레스층에 잔류하는 전해 증착 응력을 조절할 수 있다. 특히 NiCl2와 H3BO3 및 H3PO3를 포함하는 도금욕을 사용하여 P가 첨가된 Ni 재질의 스트레스층을 형성할 수 있다.
또한, 스트레스층을 형성하는 단계에서, 전해 증착 공정의 전류밀도를 조절하여 스트레스층에 잔류하는 전해 증착 응력을 조절할 수 있다.
그리고 스트레스층을 형성하는 단계에 앞서, 전해 증착 공정을 위한 시드층을 형성하는 단계를 더 포함할 수 있으며, 시드층을 형성 방법은 특별히 제한되지 않는다.
상술한 바와 같이 구성된 본 발명은, 자성 재질의 스트레스층에 잔류하는 전해 증착 응력을 이용하여 실리콘의 표면을 박리하되 자석을 이용함으로써, 더 쉽고 안전하게 실리콘을 박리하여 실리콘 박막을 제조할 수 있는 효과가 있다.
도 1과 도 2는 본 발명의 실시예에 따른 실리콘 기판의 표면 박리 방법을 적용한 모습을 나 나타내는 모식도이다.
도 3은 본 실시예의 스트레스층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
도 4는 폴리머 재질의 버퍼층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
도 3은 본 실시예의 스트레스층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
도 4는 폴리머 재질의 버퍼층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1과 도 2는 본 발명의 실시예에 따른 실리콘 기판의 표면 박리 방법을 적용한 모습을 나 나타내는 모식도이다.
먼저, 실리콘 기판(100)의 표면에 전해 증착 응력이 잔류하는 스트레스층(200)을 전해 증착한다. 스트레스층(200)에 잔류하는 전해 증착 응력은 다양한 조건에 의해서 조절이 가능하며, 전해 증착을 수행하는 도금욕에 첨가물을 추가하여 스트레스층(200)의 조성을 변경하는 방법으로도 조절이 가능하다. 본 실시예에서는 Ni재질의 스트레스층(200)을 형성하되, 전해 증착 응력을 높이기 위하여 P가 첨가된 Ni층을 형성하였고, 이를 위하여 NiCl2와 H3BO3및 H3PO3를 포함하여 구성되는 도금욕을 사용하였다.
전해 증착(electrodeposition)은 용액 중에 전극판을 배치하고 직류전압을 가함으로써 전기 분해에 의해서 석출된 물질을 전극의 표면에 부착시키는 것이며, 음극에 위치한 물질에 금속을 코팅하는 전기도금은 전해 증착의 하나이다.
일반적으로 전해 증착된 금속층에는 전해 증착 응력이 잔류하며, 전해 증착 자체를 목적으로 하는 경우에는 도금욕을 조절하여 전해 증착 응력을 줄이거나 열처리를 통해서 전해 증착 응력을 해소하고 있다. 반면에, 본 실시예는 결정질 실리콘 기판의 표면을 박리하는 힘으로써, 전해 증착된 전해 증착층에 잔류하는 전해 증착 응력을 이용하며, 이를 위하여 실리콘 기판의 표면에 스트레스층(200)을 전해 증착한다.
다만, 실리콘 기판의 표면에 형성된 스트레스층(200)에 잔류하는 전해 증착 응력이 너무 강하면 박리 과정에서 실리콘 박막이 파괴되는 단점이 있고, 전해 증착 응력이 너무 약하면 실리콘을 박리하는 힘이 너무 약한 단점이 있다. 또한, 박리가 시작된 실리콘 박막이 매우 얇기 때문에 이를 실리콘 기판에서 완전히 떼어내기 위한 힘을 가하기가 힘들다는 문제가 있다.
이러한 어려움을 해결하기 위하여, 본 실시예서는 원통형의 전자석(400)을 이용한다. 본 실시예의 스트레스층(200)은 자성 재료인 Ni 재질이므로, 전자석(400)의 자력을 이용하여 스트레스층(200)에 힘을 가할 수 있다.
도 3은 본 실시예의 스트레스층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
스트레스층과 자석의 사이에 다른 물질을 배치하지 않은 상태에서 자력을 측정한 결과, 0~5cm까지의 간격을 이동하는 동안에 자력이 550mT에서 22mT까지 급격하게 변하였다.
도 4는 폴리머 재질의 버퍼층과 자석 사이의 거리에 따른 자력을 측정한 결과이다.
스트레스층의 표면에 비자성 재료인 폴리머 재질의 버퍼층을 형성한 뒤에 자력을 측정한 결과, 0~5cm까지의 거리를 이동하는 동안에 자력이 크게 변화하기는 하였지만 앞선 경우보다 그 폭이 감소하였고, 비자성 재질의 버퍼층을 이용하여 자력을 조절할 수 있는 것을 확인하였다.
또한, 스트레스층의 위에 버퍼층을 형성하여 스트레스층의 응력을 조절함으로써, 박리된 실리콘 박막이 파손되는 문제를 해결할 수 있다.
이상의 결과를 통해서, 본 실시예에서는 스트레스층(200) 위에 비자성 재료 재질의 버퍼층(300)을 형성하고, 그 위에서 원통형의 전자석(400)을 부착하였다. 그리고 원통형의 전자석(400)을 회전하여 이동시킴으로써, 전자석(400)의 곡면을 따라서 실리콘 기판의 표면을 박리한다. 한편, 자력에 의해서 스트레스층을 부착하는 것이므로, 전자석이 아닌 영구자석을 이용할 수도 있으나, 본 실시예에서는 부착된 스트레스층을 분리할 때 용이하고 자력을 조절할 수 있는 전자석을 이용하였다. 또한 원통형의 자석을 사용하는 것이 필수적인 것은 아니지만, 자석에 곡면이 형성된 경우에 박리된 실리콘 박막을 실리콘 기판에 분리할 때에 용이하다.
이상 본 발명을 바람직한 실시예를 통하여 설명하였는데, 상술한 실시예는 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화가 가능함은 이 분야에서 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 따라서 본 발명의 보호범위는 특정 실시예가 아니라 특허청구범위에 기재된 사항에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상도 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 실리콘 기판 200: 스트레스층
300: 버퍼층 400: 전자석
300: 버퍼층 400: 전자석
Claims (10)
- 결정질 실리콘 기판의 표면에 전해 증착 응력이 잔류하는 자성 재질의 스트레스층을 전해 증착 공정으로 형성하는 단계;
상기 스트레스층 위에 비자성 재질의 버퍼층을 형성하는 단계; 및
상기 스트레스층에 잔류하는 전해 증착 응력에 의해 상기 결정질 실리콘 기판의 표면을 박리하는 단계를 포함하며,
상기 결정질 실리콘 기판의 표면을 박리하는 단계에서 자석을 사용하여 상기 스트레스층에 힘을 가하며, 상기 버퍼층이 스트레스층의 응력을 조절함과 동시에 비자성 재질의 특성에 의해서 상기 스트레스층에 미치는 자석의 자력을 조절하는 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 1에 있어서,
상기 자석에 곡면이 형성된 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 1에 있어서,
상기 자석이 전자석인 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 삭제
- 삭제
- 청구항 1에 있어서,
상기 스트레스층이 Ni, Co, Fe 중에 하나의 금속 또는 이들의 합금 재질인 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 1에 있어서,
상기 스트레스층을 형성하는 단계에서, 전해 증착 공정에 사용되는 도금욕에 첨가물을 첨가하여 상기 스트레스층에 잔류하는 전해 증착 응력을 조절하는 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 7에 있어서,
상기 스트레스층이 NiCl2와 H3BO3 및 H3PO3를 포함하여 구성된 도금욕으로 전해 증착된 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 1에 있어서,
상기 스트레스층을 형성하는 단계에서, 전해 증착 공정의 전류밀도를 조절하여 상기 스트레스층에 잔류하는 전해 증착 응력을 조절하는 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
- 청구항 1에 있어서,
상기 스트레스층을 형성하는 단계에 앞서, 전해 증착 공정을 위한 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 기판의 표면 박리 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140140639A KR101556215B1 (ko) | 2014-10-17 | 2014-10-17 | 실리콘 기판의 표면 박리 방법 |
| CN201580032120.2A CN106463376B (zh) | 2014-06-19 | 2015-06-18 | 硅基板的表面剥离方法 |
| PCT/KR2015/006180 WO2015194878A1 (ko) | 2014-06-19 | 2015-06-18 | 실리콘 기판의 표면 박리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140140639A KR101556215B1 (ko) | 2014-10-17 | 2014-10-17 | 실리콘 기판의 표면 박리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101556215B1 true KR101556215B1 (ko) | 2015-09-30 |
Family
ID=54249234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140140639A KR101556215B1 (ko) | 2014-06-19 | 2014-10-17 | 실리콘 기판의 표면 박리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101556215B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101748584B1 (ko) | 2015-09-24 | 2017-06-22 | 한양대학교 에리카산학협력단 | 초박형 실리콘-금속 이종 접합 기판 제조 방법 |
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| JP2000077693A (ja) * | 1998-06-18 | 2000-03-14 | Canon Inc | 半導体薄膜の製造方法及び太陽電池の製造方法 |
-
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