KR101550847B1 - 열 분산기를 구비한 멀티-다이 반도체 패키지 - Google Patents

열 분산기를 구비한 멀티-다이 반도체 패키지 Download PDF

Info

Publication number
KR101550847B1
KR101550847B1 KR1020117024119A KR20117024119A KR101550847B1 KR 101550847 B1 KR101550847 B1 KR 101550847B1 KR 1020117024119 A KR1020117024119 A KR 1020117024119A KR 20117024119 A KR20117024119 A KR 20117024119A KR 101550847 B1 KR101550847 B1 KR 101550847B1
Authority
KR
South Korea
Prior art keywords
die
substrate
dies
pins
fins
Prior art date
Application number
KR1020117024119A
Other languages
English (en)
Other versions
KR20110139265A (ko
Inventor
가말 레파이-아메드
Original Assignee
에이티아이 테크놀로지스 유엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이티아이 테크놀로지스 유엘씨 filed Critical 에이티아이 테크놀로지스 유엘씨
Publication of KR20110139265A publication Critical patent/KR20110139265A/ko
Application granted granted Critical
Publication of KR101550847B1 publication Critical patent/KR101550847B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

반도체 디바이스는 기판 위에 제1 및 제2의 적층된 반도체 다이들(stacked semiconductor dies)을 포함한다. 캐비티 내로 하향 연장되는 복수의 핀들을 구비한 리드가 기판에 마운팅되어 상기 반도체 다이들을 캡슐화한다. 적어도 몇개의 핀들은 상기 핀들 중 다른 것들보다 길다. 긴 핀들이 상기 제1 다이에 의해 점유되지 않은 기판 영역 위에서 하향 연장되는 상태로, 리드가 기판에 부착된다. 짧은 핀들은 상기 제2 다이에 의해 덮이지 않은 상기 제1 다이의 영역 위에서 하향 연장된다. 열 계면 물질이 캐비티의 나머지를 충전하고 두개의 다이들, 기판, 및 핀들과 열을 주고 받는다. 리드는 금속으로부터 몰딩될 수 있다. 액체 금속(liquid metal) 등일 수 있는 열 본딩 물질을 사용하여, 최상부의 다이(topmost die)에 본딩될 수 있다.

Description

열 분산기를 구비한 멀티-다이 반도체 패키지{MULTI-DIE SEMICONDUCTOR PACKAGE WITH HEAT SPREADER}
본 발명은 일반적으로 반도체 디바이스에 관한것이며, 보다 구체적으로는 적층된 반도체 다이들을 위한 반도체 패키지에 관한 것이다.
현재의 반도체 디바이스는 일반적으로 다이, 기판, 하나 이상의 금속화 층들, I/O 핀들 또는 볼들, 열 분산기(heat spreader), 및 선택적으로 열 싱크(heat sink)를 포함한다. 다이는 디바이스의 활성 회로(active circuit)를 포함한다. 다이는 일반적으로 기판 위에 마운팅되거나 상기 기판 내의 캐비티 내에 있다. 하나 이상의 금속화층들은 본드 핑거(bond-fingers)라 칭해지는 패드들을 포함하며, 상기 패드들은 상기 금속화층들을 다이의 다이-패드들에 상호연결하기 위해 사용된다. 다이 패드들은 다이의 활성 회로와 상호연결된다. 금속화 층들은 기판 내에서 다이로부터 I/O 핀들 또는 볼들로의 전기적 연결들을 경로짓는다.
전도성 와이어들에 의해 패드들을 본드-핑거들에 연결함으로써, 다이-패드들은 종래의 와이어 본딩을 사용하여 본드-핑거들에 전기적으로 연결될 수 있다. 대안적으로, 다이는 그것의 활성 표면(active surface)이 기판을 향하는 상태로 기판에 마운팅될 수 있다. 상기 활성 표면으로부터 다이 패드들이 연장되고, 상기 다이 패드들은 다이로부터 연장되는 전기 전도성 범프들을 사용하여 본드-핑거들에 연결될 수 있다. 활성 표면이 아래를 향함에 따라, 그러한 반도체 디바이스들은 종종 "플립 칩" 패키지라 칭해진다.
현대의 반도체 패키지에서, 더 높은 성능 및 더 작은 사이즈에 대한 지속적인 요구는 더 높은 동작 주파수 및 증가된 패키지 밀도(더 많은 트랜지스터들)가 되게 한다. 그러나, 동작시, 그러한 다이 상의 회로는 상당량의 전기 에너지를 소비한다. 이 에너지는 예외없이 열을 생성하며, 이 열은 패키지로부터 제거되어야만 한다. 종래의 열 분산기 및 열 싱크가 다이에 의해 발생되는 열을 소산(dissipation)시키는데 사용될 수 있다. 그러나, 열의 대부분이 다이에서 생성되므로, 칩 패키지 내에서 열 에너지의 상대적인 분포(distribution)는 대개 상당히 불균일(uneven)하다.
보다 최근에는, 단일 패키지 내에 더 많은 트랜지스터들을 포함시키려는 노력의 일환으로, 복수의 다이들이 단일 반도체 디바이스에 패키지된다. 예를 들어, 다이들은 각각의 다이가 기판과 상호연결된 상태로 겹겹이 적층될 수 있다. 이를 위하여, 미국 특허 제 7,361,986호는 두개의 적층된 다이들을 구비한 반도체 디바이스를 개시하며, 여기서는 제1 다이가 플립-칩 구성으로 마운팅되고 또 다른 다이는 상기 제1 다이의 맨 위에 마운팅되며, 배선이 상기 기판에 본딩된다.
복수의 다이들의 기하구조가 더 복잡해지고 트랜지스터들의 수가 증가함에 따라, 전자 다이들로부터 열을 소산시키는 것은 더 큰 문제가 된다.
따라서, 복수의 다이들의 열 소산을 도울 수 잇는 반도체 패키지가 필요하다.
본 발명의 예시적인 실시예에서, 반도체 디바이스는 기판 위에 제1 및 제2의 적층된 반도체 다이들을 포함한다. 캐비티 내로 하향 연장된 복수의 핀들(fins)을 지닌 리드가 기판 위에 마운팅되어 반도체 다이들을 캡슐화한다. 적어도 몇개의 핀들은 다른 핀들보다 길다. 제1 다이에 의해 점유되지 않는 기판의 영역 위에서 긴 핀들(longer fins)이 하향 연장되어 리드가 기판에 부착된다. 짧은 핀들(shorter fins)은 상기 제2 다이에 의해 덮이지 않는 상기 제1 다이의 영역 위에서 하향 연장된다. 열 계면 물질(thermal interface material)이 캐비티의 나머지 부분을 충전하고 두개의 다이들, 기판 및 핀들과 열을 주고 받는다(thermal communication)한다. 리드는 금속으로부터 몰딩될 수 있다. 리드는 액체 금속(liquid metal) 등일 수 있는 열 본딩 물질을 사용하여, 상부 다이에 본딩될 수 있다.
본 발명의 양상에 따르면, 반도체 디바이스가 제공되는바, 상기 반도체 디바이스는, 기판과; 제1 및 제2 다이들과, 각각의 다이는 그 위에 집적 회로가 형성되어 있고; 상기 제1 다이는 상기 기판에 의해 지지되고; 상기 제2 다이는 상기 제1 다이 위에 마운팅되고; 캐비티를 정의하는 리드와, 상기 리드는 상기 캐비티 내로 하향 연장되는 복수의 핀들을 포함하고, 상기 핀들 중 적어도 일부는 상기 핀들 중 다른 핀들보다 더 길고, 상기 더 긴 핀들이 상기 제1 다이에 의해 점유되지 않은 상기 기판의 영역 위에서 하향 연장되는 상태로 상기 리드가 상기 기판에 부착되고, 더 짧은 핀들은 상기 제2 다이에 의해 덮이지 않은 상기 제1 다이의 영역 위에서 하향 연장되며; 상기 캐비티의 나머지 부분을 충전하고 제1 및 제2 다이들, 기판 및 핀들과 열을 주고 받는 열 계면 물질을 포함한다.
본 발명의 또 다른 양상에 따르면 반도체 디바이스가 제공되는바, 상기 반도체 디바이스는, 기판과; 다이와, 상기 다이 위에는 집적 회로가 형성되어 있고, 그리고 상기 다이는 상기 기판에 마운팅되어 있으며; 캐비티를 정의하는 리드와, 상기 리드는 상기 캐비티 내부로 하향 연장되는 복수의 핀들을 포함하고; 상기 다이의 상부에 형성된 금속 증착물들과; 상기 캐비티의 나머지 부분을 충전하고 사익 다이, 상기 금속 증착물들, 상기 기판, 및 상기 핀들과 열을 주고 받는 열 절연 물질을 포함한댜.
본 발명의 양상에 따르면, 반도체 디바이스를 형성하는 방법에 제공되며, 상기 방법은, 캐비티를 정의하는 리드 및 상기 캐비티 내부로 연장되는 복수의 핀들을 형성하는 단계와; 제1 및 제2 반도체 다이들을 기판 위에 적층 배열로 마운팅하는 단계; 상기 리드의 캐비티를 열 계면 물질로 충전하는 단계; 상기 리드를 마운팅하는 단계, 여기서 상기 기판 위에 열 계면 물질이 놓여 상기 제1 및 제2 반도체 다이들을 캡슐화하며, 상기 열 계면 물질은 핀들, 다이들, 및 기판과 컨택한다.
본 발명의 다른 양상들 및 피쳐들은 첨부의 도면들과 함께 본 발명의 구체적인 실시예들의 하기의 설명을 검토함에 따라 본 기술분야의 통상의 기술자들에게 자명해질 것이다.
본 발명의 실시예들의 예로서 도시된 도면들에서,
도 1은 본 발명의 예시적인 실시예의 반도체 디바이스의 단면도이다.
도 2는 도 1의 반도체 디바이스의 투시도이다.
도 3은 도 1의 반도체 디바이스의 열 분산기의 단면도이다.
도 4는 도 3의 열 분산기의 아래에서 본 평면도이다.
도 5a 및 도 5b는 본 발명의 예시적인 실시예에 따른, 도 1의 디바이스의 다이 위의 선택적인 금속 증착물을 도시한다.
도 6은 본 발명의 또 다른 예시적인 실시예의 반도체 디바이스의 단면도이다.
도 7은 본 발명의 또 다른 예시적인 실시예의 반도체 디바이스의 단면도이다. 그리고,
도 8은 본 발명의 또 다른 예시적인 실시예의 반도체 디바이스의 단면도이다.
도 1은 본 발명의 예시적인 실시예의 반도체 디바이스(10)의 단면도를 도시한다. 도시된 바와 같이, 반도체 디바이스(10)는 기판(12), 몇개의 다이들(20, 22), 패키지 핀들(16) 및 리드(30)를 포함한다. 명확해질 바와 같이, 리드(30)는 열 분산기로서 작용한다.
기판(12) 내에는 기판(12)의 바닥면(bottom surface)에 근접하여 형성된 복수의 금속화 층들이 존재한다. 금속화층들(14)은 마이크로비아들(18)을 통해 서로 연결되고, 다이들(20, 22)을 패키지 핀들(16)에 전기적으로 상호연결한다.
예시적인 기판(12)은 단면(single sided) 기판 -금속화 층들(14)이 기판(12)의 일면에 근접한 곳에만 형성됨-이다. 편리하게, 단면 기판에서는, 기판의 대향 면들 위의 금속화 층들 사이의 기판의 전체 높이에 걸쳐있을 수 있는 도금된 쓰루홀들(plated through holes)이 방지된다. 물론, 기판(12)은 양면(dual sided) 기판으로 대체될 수 있다.
패키지 핀들(16)은 볼 그리드 어레이에 정렬된 핀들, 솔더 볼들이거나 임의의 다른 알려진 전자 패키지 상호연결부일 수 있다.
다이(20)는 기판(12)에 의해 지지된다. 도시된 실시예에서, 다이(20)는 기판(12)의 상면 위에 놓이거나, 예를 들어, 본 명세서에 참조로서 포함된 미국 특허 공개 2007/0108595에 상세히 설명된 바와 같이, 기판(12)에 임베드될 수 있다. 다이(20)는 그것의 활성 표면을 아래쪽을 향하게하고 다이 패드들(24)이 다이(20)를 금속화층(14)에 연결하는 상태로 기판(12)에 부착된다. 다이(20)의 언더 범프 금속화(UBM)를 기판(12)의 금속화층(14)에 연결하기 위하여 표준 마이크로비아 형성(standard microvia formation)이 사용된다. 언더필(도시되지 않음)은 다이(20)를 기판(12)에 더 부착시킬 수 있다.
다이(22)는 다이(20) 상부에 마운팅된다. 다이(22)는 다이(22)의 주변부의 다이(22)의 접점들로부터 연장되는 와이어 본딩에 의해 기판(12)에 부착될 수 있다. 대안적으로, 다이들(20, 22)은 다이들(20, 22) 내에 형성된 실리콘 마이크로 비아들에 의해 서로 직접 전기적으로 상호연결될 수 있다.
다이(20)는, 예를 들어, 범용 프로세서, 그래픽 프로세서, 또는 하나 이상의 프로세싱 코어들을 구비한 프로세서를 포함할 수 있다. 다이(22)는 다이(20) 내에 포함된 프로세서에 의해 판독가능한 동적 또는 정적 메모리(DRAM, SDRAM 등) 형태의 프로세서 판독가능 메모리일 수 있다. 물론, 다이들(20, 22)은 주문형 집적 회로들(ASIC), 마이크로컨트롤러들, 필드 프로그램가능 게이트 어레이들 등과 같은 다른 전자 디바이스들을 포함할 수 있다. 다이(20)와 다이(22) 사이의 전기적 상호연결은 기판(12)을 통하여 달성될 수 있다.
위에서 볼 수 있는 바와 같이, 기판(12)의 표면의 임의의 영역이 다이(20)에 의해 덮이고, 다른 영역(기판(12)의 표면의 나머지 영역)은 다이(20)에 의해 덮이지 않는다. 또한, 다이(20)의 임의의 영역이 다이(22)에 의해 덮인다. 지형적으로, 위에 다이들(20, 22)을 구비한 기판(12)은 세개의 서로 다른 높이들을(heights or elevations) 가진다.
리드(30)는 디바이스(10)의 캡으로서, 그리고 열 분산기로서 작용한다. 리드(30)는 도 2에서 더 구체적으로 도시된 바와 같이, 리드(30) 에지 둘레의 접착제(glue)에 의해 기판(12)에 부착된다. 구체적으로, 에폭시 등으로 형성된 접착제 이음매(glue seam)(38)가 리드(30)의 에지를 기판(12)에 연결한다. 리드(30)와 기판(12) 사이의 영역은 열 계면 물질(TIM; thermal interface material)(50)로 충전된다. 도시된 실시예에서, TIM(50)은 점성질(viscous), 반-점성질(semi-viscous), 액체 또는 유사한 열 계면 물질이다. TIM(50)에 적절한 물질들은 무기 젤, 유기 젤, 그리스, 등일 수 있다. 적절한 젤들은 예를 들어, Shin-Etsu Chemicals of Tokyo Japan의 제품 번호 Shin-Etsu MicroSI x23-7809로부터 사용가능하다. 현재 사용가능한 많은 그리스들이 국부적인 열(local heat)의 영역들로부터 분산(spread away)하거나 "펌핑(pump)"될 수 있으나, 통상의 기술자는 G751 열 그리스와 같은 적절한 그리스를 알 수 있을 것이다.
리드(30)의 상부로부터 다이들(20, 22)을 지닌 기판(12)의 상부와의 거리는 다이들(20, 22)과 기판(12)의 조합의 높이에 따라 달라질 것이다. 일반적으로 평평한 상면을 가진 리드에 대해, 겹쳐진 다이들(20, 22)에 대응하는 영역들이 리드(30)에 가장 가까울 것이다. 다이(22)의 오버랩이 없는 다이(20)에 대응하는 영역들은 리드(30)로부터 더 멀 것이다. 다이(20/22)가 마운팅되지 않은 기판(20)에 대응하는 영역들은 리드(30)로부터 가장 멀 것이다.
리드(30)의 보다 자세한 도면이 도 3 및 4에 도시된다. 도시된 바와 같이, 리드(30)는 일반적으로 평평한 상부(40), 및 하향 연장된 외측 주변 벽(34)을 가진 돔 형상이다. 상부(40) 및 상기 상부(40)로부터 하향 연장되는 외측 주변 벽(34)은 캐비티(32)를 정의한다. 명확한 바와 같이, 리드(30)에 의해 정의된 캐비티(32)가 기판(12)을 덮고 다이들(20, 22)을 수용한다.
리드(30)는 리드(30)의 평평한 상부(40)로부터 하향 연장되는 복수의 핀들(60, 62)을 더 포함한다. 핀들(60, 62)은 캐비티(32) 내로 하향 연장된다. 예시적인 리드(30)에서, 핀들(60, 62) 각각은 일반적으로 균일한 원형 수평 단면을 가진 원통형이다. 일반적으로, 핀들(60, 62)은 1μm2 이상의 단면적을 가질 것이다. 최적의 단면적은 실험적으로 결정될 수 있다. 그러나, 통상의 기술자는 핀들(60, 62)의 단면이 균일하거나 원형일 필요는 없음을 인지할 것이다. 핀들은 단면에서 타원형, 정사각형, 또는 직사각형일 수 있고 균일한 형상, 원뿔형 형상, 또는 임의의 다른 형상일 수 있다.
마찬가지로, 상부(40)가 평평할 필요는 없고 또 다른 적절한 형상을 가질 수 있다.
도 3 및 4에 더 도시된 바와 같이, 핀들(60)은 핀들(62)과는 다른 길이를 가진다. 리드(30)가 기판(12)에 부착될 때, 짧은 핀들(62)은 다이(20)(다이(22)는 아님)와 정렬되는 리드(30)의 영역 가까이로 연장되며, 한편 다이(22)와 정렬되는 영역에는 핀들이 위치되지 않는다. 마지막으로, 긴 핀들(60)은 다이(20 또는 22)에 의해 점유되지 않는 영역들에서 하향 연장된다.
일반적으로, 짧은 핀들은, 상기 핀들이 다이(22)의 전체 두께 너머로 연장되지 않도록, 리드(30)의 표면(40)으로부터의 길이를 연장한다. 긴 핀들(60)은 실질적으로 기판(12)으로 연장되며, 따라서 대략 다이(22)와 다이(20)의 결합된 두께의 길이를 가진다.
리드(30)는 예를 들어, 알루미늄, 철 등을 포함하는 금속과 같은 몰딩된 열 전도 물질로 형성된다. 리드(30)(핀들(60/62)을 포함함)는, 예를 들어, 스탬핑(stampling), 몰딩(moulding), 또는 다른 통상적인 제조 기법들을 사용하여 완전하게(integrally) 형성될 수 있다. 리드(30)는, 대안적으로 적절한 세라믹, 합금, 등과 같은 또 다른 열 전도 물질로부터 형성될 수 있다.
TIM(60)이 캐비티(32)의 나머지를 충전하고, 다이들(20, 22)을 리드(30)의 핀들(60, 62)에 편리하게 열적으로 연결한다. 또한, TIM(50)은 디바이스(10)의 전체 열 용량(thermal capacity)을 증가시키는 한편 리드(30)를 기판(12)에 열적으로 연결한다. 편리하게도, TIM(50)은 스택 다이들(20, 22)의 기하학적 정렬(geometric arrangement)에 의해 생성된 기하학적 구석(geometrical nook)을 충전한다.
또한, 리드(30)는 다이(22)에 바로 부착될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 다이(22)는, 예를 들어, 열 전도성 본딩 물질(36)을 사용하여 리드(30)에 본딩될 수 있다. 예를 들어, 다이(22)는, 예를 들어, Reactive Nanotechnologies Inc.로부터 사용가능한 갈륨, 인듐 또는 나노-포일과 같은 액체 금속(liquid metal)을 사용하여 리드(30)에 본딩될 수 있다. 본딩을 용이하게 하기 위하여, 다이(22)는, 본딩 물질(36)을 다이(22)에 더 잘 접착되게 하는 금속 또는 솔더로 코팅된 상부면을 가질 수 있다.
디바이스(10)는, 먼저, 통상적인 방식으로 기판(12) 위에 다이들(20, 22)을 마운팅하게 제조될 수 있다. 디바이스(10)를 제조하는데 있어서, 다이들(20, 22)은 필요에 따라 기판(12)에 그리고 서로에 전기적으로 그리고 기계적으로 본딩될 수 있다. 본딩 물질(36)(및 다이(22) 상의 임의의 코팅)이 다이(22)에 부착될 수 있다. TIM(50)은 사전 형성 리드(30)(핀들(60, 62)을 포함함)의 캐비티(32)를 충전할 수 있다. 에폭시(38)의 비드 등은 리드(30)의 주변부 둘레에 위치될 수 있다. 리드(30)는 그후 기판(12)의 상부에 위치될 수 있다. 에폭시(38)는, 리드(30)를 기판(12)에 부착한 것을 경화(curing)시킬 수 있다.
TIM(50)은 일반적으로 제조 후 점성이 있는 상태로 유지되도록 선택되어, 건조되는것이 방지된다. 대안적으로, TIM(50)은 리드(30)가 기판(12) 상부에 있을때 부분적으로 또는 전체적으로 경화되도록 선택된다.
동작시, 전력 및 전기 신호들이 패키지 핀들(16)에 의해 디바이스(10)에 인가된다. 신호 및 전력은 금속화 층(14)을 통하여 다이들(20, 22)에 제공된다. 다이들(20, 22)에 의해 발생되는 열은 본딩 물질(36), TIM(50), 및 핀들(60, 62)에 의해 리드(30)에 전도된다. TIM(50) 및 핀들(60, 62)는 디바이스(10) 내에서 열을 균일하게 분산시키도록 작용한다. TIM(50)이 기판(12)과 접촉하므로, 열도 유사하게 기판(12)에 결합된다.
리드(30) 및 기판(12)이 주변 환경과 서로 열을 주고 받으므로, 궁극적으로, 열은 전도 또는 대류에 의해 대기로 전달된다. 외부 팬 또는 다른 냉각 장치(도시되지 않음)는 디바이스(10)로부터 소산된 열을 이동시키는것을 도울 수 있다.
TIM(50)은 통상적으로 캐비티(32) 내에 봉인되고, 디바이스(10)가 동작하는 동안, 점성이 있는 형태(즉, 젤 또는 액체)로 영구히 유지될 수 있다.
다이(20, 22)로부터의 열 전도를 더 용이하게 하기 위하여, 다이들(20, 22)의 위를 향하는 표면 부분들이, 예를 들어 도 5a에 도시된 바와 같이, 금속 증착물(deposit)(68)로 더 덮일 수 있다. 따라서, 다이(22)와 접촉하지 않는 다이(20)의 위를 향하는 표면은 도 5a 또는 5b에 도시된 것과 같은 금속 증착물(68)를 포함할 수 있다. 마찬가지로, 다이(22)는, 다이(22)의 상부를 덮는 임의의 금속층 대신에 또는 상기 임의의 금속층에 부가하여, 그러한 증착물들로 덮인 상면을 가질 수 있다. 도 5a에 도시된 바와 같이, 금속 증착물(68)은, 다이(20)를 TIM(50)에 열적으로 결합(coupling)하는 것을 돕는, 임의의 형상의, 다이(20)의 상면으로부터 연장되는 솔더 형태의 얇은 금속 칠(thin dabs of metal)일 수 있다. 그렇게 형성된 증착물들은 다이(20)에 부착된 열 싱크로서 기능하여 다이(20)로부터 TIM(50)으로 열이 전도되어 갈 수 있게 한다.
다이(20) 상의 임의의 위치들 또는 결정된 위치들에 솔더와 같은 얇은 금속 칠을 도포하는 것에 의해 증착물(deposit)(68)이 형성될 수 있다. 솔더는 통상의 기술자에게 알려져 있는 것과 같은 통상적인 주석/납 솔더 또는 무연(lead-free) 솔더, 은, 금 등일 수 있다. 증착물들(68)은 서브-마이크론 범위(즉, < 1μm)의 두께를 가질 수 있다. 통상적으로 증착물들(68)은 또한 TIM(50)을 트래핑(trapping)할 수 있다. 이는 TIM(50)이 더 큰 열의 국부적 영역로부터 펌핑하는(pump away) 경우에 특히 유익할 수 있다.
증착물(68)은 미국 특허 공개 번호 US 2007/0108595에 개시된 것과 같은 패키지 내의 단일 다이 반도체 상에도 사용될 수 있음이 이해될 것이다.
선택적으로, 증착물(68)은 열을 다이들(20, 22)로부터 더 전도시키기(conduct away) 위하여 리드(30)에 직접 배선 또는 필라멘트와 상호연결될 수 있다.
도 6에 도시된 대안적인 실시예에서, 위로 연장되는 핀들을 구비한 추가의 열 싱크(70)가 리드(30)에 부착될 수 있다. 열 접착제(도시되지 않음)와 같은 열 계면 물질들이 열 싱크(70)를 리드(30)의 상부에 부착하기 위해 사용될 수 있다. 열 싱크(70)는 리드(30)의 상부 표면(40)에 부착된 베이스(74)를 구비할 수 있다. 위로 연장되는 핀들(72)은 베이스(74)로부터 연장되어 열을 열 싱크(70)로부터, 그리고 따라서 리드(30)로부터 대기로 전송할 수 있다. 핀들(72)의 형상 및 배열은 통상적인 것, 예를 들어, 원통형, 직사각형, 또는 임의의 다른 형상일 수 있다.
추가의 대안적인 실시예에서, 핀들(60/62)은 열전기 냉각기 또는 증기 챔버로 대체될 수 있다. 이를 위하여, 도 7은 도 1의 실시예와 실질적으로 동일한 반도체(10')의 추가적인 실시예를 도시한다.(도 1의 실시예의 구성요소들과 동일한 구성요소들은 ' 기호 로 표시되고 더 설명되지 않을 것이다.) 그러나, 리드(30')는 펠티어 효과(Pelletier effect)에 의존할 수 있는 마이크로 열전기 냉각기(thermoelectric micro-coolers)(μTec)(92/94)를 포함하는 복수의 열전기 냉각 핀들(60'/62')을 포함한다. 일반적인 열전기 모듈은, 그 사이에 일련의 P 및 N 도핑 비스무트-텔루라이드(bismuth-telluride) 반도체 물질이 존재하는 두 개의 세라믹 웨이퍼들을 사용하여 제조된다. 상기 반도체의 양 면위의 세라믹 물질은 강도(rigidity)와 전기 절연을 제공한다. N 타입 물질은 과도한 전자(excess of electrons)를 가지며, P-타입 물질은 전자가 부족하다. 전자들이 P에서 N으로 이동함에 따라, 상기 전자들은 더 높은 에너지 상태(열 에너지를 흡수함)로 천이하고, N에서 P로 이동함에 따라, 더 낮은 에너지 상태에 이르게 되며(열 에너지를 발산함), 그럼으로써 일 면에 대한 냉각을 제공한다. 마이크로 열전기 냉각기들(μTec)은 알려져 있고 상업적으로 이용가능하다. 도 7에 도시된 바와 같이, 하나 이상의 μTec들(92, 94)이 리드(30')의 표면(40'), 그리고 모든, 또는 선택된 핀들(60', 62')에 임베디드될 수 있다. μTec(94)가 임베디드되는 핀들(60' 또는 62')은 다이들(20', 22')의 근접한 국부화 영역들로 선택될 수 있다. μTec(92, 94)에 전력을 공급하기 위한 DC 전원(도시되지 않음)은 외부에 제공될 수 있다. 또한, 캐비티(32')는 다이들(20', 22')을 핀들(60', 62')에 결합하기 위하여 적절한 TIM(50')으로 충전될 수 있다.
리드(30)는 또한 선택적으로 하나 이상의 증기 챔버들을 위한 공간을 제공할 수 있다. 이를 위하여, 도 8은 도 1의 실시예와 실질적으로 동일한 반도체(10")의 추가의 실시예를 도시한다(도 1의 실시예의 구성요소들과 동일한 구성요소들은 " 기호로 표시되며 추가로 설명되지 않을 것이다.). 그러나, 리드(30")는 증기 챔버(112) 및 열 파이프들(114)을 포함한다. 물과 같은 액체(116)가 리드(30")의 상부에 그루브된 사각형 볼륨(grooved rectangular volume)(챔버)(112) 내에 도입되어 증기 챔버(112)를 형성한다. 증기 챔버(112)는 일반적으로 리드(30")의 상부 내에 있는 직사각형 캐비티(cavity)이다. 다이들(20", 22")에 의해 발생된 열은 물 분자들이 증발되게 한다. 증기가 응결될 때, 챔버(112)의 천장에서 열이 발산되어 요구되는 냉각을 달성하며, 이 과정이 반복된다. 추가적으로, 열 파이프들(114)을 형성하기 위하여, 핀들(60"/62")(핀들(60/62)와 유사함)이 또한 속이 비게(hollow) 만들어질 수 있고 물이 도입될 수 있다. 파이프들(114)은 리드(30") 기저부 내의 증기 챔버(112)에 인접해 있다. 열이 파이프들(114)을 통해 인접한 증기 챔버(112)로 위로 전달된다.
핀들의 기저부의 형상 및 사이즈의 다양한 변형(서로 다른 다양한 핀들(60/62) 및 일반적으로 평평한 영역에 대한 상이한 형상)은 본 명세서에 첨부된 청구항들의 범주로부터 벗어남이 없이 본 기술 분야의 통상의 기술자에게 명확할 것이다.
본 명세서에 개시된 실시예들은 두개보다 더 많은 다이들을 포함하도록 쉽게 변경될 수 있음이 더욱 명확해진다. 예를 들어, 세개, 또는 그 이상의 다이들이 적층될 수 있다. 따라서, 세개 이상의 서로 다른 길이를 가진 핀들을 가진 리드(30)가 채택될 수 있다. 마찬가지로, 기판(12)은 그 위에 형성된, 그리고 기판(12) 위에서 서로 이격된, 복수의 적층된 다이들을 가질 수 있다. 따라서, 리드(30) 상의 핀들은 다이들에 의해 점유되지 않은 영역들 위에, 그리고 다이들 위의 영역들 내에 배열될 수 있다.
편리하게도, 리드(30/30'/30")의 사용은 다이들(20, 22)(20'/22' 또는 20"/22")에서 오차를 허용한다. 캐비티(32)가 두개의 핀들(60/62), TIM(50) 및 본딩 물질(36)에 의해 충전된다. 따라서, 다이들(20, 22)로부터 리드(30)로 그리고 따라서 대기로의 열 전달이 유지되는 한편, 다이들(20, 22)의 두께의 변형이 리드(30)에 의해 수용될 수 있다.
물론, 위에서 설명될 실시예들은 단지 예시적인 것이며 제한적인 것이 아니다. 본 발명을 수행하는 설명된 실시예들은 형태, 부분의 구성, 세부사항 및 동작의 순서의 많은 수정이 가능하다. 본 발명은 청구항들에 의해 정의되는 범주 내에서 모든 그러한 수정을 포괄하도록 의도된 것이다.

Claims (21)

  1. 반도체 디바이스로서,
    기판과;
    제1 및 제2 다이들과, 각각의 다이는 그 위에 형성된 집적 회로를 구비하며상기 제1 다이는 상기 기판에 의해 지지되고, 상기 제2 다이는 상기 제1 다이의 최상부에 마운팅되고;
    캐비티를 정의하는 리드와, 상기 리드는 상기 캐비티 내로 하향 연장되는 복수의 핀들을 포함하고, 상기 핀들 중 적어도 일부는 상기 핀들 중 다른 핀들보다 더 길고, 상기 리드는 상기 기판에 부착되고, 상기 더 긴 핀들이 상기 제1 다이에 의해 점유되지 않은 상기 기판의 영역 위에서 하향 연장되고, 상기 더 짧은 핀들은 상기 제2 다이에 의해 덮이지 않은 상기 제1 다이의 영역 위에서 하향 연장되며;
    상기 캐비티의 나머지 부분(remainder)을 충전하며 상기 제1 및 제2 다이들, 상기 기판 및 상기 핀들과 열을 주고 받는(thermal communication) 열 계면 물질(thermal interface material)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1 항에 있어서,
    상기 제2 다이와 상기 리드 사이에서 상기 제2 다이와 상기 리드를 열적으로 연결하는 열 본딩 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제2 항에 있어서,
    상기 열 본딩 물질은 액체 금속을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3 항에 있어서,
    상기 액체 금속은 갈륨(gallium)과 인듐(indium) 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1 항에 있어서,
    상기 제1 및 제2 다이들 중 적어도 하나의 상면 위의 금속 증착물들을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제5 항에 있어서,
    상기 금속 증착물들은 금, 은, 주석을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제1 항에 있어서,
    상기 제1 및 제2 다이들 중 적어도 하나의 상면 위에 나노-포일을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제5 항에 있어서,
    상기 금속 증착물들은 1㎛ 미만의 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  9. 제1 항에 있어서,
    상기 기판은 금속화층을 더 포함하며, 상기 제2 다이는 상기 금속화 층에 와이어 본딩(wire bonded)된 것을 특징으로 하는 반도체 디바이스.
  10. 제2 항에 있어서,
    상기 제1 다이는 상기 기판에 플립 칩 마운팅된 것을 특징으로 하는 반도체 디바이스.
  11. 제9 항에 있어서,
    상기 제1 및 제2 다이들은 상기 금속화층을 통해 서로 전기적으로 상호연결되는 것을 특징으로 하는 반도체 디바이스.
  12. 제9 항에 있어서,
    상기 제1 및 제2 다이들은 실리콘 마이크로비아들을 통해 서로 전기적으로 상호연결되는 것을 특징으로 하는 반도체 디바이스.
  13. 제1 항에 있어서,
    상기 핀들은 균일한 단면을 가지는 것을 특징으로 하는 반도체 디바이스.
  14. 제1 항에 있어서,
    상기 열 계면 물질은 열전도 그리스(thermal grease) 및 열전도 젤(thermal gel) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제1 항에 있어서,
    상기 리드로부터 연장되는, 위쪽으로 연장되는 복수의 핀들을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제1 항에 있어서,
    상기 리드 내에 형성된 적어도 하나의 열전기 냉각기(thermal electric cooler)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 제16 항에 있어서,
    상기 형성된 적어도 하나의 열전기 냉각기는 상기 복수의 핀들 중 하나에 있는 것을 특징으로 하는 반도체 디바이스.
  18. 제1 항에 있어서,
    상기 리드 내에 형성된 액체 충전 증기 챔버(liquid filled vapour chamber)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제18 항에 있어서,
    상기 핀들중 적어도 일부는, 상기 액체 충전 증기 챔버와 통신하는 할로우 열 파이프를 정의하는 것을 특징으로 하는 반도체 디바이스.
  20. 삭제
  21. 삭제
KR1020117024119A 2009-03-16 2010-03-15 열 분산기를 구비한 멀티-다이 반도체 패키지 KR101550847B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/404,819 US7964951B2 (en) 2009-03-16 2009-03-16 Multi-die semiconductor package with heat spreader
US12/404,819 2009-03-16

Publications (2)

Publication Number Publication Date
KR20110139265A KR20110139265A (ko) 2011-12-28
KR101550847B1 true KR101550847B1 (ko) 2015-09-07

Family

ID=42730007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117024119A KR101550847B1 (ko) 2009-03-16 2010-03-15 열 분산기를 구비한 멀티-다이 반도체 패키지

Country Status (6)

Country Link
US (1) US7964951B2 (ko)
EP (1) EP2409328A4 (ko)
JP (1) JP5661095B2 (ko)
KR (1) KR101550847B1 (ko)
CN (1) CN102414815B (ko)
WO (1) WO2010105346A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727199B2 (en) 2017-11-16 2020-07-28 Samsung Electronics Co., Ltd. Electronic device including semiconductor device package

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108595A1 (en) * 2005-11-16 2007-05-17 Ati Technologies Inc. Semiconductor device with integrated heat spreader
US20100014251A1 (en) * 2008-07-15 2010-01-21 Advanced Micro Devices, Inc. Multidimensional Thermal Management Device for an Integrated Circuit Chip
US7928562B2 (en) * 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
US8283776B2 (en) 2010-01-26 2012-10-09 Qualcomm Incorporated Microfabricated pillar fins for thermal management
US8736044B2 (en) * 2010-07-26 2014-05-27 Cisco Technology, Inc. Lid for an electrical hardware component
US20120104591A1 (en) * 2010-10-29 2012-05-03 Conexant Systems, Inc. Systems and methods for improved heat dissipation in semiconductor packages
US8467191B2 (en) 2010-12-02 2013-06-18 Micron Technology, Inc. Assemblies including heat sink elements and methods of assembling
US9269646B2 (en) 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
JP2013115083A (ja) * 2011-11-25 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US20130250522A1 (en) * 2012-03-22 2013-09-26 Varian Medical Systems, Inc. Heat sink profile for interface to thermally conductive material
US9391000B2 (en) * 2012-04-11 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming silicon-based hermetic thermal solutions
US9034695B2 (en) 2012-04-11 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated thermal solutions for packaging integrated circuits
US9136202B2 (en) * 2012-04-17 2015-09-15 Qualcomm Incorporated Enhanced package thermal management using external and internal capacitive thermal material
JP5945326B2 (ja) * 2012-07-30 2016-07-05 パナソニック株式会社 放熱構造を備えた半導体装置
US9202772B2 (en) * 2013-02-28 2015-12-01 Altera Corporation Heat pipe in overmolded flip chip package
KR102178826B1 (ko) 2013-04-05 2020-11-13 삼성전자 주식회사 히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법
KR102127772B1 (ko) * 2013-05-16 2020-06-29 삼성전자주식회사 방열 판을 갖는 반도체 패키지 및 그 형성 방법
WO2014185088A1 (ja) 2013-05-17 2014-11-20 富士通株式会社 半導体装置とその製造方法、及び電子機器
US9190399B2 (en) 2014-03-06 2015-11-17 International Business Machines Corporation Thermally enhanced three-dimensional integrated circuit package
US10354984B2 (en) * 2015-05-27 2019-07-16 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
US20170133352A1 (en) * 2015-05-27 2017-05-11 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US10068875B2 (en) * 2015-10-22 2018-09-04 Micron Technology, Inc. Apparatuses and methods for heat transfer from packaged semiconductor die
US10244644B2 (en) * 2015-12-04 2019-03-26 Continental Automotive Systems, Inc. Automotive electronic device having a cover with fins to reduce gel vibration
US9960150B2 (en) * 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
CN106966241B (zh) * 2017-02-23 2019-03-26 上海富士电梯有限公司 无线遥控式残障电梯
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
CN108511404B (zh) * 2017-02-28 2020-03-10 华为技术有限公司 芯片封装系统
US10153261B2 (en) * 2017-04-03 2018-12-11 Cisco Technology, Inc. Cooling system for high power application specific integrated circuit with embedded high bandwidth memory
US10090282B1 (en) * 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US11688665B2 (en) 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11482472B2 (en) * 2018-06-13 2022-10-25 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
EP3850666B1 (en) * 2019-01-22 2023-05-24 Yangtze Memory Technologies Co., Ltd. Integrated circuit packaging structure and manufacturing method thereof
CN217334057U (zh) * 2019-04-15 2022-08-30 株式会社村田制作所 电子元件模块
US11798861B2 (en) * 2019-07-08 2023-10-24 Intel Corporation Integrated heat spreader (IHS) with heating element
DE102019211371A1 (de) * 2019-07-30 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines elektronischen Schaltungsbauelements und elektronisches Schaltungsbauelement
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
US20210043573A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
DE102019133238A1 (de) * 2019-12-05 2021-06-10 Infineon Technologies Ag Fluidkanal, leistungshalbleitermodul und verfahren zur herstellung eines leistungshalbleitermoduls
US11270925B2 (en) * 2020-05-28 2022-03-08 Google Llc Heat distribution device with flow channels
US11765862B2 (en) * 2020-09-29 2023-09-19 Baidu Usa Llc Thermal management system for electronic components with thermoelectric element
US11915991B2 (en) * 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having first heat spreader and second heat spreader and manufacturing method thereof
CN112838011B (zh) * 2021-04-12 2021-08-24 浙江集迈科微电子有限公司 散热芯片及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020052105A1 (en) 1999-08-31 2002-05-02 Salman Akram Chip package with grease heat sink and method of making

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3223624C2 (de) * 1982-06-24 1986-08-28 Siemens AG, 1000 Berlin und 8000 München Kühlkörper für elektrische Bauelemente
US4765400A (en) * 1987-04-14 1988-08-23 International Business Machines Corp. Circuit module with pins conducting heat from floating plate contacting heat producing device
JPH0412556A (ja) * 1990-05-02 1992-01-17 Oki Electric Ind Co Ltd 半導体装置の放熱構造
JPH09107050A (ja) * 1995-10-12 1997-04-22 Nissan Motor Co Ltd 半導体装置の実装構造
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
JP2828055B2 (ja) * 1996-08-19 1998-11-25 日本電気株式会社 フリップチップの製造方法
US6065530A (en) * 1997-05-30 2000-05-23 Alcatel Usa Sourcing, L.P. Weatherproof design for remote transceiver
JP3910391B2 (ja) * 2001-09-04 2007-04-25 株式会社ルネサステクノロジ 積層型半導体装置
JP3934565B2 (ja) * 2003-02-21 2007-06-20 富士通株式会社 半導体装置
EP1524690B1 (en) * 2003-10-13 2009-03-11 Infineon Technologies AG Semiconductor package with heat spreader
JP5208500B2 (ja) * 2004-05-06 2013-06-12 エヌエックスピー ビー ヴィ 組込方法及びこの方法により製造されたアセンブリ
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
US7219713B2 (en) * 2005-01-18 2007-05-22 International Business Machines Corporation Heterogeneous thermal interface for cooling
US20060209516A1 (en) * 2005-03-17 2006-09-21 Chengalva Suresh K Electronic assembly with integral thermal transient suppression
US20070108595A1 (en) * 2005-11-16 2007-05-17 Ati Technologies Inc. Semiconductor device with integrated heat spreader
US8030757B2 (en) * 2007-06-29 2011-10-04 Intel Corporation Forming a semiconductor package including a thermal interface material
US7592697B2 (en) * 2007-08-27 2009-09-22 Intel Corporation Microelectronic package and method of cooling same
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020052105A1 (en) 1999-08-31 2002-05-02 Salman Akram Chip package with grease heat sink and method of making

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727199B2 (en) 2017-11-16 2020-07-28 Samsung Electronics Co., Ltd. Electronic device including semiconductor device package
US11309280B2 (en) 2017-11-16 2022-04-19 Samsung Electronics Co., Ltd. Semiconductor device package

Also Published As

Publication number Publication date
CN102414815A (zh) 2012-04-11
KR20110139265A (ko) 2011-12-28
US7964951B2 (en) 2011-06-21
EP2409328A4 (en) 2014-01-15
EP2409328A1 (en) 2012-01-25
JP2012520575A (ja) 2012-09-06
CN102414815B (zh) 2015-07-29
US20100230805A1 (en) 2010-09-16
JP5661095B2 (ja) 2015-01-28
WO2010105346A1 (en) 2010-09-23

Similar Documents

Publication Publication Date Title
KR101550847B1 (ko) 열 분산기를 구비한 멀티-다이 반도체 패키지
US11594469B2 (en) Semiconductor device and method of manufacture
US20210125899A1 (en) Method for manufacturing a semiconductor device assembly with through-mold cooling channel formed in encapsulant
KR102439761B1 (ko) 전자 장치 및 전자 장치의 제조 방법
US9837383B2 (en) Interconnect structure with improved conductive properties and associated systems and methods
US10424495B2 (en) Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
KR102005313B1 (ko) 반도체 장치
JP6122863B2 (ja) 複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法
JP6626083B2 (ja) 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム
JP6625599B2 (ja) 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム
US7772692B2 (en) Semiconductor device with cooling member
TWI680543B (zh) 具有底部填充控制腔之半導體裝置總成
KR101069499B1 (ko) 반도체 디바이스 및 그 제조 방법
TW201415587A (zh) 半導體裝置的熱能管理結構及其製造方法
CN113496966A (zh) 电子封装件
CN112242363A (zh) 电子封装件
CN221080003U (en) Packaging structure
CN115700907A (zh) 电子封装件及其制法
JP2012256935A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 5