KR101545381B1 - 수직 터널링 전계 효과 트랜지스터 셀을 위한 시스템 및 방법 - Google Patents

수직 터널링 전계 효과 트랜지스터 셀을 위한 시스템 및 방법 Download PDF

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Abstract

반도체 소자 셀이 개시된다. 반도체 소자 셀은 게이팅 표면 및 접촉 표면을 가진 트랜지스터 게이트와, 소스 접점에 의해 접촉되는 소스 영역을 포함한다. 반도체 소자 셀은 드레인 접점에 의해 접촉되는 드레인 영역을 또한 포함하며, 드레인 접점은 트랜지스터 게이트의 게이팅 포면과 관련하여 소스 접점의 반대 측에 위치하지 않는다. 게이트 접점이 드레인 접점에 보다 소스 접점에 더 가깝게 배치되는 추가의 반도체 소자 셀이 개시된다.

Description

수직 터널링 전계 효과 트랜지스터 셀을 위한 시스템 및 방법{SYSTEM AND METHOD FOR A VERTICAL TUNNELING FIELD-EFFECT TRANSISTOR CELL}
본 발명은 수직 터널링 전계 효과 트랜지스터 셀을 위한 시스템 및 방법에 대한 것이다.
반도체 집적회로 산업은 과거 수십 년 동안 급속한 성장을 이루었다. 반도체 물질 및 설계에 있어서의 기술적 진보에 의해 점점 더 작고 더 복잡한 회로가 생산되고 있다. 이러한 물질 및 설계의 진보는 처리 및 제조와 관련된 기술이 또한 기술적 진보를 이루었기 때문에 가능하게 되었다. 반도체 진화의 과정에서, 단위 면적당 상호접속되는 장치의 수는 신뢰성있게 생성될 수 있는 최소 컴포넌트의 사이즈가 감소됨에 따라서 증가되었다.
그러나, 최소 컴포넌트의 사이즈가 감소됨에 따라서, 많은 문제점들이 증가되었다. 특징(feature)들이 더 밀접해짐에 따라서, 전류 누설이 더욱 현저하게 되었고, 신호들이 더 쉽게 교차할 수 있으며, 전력 사용량이 중요한 관심사로 되었다. 반도체 집적회로 산업은 규모조정(scaling)의 과정을 계속한 노력의 결과로서 많은 개발이 이루어졌다. 이러한 개발 중의 하나는 종래의 MOS 전계 효과 트랜지스터를 터널링 전계 효과 트랜지스터(TFET)로 잠재적 교체 또는 보충하는 것이다.
TFET는 그 서브-60mV/dec 문턱 전압 이하에서의 기울기(subthreshold swing)에 기인한 오프 상태 누설 전류의 실질적인 증가없이 전원 전압의 추가의 조정을 가능하게 하는 유망한 소자이다. 그러나, 기존의 TFET는 모든 점에서 만족스러운 것이 아니었다.
TFET는 그 서브-60mV/dec 문턱 전압 이하에서의 기울기(subthreshold swing)에 기인한 오프 상태 누설 전류의 실질적인 증가없이 전원 전압의 추가의 조정을 가능하게 하는 유망한 소자이다. 그러나, 기존의 TFET는 모든 점에서 만족스러운 것이 아니었다.
본 발명은 반도체 소자 셀을 제공하며, 이 반도체 소자 셀은 게이팅 표면 및 접촉 표면을 가진 트랜지스터 게이트; 소스 접점에 의해 접촉되는 소스 영역; 및 드레인 접점에 의해 접촉되는 드레인 영역을 포함하며, 상기 드레인 접점은 상기 트랜지스터 게이트의 게이팅 표면과 관련하여 상기 소스 접점의 반대 측에 위치하지 않는다.
또한, 본 발명은 제1 터널링 전계 효과 트랜지스터(tunneling field effect transistor; TFET)를 포함하는 반도체 소자를 제공하며, 이 반도체 소자는 상기 제1 TFET는, 제1 절두원추형(frustoconical) 소스 영역의 일부를 둘러싸는 게이팅 표면 및 제1 게이트 접점에 의해 접촉되는 접촉 표면을 구비한 제1 트랜지스터 게이트; 제1 드레인 접점에 의해 접속되는 제1 드레인 영역; 및 상기 제1 절두원추형 소스 영역에 접속되는 제1 소스 접점을 포함하며, 상기 제1 게이트 접점은 상기 제1 드레인 접점에보다 상기 제1 소스 접점에 더 가까이 배치된다.
또한, 본 발명은 전계 효과 트랜지스터(field effect transistor; FET)를 형성하는 방법을 제공하며, 이 방법은 기판의 표면 위에 돌출부를 형성하는 단계; 드레인 영역을 형성하도록 상기 돌출부의 하위 부분을 도핑하는 단계; 소스 영역을 형성하도록 상기 돌출부의 상위 부분을 도핑하는 단계; 및 상기 소스 영역에 접속되는 소스 접점, 상기 드레인 영역에 접속되는 드레인 접점, 및 게이트에 접속되는 게이트 접점을 형성하는 단계를 포함하고, 상기 드레인 접점은 상기 게이트 접점에보다 상기 소스 접점에 더 가깝게 배치된다.
본 발명의 각종 양태는 이하의 구체적인 설명을 첨부 도면과 함께 읽을 때 최상으로 이해할 수 있다. 산업계의 표준적인 실시에 따라서, 도면의 각종 특징들이 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 특징의 치수들은 설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 각각 MOS 트랜지스터의 개략적 상면도 및 횡단면도이다.
도 2a 및 도 2b는 일 실시형태에 따른 N형 반도체 소자의 개략적 상면도 및 N형 반도체 소자의 횡단면도이다.
도 3a 및 도 3b는 다른 실시형태에 따른 P형 반도체 소자의 개략적 상면도 및 P형 반도체 소자의 횡단면도이다.
도 4a 내지 도 4c는 각종 실시형태에 따른 반도체 소자의 다수의 기본 구성을 보인 도이다.
도 5a 내지 도 5c는 인버터, NAND 게이트 및 NOR 게이트를 포함하는 반도체 소자 실시형태의 개략적 상면도이다.
도 6은 실시형태에 따른 터널링 전계 효과 트랜지스터를 제조하는 방법의 흐름도이다.
위에서 간단히 설명한 도면에 도시된 각종 특징들은 이 기술에 숙련된 사람에게 이하의 상세한 설명을 읽음으로써 더욱 명확하게 될 것이다. 각종 도면에 도시된 특징들이 2개 이상의 도면 사이에서 공통일 때, 설명의 명확성을 위해 동일한 식별 번호가 사용되었다.
이하의 설명은 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다는 것을 이해하여야 한다. 본 발명의 설명을 간단히 하기 위해 이하에서는 특수한 실시예의 컴포넌트 및 구성이 설명된다. 물론, 이러한 컴포넌트 및 구성은 단지 예일 뿐이고, 제한하는 것으로 의도되지 않는다. 더욱이, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 삽입되는 실시형태를 포함할 수도 있다. 도면에서 나타나는 각종 특징들은 간단성 및 명확성을 위해 다른 축척으로 임의로 작도될 수 있다.
도 1a 및 도 1b는 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)(100)를 도시한 것이다. MOSFET(100)는 이 실시예에서 실리콘 기판인 기판(102)을 포함한다. 반대로 충전된 도펀트가 주입되어 드레인 영역(104) 및 소스 영역(106)이 생성되었다. 트랜지스터 게이트(108)는 게이트 산화물(110) 위에 위치된다. MOSFET(100)는 이 실시예에서 실리콘 산화물로 이루어진 금속간 유전체 층인 절연층(112)을 또한 포함한다. 도 1a와 도 1b는 모두 3개의 접점, 즉 소스 접점(120), 게이트 접점(122) 및 드레인 접점(124)을 도시하고 있다. 접점(120, 122, 124)들은 절연층(112)을 통해 홀을 에칭하고 그 홀을 텅스텐과 같은 전도체로 채움으로써 형성된다. 접점(120, 122, 124)들은 드레인 영역(104), 소스 영역(106) 및 트랜지스터 게이트(108)에 대한 원격 전기 신호 및 전압에 의한 접근(access)을 제공한다. 도 1b는 도 1a의 기준선 A를 따라 취한 횡단면도이다. 그러나, 도 1a에서 쉽게 알 수 있는 바와 같이, 게이트 접점(122)은 기준선 A를 따라 위치 또는 배열되지 않는다. 그러나, 게이트 접점(122)은 명확성 및 비교 목적으로 도 1b에 포함되어 있다.
도 2a 및 도 2b는 N형 터널링 FET(TFET)인 예시적인 실시형태를 도시한 것이다. 도 2a는 수직 배열된 TFET(200)의 개략적 상면도이고, 도 2b는 도 2a의 기준선 B를 따르는 횡단면도이다. 도 2b는 기판(202)을 포함한다. 이 실시예에서, 기판(202)은 실리콘 기판이다. 그러나, 다른 실시형태에서 기판(202)은 다이아몬드 또는 게르마늄과 같은 다른 적당한 기본 반도체 물질; 실리콘 카바이드, 비소화인듐, 또는 인화인듐과 같은 적당한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 인화갈륨비소, 또는 인화갈륨인듐과 같은 적당한 합금 반도체일 수 있다. TFET(200)는 드레인 영역(204), 소스 영역(206) 및 트랜지스터 게이트(208)를 또한 포함한다. 도시된 실시형태에 있어서, 소스 영역(206)은 기판(202)의 평면 외부로 돌출하고 기판(202)과 동일한 물질로 이루어진 절두원추형 돌출부(frustoconical protrusion)의 상부에 형성된다. 절두원추형 돌출부는 기판(202)의 표면에 하드 마스킹 층을 형성하고 기판(202)을 에칭 처리함으로써 형성될 수 있다. 마스킹 층을 소스 영역(206)의 상부의 사이즈와 대략 동일하게 함으로써, 절두원추형 돌출부는 약 90도 내지 약 45도 범위로 기판의 평탄면과 각도를 형성하는 측벽과 함께 형성될 수 있다. 그러한 실시형태에 있어서, 돌출부를 생성하는 마스킹 층은 원형 형상으로 된다. 그러나, 다른 실시예에서는 다른 마스킹 층 형상이 사용될 수 있다.
인 또는 비소와 같은 N형 도펀트가 드레인 영역(204)을 생성하기 위해 주입될 수 있다. 도시된 실시형태에서는 확산 공정을 적용하여 인 도펀트가 절두원추형 돌출부 내로 상승하게 하였다. 도시된 것처럼, 확산 공정은 도펀트를 트랜지스터 게이트(208)의 하부 엣지 위로 상승시키기 위해 사용된다. P형 도펀트는 절두원추형 소스 영역(206)을 생성하기 위해 절두원추형 돌출부의 상부에 주입될 수 있다. 이 예에서는 붕소가 소스 영역(206)을 형성하기 위해 주입되지만, 다른 실시형태에서는 이 기술에 숙련된 사람들에게 공지되어 있는 다른 P형 도펀트를 이용할 수 있다.
트랜지스터 게이트(208)는 전도성의 다층 게이트일 수 있다. 도시된 것처럼, 트랜지스터 게이트(208)는 단일의 도핑된 폴리실리콘 층이다. 다른 실시형태에 있어서, 트랜지스터 게이트(208)는 구리와 같은 금속층, 또는 금속층과 폴리실리콘 층의 조합일 수 있다. 이 실시예에서, 트랜지스터 게이트(208)는 기판(202)의 표면과 평행한 평탄부와, 절두원추형 돌출부를 둘러싸는 게이팅 표면을 포함한다. 트랜지스터 게이트(208)의 면외(out-of-plane) 게이팅 포면은 바닥에서 절두원추형 돌출부 내로 상승되는 드레인의 일부 및 상부에서의 소스 영역과, 그 사이에 있는 고유 기판 물질의 채널에 중첩된다. 유전체 층(210)은 트랜지스터 게이트(208)를 형성하는 물질 전에 증착되어 유전체 층(210)이 절두원추형 돌출부와 트랜지스터 게이트(208) 사이에 있게 된다. 도시된 실시형태에 있어서, 유전체 층(210)은 산화물 계면층 및 HfO로 이루어진 높은 유전상수(높은-k) 물질 층을 포함한다. 다른 실시형태에 있어서, 계면층은 다른 절연 물질 층일 수 있다. 추가의 실시형태에 있어서, 유전체 층(210)은 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO 및 CuO, 및 TiO2, Ta2O5, Y2O3, La2O5 및 HFO2를 포함한 많은 다른 물질로 형성될 수 있다.
게다가, 얕은 트렌치 격리 특징(STI)(214)이 트랜지스터 게이트(208)의 평탄부 아래에 위치되는 것으로 도시되어 있다. STI(214)는 기판(214)에 트렌치를 에칭하고 트렌치를 전기 절연성 물질로 채움으로써 형성될 수 있다. 이 실시형태에서는 산화물 STI(214)가 도시되어 있고, 트랜지스터 게이트(208)의 평탄부 바로 아래에 위치하고 있다. 일부 실시형태에서는 STI(214)를 포함하지 않거나, 트랜지스터 게이트(208)의 평탄부 아래에 STI(214)를 포함하지 않을 수 있다. STI(214)를 트랜지스터 게이트(208)의 평탄부 아래에 배치하면 기판에서 TFET(200)의 유효 풋프린트를 감소시킬 수 있다.
산화물 층(212)은 기판(202)의 표면을 덮고, 절두원추형 돌출부와 트랜지스터 게이트(208)를 전기적으로 절연시킨다. 산화물(212)의 일부는 STI(214)와 트랜지스터 게이트(208) 사이에 위치된다. 동작 및 사용을 위한 전기 접촉을 만들기 위해, TFET(200)는 드레인 접점(220), 게이트 접점(222) 및 소스 접점(224)을 포함한다. 이러한 3개의 접점은 먼저 산화물 층(212)을 관통하여 홀을 에칭하고, 그 다음에 홀을 도전성 물질로 채움으로써 형성될 수 있다. 도시된 실시형태에서는 드레인 접점(220), 게이트 접점(222) 및 소스 접점(224)이 텅스텐 접점이다.
도 2b에 도시된 것처럼, 드레인 접점(220), 게이트 접점(222) 및 소스 접점(224)은 도 1a에 도시된 전통적인 MOSFET와는 달리 동일 선형(co-linear) 구성으로 배열된다. 따라서, 도 1a 및 도 1b와는 다르게, 도 2b는 기준선 B를 따르는 도 2a의 상당히 정확한 횡단면을 나타낸다. 따라서, 도 2b에 도시된 실시형태는 기준선 B를 따라서 배열된 드레인 접점(220), 게이트 접점(222) 및 소스 접점(224)을 갖는다.
도 3b는 TFET(300)의 P형 실시형태이다. TFET(300)의 많은 양태가 TFET(200)와 공유하고, 따라서 위에서의 설명의 많은 부분이 여기에도 또한 적용될 수 있다. 그러므로, TFET(300)는 기판(202), 드레인 영역(304), 소스 영역(306) 및 트랜지스터 게이트(208)를 포함한다. 트랜지스터 게이트(208)와 기판(202)은 위에서 설명한 것과 실질적으로 동일할 수 있고, 드레인 영역(304)은 P형 드레인 영역이다. 도시된 실시예에서, 드레인 영역(304)은 붕소로 도핑되었지만, 다른 실시형태에서는 다른 P형 도펀트를 포함할 수 있다. 유사하게, N형 소스 영역(306)은 인을 포함하지만, 다른 실시형태에서는 비소 또는 다른 N형 도펀트를 포함할 수 있다.
TFET(300)는 또한 트랜지스터 게이트(208)와 절두원추형 돌출부 사이의 유전체 층(210) 및 트랜지스터 게이트(208)의 평탄부 아래의 STI(214)를 포함한다. 드레인 접점(220), 게이트 접점(222) 및 소스 접점(224)은 전기 신호 및 전압이 산화물 층(218)을 통하여 TFET(300)의 각종 특징에 접근할 수 있게 한다.
도 4a 내지 도 4c는 각종 실시형태에 의해 포괄되는 레이아웃의 일부 융통성을 강조하는 각종 실시형태에 따른 TFET의 몇 가지 개략적인 상면도를 보인 것이다. 도 4a를 참조하면, TFET(402)는 도 2a에서 도시한 TFET(200)와 실질적으로 유사하다. 따라서, TFET(402)는 드레인 접점(220), 소스 접점(224) 및 게이트 접점(222)이 기준선 B를 따라서 실질적으로 선형 배열로 배열되는 것으로 도시되어 있고, 드레인 접점(220)과 게이트 접점(222)은 트랜지스터 게이트(208)의 게이팅 표면 및 소스 접점(224)을 기준으로 서로 반대 측에 있는 것으로 도시되어 있다.
도 4b를 참조하면, TFET(404)는 N형 TFET형 TFET(402)의 대안적인 실시형태이다. 그러나, TFET(404)의 접점들은 TFET(402)의 접점들과는 다르게 배열 또는 배치된다. 소스 접점(224)과 게이트 접점(222)이 기준선 E1을 따라서 동일 선형으로 배열되지만, 드레인 접점(220)은 기준선 E1 상에 있지 않다. 그 대신에, 드레인 접점(220)은 E1에 수직하게 기준선 E2를 따라서 배열된다. 따라서, 드레인 접점(220), 소스 접점(224) 및 게이트 접점(222) 사이에 90도 각도가 형성될 수 있다.
도 4c를 참조하면, TFET(406)는 N형 TFET형 TFET(402)의 다른 대안적인 실시형태이다. TFET(404)와 유사하게, 모든 접점(220, 222, 224)이 동일 선형으로 배열되어 있지 않다. 도시된 것처럼, 소스 접점(224)과 게이트 접점(222)은 기준선 F1을 따라 선형으로 배열되고, 드레인 접점(220)은 기준선 F2를 따라 수직으로 배열된다.
TFET 402, 404 및 406으로 도시된 것과 유사하지만 다른 실시형태들은 본 발명의 범위 내에 있다. 예를 들면, TFET(402, 404, 406)는 N형이 아닌 P형의 실시형태일 수 있다. 게다가, 드레인 접점(220), 정점(vertex)에서의 소스 접점(224) 및 게이트 접점(222)의 배열에 의해 형성될 수 있는 각도는 임의의 각도일 수 있다. 이것은 TFET 자체가 필요에 따른 각도를 가질 수 있기 때문에 회로 설계를 배치할 때 회로 설계자에게 추가의 융통성을 제공할 수 있다. 또한, TFET(402, 404, 406 등)와 같은 실시형태는 바람직한 방위로 회전될 수 있다.
TFET(402, 404, 406)의 실시형태는 대략 직각인 드레인 영역(204) 및 대략 직각인 트랜지스터 게이트(208)의 방위와 관련하여 또한 설명될 수 있다. 각각 대략적으로 직각인 특징의 방위는 그 긴 측에 의해 결정된다. 이와 관련하여, TFET(402)는 드레인 영역(204)과 트랜지스터 게이트(208)의 방위가 동일 선형이고 트랜지스터 게이트(208)가 드레인 영역(204)을 크게 중첩하는 TFET이다. 또한, TFET(404, 406)는 드레인 영역(204)과 트랜지스터 게이트(208)가 서로 직각으로 배열되는 TFET이다. 따라서, 드레인 영역(204)과 트랜지스터 게이트(208)가 서로에 대하여 임의의 각으로 배열되고 동축 면외 특징(드레인 영역(204)의 상승부 및 게이트(208)의 게이팅 포면)을 가진 임의의 실시형태들은 본 발명의 범위 내에 있는 것이다.
도 5a 내지 도 5c는 TFET(200, 300)와 유사한 다수의 TFET를 통합한 3가지 실시형태의 개략적인 상면도이다. 예를 들면, 도 5a는 인버터(500)인 반도체 소자 실시형태를 보인 것이다. 도시된 인버터(500) 실시형태는 2개의 드레인 영역, 즉 N형 드레인 영역(502A)과 P형 드레인 영역(502B)을 포함한다. 인버터(500)는 또한 2개의 소스 영역, 즉 P형 소스 영역(504A)과 N형 소스 영역(504B)을 포함한다. 이들 소스 영역과 드레인 영역은 단일의 트랜지스터 게이트(506)에 의해 접속되고, 단일의 트랜지스터 게이트(506)는 접촉을 위한 단일 평탄면과 2개의 게이팅 표면을 가지며, 각 게이팅 표면은 절두원추형 돌출부를 둘러싸고 위에서 설명한 것처럼 바닥부에서의 드레인 영역 및 상부에서의 소스 영역과 중첩한다. 트랜지스터 게이트(506)와 소스 및 드레인 영역 사이에는 위에서 설명한 것처럼 유전체 층이 있다는 점에 주목한다.
복수의 단자들이 소스 접점, 드레인 접점 및 트랜지스터 게이트 접점에 접속된 것으로 도시되어 있다. 단자(508A, 508B)는 전원전압 또는 접지에 접속될 수 있다. 도시된 실시형태에 있어서, 단자(508B)는 VDD에 접속된다. 인버터(500)는 단자(508D)에서 수신한 입력 신호의 반전 신호인 출력을 단자(508C)에서 발생한다. 게다가, 인버터(500)는 2개의 웰, 즉 P형 드레인 영역(502B)을 둘러싸는 N형 웰과 N형 드레인 영역(502A)을 둘러싸는 P형 웰을 포함한다. 이 예에서 도시되지 않았지만, 인버터(500)는 공유된 트랜지스터 게이트(506)의 평탄부 아래에 STI 특징을 또한 포함할 수 있고, 이 STI 특징은 드레인 영역(502A, 502B)을 서로로부터 전기적으로 격리시키는데 도움을 준다.
도 5b는 NAND 게이트(510)인 반도체 소자를 보인 것이다. NAND 게이트(510)는 4개의 TFET, 즉 2개의 P형 TFET와 2개의 N형 TFET를 포함한다. NAND 게이트(510)는 3개의 드레인 영역, 즉, 2개의 P형 TFET에 대한 공유 드레인 영역인 P형 드레인 영역(512A) 및 공유되지 않는 N형 드레인 영역(512B, 512C)을 갖는다. P형 드레인 영역(512A)은 N형 웰 내에 있고, N형 드레인 영역(512B, 512C)은 P형 웰 내에 있다. 제1의 공유 트랜지스터 게이트(516A)는 P형 드레인 영역(512A)과 N형 드레인 영역(512B)에, 및 N형 소스 영역(514A)과 P형 소스 영역(514B)에 접속된다. 유사하게, 제2의 공유 트랜지스터 게이트(516B)는 P형 드레인 영역(512A)과 N형 드레인 영역(512C)에, 및 N형 소스 영역(514D)과 P형 소스 영역(514C)에 접속된다. 비록 도시하지는 않았지만, 제1 및 제2의 공유 트랜지스터 게이트 중의 어느 하나 또는 둘 다의 아래에는 STI 특징이 위치될 수 있다.
도시된 것처럼, NAND 게이트(510)는 다수의 단자를 또한 포함한다. 동작시에, 단자(518A, 518B)는 전원 전압(VDD)에 접속되고 단자(518C)는 접지된다. 단자(518D, 518E)는 NAND 게이트(510)용의 입력 신호를 수신하고, NAND 게이트(510)는 단자(518F)에서 출력을 발생한다. 단자(518F)는 또한 소스(514C)를 드레인(512B)에 접속하고, 단자(518G)는 드레인(512A)을 소스(514B)에 접속한다. 어떤 단자가 다른 단자와 쇼트되는 것을 방지하도록 주의를 기울여야 한다는 점에 주목해야 한다. 이것은 단자들을 단일 층 위에 또는 하나의 다중층 위에 배치함으로써 행하여질 수 있다. 따라서, 4개의 TFET는 함께 접속되어 NAND 게이트를 형성할 수 있다.
도 5c는 NOR 게이트(520)인 반도체 소자를 보인 것이다. NAND 게이트(510)와 마찬가지로, NOR 게이트(520)는 3개의 드레인 영역, 즉, N형 드레인 영역(522A) 및 2개의 P형 드레인 영역(522B, 522C)을 갖는다. N형 드레인 영역(522A)은 P형 웰 내에 있고, P형 드레인 영역(522B, 522C)은 N형 웰 내에 있다. NOR 게이트(520)는 NOR 게이트(520)를 형성하는 4개의 TFET의 일부인 4개의 소스 영역을 또한 포함한다. 소스 영역(524A, 524D)은 둘 다 P형 소스 영역이고, 소스 영역(524B, 524C)은 둘 다 N형 소스 영역이다. 제1의 공유 트랜지스터 게이트(526A)는 한쪽에서 드레인 영역(522A)과 소스 영역(524A)에, 및 다른 쪽에서 드레인 영역(522B)과 소스 영역(524B)에 접속된다. 제2의 공유 트랜지스터 게이트(526B)는 한쪽에서 소스 영역(524C)과 드레인 영역(522C)에, 및 다른 쪽에서 소스 영역(524D)과 드레인 영역(522A)에 접속된다. 비록 도시하지는 않았지만, 제1 및 제2의 공유 트랜지스터 게이트 중의 어느 하나 또는 둘 다의 아래에는 STI 특징이 위치될 수 있다.
다수의 단자(lead)가 NOR 게이트(520)에 또한 도시되어 있다. 동작시에, 단자(528A, 528B)는 접지되고, 단자(528C)는 전원 전압(VDD)에 접속된다. 단자(528D, 528E)는 NOR 게이트(520)용의 입력 신호를 수신하고, NOR 게이트(520)는 단자(528F)에서 출력을 발생한다. 단자(528F)는 또한 소스 영역(524C)을 드레인(522B)에 접속한다. 추가로, 단자(528G)는 드레인(522A)을 소스(524B)에 접속한다. 어떤 단자가 다른 단자와 쇼트되는 것을 방지하도록 주의를 기울여야 한다는 점에 주목해야 한다. 이것은 단자들을 단일 층 위에 또는 하나의 다중층 위에 배치함으로써 행하여질 수 있다. 따라서, 4개의 TFET는 함께 접속되어 NOR 게이트를 형성할 수 있다.
NAND 게이트(510) 및 NOR 게이트(520)에서, 트랜지스터 게이트(516A, 526A)용의 트랜지스터 게이트 접점은 다른 소스 및 드레인 접점과 90도 이상의 각도를 형성하는 것으로 도시되어 있다. 다른 실시형태에 있어서, 트랜지스터 게이트 접점은 90도 각도가 형성되도록 트랜지스터 게이트의 치수 내에서 중심이 맞추어질 수 있다. 그러한 실시형태에 있어서, 드레인, 소스 및 게이트에 대한 접근을 제공하기 위해 일부 단자, 예를 들면 518G 및 528G가 리라우트될 수 있고, 또는 추가의 금속층을 사용할 수도 있다.
도 6은 드레인 접점이 게이트 접점보다 소스 접점에 더 가까운 FET를 형성하는 방법(600)의 흐름도이다. 방법(600)은 돌출부가 기판의 표면에서 형성되는 단계 602에서 시작한다. 예를 들면, SiN의 하드마스크 층이 기판 표면상에 증착되고, 직경이 약 100 nm인 원을 형성하도록 에칭될 수 있다. 하부의 실리콘 기판을 에칭함으로써 높이가 50~100 nm 범위인 절두원추형 돌출부가 형성된다. 방법(600)은 단계 604로 진행하고, 이 단계에서 도펀트가 돌출부의 하위 부분에 주입된다. 이 실시예에서, 이것은 도펀트를 절두원추형 돌출부에 인접하게 주입하고 도펀트를 확산 및 활성화시키기 위해 급속 열 어닐링(RTA) 처리를 이용함으로써 행하여질 수 있다. RTA는 도펀트를 측방향으로 확산시켜서 도펀트가 돌출부 아래에서 연장하게 하고, 또한 수직으로 확산시켜서 드레인 영역을 형성하는 도펀트가 돌출부 내에서 상향으로 이동하게 한다. 따라서, 드레인 영역은 기판의 표면으로부터 돌출부의 하위 부분까지 연장할 수 있다. 이 예에서, 주입된 도펀트는 인 도펀트이고, 다른 실시형태에서는 도펀트를 붕소와 같은 P형 도펀트, 또는 비소와 같은 다른 N형 도펀트로 할 수 있다.
단계 606에서, 도펀트를 돌출부의 상위 부분에 주입하여 소스 영역을 형성한다. 이 예에서는 P형 소스 영역을 생성하기 위해 돌출부의 상부에 붕소가 주입된다. 도펀트는 돌연한(abrupt) 소스/채널 계면을 생성하도록 레이저 스파이크 어닐링 처리로 활성화된다. 드레인 영역이 P형 드레인 영역인 실시형태에 있어서, 소스 영역은 N형 도펀트로 도핑될 수 있다. 단계 608에서, 소스 접점, 드레인 접점 및 게이트 접점이 형성된다. 소스 접점은 소스 영역에 대한 전기적 접속을 구성하고, 드레인 접점은 드레인 영역에 대한 전기적 접속을 구성하며, 게이트 접점은 트랜지스터 게이트에 대한 전기적 접속을 구성한다. 접점들은 드레인 접점이 게이트 접점에보다 소스 접점에 더 가깝게 되도록 형성된다. 방법(600)의 일부 실시형태는 수직으로 구성되는 터널링 전계 효과 트랜지스터를 생성한다.
예로서, 적어도 3개의 개구를 가진 마스크가 소스 및 드레인 영역과 게이트를 덮는 산화물 층에 적용된다. 웨이퍼를 에칭한 후에, 3개의 홀(hole)은 전기적으로 전도성인 텅스텐으로 채워져서 소스, 드레인 및 게이트 접점을 형성한다. 접점들은 소스 영역, 드레인 영역 및 게이트의 배열에 정합되도록 형성된다. 도 2a의 예와 같이 이 예에서의 접점들은 동일 선형 배열로 형성되어, 3개의 접점이 소스 접점의 일측에서 드레인 접점과 일직선으로 되고, 게이트 접점은 드레인 접점의 반대 측에 있다. 다른 실시형태에 있어서, 하부의 FET 구조는 접점들이 동일 선형 배열로 형성되지 않고 다른 배열로 형성되도록 될 수 있다. 이것은 도 4와 관련하여 위에서 설명한 것처럼 드레인 영역과 트랜지스터 게이트의 평탄면이 서로에 대하여 90도 각도로 방위되는 경우이다. 그래서, 하나의 대안적인 실시형태는 직각을 형성하는 3개의 접점을 포함하고, 소스 접점이 각도의 정점에 위치한다. 드레인 접점이 게이트 접점에보다 소스 접점에 가깝게 배치되는 다른 실시형태들도 본 발명의 범위에 포함된다.
지금까지, 이 기술에 숙련된 사람이라면 구체적인 설명을 더 잘 이해할 수 있도록 몇 가지 실시형태의 특징들을 설명하였다. 이 기술에 숙련된 사람이라면 여기에서 소개한 실시형태와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하도록 다른 공정 및 구조를 설계 또는 수정하는 기초로서 여기에서의 설명을 쉽게 이용할 수 있을 것으로 예상된다. 이 기술에 숙련된 사람이라면, 그러한 등가 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 것을 또한 이해할 것이며, 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변경, 치환 및 수정을 행하는 것이 가능할 것이다.

Claims (10)

  1. 반도체 소자 셀에 있어서,
    게이팅 표면 및 게이트 접점에 의해 접촉되는 접촉 표면을 가진 트랜지스터 게이트;
    기판의 표면 상에 형성되는 절두원추형(frustoconical) 돌출부의 상부에 형성되고 소스 접점에 의해 접촉되는 소스 영역; 및
    상기 절두원추형 돌출부의 하부에 형성되고 드레인 접점에 의해 접촉되는 드레인 영역을
    포함하며,
    상기 드레인 접점은 상기 트랜지스터 게이트의 게이팅 표면에 대해 상기 소스 접점의 반대 측에 위치하지 않고, 상기 게이팅 표면은, 상기 절두원추형 돌출부의 일부를 둘러싸고, 상기 절두원추형 돌출부의 상기 하부에서의 상기 드레인 영역 의 일부분 및 상기 절두원추형 돌출부의 상기 상부에서의 상기 소스 영역의 일부분 사이에 상기 절두원추형 돌출부 내의 채널이 형성된 상태로 상기 드레인 영역의 일부분 및 상기 소스 영역의 일부분과 중첩하도록 구성되고, 상기 접촉 표면은 상기 드레인 영역의 일부분과 중첩하는 상기 게이팅 표면의 일부분으로부터 측방향으로 연장하고 상기 기판의 상기 표면과 평행하되 평면이 되도록 구성되는 것인, 반도체 소자 셀.
  2. 제1항에 있어서, 상기 트랜지스터 게이트에 접속되는 게이트 접점과 드레인 접점은 상기 소스 접점에 대하여 서로 반대 측에 배열되는 것인, 반도체 소자 셀.
  3. 제1항에 있어서, 상기 드레인 접점, 상기 소스 접점 및 상기 게이트 접점은 위에서 볼 때 동일 선형으로(co-linearly) 배열된 것인 반도체 소자 셀.
  4. 제1항에 있어서, 상기 소스 접점과 상기 드레인 접점은 위에서 볼 때 동일 선형으로 배열되고, 상기 게이트 접점은 상기 소스 접점 및 드레인 접점에 대하여 직각으로 배열된 것인, 반도체 소자 셀.
  5. 제1항에 있어서, 상기 소스 접점과 상기 게이트 접점은 위에서 볼 때 동일 선형으로 배열되고, 상기 드레인 접점은 상기 소스 접점 및 상기 게이트 접점에 대하여 직각으로 배열된 것인, 반도체 소자 셀.
  6. 제1 터널링 전계 효과 트랜지스터(tunneling field effect transistor; TFET)를 포함하는 반도체 소자에 있어서,
    상기 제1 TFET는,
    기판의 표면 상에 형성된 절두원추형(frustoconical) 돌출부의 상부에 형성된 제1 절두원추형 소스 영역의 일부를 둘러싸는 게이팅 표면 및 제1 게이트 접점에 의해 접촉되는 접촉 표면을 구비한 제1 트랜지스터 게이트;
    상기 절두원추형 돌출부의 하부에 형성되고 제1 드레인 접점에 의해 접속되는 제1 드레인 영역; 및
    상기 제1 절두원추형 소스 영역에 접속되는 제1 소스 접점을
    포함하며,
    상기 제1 게이트 접점은 상기 제1 드레인 접점에보다 상기 제1 소스 접점에 더 가까이 배치되고, 상기 게이팅 표면은, 상기 절두원추형 돌출부의 일부를 둘러싸고, 상기 절두원추형 돌출부의 상기 하부에서의 상기 제1 드레인 영역의 일부분 및 상기 절두원추형 돌출부의 상기 상부에서의 상기 제1 절두원추형 소스 영역의 일부분 사이에 상기 절두원추형 돌출부 내의 채널이 형성된 상태로 상기 제1 드레인 영역의 일부분 및 상기 제1 절두원추형 소스 영역의 일부분과 중첩하도록 구성되고, 상기 접촉 표면은 상기 제1 드레인 영역의 일부분과 중첩하는 상기 게이팅 표면의 일부분으로부터 측방향으로 연장하고 상기 기판의 상기 표면과 평행하되 평면이 되도록 구성되는 것인, 반도체 소자.
  7. 제6항에 있어서, 상기 반도체 소자는 제2 드레인 영역, 제2 트랜지스터 게이트, 및 상기 제2 드레인 영역 위에 배치된 제2 소스 영역을 구비한 제2 TFET를 더 포함하고,
    상기 제1 소스 접점은 전압원에 결합되고;
    상기 제2 소스 영역은 접지에 결합된 제2 소스 접점에 접속되며;
    상기 제1 트랜지스터 게이트와 상기 제2 트랜지스터 게이트는 전기적으로 접속되고, 상기 제1 게이트 접점은 상기 제1 트랜지스터 게이트 및 제2 트랜지스터 게이트를 입력 신호에 결합하며;
    상기 제1 드레인 영역 및 제2 드레인 영역은 출력부에 접속된 것인, 반도체 소자.
  8. 전계 효과 트랜지스터(field effect transistor; FET)를 형성하는 방법에 있어서,
    기판의 표면 상에 절두원추형(frustoconical) 돌출부를 형성하는 단계;
    드레인 영역을 형성하도록 상기 절두원추형 돌출부의 하부를 도핑하는 단계;
    소스 영역을 형성하도록 상기 절두원추형 돌출부의 상부를 도핑하는 단계;
    게이팅 표면 및 접촉 표면을 갖는 트랜지스터 게이트를 형성하는 단계; 및
    상기 소스 영역에 접속되는 소스 접점, 상기 드레인 영역에 접속되는 드레인 접점, 및 상기 게이팅 표면에 접속되는 게이트 접점을 형성하는 단계를
    포함하고,
    상기 드레인 접점은 상기 게이트 접점에보다 상기 소스 접점에 더 가깝게 배치되고,
    상기 게이팅 표면은, 상기 절두원추형 돌출부의 일부를 둘러싸고, 상기 절두원추형 돌출부의 상기 하부에서의 상기 드레인 영역의 일부분 및 상기 절두원추형 돌출부의 상기 상부에서의 상기 소스 영역의 일부분 사이에 상기 절두원추형 돌출부 내의 채널이 형성된 상태로 상기 드레인 영역의 일부분 및 상기 소스 영역의 일부분과 중첩하도록 구성되고, 상기 접촉 표면은 상기 드레인 영역의 일부분과 중첩하는 상기 게이팅 표면의 일부분으로부터 측방향으로 연장하고 상기 기판의 상기 표면과 평행하되 평면이 되도록 구성되는 것인, FET 형성 방법.
  9. 제8항에 있어서, 소스 접점을 형성하는 단계는,
    제1 개구(opening)가 드레인 영역에 대한 접촉을 제공하고, 제2 개구가 소스 영역에 대한 접촉을 제공하며, 제3 개구가 트랜지스터 게이트에 대한 접촉을 제공하도록, 절연층 내에 복수의 개구를 에칭하는 단계;
    상기 제1 개구, 제2 개구 및 제3 개구를 도전성 물질로 채우는 단계를
    더 포함한 것인, FET 형성 방법.
  10. 제8항에 있어서, 드레인 영역을 형성하도록 상기 절두원추형 돌출부의 하위 부분을 도핑하는 단계는,
    상기 절두원추형 돌출부에 인접한 기판의 영역을 도펀트로 도핑하는 단계;
    상기 도펀트의 일부가 상기 절두원추형 돌출부 아래에서 측방향으로 이동하고 상기 절두원추형 돌출부 내에서 수직으로 이동하도록 도펀트를 확산시키는 단계를
    포함한 것인, FET 형성 방법.
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