KR101531153B1 - 적층형-다이 패키지를 위한 멀티-다이 빌딩 블록 - Google Patents

적층형-다이 패키지를 위한 멀티-다이 빌딩 블록 Download PDF

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Abstract

적층형-다이 패키지에 대한 멀티-다이 빌딩 블록이 개시된다. 멀티-다이 빌딩 블록은 제 1 표면 및 제 2 표면을 가지며, 각각의 표면은 다수의 전기적 트레이스들을 포함한다. 제 1 다수의 상호접속부들을 통해 플렉스 테입의 제 1 표면의 다수의 전기적 트레이스들에 제 1 다이가 결합된다. 제 2 다수의 상호접속부들을 통해 플렉스 테입의 제 2 표면의 다수의 전기적 트레이스들에 제 2 다이가 결합된다.

Description

적층형-다이 패키지를 위한 멀티-다이 빌딩 블록{MULTI-DIE BUILDING BLOCK FOR STACKED-DIE PACKAGE}
본 발명의 실시예들은 반도체 패키징 분야에 관한 것으로, 특히 적층형 다이 패키지들을 위한 멀티-다이 빌딩 블록들에 관한 것이다.
오늘날의 소비자 전자 시장은 매우 복잡한 회로소자(circuitry)를 요구하는 복잡한 기능들을 요구한다. 기본 빌딩 블록들, 예를 들면 트랜지스터들에 대한 보다 작은 스케일링은 각각의 진보 세대에 따라 단일의 다이 상에 보다 복잡한 회로소자의 통합을 가능케 했다. 한편, 통상적으로 스케일링은 크기 감소에 따른 것처럼 보이지만, 반도체 패키지에 통합되는 반도체 다이의 수는 사실 단일 패키지 내에서 증가된 용량(capacity) 또는 다중-기능 콤포넌트들을 포함시키기 위해 증가될 수 있다.
반도체 디바이스들과 기판들 간에 플립 칩(flip chip) 상호접속들을 제공하는데 있어 C4 솔더 볼(solder ball) 접속들이 수년간 이용되어 왔다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 반도체 디바이스들, 이를 테면 집적회로(IC) 칩들, MEMS 또는 와이어 본드 대신 솔더 범프들(solder bumps)을 이용 하는 콤포넌트들에 사용되는 실장 형태이다. 솔더 범프들은 C4 패드들 상에 증착되며, 기판 패키지의 최상부측 상에 위치된다. 기판에 반도체 디바이스를 실장하기 위해, 실장 영역을 마주하는(facing down) 활성 측면 위로 플립된다(flipped). 솔더 범프들은 기판에 직접 반도체 디바이스를 접속하기 위해 이용된다. 그러나, 이러한 방안은 실장 영역의 크기에 의해 제한될 수 있고 적층형 다이의 수용이 쉽지 않을 수 있다.
한편, 통상의 와이어-본딩(wire-bonding) 방안들은 단일의 반도체 패키지에 적절히(reasonably) 포함될 수 있는 반도체 다이의 수를 제한할 수 있다. 또한, 반도체 패키지에 다수의 반도체 다이를 패키징하도록 시도될 때 일반적인 구조적 문제가 발생될 수 있다. 따라서, 반도체 패키지의 발전을 위해서는 추가의 개선안들이 요구된다.
발명에서는 적층형-다이 패키지를 위한 멀티-다이 빌딩 블록이 개시된다. 하기 설명에서는, 본 발명의 실시예들의 철저한 이해를 돕기 위해 다양한 특정 사항들, 이를 테면 특정 치수들(dimensions)이 개시된다. 당업자들은 본 발명의 실시예들이 이러한 특정 사항들 없이도 실행될 수 있다는 것을 인식할 것이다. 또 다른 예에서, 공지된 기능들, 이를 테면 특정 반도체 다이 기능들은 본 발명의 실시예들이 불필요하게 불명료해지지 않도록 하기 위해 상세히 개시되지 않는다. 또한, 도면들에 도시되는 다양한 실시예들은 예시를 위한 대표도로 반드시 스케일대로 도시된 것이 아니라는 것이 이해될 것이다.
본 발명에서는 적층형-다이 패키지들을 위한 멀티-다이 빌딩 블록들이 개시된다. 일 실시예에서, 멀티-다이 빌딩 블록은 제 1 표면 및 제 2 표면을 가지는 플렉스 테입(flex tape)을 포함하며, 각각의 표면은 다수의 전기적 트레이스들(traces)을 포함한다. 제 1 다수의 상호접속부들을 통해, 제 1 다이가 플렉스 테입의 제 1 표면의 다수의 전기적 트레이스들에 결합된다. 제 2 다수의 상호접속부들을 통해, 제 2 다이가 플렉스 테입의 제 2 표면의 다수의 전기적 트레이스들에 결합된다. 일 실시예에서, 적층형-다이 패키지에 대한 멀티-다이 빌딩 블록을 제조하는 방법은 제 1 표면 및 제 2 표면을 가지는 플렉스 테입을 제공하는 단계를 포함하며, 각각의 표면은 다수의 전기적 트레이스들을 포함한다. 제 1 다수의 상호접속부를 통해, 플렉스 테입의 제 1 표면의 다수의 전기적 트레이스들에 제 1 다이가 결합된다. 제 2 다수의 상호접속부를 통해, 플렉스 테입의 제 2 표면의 다수 의 전기적 트레이스들에 제 2 다이가 결합된다.
본 발명의 실시예에 따라, 멀티-다이 빌딩 블록들을 형성한 다음 적층하는 것은 적층형-다이 패키지들에 대한 큰 탄력성(flexibility)을 허용한다. 예를 들어, 일 실시예에서, 각각의 멀티-다이 빌딩 블록 자체는 다이와 서로 본딩되는 중심 플렉스 테입을 갖는다. 플렉스 테입 및 멀티-다이 빌딩 블록들의 사용은 이러한 다이의 패키지에 통상적으로 이용되는, 전체는 아니지만, 대부분의 와이어-본딩의 교체를 허용한다. 따라서, 일 실시예에서, 다수의 다이가 단일 패키지에 서로 적층될 때의 문제점으로서의 와이어-본딩 어레이의 복잡성(complexity)이 제거된다. 또한, 일 실시예에서, 플렉스 테입 및 멀티-다이 빌딩 블록들의 사용은 메모리 및 로직 다이 둘다를 서로 통합(integration)하는데 있어 용이하게 한다. 또 다른 실시예에서, 플렉스 테입 및 멀티-다이 빌딩 블록들의 사용은 상이한 크기의 다이의 통합을 보다 용이하게 한다.
멀티-다이 빌딩 블록은 반도체 패키지에서의 사용을 위해 제조될 수 있다. 도 1은 본 발명의 실시예에 따른, 적층형-다이 패키지에 대한 2-다이 빌딩 블록의 단면도를 나타낸다.
도 1을 참조로, 적층형-다이 패키지에 대한 2-다이 빌딩 블록(100)은 제 1 다이(104) 및 제 2 다이(106)를 포함한다. 제 1 다이(104) 및 제 2 다이(106) 각각의 상부에는 다수의 상호접속부들(108)이 포함된다. 또한, 2-다이 빌딩 블록(100)은 제 1 표면 및 제 2 표면을 가지는 플렉스 테입(110)을 포함한다. 각각 의 표면은 다수의 전기적 트레이스들(112)을 포함한다. 본 발명의 일 실시예에 따라, 제 1 다수의 상호접속부들(108)을 통해 플렉스 테입(110)의 제 1 표면의 다수의 전기적 트레이스들(112)에 제 1 다이(104)가 결합된다. 부가적으로, 제 2 다수의 상호접속부들을 통해 플렉스 테입(110)의 제 2 표면의 다수의 전기적 트레이스들에 제 2 다이(106)가 결합된다.
일 실시예에서, 플렉스 테입(110)은 폴리이미드 물질(polyimide material)로 구성되며 다수의 전기적 트레이스들(112)은 구리로 구성된다. 일 실시예에서, 구리의 표면은 니켈 및 금으로 처리된다(finished). 일 실시예에서, 플렉스 테입(110)은 제 1 다이(104)와 제 2 다이(106) 사이에 대략 15-75 미크론 범위의 두께를 가지며, 다수의 전기적 트레이스들(112) 각각은 제 1 다이(104)와 제 2 다이(1006) 사이에 대략 10-20 미크론 범위의 두께를 갖는다. 다수의 전기적 트레이스들(112)의 실제 레이아웃은 특정 애플리케이션에 따라 상이할 수 있다. 예를 들어, 일 실시예에서, 다수의 전기적 트레이스들(112) 각각은 도 1에 도시된 것처럼, 단면으로 도시된 다수의 상호접속부들 각각의 방향을 따라 평행하게 연장되는 연속적인 도전 라인들을 포함한다. 또 다른 실시예에서, 다수의 전기적 트레이스들(112) 각각은 도 2에 도시된 것처럼, 단면으로 도시된 다수의 상호접속부들 각각의 방향을 따라서 수직으로 연장되는 연속적인 도전 라인들을 포함한다(하기 개시되는 도 2의 부재(212) 참조).
본 발명의 일 실시예에 따라, 다수의 상호접속부들(108) 각각은 금속 범프들의 어레이로 구성되며, 도 1에 도시된 것처럼, 전기적 도전 접착제(130)가 각각의 금속 범프 사이에 삽입된다. 일 실시예에서, 각각의 금속 범프들의 어레이들에서 각각의 금속 범프는 금속, 이를 테면 제한되는 것은 아니지만, 구리, 금 또는 니켈로 구성된다. 전기적 도전 접착제(130) 범프-대-트레이스 접착에 적합한 물질일 수 있다. 일 실시예에서, 전기적 도전 접착제(130)는 이방성(anisotropically) 도전 접착제로 구성된다. 일 실시예에서, 전기적 도전 접착제(130)는 이를 테면 제한되는 것은 아니지만, 이방성 도전 에폭시 아크릴레이트 페이스트 또는 필름의 물질로 구성된다.
제 1 다이(104) 및 제 2 다이(106)는 전자 산업에 이용되는 임의의 적합한 개별 반도체 칩들일 수 있으며, 형태 또는 기능이 동일할 필요는 없다. 일 실시예에서, 제 1 다이(104) 또는 제 2 다이(106)는 단결정 실리콘의 슬라이스(slice) 상에 형성된 마이크로프로세서 또는 메모리 셀들의 어레이이다. 또 다른 실시예에서, 제 1 다이(104) 또는 제 2 다이(106)는 III-V 물질 슬라이스 상에 형성된 다이오드이다. 제 1 다이(104) 또는 제 2 다이(106)는 상부에 마이크로-전자 집적회로가 형성된 표면을 가질 수 있다. 일 실시예에서, 제 1 다이(104) 또는 제 2 다이(106)는 다수의 상호접속부들(108)로서 다이의 동일한 측면 상에 CMOS 트랜지스터들의 어레이를 포함하는 표면을 갖는다. 일 실시예에서, 제 1 다이(104) 또는 제 2 다이(106)는 대략 350-800 미크론 범위의 두께를 갖는다.
다수의 멀티-다이 빌딩 블록들이 반도체 패키지에 포함될 수 있다. 도 2는 본 발명의 실시예에 따라, 한 쌍의 2-다이 빌딩 블록들을 포함하는 적층형-다이 패키지의 단면도를 나타낸다.
도 2를 참조로, 반도체 패키지(200)는 기판(220)을 포함한다. 적층형인 다수의 2-다이 빌딩 블록들(예를 들어, 도 2에 도시된 것처럼, 2-다이 빌딩 블록(202A)+ 2-다이 빌딩(202B))은 기판(220)의 표면에 결합된다. 각각의 2-다이 빌딩 블록(202A 또는 202B)은 제 1 표면 및 제 2 표면을 가지는 플렉스 테입(210)을 포함하며, 각각의 표면은 다수의 전기적 트레이스들(212)을 포함한다. 제 1 다수의 상호접속부들(208)을 통해, 플렉스 테입(210)의 제 1 표면의 다수의 전기적 트레이스들(212)에 제 1 다이(204)가 결합된다. 제 2 다수의 상호접속부들을 통해, 플렉스 테입(210)의 제 2 표면의 다수의 전기적 트레이스들에 제 2 다이(206)가 결합된다. 몰딩(218)이 기판(220) 위로 배치되어 적층형인 다수의 2-다이 빌딩 블록들(202A+202B)를 둘러싼다(encapsulates).
본 발명의 일 실시예에 따라, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 플렉스 테입(110)의 단부는 전기적 도전 접착제(214)에 의해 기판(220)의 표면에 결합된다. 전기적 도전 접착제(214)는 트레이스-대-트레이스 접착에 적합한 물질일 수 있다. 일 실시예에서, 전기적 도전 접착제(214)는 제한되는 것은 아니지만, 이를 테면 이방성 도전 에폭시 아크릴레이트 페이스트 또는 필림과 같은 물질일 수 있다.
일 실시예에서, 반도체 패키지(200)는 기판(220)의 제 2 대향 표면상에 솔더 범프들(222)의 어레이를 더 포함한다. 따라서, 일 실시예에서, 반도체 패키지(200)는 도 2에 도시된 것처럼 볼-그리드 어레이(BGA) 패키지이다. 그러나, 본 발명의 실시예들은 BGA 반도체 패키지들로 제한되지 않는다는 것이 이해될 것이다. 기판(220)은 특정 애플리케이션에 따라, 플렉시블(flexible) 기판 또는 강성(rigid) 기판일 수 있다. 일 실시예에서, 기판(220)은 전기적 도전 접착제(214)를 통해 각각의 플렉스 테입(210)에 전기적으로 결합되도록 기판 내부에 배치되는 다수의 전기적 트레이스들을 포함한다.
본 발명의 일 실시예에 따라, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 플렉스 테입(210)은 폴리이미드 물질로 구성되며, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 다수의 전기적 트레이스들(212)은 구리로 구성된다. 일 실시예에서, 구리의 표면은 니켈 및 금으로 처리된다(finished). 일 실시예에서, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 플렉스 테입(210)은 각각의 2-다이 빌딩 블록(202A 또는 202B)의 제 1 다이(204)와 제 2 다이(206) 사이에 대략 15-75 미크론범위의 두께를 갖는다. 일 실시예에서, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 다수의 전기적 트레이스들(212) 각각은 각각의 2-다이 빌딩 블록(202A 또는 202B)의 제 1 다이(204)와 제 2 다이(206) 사이에 대략 10-20 미크론 범위의 두께를 갖는다. 다수의 전기적 트레이스들(212)의 실제 레이아웃은 특정 애플리케이션에 따라 상이할 수 있다. 예를 들어, 일 실시예에서 다수의 전기적 트레이스들(112) 각각은 도 2에 도시된 것처럼, 단면으로 도시된 다수의 상호접속부들 각각의 방향을 따라서 수직으로 연장되는 연속적인 도전 라인들을 포함한다. 또 다른 실시예에서, 다수의 전기적 트레이스들(212) 각각은 도 1에 도시된 것처럼, 단면으로 도시된 다수의 상호접속부들 각각의 방향을 따라 평행하게 연장되는 연속적인 도전 라인들을 포함한다(예를 들어, 앞서 개시된 도 1의 부재(112) 참조).
일 실시예에서, 각각의 2-다이 빌딩 블록(202A 또는 202B)의 다수의 상호접속부들(208) 각각은 금속 범프들의 어레이로 구성되며, 전기적 도전 접착제(230)가 도 2에 도시된 것처럼 각각의 금속 범프 사이에 삽입된다. 일 실시예에서, 각각의 금속 범프들의 어레이들의 각각의 금속 범프는 제한되는 것은 아니지만, 구리, 금 또는 니켈과 같은 금속으로 구성된다. 전기적 도전 접착제(230)는 범프-대-트레이스 접착에 적합한 물질일 수 있다. 일 실시예에서, 전기적 도전 접착제(230)는 이방성 도전 접착제로 구성된다. 일 실시예에서, 전기적 도전 접착제(230)는 제한되는 것은 아니지만 이방성 도전 에폭시 아크릴레이트 페이스트 또는 필름과 같은 물질로 구성된다.
제 1 다이(204) 및 제 2 다이(206)는 도 1의 제 1 다이(104) 및 제 2 다이(106)와 연관하여 개시되는 반도체 다이일 수 있다. 각각의 2-다이 빌딩 블록, 예를 들면, 202A 및 202B는 도 2에 도시된 것처럼, 적층형 다이의 후면들에서 서로 본딩될 수 있다. 예를 들어, 본 발명의 일 실시예에 따라, 2-다이 본딩 블록들(202A, 202B)은 인터페이스(216)에서 적층 및 결합된다. 일 실시예에서, 비-도전 다이 본딩 페이스트 또는 필름, 예를 들어 에폭시 수지는 인터페이스(216)에서 2-다이 빌딩 블록들(202A, 202B)을 결합시키는데 이용된다. 또한 기판(220)의 상부 표면에 2-다이 빌딩 블록(202B)을 접착시키기 위해 유사한 물질이 사용될 수 있다. 또한 몰딩(218)은 비-도전 무질로 구성될 수 있다. 일 실시예에서, 몰딩(218)은 제한되지 않지만, 실리카 필러(filler)들로 구성된 에폭시 수지와 같은 물질로 구성된다.
본 발명의 실시예들의 범주 및 사상에서 고려되는 반도체 패키지들은 도 2와 관련하여 개시된 특정 배열(arrangement)로 제한되지 않는다는 것이 인식될 것이다. 예를 들어, 본 발명의 실시예에 따라, 단일 반도체 패키지에서의 패키징을 위해 2개 이상의 2-다이 빌딩 블록들이 서로의 상부에 적층된다. 일 실시예에서, 2-다이 빌딩 블록들의 몇 개의 스택들은 단일 반도체 패키지에서의 패키징을 위해 단일 기판상에서 서로 거의 인접하게 배치된다. 본 발명의 또 다른 실시예에 따라, 2-다이 빌딩 블록들 중 적어도 하나로부터의 플렉스 테입의 일부는 외부 접속(external connectivity)을 위해 반도체 패키지의 외부로 연장된다.
멀티-다이 빌딩 블록은 반도체 패키지에서의 사용을 위해 결합 프로세스에 의해 제조될 수 있다. 도 3은 본 발명의 실시예에 따라, 적층형-다이 패키지에 대해 2-다이 빌딩 블록을 제조하기 위한 방법의 동작들을 나타내는 흐름도(300)를 나타낸다.
흐름도(300)의 동작(302)을 참조로, 적층형-다이 패키지에 대한 2-다이 빌딩 블록을 제조하기 위한 방법은 제 1 표면 및 제 2 표면을 갖는 플렉스 테입을 제공하는 단계를 포함하며, 각각의 표면은 다수의 전기적 트레이스들을 포함한다. 본 발명의 일 실시예에 따라, 플렉스 테입을 제공하는 단계는 다수의 구리 도전 트레이스들을 포함하는 폴리이미드 물질을 제공하는 단계를 포함한다. 일 실시예에서, 구리의 표면은 니켈 및 금으로 처리된다(finished). 일 실시예에서, 플렉스 테입은 대략 15-75 미크론 범위의 두께를 가지는 영역을 포함하며, 상기 영역은 반도체 다이가 플렉스 테입에 부착되는 위치이다. 상기 실시예에서, 다수의 전기적 트레 이스들 각각은 상기 영역에서 대략 10-20 미크론 범위의 두께를 갖는다.
흐름도(300)의 동작(304)을 참조로, 제 1 다수의 상호접속부들을 통해, 플렉스 테입의 제 1 표면의 다수의 전기적 트레이스들에 제 1 다이가 결합된다. 본 발명의 일 실시예에 따라, 제 1 다수의 상호접속부들은 금속 범프들의 어레이로 구성되며, 전기적 도전 접착제는 각각의 금속 범프 사이에 삽입된다. 일 실시예에서, 금속 범프들의 어레이의 각각의 금속 범프는 제한되는 것은 아니지만, 구리, 금, 또는 니켈과 같은 금속으로 구성된다.
흐름도(300)의 동작(306)을 참조로, 제 2 다수의 상호접속부들을 통해, 플렉스 테입의 제 2 표면의 다수의 전기 트레이스들에 제 2 다이가 결합된다. 일 실시예에서, 제 2 다수의 상호접속부들은 금속 범프들의 어레이로 구성되며, 전기적 도전 접착제는 각각의 금속 범프 사이에 삽입된다. 일 실시예에서, 금속 범프들의 어레이의 각각의 금속 범프는 제한되는 것은 아니지만, 구리 ,금, 니켈과 같은 금속으로 구성된다. 본 발명의 일 실시예에 따라, 플렉스 테입의 다수의 전기적 트레이스들과 제 1 다이 및 제 2 다이의 결합은 대략 1-10MPa 범위의 압력에서, 대략 5-20초 범위의 기간 동안 대략 150-200℃ 범위의 온도에서의 가열을 포함한다. 일 실시예에서, 가열 동작은 제 1 및 제 2 다이 둘다가 플렉스 테입에 결합된 이후 1번 수행된다. 대안적 실시예에서, 가열 동작은, 제 1 다이가 플렉스 테입에 결합되고 다시 제 2 다이가 플렉스 테입에 결합된 이후, 2번 수행된다. 또한, 동작들(304, 306)은 거의 동일한 시간에 또는 개시된 것과 다른 순서로 수행될 수 있다.
일 실시예에서, 동작들(302, 304. 306)에 따라 2-다이 빌딩 블록을 형성한 후, 2-다이 빌딩 블록은 기판의 표면에 결합된다. 일 실시예에서, 2-다이 빌딩 블록을 둘러싸도록 기판 위에 몰딩이 형성된다. 특정 실시예에서, 몰딩을 형성하기 이전에, 하나 이상의 추가적인 2-다이 빌딩 블록들이 상기 2-다이 빌딩 블록 위에 적층되며, 몰딩은 적층되는 모든 2-다이 빌딩 블록들을 둘러싼다. 일 실시예에서, 각각의 2-다이 빌딩 블록의 플렉스 테입 단부는 전기적 도전 접착제에 의해 기판의 표면에 결합된다. 또 다른 실시예에서, 솔더 범프들의 어레이는 기판의 제 2 표면상에 형성되며, 반도체 패키지는 BGA 패키지이다.
본 발명의 실시예들은 반도체 패키지에서의 사용을 위해 2-다이 빌딩 블록으로 제한되지 않는다. 예를 들어, 도 4는 본 발명의 실시예에 따라, 적층형-다이 패키지에 대한 4-다이 빌딩 블록의 단면도를 나타낸다. 도 4를 참조로, 적층형-다이 패키지에 대한 4-다이 빌딩 블록(400)은 제 1 다이(404)와 제 2 다이(406)의 쌍(pairing) 및 제 3 다이(405)와 제 4 다이(407)의 쌍(pairing)을 포함한다. 4-다이 빌딩 블록(400)은 제 1 다이(404), 제 2 다이(406), 제 3 다이(405) 및 제 4 다이(407)와의 결합을 위해 플렉스 테입(410)을 포함한다.
따라서, 적층형-다이 패키지들에 대한 멀티-다이 빌딩 블록들이 개시되었다. 본 발명의 일 실시예에 따라, 2-다이 빌딩 블록은 제 1 표면 및 제 2 표면을 가지는 플렉스 테입을 포함하며, 각각의 표면은 다수의 전기적 트레이스들을 포함한다. 제 1 다수의 상호접속부들을 통해, 플렉스 테입의 제 1 표면의 다수의 전기적 트레이스들에 제 1 다이가 결합된다. 제 2 다수의 상호접속부들을 통해, 플렉스 테입 의 제 2 표면의 다수의 전기적 트레이스들에 제 2 다이가 결합된다. 일 실시예에서, 플렉스 테입은 폴리이미드 물질로 구성되며 다수의 전기적 트레이스들은 구리로 구성된다. 일 실시예에서, 다수의 상호접속부들 각각은 금속 범프들의 어레이를 포함하며 각각의 금속 범프 사이에 전기적 도전 접착제가 삽입된다.
도 1은 본 발명의 실시예에 따른, 적층형-다이 패키지에 대한 2-다이 빌딩 블록의 단면도를 나타낸다.
도 2는 본 발명의 실시예에 따른 2-다이 빌딩 블록들의 쌍을 포함하는 적층형-다이 패키지의 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따른 적층형-다이 패키지에 대한 2-다이 빌딩 블록을 제조하기 위한 방법의 동작들을 나타내는 흐름도를 나타낸다.
도 4는 본 발명의 실시예에 따른 적층형-다이 패키지에 대한 4-다이 빌딩 블록의 단면도를 나타낸다.

Claims (23)

  1. 반도체 패키지로서,
    기판;
    제 1 멀티-다이 빌딩 블록 및 제 2 멀티-다이 빌딩 블록을 포함하는 적층형 복수의 멀티-다이 빌딩 블록들; 및
    상기 기판 위에 배치되며 상기 적층형 복수의 멀티-다이 빌딩 블록들을 둘러싸는(encapsulating) 몰딩(molding)을 포함하며,
    상기 제 1 및 제 2 멀티-다이 빌딩 블록들은 적층되고 서로에 인접하며, 상기 제 1 및 제 2 멀티-다이 빌딩 블록들 각각은,
    제 1 표면 및 제 2 표면을 가지는 플렉스 테이프(flex tape) ― 각각의 표면은 복수의 전기적 트레이스들을 포함함 ― ;
    제 1 의 복수의 상호접속부들을 통해 상기 플렉스 테이프의 상기 제 1 표면의 상기 복수의 전기적 트레이스들에 결합되는 제 1 다이; 및
    제 2 의 복수의 상호접속부들을 통해 상기 플렉스 테이프의 상기 제 2 표면의 상기 복수의 전기적 트레이스들에 결합되는 제 2 다이를 포함하며,
    상기 플렉스 테이프의 상기 제 1 및 제 2 표면들의 상기 복수의 전기적 트레이스들 각각은 상기 제 1 및 제 2 복수의 상호접속부들 각각이 연장되는 방향에 평행하도록 연장되는 연속적인 전도성 라인들을 포함하고,
    상기 제 1 및 제 2 멀티-다이 빌딩 블록들 각각의 상기 플렉스 테이프의 단부는 상기 기판의 제 1 표면에 결합되는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판의 제 2 표면상에 솔더 범프(solder bump)들의 어레이를 더 포함하며, 상기 반도체 패키지는 볼-그리드 어레이(ball-grid array, BGA) 패키지인,
    반도체 패키지.
  3. 제 1 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 플렉스 테이프는 폴리이미드 물질을 포함하며, 각각의 멀티-다이 빌딩 블록의 상기 복수의 전기적 트레이스들은 구리를 포함하는,
    반도체 패키지.
  4. 제 3 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 플렉스 테이프는 각각의 멀티-다이 빌딩 블록의 상기 제 1 및 제 2 다이 사이에 15 내지 75 미크론 범위 내의 두께를 가지며, 각각의 멀티-다이 빌딩 블록의 상기 복수의 전기적 트레이스들 각각은 각각의 멀티-다이 빌딩 블록의 상기 제 1 및 제 2 다이 사이에 10 내지 20 미크론 범위 내의 두께를 가지는,
    반도체 패키지.
  5. 제 1 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 복수의 상호접속부들의 각각은 금속 범프들의 어레이를 포함하며, 각각의 금속 범프 사이에 전기 전도성 접착제가 삽입되는,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 전기 전도성 접착제는 이방성 전도성 접착제인,
    반도체 패키지.
  7. 제 5 항에 있어서,
    금속 범프들의 상기 어레이들 각각의 금속 범프 각각은 구리, 금, 및 니켈로 이루어진 그룹에서 선택된 금속을 포함하는,
    반도체 패키지.
  8. 제 1 항에 있어서,
    상기 복수의 멀티-다이 빌딩 블록들은 두개의 2-다이 빌딩 블록들을 포함하는,
    반도체 패키지.
  9. 반도체 패키지로서,
    기판;
    제 1 멀티-다이 빌딩 블록 및 제 2 멀티-다이 빌딩 블록을 포함하는 적층형 복수의 멀티-다이 빌딩 블록들; 및
    상기 기판 위에 배치되며 상기 적층형 복수의 멀티-다이 빌딩 블록들을 둘러싸는(encapsulating) 몰딩(molding)을 포함하며,
    상기 제 1 및 제 2 멀티-다이 빌딩 블록들은 측면으로 배치되고 적어도 부분적으로 서로로부터 떨어져 있으며, 상기 제 1 및 제 2 멀티-다이 빌딩 블록들 각각은,
    제 1 표면 및 제 2 표면을 가지는 플렉스 테이프(flex tape) ― 각각의 표면은 복수의 전기적 트레이스들을 포함함 ― ;
    제 1 의 복수의 상호접속부들을 통해 상기 플렉스 테이프의 상기 제 1 표면의 상기 복수의 전기적 트레이스들에 결합되는 제 1 다이; 및
    제 2 의 복수의 상호접속부들을 통해 상기 플렉스 테이프의 상기 제 2 표면의 상기 복수의 전기적 트레이스들에 결합되는 제 2 다이를 포함하며,
    상기 플렉스 테이프의 상기 제 1 및 제 2 표면들의 상기 복수의 전기적 트레이스들 각각은 상기 제 1 및 제 2 복수의 상호접속부들 각각이 연장되는 방향에 수직하도록 연장되는 연속적인 전도성 라인들을 포함하고,
    상기 제 1 멀티-다이 빌딩 블록의 상기 플렉스 테이프의 단부는 상기 제 2 멀티-다이 빌딩 블록의 상기 플렉스 테이프의 단부에 연결되는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 기판의 제 2 표면상에 솔더 범프(solder bump)들의 어레이를 더 포함하며, 상기 반도체 패키지는 볼-그리드 어레이(BGA) 패키지인,
    반도체 패키지.
  11. 제 9 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 플렉스 테이프는 폴리이미드 물질을 포함하며, 각각의 멀티-다이 빌딩 블록의 상기 복수의 전기적 트레이스들은 구리를 포함하는,
    반도체 패키지.
  12. 제 11 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 플렉스 테이프는 각각의 멀티-다이 빌딩 블록의 상기 제 1 및 제 2 다이 사이에 15 내지 75 미크론 범위 내의 두께를 가지며, 각각의 멀티-다이 빌딩 블록의 상기 복수의 전기적 트레이스들 각각은 각각의 멀티-다이 빌딩 블록의 상기 제 1 및 제 2 다이 사이에 10 내지 20 미크론 범위 내의 두께를 가지는,
    반도체 패키지.
  13. 제 9 항에 있어서,
    각각의 멀티-다이 빌딩 블록의 상기 복수의 상호접속부들의 각각은 금속 범프들의 어레이를 포함하며, 각각의 금속 범프 사이에 전기 전도성 접착제가 삽입되는,
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 전기 전도성 접착제는 이방성 전도성 접착제인,
    반도체 패키지.
  15. 제 13 항에 있어서,
    금속 범프들의 상기 어레이들 각각의 금속 범프 각각은 구리, 금, 및 니켈로 이루어진 그룹에서 선택된 금속을 포함하는,
    반도체 패키지.
  16. 제 9 항에 있어서,
    상기 복수의 멀티-다이 빌딩 블록들은 두개의 2-다이 빌딩 블록들을 포함하는,
    반도체 패키지.
  17. 제 1 항에 있어서,
    상기 제 1 및 제 2 멀티-다이 빌딩 블록들 각각의 상기 플렉스 테이프의 상기 단부는 전기적 전도성 접착제에 의해 상기 기판의 동일한 표면에 결합되는,
    반도체 패키지.
  18. 제 1 항에 있어서,
    상기 제 1 및 제 2 멀티-다이 빌딩 블록들의 각각의 상기 플렉스 테이프의 반대쪽 단부는 대응되는 멀티-다이 빌딩 블록의 플렉스 테이프의 반대쪽 단부에 대응하는 방향의 측면으로부터 상기 플렉스 테이프의 반대쪽 단부의 방향으로 돌출되지 않는,
    반도체 패키지.
  19. 제 9 항에 있어서,
    상기 제 1 멀티-다이 빌딩 블록의 플렉스 테이프의 반대쪽 단부는 상기 플렉스 테이프의 반대쪽 단부의 방향의 상기 제 1 멀티-다이 빌딩 블록의 측면으로부터 돌출되지 않는,
    반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제 2 멀티-다이 빌딩 블록의 플렉스 테이프의 반대쪽 단부는 상기 기판의 표면과 결합되는,
    반도체 패키지.
  21. 제 20 항에 있어서,
    상기 제 2 멀티-다이 빌딩 블록의 플렉스 테이프의 상기 반대쪽 단부는 전기적 전도성 접착제에 의해 상기 기판의 상기 표면과 결합되는,
    반도체 패키지.
  22. 삭제
  23. 삭제
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