KR101523095B1 - Semiconductor device - Google Patents

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KR101523095B1 KR1020080082530A KR20080082530A KR101523095B1 KR 101523095 B1 KR101523095 B1 KR 101523095B1 KR 1020080082530 A KR1020080082530 A KR 1020080082530A KR 20080082530 A KR20080082530 A KR 20080082530A KR 101523095 B1 KR101523095 B1 KR 101523095B1
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히로아키 다카스
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세이코 인스트루 가부시키가이샤
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Abstract

외부 접속 단자와 내부 회로 영역 사이에 제공되는 정전기 방전 (ESD) 보호 소자를 포함하는 반도체 디바이스가 제공된다. 반도체 디바이스에서, 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트 (interconnect) 는 복수의 금속 인터커넥트 층을 포함하여 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트의 저항이 ESD 보호 소자로부터 내부 소자로 연장하는 인터커넥트의 저항보다 작게 된다. ESD 보호 소자로부터 내부 소자로 연장하는 인터커넥트는 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트에서 이용된 복수의 인터커넥트 층과 같거나 보다 적은 수의 금속 인터커넥트 층을 포함한다.There is provided a semiconductor device including an electrostatic discharge (ESD) protection element provided between an external connection terminal and an internal circuit region. In a semiconductor device, an interconnect extending from an external connection terminal to an ESD protection element includes a plurality of metal interconnect layers, wherein the resistance of the interconnect extending from the external connection terminal to the ESD protection element extends from the ESD protection element to the internal element Becomes less than the resistance of the interconnect. The interconnect extending from the ESD protection element to the internal element includes a number of metal interconnect layers equal to or less than a plurality of interconnect layers used in the interconnect extending from the external connection terminal to the ESD protection element.

ESD, 반도체 디바이스, 정전기 방전, 오프 트랜지스터 ESD, semiconductor device, electrostatic discharge, off-transistor

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}[0001] SEMICONDUCTOR DEVICE [0002]

본 발명은 정전기 방전 (electrostatic discharge; ESD) 으로 인한 파손으로부터 내부 회로 영역에 형성된 내부 소자를 보호하기 위해, 외부 접속 단자와 내부 회로 영역 사이에 배치된 ESD 보호 소자를 갖는 반도체 디바이스에 관한 것이다.The present invention relates to a semiconductor device having an ESD protection element disposed between an external connection terminal and an internal circuit region to protect an internal element formed in an internal circuit region from breakage due to electrostatic discharge (ESD).

MOS 트랜지스터를 포함하는 반도체 디바이스에서, 그 게이트 전위가 접지 전위 (Vss) 로 고정된, 오프-상태에서 제공되는 NMOS 트랜지스터인 오프 트랜지스터가 외부 접속을 위해 제공된 패드 (pad) 로부터 공급된 정전기로 인한 내부 회로의 파손을 방지하는 ESD 보호 소자로서 이용된다.In a semiconductor device including a MOS transistor, an off-transistor, which is an NMOS transistor provided in an off-state, whose gate potential is fixed at a ground potential (Vss) And is used as an ESD protection element for preventing breakage of the circuit.

내부 소자의 ESD 파손을 피하기 위해, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여, 내부 소자로의 정전기 펄스의 전파를 방지하는 것, 또는 내부 회로 소자로 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 것이 중요하다.In order to avoid ESD breakdown of internal elements, it is desirable to draw as much of the electrostatic pulses as possible with the off-transistors as much as possible to prevent the propagation of electrostatic pulses to the internal elements or to transfer fast, large electrostatic pulses to slower and smaller Signal.

로직 회로와 같은 내부 회로를 형성하는 보통의 MOS 트랜지스터와는 상이하게 오프 트랜지스터는 정전기에 의해 생성된 많은 양의 전류를 한번에 흘려보내야 하기 때문에, 많은 경우에 약 수 백 마이크로미터의 큰 폭 (폭 W) 이 트랜지스터에 대해 요구된다.Unlike a normal MOS transistor, which forms an internal circuit such as a logic circuit, an off-transistor requires a large amount of current generated by static electricity to flow at a time, ) Are required for this transistor.

따라서, 오프 트랜지스터는 종종 복수의 드레인 영역, 소스 영역, 및 게이트 전극을 콤브 형상 (comb shape) 으로 결합시킴으로써 획득되는 형태를 취한다. 그러나, 복수의 트랜지스터가 결합된 구조는 ESD 보호를 위해 전체 NMOS 트랜지스터를 균일하게 동작시키는 것을 어렵게 한다. 예를 들어, 외부 접속 단자에 더 근접한 부분에서의 전류 집중 발생은 오프 트랜지스터가 원래 ESD 보호 기능을 충분히 보여주지 못하고 파손되게 한다.Thus, off-transistors often take the form of being obtained by combining a plurality of drain regions, source regions, and gate electrodes in a comb shape. However, a structure in which a plurality of transistors are combined makes it difficult to uniformly operate the entire NMOS transistor for ESD protection. For example, the occurrence of current concentration at a portion closer to the external connection terminal causes the off transistor to fail without sufficiently showing the original ESD protection function.

대응책으로서, 외부 접속 단자로부터의 거리가 더 길어짐에 따라, 드레인 영역에 형성된 컨택 홀 (contact hole) 과 게이트 전극 사이의 거리가 더 작아져 트랜지스터의 동작을 가속화시키는 방법이 제공된다 (예를 들어, JP 7-45829 A 의 도 2 참조).As a countermeasure, as the distance from the external connection terminal becomes longer, a distance between the contact hole formed in the drain region and the gate electrode becomes smaller, thereby providing a method of accelerating the operation of the transistor (for example, 2 of JP 7-45829 A).

그러나, 폭 W 가 오프 트랜지스터의 균일한 동작을 위해 더욱 작아지는 경우, 보호 기능은 충분히 달성되지 못한다. 또한, JP 7-45829 A 에서, 드레인 영역에서 컨택과 게이트 전극 사이의 거리가 조정되어, 이에 의해 트랜지스터 동작 속도를 국부적으로 조정한다. 그러나 이 방법은 드레인 영역의 폭에서의 감소에 따라 소망하는 컨택 위치가 보장될 수 없고, 최근에 내화 금속 (refractory metal) 을 포함하는 인터커넥트를 통해 인터커넥트 저항이 낮아져 와서, 이에 의해 서지 (surge) 의 전파 속도를 가속하여, 트랜지스터 동작 속도가 컨택과 게이트 전극 사이의 거리에 의해서만은 조정될 수 없는 경우를 유발하고, 또한 트랜지스터에 대한 인터커넥트가 트랜지스터의 폭 방향에 대해 수직 방향으로부터 도입되는 경우에 이 방법을 적용하기가 어렵다는 문제를 갖는다. 또한, JP 7-45829 A 에서는, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여 내부 소자로의 정전기 펄스의 전파를 방지하는 방법, 또는 내부 소자의 ESD 파손을 피하기 위해 내부 소자를 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 방법이 개시되지 않는다.However, if the width W becomes smaller for uniform operation of the off-transistor, the protection function is not sufficiently achieved. Further, in JP 7-45829 A, the distance between the contact and the gate electrode in the drain region is adjusted, thereby locally adjusting the transistor operating speed. However, this method can not guarantee the desired contact location as the width of the drain region decreases, and recently the interconnect resistance through the interconnect including refractory metal has come down, thereby causing the surge It is possible to accelerate the propagation speed and cause the case where the transistor operating speed can not be adjusted only by the distance between the contact and the gate electrode and also when the interconnect to the transistor is introduced from the direction perpendicular to the width direction of the transistor Which is difficult to apply. JP 7-45829 A also discloses a method of drawing most of the electrostatic pulses as much as off-transistors to prevent the propagation of electrostatic pulses to the internal elements, or to avoid ESD breakdown of the internal elements, A method of changing a large electrostatic pulse to a slow and small signal is not disclosed.

전술한 문제를 해결하기 위해, 본 발명에 따른 반도체 디바이스가 다음과 같이 구성된다.In order to solve the above-described problems, the semiconductor device according to the present invention is configured as follows.

본 발명은, 내부 회로 영역에서 형성된 내부 소자, 정전기 방전으로 인한 파 손으로부터 내부 소자를 보호하기 위해 외부 접속 단자와 내부 회로 영역 사이에 형성된 정전기 방전 보호 소자; 외부 접속 단자로부터 정전기 방전 보호 소자로 연장되는 인터커넥트; 및 정전기 방전 보호 소자로부터 내부 소자로 연장되는 인터커넥트를 포함하며, 외부 접속 단자로부터 정전기 방전 보호 소자로 연장되는 인터커넥트의 저항은 정전기 방전 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작은, 반도체 디바이스를 제공한다.The present invention provides an electrostatic discharge protection device comprising: an internal element formed in an internal circuit region; an electrostatic discharge protection element formed between an external connection terminal and an internal circuit region to protect an internal element from damage due to electrostatic discharge; An interconnect extending from the external connection terminal to the electrostatic discharge protection element; And an interconnect extending from the electrostatic discharge protection element to the internal element wherein the resistance of the interconnect extending from the external connection terminal to the electrostatic discharge protection element is less than the resistance of the interconnect extending from the electrostatic discharge protection element to the internal element, to provide.

전술한 바와 같이, 본 발명에 따르면, 내부 소자의 ESD 파손을 피하기 위해, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여 정전기 펄스의 내부 소자로의 전파를 방지하는 것, 또는 내부 소자를 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 것이 가능하다. 그 결과, 충분한 ESD 보호 기능을 획득할 수 있는 ESD 보호 소자를 포함하는 반도체 디바이스가 획득될 수 있다.As described above, according to the present invention, in order to avoid ESD breakdown of the internal elements, it is possible to draw most of the electrostatic pulses into the off-transistor as much as possible to prevent the propagation of the electrostatic pulses to the internal elements, It is possible to change a fast and large electrostatic pulse into a slow and small signal before. As a result, a semiconductor device including an ESD protection element capable of obtaining a sufficient ESD protection function can be obtained.

제 1 실시형태First Embodiment

도 1 은 외부 접속 단자, ESD 보호 소자, 및 내부 소자가 접속되는, 본 발명에 따른 반도체 디바이스의 개략적인 회로도이다.1 is a schematic circuit diagram of a semiconductor device according to the present invention to which an external connection terminal, an ESD protection element, and an internal element are connected.

외부 접속 단자 (801) 및 ESD 보호 소자로서 ESD 보호용 NMOS 트랜지스터 (710) 는 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 을 통해 서로 접속된다. ESD 보호용 NMOS 트랜지스터 (710) 및 내부 소자 (990) 는 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 을 통해 서로 접속된다.The external connection terminal 801 and the ESD protection NMOS transistor 710 as the ESD protection element are connected to each other through the interconnect region 910 formed between the external connection terminal and the ESD protection element. The ESD protection NMOS transistor 710 and the internal element 990 are connected to each other through the interconnect region 920 formed between the ESD protection element and the internal element.

또한, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성된다.Further, the resistance of the interconnect region 910 formed between the external connection terminal and the ESD protection element is configured to be smaller than the resistance of the interconnect region 920 formed between the ESD protection element and the internal element.

그 결과, 정전기 펄스 및 ESD 의 서지는 ESD 보호 소자로 우선적으로 드로잉되고, 빠르고 큰 정전기 펄스는 그대로 내부 소자로 전파되지는 않고, 전달 전에 느리고 작은 신호로 변화된다.As a result, electrostatic pulses and ESD surges are preferentially drawn to the ESD protection element, and fast, large electrostatic pulses are not propagated to the internal components as they are, but are changed to slower and smaller signals before delivery.

도 1 은, 접지 전위로 고정된 게이트 전위를 가지며 ESD 보호 소자로서 작용하는 NMOS 트랜지스터, 및 외부 접속 단자로부터 인터커넥트에 접속된 게이트 전극을 갖는 MOS 트랜지스터인 내부 소자가 이용된 입력 단자의 일부분의 예를 도시한다. 내부 소자로서 작용하는 MOS 트랜지스터의 드레인 영역이 외부 접속 단자로 접속되는 출력 단자의 경우에도 유사한 효과가 획득될 수 있다. 또한, ESD 보호 소자로서 NMOS 트랜지스터 이외에 다이오드 등을 이용하는 경우, 또는 MOS 트랜지스터 대신 내부 소자로서 또 다른 소자를 이용하는 경우에도, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성되어, 이에 의해 유사한 효과가 획득될 수 있다.1 shows an example of a portion of an input terminal having an NMOS transistor having a gate potential fixed at the ground potential and serving as an ESD protection element and an internal element which is a MOS transistor having a gate electrode connected to the interconnect from an external connection terminal Respectively. Similar effects can also be obtained when the drain region of the MOS transistor serving as an internal element is connected to the external connection terminal. Also, when a diode or the like other than the NMOS transistor is used as the ESD protection element, or another element is used as the internal element instead of the MOS transistor, the resistance of the interconnect region 910 formed between the external connection terminal and the ESD protection element becomes ESD protection Is configured to be smaller than the resistance of the interconnect region 920 formed between the device and the internal device, whereby a similar effect can be obtained.

제 2 실시형태Second Embodiment

도 2 는 본 발명의 또 다른 실시형태에 따른 반도체 디바이스를 도시하는 개 략적인 단면도이다.2 is a schematic cross-sectional view showing a semiconductor device according to another embodiment of the present invention.

p-타입 실리콘 기판 (101) 상에, n-타입의 헤비 도핑된 (heavily doped) 불순 영역을 포함하는 소스 영역 (201) 및 드레인 영역 (202) 이 형성된다. 소스 영역 (201) 과 드레인 영역 (202) 사이에 위치한 p-타입 실리콘 기판 (101) 상에, 게이트 전극 (204) 이 실리콘 산화막과 같은 절연막으로 형성된 게이트 절연막 (203) 을 통해 배열되어, 이에 의해 ESD 보호용 NMOS 트랜지스터 (710) 가 형성된다. 여기서, 소스 영역 (201) 및 게이트 전극 (204) 은 접지 전위에서 고정되어 소위 오프 트랜지스터라 칭하는 형태를 취한다.On the p-type silicon substrate 101, a source region 201 and a drain region 202 including an n-type heavily doped impurity region are formed. The gate electrode 204 is arranged on the p-type silicon substrate 101 located between the source region 201 and the drain region 202 through the gate insulating film 203 formed of an insulating film such as a silicon oxide film, An ESD protection NMOS transistor 710 is formed. Here, the source region 201 and the gate electrode 204 are fixed at the ground potential and take the form of a so-called off transistor.

또한, 내화 금속을 포함하는 알루미늄 등으로 형성된 제 1 금속 인터커넥트 (310) 는 제 1 절연막 (410) 을 통해 소스 영역 (201), 드레인 영역 (202), 및 게이트 전극 (204) 상에 형성된다.A first metal interconnect 310 formed of aluminum or the like including a refractory metal is formed on the source region 201, the drain region 202, and the gate electrode 204 through the first insulating film 410.

다수의 컨택 홀 (510) 이 드레인 영역 (202) 상에 형성된 제 1 절연막 (410) 에 제공되어, 제 1 금속 인터커넥트 (310) 와 드레인 영역 (202) 을 전기적으로 접속시킨다. 여기서, 드레인 영역 (202) 상에 형성된 컨택 홀 (510) 은 실질적으로 드레인 영역 (202) 의 전체 표면에 걸쳐 배열되도록 광범위하게 분포된다. 이것은 ESD 보호용 NMOS 트랜지스터 (710) 가 ESD 서지를 수신하고 바이폴라 동작을 통해 전류를 방출하는 기능을 달성하는 경우, 한쪽 부분에서 기능의 발생이 방지되기 때문이다. A plurality of contact holes 510 are provided in the first insulating layer 410 formed on the drain region 202 to electrically connect the first metal interconnect 310 and the drain region 202. Here, the contact holes 510 formed on the drain region 202 are widely distributed so as to be substantially arranged over the entire surface of the drain region 202. This is because, if the ESD protection NMOS transistor 710 receives the ESD surge and achieves the function of emitting current through the bipolar operation, the occurrence of the function in one part is prevented.

보호 기능을 달성하기 위해 ESD 보호용 NMOS 트랜지스터 (710) 에 대해 대량의 전류의 관리가 요구되기 때문에, ESD 보호용 NMOS 트랜지스터 (710) 는 큰 채널 폭 W 을 갖도록 설계된다. 그러나, 예를 들어, 컨택 홀 (510) 의 국부적인 배열은 큰 채널 폭의 전체적 이용을 방해하고, 부분적인 영역에서만 동작하게 하여, 대량의 전류의 국부적인 집중에 의해 파손을 일으키고, 그 결과 소망하는 ESD 방지가 발휘될 수 없다.The ESD protection NMOS transistor 710 is designed to have a large channel width W because the management of a large amount of current is required for the ESD protection NMOS transistor 710 to achieve the protection function. However, for example, the local arrangement of the contact holes 510 interferes with the overall utilization of the large channel width and only operates in a partial region, causing breakdown by local concentration of a large amount of current, ESD protection can not be exercised.

드레인 영역 (202) 의 실질적으로 전체 표면에 걸쳐 형성된 다수의 컨택 홀 (510) 의 광범위한 분포 및 배열은, 인입되는 정전기 펄스에 대항하여 ESD 보호용 NMOS 트랜지스터 (710) 의 균일하고 전체적인 동작을 가능하게 하여, 전체 채널 폭을 통해 정전기 펄스의 효과적인 관리 (방출) 를 허용한다.The extensive distribution and arrangement of the plurality of contact holes 510 formed over substantially the entire surface of the drain region 202 enables a uniform and overall operation of the ESD protection NMOS transistor 710 against the incoming electrostatic pulses , Allowing effective management (emission) of electrostatic pulses through the full channel width.

다음으로, 드레인 영역 (202) 상에 배치된 부분에 형성된 제 1 금속 인터커넥트 (310) 상에, 외부 접속 단자 (801) 영역, 및 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910), 내화 금속을 포함하는 알루미늄 등으로 형성된 제 2 금속 인터커넥트 (320) 가 제 2 절연막 (420) 을 통해 형성된다.Next, on the first metal interconnect 310 formed on the portion disposed on the drain region 202, there are formed an external connection terminal 801 region, an interconnect region 910 formed between the external connection terminal and the ESD protection element, A second metal interconnect 320 formed of aluminum or the like including a refractory metal is formed through the second insulating film 420. [

제 1 비아-홀 (via-hole; 520) 은 드레인 영역 (202) 및 외부 접속 단자 (801) 영역 상에 위치한 부분에 형성된 제 2 절연막 (420) 에서 형성되고, 제 2 절연막 (420) 은 제 1 금속 인터커넥트 (310) 상에 형성된다. 제 1 금속 인터커넥트 (310) 와 제 2 금속 인터커넥트 (320) 는 제 1 비아-홀 (520) 을 통해 접속된다.The first via-hole 520 is formed in the second insulating layer 420 formed on the drain region 202 and the portion located on the region of the external connection terminal 801, and the second insulating layer 420 is formed in the Lt; RTI ID = 0.0 > 310 < / RTI > The first metal interconnect 310 and the second metal interconnect 320 are connected via a first via-hole 520.

또한, 내화 금속을 포함하는 알루미늄 등으로 형성된 제 3 금속 인터커넥트 (330) 는 제 3 절연막 (430) 을 통해 제 2 금속 인터커넥트 (320) 상에 형성된다. 드레인 영역 (202) 및 외부 접속 단자 (801) 영역에 위치한 부분에서, 제 2 비 아-홀 (530) 이 제 2 금속 인터커넥트 (320) 상에 형성된 제 3 절연막 (430) 에 형성된다. 제 2 금속 인터커넥트 (320) 및 제 3 금속 인터커넥트 (330) 는 제 2 비아-홀 (530) 을 통해 서로 접속된다.The third metal interconnect 330 formed of aluminum or the like including refractory metal is formed on the second metal interconnect 320 through the third insulating film 430. A second via hole 530 is formed in the third insulating film 430 formed on the second metal interconnect 320 at a portion located in the drain region 202 and the external connection terminal 801 region. The second metal interconnect 320 and the third metal interconnect 330 are connected to each other through a second via-hole 530.

최상위 층의 금속 인터커넥트가 되는 제 3 금속 인터커넥트 (330) 는, 중간 층이 되는 제 1 금속 인터커넥트 (310) 및 제 2 금속 인터커넥트 (320) 에 비해 에칭과 같은 제조 공정에 대해 더 높은 마진을 갖기 때문에, 막 두께가 두꺼워질 수 있다. 따라서, 제 3 금속 인터커넥트 (330) 는 더 낮은 저항을 갖는 인터커넥트로서 효과적으로 이용될 수 있다.The third metal interconnect 330, which is the topmost layer metal interconnect, has a higher margin for manufacturing processes such as etching than the first metal interconnect 310 and the second metal interconnect 320, , The film thickness can be increased. Thus, the third metal interconnect 330 can be effectively utilized as an interconnect having a lower resistance.

제 3 금속 인터커넥트 (330) 및 제 3 절연막 (430) 은 외부 접속 단자 (801) 영역을 제외하고 실리콘 질화막 등으로 형성된 보호막 (440) 으로 커버된다.The third metal interconnection 330 and the third insulating film 430 are covered with a protective film 440 formed of a silicon nitride film or the like except for the region of the external connection terminal 801. [

전술한 바와 같이, 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 는 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 및 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 상에 형성되어, 외부 접속 단자 (801) 와 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 을 접속시킨다.As described above, the first metal interconnect 310, the second metal interconnect 320, and the third metal interconnect 330 include an interconnect region 910 formed between the external connection terminal and the ESD protection element, and an ESD protection NMOS transistor Is formed on the drain region 202 of the ESD protection NMOS transistor 710 to connect the external connection terminal 801 to the drain region 202 of the ESD protection NMOS transistor 710. [

이러한 경우, 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 는 상부로부터 관측시, 동일한 패턴으로 적층 (laminated) 되도록 형성된다. 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 각각은 추가적인 영역을 필요로 하지 않고 외부 접속 단자 (801) 와 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 을 접속시킬 수 있다. In this case, the first metal interconnect 310, the second metal interconnect 320, and the third metal interconnect 330 are formed to be laminated in the same pattern when viewed from above. Each of the first metal interconnect 310, the second metal interconnect 320 and the third metal interconnect 330 does not require any additional region and is connected to the drain region of the ESD protection NMOS transistor 710, (Not shown).

전술한 바와 같이, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 에서, 복수의 금속 인터커넥트 층을 효과적이고 최상으로 이용함으로써 더 낮은 저항이 획득된다.As described above, in the interconnect region 910 formed between the external connection terminal and the ESD protection element, a lower resistance is obtained by effectively and best utilizing a plurality of metal interconnect layers.

반면에, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 에서, ESD 보호용 NMOS 트랜지스터 (710) 로부터 내부 소자 (미도시) 로의 인터커넥트는 제 1 금속 인터커넥트 (310) 로만 형성된다. 인터커넥트 영역 (920) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 보다 큰 저항을 갖는다. On the other hand, in the interconnect region 920 formed between the ESD protection element and the internal element, the interconnect from the ESD protection NMOS transistor 710 to the internal element (not shown) is formed only with the first metal interconnect 310. The interconnect region 920 has a greater resistance than the interconnect region 910 formed between the external connection terminal and the ESD protection element.

전술한 바와 같이, 도 2 에 도시된 본 발명의 일 실시형태에서, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성된다. 따라서, ESD 의 서지 또는 정전기 펄스를 우선적으로 ESD 보호 소자로 드로잉하여, 빠르고 큰 정전기 펄스를 그대로 내부 소자로 확산되게 하지 않으면서 빠르고 큰 정전기 펄스를 전달될 느리고 작은 신호로 변화시키는 것이 가능하다.2, the resistance of the interconnect region 910 formed between the external connection terminal and the ESD protection element is substantially the same as that of the interconnect region 920 formed between the ESD protection element and the internal element, . Thus, it is possible to draw a surge or electrostatic pulse of ESD preferentially into an ESD protection element, so that a fast, large electrostatic pulse can be transformed into a slow and small signal to be transmitted, without spreading the fast and large electrostatic pulses to the internal elements.

도 2 의 본 발명의 실시형태는, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 이 인터커넥트를 위해 3 개의 금속 인터커넥트 층을 이용하고, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 이 인터커넥트를 위해 1 개의 금속 층을 이용하는 예를 도시한다. 그러나, 금속 층의 수는 이들 층의 수로 제한되지 않는다. 외부 접속 단자와 ESD 보호 소자 사 이에 형성된 인터커넥트 영역 (910) 은 복수의 금속 인터커넥트 층으로 형성되기만 하면 될 수도 있다. ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 을 위해 이용된 복수의 금속 인터커넥트와 같거나 보다 적은 수의 금속 인터커넥트 층으로 형성되기만 하면 될 수도 있다.The embodiment of the present invention in Fig. 2 is characterized in that the interconnect region 910 formed between the external connection terminal and the ESD protection element uses three metal interconnect layers for the interconnect and the interconnect region 910 formed between the ESD protection element and the internal element 920) illustrate an example in which one metal layer is used for the interconnect. However, the number of metal layers is not limited to the number of these layers. The interconnect region 910 formed between the external connection terminal and the ESD protection element may be formed of a plurality of metal interconnect layers. The interconnect region 920 formed between the ESD protection element and the internal element is formed of a metal interconnect layer that is equal to or less than the plurality of metal interconnects used for the interconnect region 910 formed between the external connection terminal and the ESD protection element It may just be that.

반도체 기판으로서 p-타입 실리콘 기판 (101) 이 이용된 예가 개시되었지만, n-타입 실리콘 기판이 p-타입 실리콘 기판 (101) 대신에 이용될 수도 있고, p-웰 (p-well) 영역이 그 위에 제공되어 p-웰 영역에서 ESD 보호용 NMOS 트랜지스터 (710) 를 형성할 수도 있다. An n-type silicon substrate may be used instead of the p-type silicon substrate 101, and a p-well region may be used instead of the p-type silicon substrate 101. However, To form an ESD protection NMOS transistor 710 in the p-well region.

제 1 금속 인터커넥트 (310) 와 제 2 금속 인터커넥트 (320) 를 접속시키는 제 1 비아-홀 (520), 및 제 2 금속 인터커넥트 (320) 와 제 3 금속 인터커넥트 (330) 를 접속시키는 제 2 비아-홀 (530) 은 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 및 외부 접속 단자 (801) 영역의 상부에만 배열되는 예가 개시되었다. 이에 부가하여, 제 1 비아-홀 (520) 및 제 2 비아-홀 (530) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 에서 적절히 세팅되어 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 사이에서 전기적 접속을 달성할 수도 있다.A first via hole 520 connecting the first metal interconnect 310 and the second metal interconnect 320 and a second via hole 520 connecting the second metal interconnect 320 and the third metal interconnect 330, An example in which the hole 530 is arranged only on the drain region 202 and the external connection terminal 801 region of the ESD protection NMOS transistor 710 has been disclosed. In addition, the first via-hole 520 and the second via-hole 530 are appropriately set in the interconnect region 910 formed between the external connection terminal and the ESD protection element to form the first metal interconnect 310, Bimetal interconnect 320, and the third metal interconnect 330. [0034]

또한, 도 1 및 도 2 에서 도시된 본 발명의 실시형태에서는, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 금속 인터커넥트가 저항을 더 낮추도록 복수의 층으로 되어, 그 결과 이 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 비교적 작게 되는 예가 개시되었다. ESD 보호 소자를 포함하는 반도체에서, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항을 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작게 하기 위해, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 에 추가적인 저항을 제공하거나, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 인터커넥트의 폭을 훨씬 좁게 하여 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항을 증가시킴으로써, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항을 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 비교적 작게하는 것이 가능하다.Further, in the embodiment of the present invention shown in Figs. 1 and 2, the metal interconnect of the interconnect region 910 formed between the external connection terminal and the ESD protection element is made of a plurality of layers so as to further lower the resistance, And the resistance is relatively smaller than the resistance of the interconnect region 920 formed between the ESD protection element and the internal element. In a semiconductor including an ESD protection element, in order to make the resistance of the interconnect extending from the external connection terminal to the ESD protection element smaller than the resistance of the interconnect extending from the ESD protection element to the internal element, an interconnect formed between the ESD protection element and the internal element The resistance of the interconnect region 920 formed between the ESD protection element and the internal element by providing additional resistance in the region 920 or by making the width of the interconnect in the interconnect region 920 formed between the ESD protection element and the internal element much narrower It is possible to make the resistance of the interconnect extending from the external connection terminal to the ESD protection element relatively smaller than the resistance of the interconnect extending from the ESD protection element to the internal element.

전술한 바와 같이, 본 발명에 따른 반도체 디바이스에서, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항은 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작게 되도록 구성된다. 그 결과, 정전기 펄스 및 ESD 의 서지는 ESD 보호 소자로 우선적으로 드로잉되어, 빠르고 큰 정전기 펄스는 그대로 내부 소자로 확산되지 않고 내부 소자로 전달될 느리고 작은 신호로 변화된다. 따라서, 충분한 ESD 보호 기능을 달성할 수 있는 ESD 보호 소자를 포함하는 반도체 디바이스가 획득될 수 있다.As described above, in the semiconductor device according to the present invention, the resistance of the interconnect extending from the external connection terminal to the ESD protection element is configured to be smaller than the resistance of the interconnect extending from the ESD protection element to the internal element. As a result, electrostatic pulses and ESD surges are preferentially drawn into the ESD protection element, so that fast, large electrostatic pulses are transformed into slower, smaller signals that are not propagated to the internal elements as they are, but to internal elements. Therefore, a semiconductor device including an ESD protection element capable of achieving a sufficient ESD protection function can be obtained.

도 1 은 외부 접속 단자, ESD 보호 소자, 및 내부 소자가 접속되는 본 발명에 따른 반도체 디바이스의 개략적인 회로도이다.1 is a schematic circuit diagram of a semiconductor device according to the present invention to which an external connection terminal, an ESD protection element, and an internal element are connected.

도 2 는 본 발명의 일 실시형태에 따른 반도체 디바이스를 도시하는 개략적인 단면도이다.2 is a schematic cross-sectional view showing a semiconductor device according to an embodiment of the present invention.

※ 도면의 주요 부분에 대한 부호의 설명 ※[Description of Reference Numerals]

101 : p-타입 실리콘 기판 201 : 소스영역101: p-type silicon substrate 201: source region

202 : 드레인 영역 204 : 게이트 영역202: drain region 204: gate region

310 : 제 1 금속 인터커넥트 320 : 제 2 금속 인터커넥트 310: First Metal Interconnect 320: Second Metal Interconnect

330 : 제 3 금속 인터커넥트 510 : 컨택 홀 330: Third Metal Interconnect 510: Contact Hole

520 : 제 1 비아-홀 530 : 제 2 비아-홀520: first via-hole 530: second via-hole

801 : 외부 접속 단자 990 : 내부 소자801: External connection terminal 990: Internal element

910, 920 : 인터커넥트 영역910, 920: Interconnect area

Claims (6)

내부 회로 영역에 배치되는 내부 소자;Internal elements arranged in an internal circuit region; 상기 내부 소자를 정전기 방전으로 인한 파손으로부터 보호하기 위해, 외부 접속 단자와 상기 내부 회로 영역 사이에 배치되는 정전기 방전 보호 소자;An electrostatic discharge protection element disposed between the external connection terminal and the internal circuit region to protect the internal element from breakage due to electrostatic discharge; 상기 외부 접속 단자로부터 상기 정전기 방전 보호 소자로 연장되는 제 1 인터커넥트 (interconnect); 및 A first interconnect extending from the external connection terminal to the electrostatic discharge protection element; And 상기 정전기 방전 보호 소자로부터 상기 내부 소자로 연장되는 제 2 인터커넥트를 포함하며,And a second interconnect extending from the electrostatic discharge protection element to the internal element, 상기 제 1 인터커넥트의 저항은 상기 제 2 인터커넥트의 저항보다 작고,The resistance of the first interconnect being less than the resistance of the second interconnect, 상기 정전기 방전 보호 소자는, 게이트 전위가 접지 전위로 고정되고 상기 외부 접속 단자로부터 이격되어 배치된 NMOS 트랜지스터를 포함하며,Wherein the electrostatic discharge protection element includes an NMOS transistor having a gate potential fixed at a ground potential and spaced apart from the external connection terminal, 상기 제 1 인터커넥트는 적층된 복수의 인터커넥트 층을 포함하고,The first interconnect comprising a plurality of stacked interconnect layers, 상기 NMOS 트랜지스터의 드레인 영역에는 전체 표면에 걸쳐 상기 복수의 인터커넥트 층이 배열되며, 상기 드레인 영역과 상기 복수의 인터커넥트 층은 컨택 홀 (contact hole) 및 비아-홀 (via-hole) 을 통해 서로 전기적으로 접속되고,Wherein the plurality of interconnect layers are arranged over an entire surface in a drain region of the NMOS transistor and the drain region and the plurality of interconnect layers are electrically connected to each other via contact holes and via- Respectively, 상기 제 2 인터커넥트는 상기 복수의 인터커넥트 층 중 가장 하부의 인터커넥트 층을 포함하는 것을 특징으로 하는, 반도체 디바이스.And wherein the second interconnect comprises a lowermost interconnect layer of the plurality of interconnect layers. 삭제delete 제 1 항에 있어서,The method according to claim 1, 상기 제 1 인터커넥트는 복수의 인터커넥트 층을 포함하고,The first interconnect comprising a plurality of interconnect layers, 상기 제 2 인터커넥트는 상기 제 1 인터커넥트를 위해 이용된 복수의 인터커넥트 층과 같거나 보다 적은 수의 인터커넥트 층을 포함하는, 반도체 디바이스.Wherein the second interconnect includes a number of interconnect layers equal to or less than a plurality of interconnect layers used for the first interconnect. 제 1 항에 있어서,The method according to claim 1, 오직 상기 제 1 인터커넥트, 또는 상기 제 1 인터커넥트와 상기 제 2 인터커넥트 모두는, 상부에서 관측시 동일한 패턴하에 적층된 (laminated) 복수의 인터커넥트 층을 포함하는, 반도체 디바이스.Only the first interconnect, or both the first interconnect and the second interconnect comprise a plurality of interconnect layers laminated under the same pattern at the time of observation at the top. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 인터커넥트 및 상기 제 2 인터커넥트는 내화 금속 (refractory metal) 을 포함한 금속 재료를 포함하는, 반도체 디바이스.Wherein the first interconnect and the second interconnect comprise a metallic material including a refractory metal. 삭제delete
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