KR101516338B1 - 전력 스위치의 음전압 발진 방지 회로 및 방법 - Google Patents

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Abstract

본 발명은 전력 스위치의 음전압 발진 방지 회로 및 방법에 관한 것으로서, 전원전압이 높은 경우, RLC 노드의 전압이 전원전압에서 접지전압으로 떨어지는 시간을 줄이기 위해, 스위치의 저항을 줄여 발진 폭이 커져도 접지전압으로 감소할 때까지 발진이 줄어들어 음전압 발진은 발생하지 않으며, 또한 전원전압이 낮은 경우, RLC 노드의 전압이 접지까지 떨어지는 전압이 작으므로, 스위치 저항을 키워 발진 폭을 줄여 음전압으로 발진하지 않도록 하여도 고속으로 동작 가능하다. 즉, 스위치가 켜지는 동안 전원전압에 반비례하는 전압이 되도록 하여 고속으로 동작하면서도 음의 전압으로 발진하지 않게 할 수 있다.

Description

전력 스위치의 음전압 발진 방지 회로 및 방법{CIRCUIT AND METHOD FOR PREVENTING NEGATIVE OSCILLATION OF POWER SWITCH}
본 발명은 전력 스위치의 음전압 발진 방지 기법에 관한 것으로, 더욱 상세하게는 전압과 저항의 크기 조절을 통해 전력 스위치의 음전압 발진을 방지하는 전력 스위치의 음전압 발진 방지 회로 및 방법에 관한 것이다.
음전압 발진은 전력 스위치의 높은 전압이 걸리는 부분(Drain 부분)의 RLC(Resister, Inductor, Capacitor) 성분에 의해 발생한다. 전력 스위치와 전력 스위치의 구동회로는 보통 하나의 집적회로로 제작된다. 집적된 회로 안에서 스위치에 발생하는 음전압 발진은 집적회로의 전체 동작에 악영향을 끼친다. 그 예로, 원치 않는 누설전류로 인한 효율감소, 동작이 예민한 아날로그 회로의 오동작이 발생할 수 있으며, 심각한 경우에는 사용된 소자의 임계범위를 벗어나 회로가 파괴될 수도 있다.
대한민국 공개특허공보 제10-2003-0057569호(공개일 2003.07.04.)
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 높은 전압에서 작은 저항을 갖도록 하고, 낮은 전압에서 큰 저항을 갖도록 함으로써, 전력 스위치의 RLC 노드에서 전력 스위치가 켜질 때 발생할 수 있는 음전압 발진을 막을 수 있는 전력 스위치의 음전압 발진 방지 회로 및 방법을 제공하는데 있다.
본 발명의 전력 스위치의 음전압 발진 방지 회로는, 전원전압(VIN)과 접지 사이에, 상기 전원전압(VIN)에 비례하여 전류를 생성 및 증폭하는 제1저항(R1), 제3NMOS 트랜지스터(Mn3) 및 전류 거울 회로를 형성시키고, 기준전압(VDD)과 접지 사이에, 상기 전원전압(VIN)에 반비례하는 충전전압(Von)을 생성하는 제2저항(R2), 제4NMOS 트랜지스터(Mn4), 제5NMOS 트랜지스터(Mn5)를 형성시키고, 상기 기준전압(VDD)과 전력 스위치 사이에, 상기 충전전압(Von)에 따라 전류(I3)를 제어하는 제3PMOS 트랜지스터(Mp3)를 형성시키고, 상기 제2저항(R2)과 상기 제5NMOS 트랜지스터(Mn5) 사이의 접점과 상기 제3PMOS 트랜지스터(Mp3)의 게이트를 잇는 라인과 상기 기준전압(VDD) 사이에 제4PMOS 트랜지스터(Mp4)를 형성시키고 있을 수 있다.
이때, 상기 기준전압(VDD)과 접지 사이에, PWM신호 인가에 따라 구동되는 제1PMOS 트랜지스터(Mp1)와 제1NMOS 트랜지스터(Mn1)를 형성시킨 제1인버터와, 제1인버터의 출력에 따라 구동되는 제2PMOS 트랜지스터(Mp2)와 제2NMOS 트랜지스터(Mn2)를 형성시킨 제2인버터를 포함하고, 제2인버터로부터 DRV신호를 출력하는 인버터 체인을 더 포함할 수 있다.
또한, 상기 제4PMOS 트랜지스터(Mp4)와 상기 제5PMOS 트랜지스터(Mp5)의 게이트에는 MOT(Min on time) 신호가 입력되며, 상기 전력 스위치가 켜지는 순간에만 MOT 신호가 생성된다.
한편, 본 발명의 전력 스위치의 음전압 발진 방지 방법은, 입력전압에 반비례하게 임피던스를 조절하여 전력 스위치의 음전압 발진 방지 및 스위칭 속도 조절이 이루어지는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 의한 전력 스위치의 음전압 발진 방지 회로 및 방법에 따르면, 전원전압이 높은 경우, RLC 노드의 전압이 전원전압에서 접지전압으로 떨어지는 시간을 줄이기 위해, 스위치의 저항을 줄여 발진 폭이 커져도 접지전압으로 감소할 때까지 발진이 줄어들어 음전압 발진은 발생하지 않는다. 또한, 전원전압이 낮은 경우, RLC 노드의 전압이 접지까지 떨어지는 전압이 작으므로, 스위치 저항을 키워 발진 폭을 줄여 음전압으로 발진하지 않도록 하여도 고속으로 동작 가능하다. 즉, 스위치가 켜지는 동안 전원전압에 반비례하는 전압이 되도록 하여 고속으로 동작하면서도 음의 전압으로 발진하지 않게 할 수 있다.
이와 같이, 본 발명은 LED 조명용 벅(buck) 회로에서 발생하는 음전압 발진을 막아준다. 해당 회로에서 발생하는 음전압 발진은 전력 스위치에 스트레스를 주어 제품의 수명을 단축시키거나 오작동을 초래할 수 있는 위험성이 있다. 따라서 음전압으로의 발진을 막는 것이 LED 조명용 벅 회로의 수명을 늘리는데 주요하다. 본 발명으로 인해 간단한 회로를 이용하여 LED 조명용 벅 회로에서 발생하는 음전압 발진을 방지할 수 있다. 본 발명은 LED 조명용 벅 회로의 수명을 늘리고 안정성을 높이는데 기여할 것으로 기대된다.
도 1은 전력 스위치가 사용된, LED 조명용 벅 회로도 예시이다.
도 2는 도 1의 회로의 동작 파형 예시이다.
도 3은 VSW 노드에서 보이는 RLC 성분의 모델링이다.
도 4는 스위치 저항에 따른 VSW 노드의 동작 파형이다.
도 5는 일정하게 큰 스위치 저항 사용 시, VSW 노드의 동작 파형이다.
도 6은 일정하게 작은 스위치 저항 사용 시, VSW 노드의 동작 파형이다.
도 7은 전원 전압(VIN)에 반비례하게 스위치의 온 저항이 조절되는 개념도이다.
도 8은 전력 스위치의 음전압 발진을 방지하는 회로 예시이다.
도 9는 도 8 예시회로에 흐르는 전류와 전원전압에 따른 DRV 전압 파형 예시이다.
도 10은 음전압 발진을 방지하는 예시 회로가 적용된 경우, VSW 노드의 동작 파형이다.
이하, 본 발명의 전력 스위치의 음전압 발진 방지 회로 및 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 전력 스위치에서 발생하는 음전압 발진을 방지하기 위한 회로에 관한 것이다. 집적회로에서 원치 않는 음전압 발진은 회로의 오동작을 발생시킬 수 있다. 음전압으로 발진을 방지하면서도 고속으로 동작하도록 전원전압에 따라 전력용 스위치의 저항을 조절하는 기술을 개시한다.
도 1은 전력 스위치가 사용된, LED 조명용 벅(buck) 회로도 예시이다. LED 조명용 벅 회로는, 직렬 연결된 LED와 인덕터(L1)와, 쇼트키 다이오드와, 전력용 스위치(M1)와, 구동회로로 구성된다. PWM 신호를 입력받아 구동회로가 DRV 신호를 생성한다. DRV 신호를 통해 전력용 스위치(M1)가 켜진다. M1 스위치가 켜질 때, 인덕터의 전류는 스위치를 통해 흐르면서 증가하고, 꺼질 때는 쇼트키 다이오드를 통해 흐르면서 감소한다.
도 2는 도 1 회로의 동작 전압/전류 파형 예시이다. DRV의 신호가 하이(high)가 되면 스위치를 통해 전류가 흐르면서 인덕터 전류(IL)이 증가한다. DRV 신호가 로우(low)가 되면 인덕터 전류(IL)은 쇼트키 다이오드를 통해 흐르면서 감소한다. 스위치 신호가 켜지는 순간, 순간적으로 큰 전류가 스위치를 통해 흐르게 되는데, 이 때 VSW노드에서 RLC 성분으로 인해 공진이 발생한다.
도 3은 VSW 노드에서 보이는 RLC 성분의 모델링이다. VSW 노드에서 보이는 기생 커패시터는 인덕터, 쇼트키 다이오드, M1에서 보이는 기생커패시터 성분들의 합이다. VSW 노드의 전체 기생 커패시터는 CParastic으로 표현할 수 있다. CParastic과 함께 공진을 발생시키는 주요 인덕터(L) 성분은 L1이고, 저항(R) 성분은 M1의 온 저항에 해당하는 ROn_M1이다. 이 RLC 값들은 도 3의 그림과 같이 모델링이 가능하다. 본 발명에서는 발진의 크기를 조절하기 위해 M1의 스위치 저항(ROn_M1)을 제어하기로 한다.
도 4는 스위치 저항에 따른 VSW 노드의 동작 파형이다. 전원전압이 60V인 예시 동작 파형을 보였다. DRV 전압이 로우(low)에서 하이(high)가 되는 순간에 스위치가 켜지면서 VSW 노드의 전압이 떨어지기 시작한다. 스위치를 작은 저항을 갖는 상태로 빠르게 켜줄 경우, VSW 전압이 하강하면서 발진이 발생한다. 스위치의 저항이 작은 경우에, 큰 값으로 발진하기 때문에 음의 전압이하로 흔들리게 된다. 따라서 이러한 음전압으로의 발진을 막기 위해서는 큰 저항을 갖는 상태로 스위치를 켜 줄 수 있다. 만약 필요이상으로 큰 저항을 갖도록 스위치가 켜진다면, 스위치가 완전히 켜지기까지 너무 많은 시간이 소요되어 스위치 동작속도가 크게 느려진다.
도 5는 일정하게 큰 스위치 저항을 사용 할 때, VSW 노드의 동작파형을 그린 것이다. 전압에 따라 VSW 노드의 전압이 떨어지기 시작하는 높이가 다르다. 일정한 저항을 갖는 스위치를 동일하게 사용하여 스위치를 켜주기 때문에 모두 같은 기울기로 VSW 노드의 전압이 감소하면서 스위치가 켜지게 된다. 결과적으로, 전원전압에 비례하여 스위치가 켜지는 시간이 증가하는 문제점을 갖는다.
도 6은 일정하게 작은 스위치 저항 사용 할 경우, VSW 노드의 동작파형이다. 도 5의 경우와 반대로 스위치가 켜지는 시간을 짧게 해주기 위하여 작은 저항을 갖는 스위치 저항만을 일괄적으로 사용하였다. 그 결과, 같은 속도로 VSW 노드의 전압이 감소하였다. 전압이 높은 경우는 큰 발진에도 음의 전압으로 내려가지 않았지만 20V와 같이 상대적으로 낮은 전압에서는 음의 전압까지 내려갔다.
도 7은 전원 전압(VIN)에 반비례하게 스위치의 온 저항이 조절되는 개념도이다. 전류 I1은 VIN/R1의 크기로 흐르고, I2의 전류는 I1의 K배로 증폭되어 흐르게 전류 거울 회로로 만들어 준다. K배가 된 전류 I2는 저항 R2와 만나 I2R2 전압이 되고, 이 전압은 스위치 MS의 게이트-소스 전압(VGS)이 된다. MS 스위치의 온 저항은 게이트-소스 전압에 반비례하기 때문에 결과적으로 MS 스위치의 온 저항은 전원 전압(VIN)이 반비례하게 조절된다. 즉, 전력 스위치의 음전압 발진 방지 회로는 전류 I1을 I2로 증폭하는 전류증폭부와, I2의 전류에 의해 전압(VGS)이 설정되는 전압설정부와, 전압(VGS)에 반비례하는 저항에 의해 전류가 조절되는 전류조절부를 포함한다.
상기한 개념은 아래 식으로 증명 가능하다.
Figure 112013072082816-pat00001

위 식에서 유도된 것과 같이 스위치 MS의 온 저항(Ron)은 VIN에 반비례하게 조절되어 본 발명의 기초 이론으로 활용 된다.
도 8은 전력 스위치의 음전압 발진을 방지하는 회로의 예시와 동작파형 예시이다.
도 8을 참조하면, 본 발명의 음전압 발진 방지 회로는, 기준전압(VDD)과 접지 사이에, PWM신호 인가에 따라 구동되는 제1PMOS 트랜지스터(Mp1)와 제1NMOS 트랜지스터(Mn1)를 형성시킨 제1인버터와, 제1인버터의 출력에 따라 구동되는 제2PMOS 트랜지스터(Mp2)와 제2NMOS 트랜지스터(Mn2)를 형성시킨 제2인버터를 포함하고, 제2인버터로부터 DRV신호를 출력하는 인버터 체인을 마련하고, 전원전압(VIN)과 접지 사이에, 전원전압(VIN)에 비례하여 전류를 생성하는 제1저항(R1)과 제3NMOS 트랜지스터(Mn3)를 형성시키고, 기준전압(VDD)과 접지 사이에, 전원전압(VIN)에 반비례하는 충전전압(Von)을 생성하는 제2저항(R2), 제4NMOS 트랜지스터(Mn4), 제5NMOS 트랜지스터(Mn5)를 형성시키고, 기준전압(VDD)과 인버터 체인 출력단 사이에, 충전전압(Von)에 따라 전류(I3)를 제어하는 제3PMOS 트랜지스터(Mp3)를 형성시키고, 제2저항(R2)과 제5NMOS 트랜지스터(Mn5) 사이의 접점과 제3PMOS 트랜지스터(Mp3)의 게이트를 잇는 라인과 기준전압(VDD) 사이에 제4PMOS 트랜지스터(Mp4)를 형성시키고 있다. 즉, 전원전압(VIN), 제1저항(R1), 제3NMOS 트랜지스터(Mn3) 및 전류 거울 회로로 전류증폭부를 구성하고, 기준전압(VDD), 제2저항(R2), 제4NMOS 트랜지스터(Mn4) 및 제5NMOS 트랜지스터(Mn5)로 전압설정부를 구성하고, 제3PMOS 트랜지스터(Mp3)로서 전류조절부를 구성하고 있다.
이때, 제4PMOS 트랜지스터(Mp4)와 제5PMOS 트랜지스터(Mp5)의 게이트에는 MOT(Min on time) 신호가 입력되며, 전력용 스위치(M1)가 켜지는 순간에만 MOT 신호가 생성된다.
한편, PWM신호에 따라 인버터 체인은 선택적으로 적용될 수 있다.
이와 같이 구성된 음전압 발진 방지 회로는, 기본적으로 PWM신호가 인가되어 트랜지스터 Mp1, Mn1, Mp2, Mn2로 구성된 인버터 체인을 통해 DRV로 출력되고, 제안된 아이디어를 통해 DRV의 속도를 조절한다. 트랜지스터 Mn3을 통해 VIN 전압에 비례하는 전류가 흐르고, 트랜지스터 Mn3, Mn4, Mn5, 저항 R2를 통해 충전되는 Von전압을 VIN 전압에 반비례하게 낮추어, 트랜지스터 Mp3에 흐르는 전류 I3를 조절한다. 트랜지스터 Mp3를 통해 흐르는 전류량에 의해 DRV의 속도가 조절되어 M1 스위치를 켜주게 된다. DRV 노드의 전압이 천천히 상승하는 경우, M1의 게이트-소스 전압차(VGS)가 작아서 M1 스위치의 저항이 높은 상태로 M1이 켜진다. 반대로 DRV의 전압이 빠르게 상승하면, M1의 게이트-소스 전압차가 커져서 M1 스위치의 저항이 낮은 상태로 M1이 켜진다. 결론적으로 M1 스위치의 저항 값이 VIN 전압에 반비례하게 조절되는 동작을 한다.
한편, MOT(Min on time) 신호가 들어가는 부분은 제안된 예시 회로를 필요할 때만 동작하게 해준다. 트랜지스터 Mn3을 통해 흐르는 전류는 항상 흘러 전력을 소비하지만, Mn4를 통해 흐르는 전류는 MOT 신호가 하이(high)로 들어올 때만 흐르게 하여, M1 스위치가 켜지는 순간에만 동작하게 한다. M1 스위치가 완전히 켜진 후에는 MOT 신호가 로우(low)가 되어 제안된 예시 회로를 동작하지 않게 한다. Von 신호를 로우(low)로 만들어주는 트랜지스터 Mn4, Mn5, 저항 R2에 흐르는 전류는 차단되고, Von 신호는 하이(high)가 되어 트랜지스터 Mp3을 꺼주어서 DRV로 공급되던 I3 전류를 차단하게 된다. 결과적으로 MOT 신호를 통해 제안된 예시회로가 불필요한 동작으로 전력을 소모하는 것을 막을 수 있다.
도 9는 도 8 예시회로에 흐르는 전류와 전원전압에 따른 DRV 전압 파형 예시이다. 도 8에서 I2로 표시된 전류는 PWM이 하이(high)로 들어올 때 DRV로 들어오는 일정한 전류량이다. VIN의 값이 Vth값을 넘지 않을 때에는 DRV 전압이 천천히 증가하여 M1 스위치가 켜질 때, 저항을 크게 만든다. I3로 표시된 전류는 증폭단을 거쳐, VIN-Vth에 비례하여 흐른다. 즉, I3 전류는 VIN에 비례하여 흘러, VIN전압이 높을 때, DRV전압을 빠르게 올려주어 M1 스위치가 켜질 때, 저항을 작게 만든다.
도 10은 음전압 발진을 방지하는 예시 회로가 적용된 경우, VSW 노드의 동작파형이다. 전원전압이 60V로 클 때에는 저항을 작게 하여 스위치를 짧은 시간 안에 켜주면서도 발진이 음전압으로 내려가지 않게 하였다. 전압이 낮아질수록 스위치의 저항을 크게 해주어, 적절한 스위치 온 시간 안에 음전압 발진을 방지하면서 스위치를 고속으로 켜게 되었다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
M1 : 전력용 스위치
Mp1, Mp2, Mp3 : PMOS 트랜지스터
Mn1, Mn2, Mn3, Mn4, Mn5 : NMOS 트랜지스터
R1, R2 : 저항

Claims (6)

  1. 삭제
  2. 전원전압(VIN)과 접지 사이에, 상기 전원전압(VIN)에 비례하여 전류를 생성 및 증폭하는 제1저항(R1), 제3NMOS 트랜지스터(Mn3) 및 전류 거울 회로를 형성시키고,
    기준전압(VDD)과 접지 사이에, 상기 전원전압(VIN)에 반비례하는 충전전압(Von)을 생성하는 제2저항(R2), 제4NMOS 트랜지스터(Mn4), 제5NMOS 트랜지스터(Mn5)를 형성시키고,
    상기 기준전압(VDD)과 전력 스위치 사이에, 상기 충전전압(Von)에 따라 전류(I3)를 제어하는 제3PMOS 트랜지스터(Mp3)를 형성시키고,
    상기 제2저항(R2)과 상기 제5NMOS 트랜지스터(Mn5) 사이의 접점과 상기 제3PMOS 트랜지스터(Mp3)의 게이트를 잇는 라인과 상기 기준전압(VDD) 사이에 제4PMOS 트랜지스터(Mp4)를 형성시키고 있는 전력 스위치의 음전압 발진 방지 회로.
  3. 제2항에 있어서,
    상기 기준전압(VDD)과 접지 사이에, PWM신호 인가에 따라 구동되는 제1PMOS 트랜지스터(Mp1)와 제1NMOS 트랜지스터(Mn1)를 형성시킨 제1인버터와, 제1인버터의 출력에 따라 구동되는 제2PMOS 트랜지스터(Mp2)와 제2NMOS 트랜지스터(Mn2)를 형성시킨 제2인버터를 포함하고, 제2인버터로부터 DRV신호를 출력하는 인버터 체인을 더 포함하는 전력 스위치의 음전압 발진 방지 회로.
  4. 제2항에 있어서,
    상기 제4PMOS 트랜지스터(Mp4)와 상기 제5NMOS 트랜지스터(Mn5)의 게이트에는 MOT(Min on time) 신호가 입력되며, 상기 전력 스위치가 켜지는 순간에만 MOT 신호가 생성되는 전력 스위치의 음전압 발진 방지 회로.
  5. 삭제
  6. 삭제
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