KR101514054B1 - 듀얼 링 네트워크 제어를 구비한 전력 컨버터 - Google Patents

듀얼 링 네트워크 제어를 구비한 전력 컨버터 Download PDF

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데이비드 쥐. 오트맨
매튜 떠블류. 틸스트라
개리 스티븐 파네스
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아메리칸 수퍼컨덕터 코포레이션
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Abstract

전기 전력을 전력 시스템에 제공하는 방법은, 복수의 슬레이브 노드를 구비하는 전력 컨버터의 슬레이브 노드에서, 제1 통신 채널을 통해 제1 동기화 신호를 수신하는 단계로서, 상기 제1 동기화 신호는 상기 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 제1 동기화 신호를 수신하는 단계; 상기 컨버터의 상기 슬레이브 노드에서, 제2 통신 채널을 통해 제2 동기화 신호를 수신하는 단계로서, 상기 제2 동기화 신호는 상기 컨버터의 상기 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 제1 동기화 신호를 수신하는 단계; 상기 슬레이브 제어 노드의 내부 타이밍 특성을 상기 제1 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 단계; 상기 제1 동기화 신호가 무효인지를 결정하는 단계; 및 상기 슬레이브 제어 노드의 내부 타이밍 특성을 상기 제2 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 단계를 포함한다.

Description

듀얼 링 네트워크 제어를 구비한 전력 컨버터{POWER CONVERTER WITH DUAL RING NETWORK CONTROL}
관련 출원에 대한 상호 참조
본 출원은 2011년 3월 29일에 출원된 미국 출원 번호 13/074,225(지금은 미국 특허 제8,120,935호)에 대한 우선권을 주장한다. 상기 출원의 내용은 본 명세서에 병합된다.
기술 분야
본 발명은 전력 컨버터에 관한 것으로, 보다 상세하게는 다수의 전력 컨버터의 조정된 제어(coordinated control)에 관한 것이다.
전력 컨버터는 종종 전력을 하나의 형태로부터 또 다른 형태로 변환하는데 사용된다. 이들 전력 컨버터는 일반적으로 최대 전력 정격을 구비한다. 그러나, 일부 응용에서는, 처리될 전력이 전력 컨버터에 의해 처리될 수 있는 전력을 초과한다.
이 문제를 해결하는 하나의 방법은 단순히 더 많은 전력을 처리할 수 있는 전력 컨버터를 구축하는 것이다. 그러나, 이것은 기술적으로 곤란할 수 있고, 이러한 컨버터에 대한 수요에 따라, 이것은 불량한 사업 실무일 수 있다.
높은 전력 정격을 구비하는 전력 컨버터를 실현하는 또 다른 방법은 다수의 낮은 정격의 전력 컨버터를 병렬로 연결하는 것이다. 낮은 정격의 컨버터들이 더 높은 전력 정격을 달성하도록 협력하기 위하여, 스위칭 디바이스(일반적으로 절연된 게이트 바이폴러 트랜지스터)의 스위칭 동작이 거의 모든 시간에서 조정된다. 특히, 스위칭 동작은 낮은 정격의 전력 컨버터들 각각의 출력이 서로에 대해 동 위상에 유지되도록 제어된다.
일부 경우에, 전력 컨버터는 다른 것과 2개의 채널, 즉 동기화 신호를 전송하기 위한 제1 채널, 및 제어 데이터를 교환하기 위한 CAN 직렬 버스와 같은 제2 채널에서 통신한다. 이 구성에서, 마스터 전력 컨버터는 제어 실행을 위한 커맨드의 데이터 교환과 함께 슬레이브 전력 컨버터가 위상 로크 루프(즉, 위상 동기 루프)(phase locked loop)를 위한 기준으로 사용할 펄스를 주기적으로 방송한다.
다른 경우에, 산업용 이더넷 프로토콜은 동기화 및 데이터 교환을 이더넷 물리적 계층(예를 들어, Cat 5 케이블 및 관련된 커넥터)으로 병합한다. 예를 들어, 전력링크, Sercos III, 및 EtherCAT은 유연한 병렬화된 전력 컨버터를 조정하는데 사용될 수 있다. 이 구성을 넘어, 주문형 프로토콜이 종래의 이더넷 하드웨어 계층의 상부에 구축될 수 있다.
일 측면에서, 본 발명은 전기 전력을 전력 시스템, 예를 들어 전기 전력 그리드(electric power grid), 또는 전기 기계에 제공하는 방법을 특징으로 한다. 이러한 방법은 복수의 슬레이브 노드를 구비하는 전력 컨버터의 슬레이브 노드에서, 제1 통신 채널을 통해 제1 동기화 신호를 수신하는 단계로서, 상기 제1 동기화 신호가 전력 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장(purport)되는 것인, 상기 제1 동기화 신호를 수신하는 단계; 전력 컨버터의 슬레이브 노드에서, 제2 통신 채널을 통해 제2 동기화 신호를 수신하는 단계로서, 상기 제2 동기화 신호가 전력 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 상기 제2 동기화 신호를 수신하는 단계; 슬레이브 제어 노드의 내부 타이밍 특성을 제1 동기화 신호를 사용하여 마스터 제어 노드의 마스터 타이밍 특성과 동기화시키는 단계; 제1 동기화 신호가 무효인지를 결정하는 단계; 및 슬레이브 제어 노드의 내부 타이밍 특성을 제2 동기화 신호를 사용하여 상기 마스터 제어 노드의 마스터 타이밍 특성과 동기화시키는 단계를 포함한다.
본 방법의 일부 실시예(practice)에서, 제1 동기화 신호가 무효인지를 결정하는 단계는 제1 동기화 신호에 의해 나타나는 마스터 타이밍 특성을 슬레이브 노드의 제1 위상 로크 루프의 제1 타이밍 특성과 비교하는 단계를 포함한다.
다른 실시예는, 슬레이브 제어 노드에서, 제1 통신 채널을 통해 제1 주행 시간 신호(first time-of-flight signal)를 수신하고 제2 통신 채널을 통해 제2 주행 시간 신호를 수신하는 단계를 포함한다. 이들 실시예에는 제1 동기화가 무효인지를 결정하는 단계는 제1 주행 시간 신호의 값이 미리 결정된 범위 외에 있는지를 결정하는 단계를 포함하는 실시예, 제1 동기화가 무효인지를 결정하는 단계는 제1 통신 채널을 통해 수신된 복수의 주행 시간 신호 중 적어도 하나가 미리 결정된 범위 외에 있는지를 결정하는 단계를 포함하는 실시예, 제1 동기화가 무효인지를 결정하는 단계는 제1 동기화 신호에 의해 나타나는 마스터 타이밍 특성을 슬레이브 제어 노드의 제1 위상 로크 루프의 제1 타이밍 특성과 비교하는 단계를 포함하고, 상기 제1 타이밍 특성은 제1 주행 시간 신호에서 보상된 것인 실시예, 및 또한 제1 동기화 신호 및 제1 주행 시간 신호 또는 제2 동기화 신호 및 제2 주행 시간 신호 중 어느 쪽에 대한 회로 경로를 동시에 인에이블하는 단계를 더 포함하는 실시예들이 있다.
본 방법의 또 다른 실시예는 제1 통신 채널을 통해 제1 데이터 패킷을 수신하고 제2 통신 채널을 통해 제2 데이터 패킷을 수신하는 단계를 포함한다.
다른 실시예에서, 제1 동기화 신호를 수신하는 단계는 제1 인접한 슬레이브 제어 노드로부터 제1 동기화 신호를 수신하는 단계를 포함하고, 제2 동기화 신호를 수신하는 단계는 제2 인접한 슬레이브 제어 노드로부터 제2 동기화 신호를 수신하는 단계를 포함하고. 이들 실시예에는 제1 동기화 신호를 제1 통신 채널을 통해 제2 인접한 슬레이브 제어 노드로 송신하는 단계, 및 제2 동기화 신호를 제2 통신 채널을 통해 제1 인접한 제어 노드로 송신하는 단계를 더 포함하는 실시예가 있다.
추가적인 실시예는 전력 시스템이 전기 전력 그리드를 포함하는 실시예, 전력 시스템이 전기 기계를 포함하는 실시예, 전력 시스템이 솔라 전기 패널의 어레이를 포함하는 실시예, 전력 시스템이 배터리, 연료 전지 또는 플라이휠과 같은 에너지 저장 시스템을 포함하는 실시예, 및 전력 시스템이 풍력 터빈을 포함하는 실시예를 포함한다.
또 다른 실시예는 슬레이브 제어 노드의 내부 타이밍 특성을 제1 동기화 신호를 사용하여 마스터 제어 노드의 마스터 타이밍 특성과 동기화시키는 것과 슬레이브 제어 노드의 내부 타이밍 특성을 제2 동기화 신호를 사용하여 마스터 제어 노드의 마스터 타이밍 특성과 동기화시키는 것 사이에 시간 간격을, 내부 타이밍 특성의 편차의 크기가 선택된 임계값 미만으로 유지되도록, 선택하는 단계를 포함한다.
또 다른 실시예에서, 하나의 동기화 신호 및 다른 동기화 신호를 사용하는 것 사이에 스위칭은 실시간으로 일어난다.
또 다른 측면에서, 본 발명은 하나의 노드가 마스터 제어 노드인 복수의 노드를 구비하는 전기 전력 컨버터를 제어하는 장치를 특징으로 한다. 이러한 장치는 전력 컨버터에 있는 2개의 노드 사이에서 제1 통신 채널에 연결된 제1 평가 회로로서, 상기 제1 평가 회로는 제1 통신 채널을 통해 수신된 제1 동기화 신호의 유효성을 평가하도록 구성되고, 상기 제1 동기화 신호는 전력 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 제1 평가 회로; 전력 컨버터에 있는 2개의 노드 사이에서 제2 통신 채널에 연결된 제2 평가 회로로서, 상기 제2 평가 회로는 제2 통신 채널을 통해 수신된 제2 동기화 신호의 유효성을 평가하도록 구성되고, 상기 제2 동기화 신호는 전력 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 제2 평가 회로; 제1 평가 회로 및 제2 평가 회로와 통신하는 선택 회로로서, 상기 선택 회로는 제1 평가 회로의 출력 및 제2 평가 회로의 출력에 적어도 부분적으로 기초하여, 제1 통신 채널 및 제2 통신 채널로 구성된 그룹으로부터 선택된 통신 채널을 한정하도록 구성된 것인, 선택 회로; 및 제어 노드의 내부 타이밍 특성을 마스터 타이밍 특성과 동기화시키도록 구성된 타이밍 모듈을 포함하고, 상기 마스터 타이밍 특성은 선택된 통신 채널에 의해 운반되는 동기화 신호에 의해 나타나는 것으로 고려되는 것이다.
일부 실시예에서, 제1 평가 회로는 제1 통신 채널을 통해 수신된 제1 주행 시간 신호의 유효성을 평가하도록 구성된 제1 주행 시간 회로를 포함하고, 제2 평가 회로는 제2 통신 채널을 통해 수신된 제2 주행 시간 신호의 유효성을 평가하도록 구성된 제2 주행 시간 회로를 포함한다. 이들 실시예에는 제1 평가 회로가 제1 주행 시간 신호의 값이 미리 결정된 범위 내에 있는지의 여부를 결정하도록 구성된 실시예가 있다.
본 발명의 실시예는 또한 제1 평가 회로가 제1 동기화 신호에 의해 나타나는 것으로 주장되는 마스터 타이밍 특성에 로크된 제1 타이밍 특성을 구비하는 제1 위상 로크 루프 회로를 포함하고, 제2 평가 회로가 제2 동기화 신호에 의해 나타나는 것으로 주장되는 마스터 타이밍 특성에 로크된 제2 타이밍 특성을 구비하는 제2 위상 로크 루프 회로를 포함하는 실시예를 포함한다.
이들 실시예 중 일부에서, 위상 로크 루프의 대역폭 주파수는 제1 및 제2 통신 채널 사이를 스위칭하는 것에 의해 야기된 교란의 크기가 선택된 임계값 미만이도록 선택된다. 이들 실시예 중 일부에서, 위상 로크 루프의 대역폭 주파수는 2개의 통신 채널 사이를 스위칭하는 것에 의해 야기된 교란과 연관된 주파수 보다 훨씬 더 낮다. 대역폭 주파수가 훨씬 더 낮은 크기는 선택된 임계값에 따라 좌우될 수 있다. 이런 특징으로 인해, 채널들 사이를 스위칭하는 것은 최소 교란을 도입하여, 채널-스위칭이 실시간 동작 동안 일어날 수 있게 한다.
추가적인 실시예는 선택 회로가 제1 연결부와 제2 연결부 사이를 스위칭하도록 구성된 스위치를 포함하고, 상기 제1 연결부는 타이밍 모듈 및 제1 동기화 신호 사이의 연결부이며, 제2 연결부는 타이밍 모듈 및 제2 동기화 신호 사이의 연결부이고, 제1 동기화 신호는 제1 인접한 제어 노드로부터 수신된 것이며, 제2 동기화 신호는 제2 인접한 제어 노드로부터 수신된 것인 실시예를 포함한다.
또 다른 실시예는 제1 동기화 신호를 제1 통신 채널을 통해 제2 인접한 제어 노드에 송신하도록 구성된 제1 출력 회로; 및 제2 동기화 신호를 제2 통신 채널을 통해 제1 인접한 제어 노드에 송신하도록 구성된 제2 출력 회로를 포함한다.
또 다른 측면에서, 본 발명은 출력 전압 파형을 전력 시스템에 제공하는 장치를 특징으로 한다. 이러한 장치는, 복수의 스위칭 디바이스를 각각 포함하는 복수의 전력 컨버터로서, 각 스위칭 디바이스는 다른 전압 파형과 결합될 전압 파형을 생성하여 전력 시스템에 제공될 출력 전압 파형을 생성하도록 구성된 것인, 복수의 전력 컨버터; 복수의 제어 노드로서, 각 제어 노드는 대응하는 복수의 전력 컨버터 중 하나와 연관되고, 각 제어 노드는 대응하는 복수의 전력 컨버터 중 하나의 동작을 제어하도록 구성된 것인, 복수의 제어 노드; 제1 방향으로 제어 노드들 사이에 통신을 제공하는 제1 링 네트워크; 제1 방향과는 반대 방향인 제2 방향으로 제어 노드들 사이에 통신을 제공하는 제2 링 네트워크를 포함하며; 각 제어 노드는 제1 및 제2 링 네트워크에 제공된 데이터의 유효성의 결정에 적어도 부분적으로 기초하여 제1 및 제2 링 네트워크 중 하나에 제공된 데이터를 무시하는 수단을 포함한다.
일반적으로, 유효 스위칭 디바이스 조정(coordination)은 낮은 정격의 컨버터들 각각 내 이벤트의 타이트한 동기화 및 제어 알고리즘 데이터의 사이클마다 공유를 수반한다. 타이트한 동기화를 요구할 수 있는 이벤트의 예로는 컨버터(ADC) 샘플링 및 전력 디바이스 변조 주기의 시작 및/또는 종료를 포함한다. 공유될 데이터는 ADC 측정 값, 제어 알고리즘 입력 및/또는 출력, 및 상태 기계 스테이터스를 포함한다.
본 명세서에 설명된 듀얼 링 네트워크 토폴로지는 대부분의 경우에, 단일 점의 실패에서도 동작을 계속하여 단일 노드 또는 연결의 실패시에도 동기화를 유지할만큼 충분히 로버스트하다. 나아가, 스타트업시에, 임의의 노드를 마스터 노드로 동작하도록 지정할 수 있다. 그 결과 많은 경우에 시스템은 마스터 노드의 손실에서도 대부분의 경우에 계속 동작을 유지할 수 있다.
동기화 프로토콜은, 완전한 채널 손실의 신속한 검출을 가능하게 할 뿐 아니라 필요에 따라 2개의 리던던트 루프 채널 사이에 평활한 전이를 인에이블하게 하면서도 때때로 스퓨리어스 패킷(occasional spurious packet)으로부터 발생하는 오기능의 가능성을 감소시킨다. 일 실시예에서, 네트워크는 링 네트워크이고 리던던트 루프는 시계방향 및 반시계방향의 채널이다.
동기화 프로토콜은 또한 본질적으로(inherently) 신호 전달 및 처리에서의 지연을 보상하는 경향이 있어서, 이에 의해 동기화 에러를 최소화하거나 제거할 수 있다. 그리하여 노드들 사이에 타이트한 동기화(예를 들어, ±100 ㎱ 미만)가 달성될 수 있다. 동기화 주기 그 자체는 1 내지 10 kHz에서 선택가능하다.
본 명세서에 설명된 듀얼 링 네트워크 토폴로지는 많은 병렬 컨버터를 위한 동기화 및 데이터 교환 요구조건(requirement)(예를 들어, 3 노드, 3개를 초과하는 노드, 또는 8개를 초과하는 노드)을 지원할 수 있다. 노드들 사이에는 데이터를 공유하기 위한 제로 제어 사이클 레이턴시가 있고: 직렬 채널에서 1.25 Gb/s의 데이터 교환 속도는 교환마다 각 노드로부터 124 바이트(byte)의 데이터그램을 지원하고, 8개의 노드 시스템에서 데이터를 완전히 교환하는데 50㎲ 미만이 요구된다.
본 명세서에 설명된 듀얼 링 네트워크는 스마트 센서, 스마트 전력 극성(pole), 또는 전력 컨버터 내 다른 동기화된 서브시스템에서 애플리케이션에 적응될 수 있다. 듀얼 링 네트워크는 또한 마스터-없는 시스템에 적용될 수 있다. 듀얼 링 네트워크는 물리적 계층에 독립적이고 노드간 통신은 임의의 적절한 통신 모드를 통해 수행될 수 있다.
본 발명의 다른 특징 및 장점은 청구범위 및 이하 상세한 설명 및 첨부 도면으로부터 명백할 것이다.
도 1은 전력 전송 시스템의 블록도;
도 2a 및 도 2b는 2개의 스위칭 디바이스 및 스위칭 디바이스들 사이에 불량한 동기화의 영향을 도시하는 전류 플롯을 도시한 도면;
도 3은 듀얼 링 네트워크의 블록도;
도 4는 듀얼 링 네트워크에서 노드의 블록도;
도 5는 듀얼 링 네트워크에서 노드간 통신의 타이밍 개략도;
도 6은 전계 프로그래밍가능한 게이트 어레이에서 데이터 경로의 블록도;
도 7은 듀얼 링 네트워크에서 예시적인 노드의 블록도;
도 8은 도 7의 노드에서 대표적인 주행 시간 필터 블록의 블록도;
도 9는 도 7의 노드에서 대표적인 위상 로크 루프 블록의 블록도;
도 10은 도 7의 노드에서 골드 위상 로크 루프 블록의 블록도;
도 11a 및 도 11b는 듀얼 링 네트워크의 대안적인 실시예의 블록도.
도 1을 참조하면, 전력 전송 시스템(100)에서, 전력 보상 시스템(30)이 공공 전력 네트워크의 분배 라인(20)에 병렬 연결된다. 분배 라인(20)은 상대적으로 높은 전압(예를 들어, > 25 kV)을 분배 라인(20)에서 운반되는 더 낮은 전압(예를 들어, 6-25 kV)으로 감소시키는 제1 변압기(22a)를 통해 전송 라인 네트워크 내 전송 라인(18)에 연결한다. 제2 변압기(22b)는 전송 라인 전압을 부하(24)에 적절한 전압(예를 들어, 480 V)으로 감소시킨다.
전력 보상 시스템(30)은 에너지 저장 유닛(32), 컨버터 시스템(44), 및 컨버터 시스템(44)을 제어하기 위한 제어기(60)를 포함한다. 컨버터 시스템(44)은 개별 구성 컨버터의 것보다 더 높은 전력 정격을 달성하기 위해 병렬로 연결된 복수의 컨버터(예를 들어, 인버터)를 포함한다. 컨버터 시스템(44)은 하나 이상의 단계적 다운 전력 변압기(50), 하나 이상의 스위치기어 유닛(52), 및 퓨즈(fuse)(53)를 통해 분배 라인(20)에 연결된다.
도2a를 참조하면, 올바르게 동기화될 때, 제1 인버터(200) 및 제2 인버터(202)는 동일한 위상을 구비하는 전압 파형을 출력한다. 이들은 출력 라인(204)을 따라 극성 전류를 생성하도록 협력한다. 제1 및 제2 인버터(200, 202)가 불량하게 동기화되면, 즉 이들이 동위상이 아니면, 지터라고 지칭되고, 도 2b에 도시된 시간 지연(lag) Δt이 제1 인버터(200)의 전압 사이클(V 1a 로 표시) 및 제2 인버터(202)의 전압 사이클(V 2a 로 표시) 사이에 발생한다. 이 지터는 순환 전류 i c 를 생성한다:
Figure 112013097767396-pct00001
여기서 L은 제1 및 제2 인버터(200, 202)에 각각 연결된 제1 및 제2 위상간 인덕터(206a, 206b)의 인덕턴스이다. 순환 전류 i c 는, 어느 정도, 위상간 인덕터(206a, 206b)의 인덕턴스를 증가시키는 것에 의해 완화될 수 있다.
유사하게, 전력 컨버터 제어 알고리즘의 성능은 병렬화된 시스템 내 하나의 컨버터에서 샘플링된 값이 동일한 제어 사이클에서 다른 컨버터와 공유되는 것이 아니라, 오히려 차후 하나 또는 2개의 사이클 동안 공유되는 것을 나타낼 수 있다. 이 지연은 종종 제어 알고리즘의 달성가능한 대역폭을 감소시키고 동적 응답을 저하시킨다.
듀얼 링 네트워크 개요
도 3을 참조하면, 듀얼 링 네트워크(300)는 복수의 컨버터 중에서 데이터의 타이트한 동기화 및 낮은 레이턴시 교환을 가능하게 한다. 도시된 실시예에서, 단일 컨버터에 각각 대응하는 8개의 노드(302a-302h)는 시계방향 채널(304) 및 반시계방향 채널(306)을 형성하도록 직렬로 상호 연결된다. 이것은 듀얼 링 상호연결 토폴로지를 초래한다. 그러나, 듀얼 링 네트워크(300)에 있는 노드(302a-302h) 중에서 동기화 및 통신을 위해 본 명세서에 설명된 프로토콜 및 토폴로지는 8개의 노드를 구비하는 구성으로 제한되지 않는다. 본 명세서에 설명된 바와 같이 듀얼 링 네트워크(300)는 8개 미만의 노드로 구성되거나 8개를 초과하는 노드로 구성될 수 있다.
듀얼 링 네트워크(300) 내에 있는 하나의 노드는 마스터 노드로 동작하고; 나머지 노드는 슬레이브 노드(302b-302h)로 동작한다. 마스터 노드(302a)로 기능하는 특정 노드는 네트워크 스타트업 전에 할당되고 네트워크(300)의 동작이 정지될 때 재할당될 수 있다. 슬레이브 노드(302b-302h)는 기능부로 지정된 마스터 노드(302a) 없이는 동작하지 않는다.
이하에서 보다 상세히 설명된 바와 같이, 노드들(302a-302h) 간에 직렬 연결이 전용 시간 슬라이스 동안 사용되어 동기화 패킷 및 데이터 패킷을 교환한다. 시계방향 채널(304)에 대해서는 시계방향으로 및 반-시계방향 채널(306)에 대해서는 반시계 방향으로 통신을 제공하기 위하여, 각 노드-노드 연결은 전이중 방식(fully duplex)이다. 그 결과, 네트워크(300)는 단일 노드의 손실 또는 단일 연결의 손실 중 어느 하나에 대해 로버스트하다. 그리하여, 임의의 노드(302i)가 디스에이블되는 경우, 듀얼-링 네트워크에서 노드(302a-302i) 간 이중 연결을 통하는 것에 의해 여전히 마스터 노드(302a)로부터 오는 신호는 시계방향 채널(304)을 통해 노드(302b 및 302c)에 도달할 수 있고 반시계방향으로 채널(306)을 통해 노드(302e-302h)에 도달할 수 있다. 유사한 이유로, 하나의 노드간 연결이 파괴(disruption)되어도 마스터 노드(302a) 및 임의의 슬레이브 노드(302b-302h) 사이에 신호의 송신이 방해받지 않는다.
마스터 노드(302a)에 있는 클록은, 예를 들어, 10 kHz에서 국부 발진 구형파(local oscillating square wave)를 생성한다. 마스터 노드(302a)는 이 클록을 사용하여 1 내지 10 kHz에서 선택가능한 미리 결정된 교환 주파수로 기준 동기화 패킷을 시계방향 채널(304) 및 반시계방향 채널(306)에서 송신한다. 슬레이브 노드(302b-302h)는 이 동기화 패킷을 수신하고 이에 포함된 정보를 사용하여 마스터 노드(302a)의 것에 로크된 자기 자신의 발진 클록을 생성한다.
도 4를 참조하면, 일 실시예에서, 노드(302a-302h) 사이에 전 이중 방식의 연결(301)이 형성된다. 이 연결은 전 이중 방식의 광 트랜시버 및 광섬유 케이블에 의해 구현될 수 있다. 예시적인 광 트랜시버는 (캘리포니아주 산 호세(San Jose)에 소재하는) Avago사로부터 구입가능하고 진단 능력을 구비하는 AFBR series Small Form Pluggable (SFP) Module(부품 번호 AFBR-57RAPZ)이라는 이름 하에 시판되는 것이다. 이 트랜시버는 기가비트 이더넷 응용에서 일반적으로 사용된다. 다른 실시예에서, 다른 직렬 통신 채널 및 매체들, 예를 들어 낮은-전압 차동(differential) 신호(LVDS), Cat5 케이블(Ethernet), 또는 임의의 다른 유형의 구리 연결이 사용될 수 있다.
동기화 및 데이터 패킷의 노드간 교환은 각 노드에서 전계 프로그래밍가능하 게이트 어레이(FPGA)(400a-400h)에 의해 관리된다. FPGA(400a-400h)는 Xilinx사(캘리포니아주 산 호세에 소재하는) Virtex 5 또는 Spartan 6 그룹의 FPGA의 직렬화기/역직렬화기(SerDes)일 수 있다. 예를 들어, Avnet사(Phoenix, AZ)로부터 구입가능한 개발 키트 부품 번호 AES-XLX-V5LXT-PCIE50-G이 사용될 수 있다. 각 노드에서 FPGA(400a-400h)는 송신된 동기화 데이터를 포함하는 데이터를 추출하고, 이 데이터를 디지털 신호 프로세서(DSP)(402a-402h) 및 FPGA(400a-400h) 내 다른 모듈로 전달한다. 이들 모듈은, 예를 들어, 펄스-폭 변조(PWM) 모듈 및 아날로그-디지털 컨버터(ADC) 타이밍 모듈을 포함한다. FPGA(400a-400h)는, 내장된 트랜시버 논리, 및 링크 관리 펌웨어, 예를 들어, 8b10b 인코딩을 사용하여 데이터를 패킷화하고 인접한 노드에 있는 FPGA(400a-400h)들 간에 비동기 클록 연결을 제공하며 1.25 Gb/s에서 동작하는 Aurora Link(Xilinx)를 구비한다.
도 5의 상부 부분을 참조하면, 각 사이클은 동기화 주기(504) 및 데이터그램 패킷 교환 주기(506)로 분할된다. 데이터 교환 주기(506)는 동기화 주기(504) 이후 규정된 시간에서 시작한다. 예를 들어, 100 ㎲ 사이클 주기를 구비하는 데이터 링 네트워크(300)에서, 처음 12 ㎲는 타이밍 주기(504)로서 지정되고 나머지 88 ㎲는 데이터 교환 주기(506)로서 지정된다
동기화 주기(504) 동안, 도 5에서 n 0 으로 지정된 마스터 노드(302a)는 동기화 패킷을 시계방향 채널(304)을 사용하여 시계방향으로 및 반시계방향 채널(306)을 사용하여 반시계방향으로 미리 결정된 간격으로 송신한다. 마스터 노드 n 0 에 있는 내부 클록(예를 들어, 1.0 내지 10 kHz에서 동작함)은 시계방향 및 반시계방향 채널(304, 306)에서 동기화 패킷의 전송을 시작할 때를 나타낸다.
각 전송 사이클의 시작시에, 마스터 노드 n 0 는 제1 동기화 패킷(500)을 시계방향으로 노드 n 1 로 송신하고 제2 동기화 패킷(502)을 반시계방향으로 노드 n 7 로 송신한다. 노드 n 1 및 n 7 는 아래에 보다 상세히 설명된 바와 같이 패킷에서 운반되는 정보에 기초하여 각 내부 클록의 타이밍을 업데이트한다. 노드 n 1 및 n 7 는 이후 패킷을 제1 및 제2 동기화 패킷이 마스터 노드 n 0 로 리턴할 때까지 적절한 방향으로 이웃한 노드(즉, 각각 노드 n 2 및 n 6 )로 전달(forward)한다.
마스터 노드 n 0 로부터 주어진 슬레이브 노드 n i 로 각 동기화 패킷의 전송 시간을 고려하기 위하여, 마스터 노드 n 0 는 주행 시간(주행 시간) 패킷을 주기적으로 송신한다. 게다가, 마스터 노드 n 0 는 슬레이브 노드 n i 중 어느 것으로부터 리턴 펄스에 대한 요청을 주기적으로 송신한다.
마스터 노드 n 0 로부터 동기화 패킷을 수신할 때, 슬레이브 노드 n i 는 반향(echo) 패킷을, 동기화 패킷을 수신한 방향과는 반대 방향으로 마스터 노드 n 0 로 리턴시킨다. 마스터 노드 n 0 는 이 반향(echo) 패킷을 사용하여 이 방향으로 슬레이브 노드 n i 로 송신한 원래의 동기화 패킷에 대한 주행 시간을 결정한다. 이 결정에 기초하여, 마스터 노드 n 0 는 업데이트된 주행 시간 교정 정보를 슬레이브 노드 n i 로 송신한다. 슬레이브 노드 n i 는 이후 주행 시간 데이터를 사용하여, 마스터 노드 n 0 로부터 슬레이브 노드 n i 로 가는 길을 만들 때, 동기화 패킷에 요구되는 전이(transit) 시간을 고려하여, 자기 자신의 내부 클록을 정정한다. 이런 방식으로, 듀얼 링 네트워크(300)는 예기치 않은 요인, 예를 들어 온도 및 다른 환경적 변화로 인한 드리프트를 고려하여 주행 시간 데이터를 연속적으로 업데이트한다.
데이터 교환 주기(506), 동안, 노드(302a-302h)는 데이터, 예를 들어 측정된 입력, 동작 모드, 및 제어 알고리즘 명령을 교환한다.
데이터 교환 주기(506)는 시간-슬라이스(508a-508g)로 분할된다. 제1 시간 슬라이스(508a)에서 각 노드(302a-302h)는 자기 자신의 데이터 패킷을, 시계방향 채널(304)을 사용하여 시계방향으로 및 반시계방향 채널(306)을 사용하여 반시계방향으로 이웃한 노드로 송신한다. 제2 시간 슬라이스(508b)에서 각 노드(302a-302h)는 제1 시간 슬라이스(508a) 동안 반시계방향 및 시계방향으로부터 수신한 데이터를 반시계방향으로 및 시계방향으로 각각 앞으로(onward) 전달한다.
도 6은 일반적인 FPGA(400a-400h) 내에 데이터 처리 경로를 도시한다. 듀얼 링 네트워크(300)에서 시계방향 및 반시계방향 경로의 존재로 인해 각 노드(302a-302i)에 있는 수신 FPGA(400a-400h)는 시계방향으로부터 수신된 패킷 및 반시계방향으로부터 수신된 패킷의 순환 리던던시 체크(CRC)를 수행할 수 있다. 노드(302a-302i)는 CRC 체크에 기초하여 고려하는 이들 2개의 패킷 중 어느 것이 보다 신뢰성 있는 것인지를 선택할 수 있다. 이 데이터 교환 프로토콜은 CRC 체크를 에러 정정 알고리즘, 예를 들어 순반향 에러 정정(예를 들어, Reed-Solomon) 또는 유사한 알고리즘으로 직접 교체할 수 있다.
듀얼 링 네트워크(300)에서 데이터 교환 패킷은 124 바이트를 운반한다. 네트워크 교환으로부터 출력 데이터는 연속 어드레스 공간(DRAM)에 제공된다. 각 FPGA(400a-400h)는 "양호한(good)" 및 "새로운(fresh)" 데이터만을 DRAM에 제공하고, 이 데이터가 이들 기준을 충족하지 않는지 여부를 나타낸다. 직접 메모리 액세스(DMA)는 근-제로 프로세서 오버헤드로 데이터를 DSP 국부 메모리로/로부터 이동시키기 위해 네트워크 데이터 교환 프로세스에서 조정될 수 있다.
동기화 논리
도 7에 도시된 바와 같이, 각 노드에서 동기화 논리는 시계방향 회로(700a) 및 반시계방향 회로(700b)를 포함한다.
시계방향 및 반시계방향 회로(700a, 700b) 각각에 있는 위상 로크 루프(PLL) 논리 모듈(702a, 702b) 및 주행 시간 필터(704a, 704b)는 시계방향 및 반시계방향 채널(304, 306)의 로크된 스테이터스 또는 전체 로버스트니스를 각각 모니터링한다.
PLL 모듈(702a, 702b)은 적절한 방향으로 이웃한 노드로부터 원시 시계방향 및 반시계방향 동기화 펄스(706a, 706b)를 각각 수신한다. 이들 펄스(706a, 706b)에 부분적으로 기초하여, PLL 모듈(702a, 702b)은 시계방향 및 반시계방향 채널(304, 306)을 통해 수신된 동기화 정보가 사용하기에 적절한지 또는 듀얼 링 네트워크(300)에서 문제를 나타내는지 여부를 결정한다.
유사하게, 도 8과 관련하여 보다 상세히 설명된 주행 시간 필터(704a, 704b)는 적절한 이웃한 노드로부터 원시 시계방향으로 및 반시계방향으로 주행 시간 패킷(708a, 708b)을 각각 수신한다. 원시 주행 시간 패킷(708a, 708b)을 처리한 후 각 주행 시간 필터(704a, 704b)는 주행 시간 로크 스테이터스 신호(710a, 710b)를 출력한다. 주행 시간 로크 스테이터스 신호(710a, 710b)는 로크 검출 논리로 송신된다. 각 주행 시간 필터(704a, 704b)는 또한 컨디셔닝된 주행 시간 신호(712a, 712b)를 출력하며, 이 컨디셔닝된 주행 시간 신호는 대응하는 PLL 모듈(702a, 702b)에 송신되어 이 PLL 모듈(702a, 702b)이 듀얼 링 네트워크(300)에서 동기화 신호의 전달 시간을 보상할 수 있게 한다.
각 PLL 모듈(702a, 702b)은 수신된 원시 동기화 펄스(706a, 706b) 및 컨디셔닝된 주행 시간 신호(712a, 712b)에 기초하여 주행 시간에 요구되는 보상에 기초하여 그 주파수 및 위상을 로크한다. PLL 모듈(702a, 702b)은 보상된 로크 스테이터스 신호(714a, 714b)를 출력하며 이 보상된 로크 스테이터스 신호는 마스터 노드 기준에 ±100 ㎱ 내로 로크된다. PLL 모듈(702a, 702b)의 로크 스테이터스의 결정은 도 9와 관련하여 이하에서 보다 상세히 설명된다.
"골드" PLL이라고 지칭되는 제3 PLL 모듈(716)은 출력 동기화 펄스(718) 및 PLL 주기 출력(720)을 생성하고 이들 모두는 FPGA(400a-400h) 내 다른 타이밍 관련된 성분(예를 들어, ADC 판독) 및 래치된 출력(예를 들어, PWM, 게이트 신호 등)에 사용된다. 주행 시간 로크 스테이터스 신호(710a, 710b) 및 PLL 로크 스테이터스 신호(714a, 714b)는 시계방향 및 반시계방향 채널(304, 306) 중 어느 것(어느 하나, 또는 둘 모두)이 로버스트한지 및 이에 따라 어느 원시 동기화 펄스(706a, 706b) 및 어느 컨디셔닝된 주행 시간 신호(712a, 712b)가 골드 PLL(716)에 사용되기에 적절한지를 결정하는데 사용된다.
채널 선택 논리(722)는 로크된 방향으로부터 원시 동기화 펄스(706a, 706b) 중 하나 및 컨디셔닝된 주행 시간 신호(712a, 712b) 중 하나를 선택하고 이를 골드 PLL(716)에 송신한다. 선택된 채널이 (예를 들어, 케이블 견인(pull), 손실 노드, 반복된 손상 데이터, 또는 다른 파괴(disruption)로 인해) 로크되지 않으면, 골드 PLL(716) 에의 동기화 펄스 및 주행 시간 보상 입력은 실시간으로 채널 선택 논리(722)에 의해 다른 채널로, 이용가능하고 사용하기에 적절하다면, 스위칭된다. 이 채널 선택 논리(722)는 동기화 펄스 및 주행 시간 입력을 모두 동시에 스위칭한다. 따라서, 주어진 노드가 링에 대해 일 방향으로 큰 동기화 펄스 전달 지연을 가지는 경우에도 (그러나 다른 방향으로는 아님), 이 지연은 채널을 스위칭할 때 대응하는 주행 시간 신호에 의해 즉시 보상될 수 있다. 이러한 동시 스위칭은 골드 PLL(716)로부터 오는 출력의 위상에 효과적으로 순 변화(net change)를 야기하지 않는다.
동기화 펄스(706a, 706b) 사이 및 대응하는 주행 시간 신호(712a, 712b) 사이를 스위칭하는 능력은, PLL 모듈(702a, 702b) 내 위상 로크 루프의 대역폭 주파수가 스위치를 실행할 때 발생하는 과도적인 불규칙성의 주파수 내용보다 훨씬 더 낮기 때문에 부분적으로 발생한다. 그 결과, 이들 불규칙성은 골드 PLL(716)의 출력에 나타나지 않는다.
PLL 모듈(702a, 702b); 주행 시간 필터(704a, 704b); 및 함께 선택된 로크 논리 기준이 동적으로 협력하여 때때로 스퓨리어스 패킷으로부터 상당한 면역력을 제공하여, 완전한 채널 손실의 신속한 검출을 가능하게 하고, 각 신호들 사이에 각도 차이가 작은 경우에 시계방향 및 반시계방향 사이에 골드 PLL(716)의 전이를 평활하게 한다. 전체 상태 기계는 시스템의 스타트업을 관리하고 골드 PLL(716)이 데이터 교환 전에 로크되는 것을 보장한다.
도 8을 참조하면, 일반적으로, 각 주행 시간 필터(704a, 704b)의 로크는 마스터 노드(302a)로부터 수신된 일련의 원시 주행 시간 값이 허용가능한 에러 범위 내에 있는지의 여부에 기초하여 결정된다. 보다 구체적으로, 마스터 노드(302a)로부터 송신된 원시 주행 시간 값(본 명세서에서 C_offset1로 도시)은 듀얼 링 네트워크(300)의 노드(302b-302h) 중 하나에서 대표적인 주행 시간 필터(704i)에 의하여 수신된다. C_offset1의 값은 마스터 타이밍 클록과 동기화시키기 위하여 전진(advance)하거나 역진하는(hold back) 시간의 양(예를 들어, 2 ㎲)을 이 노드의 PLL에 나타낸다.
가비지 필터(802)는 C_offset1을 수신하고 C_offset1 의 값이 미리 결정된 바운드(bound) 내에 있는지의 여부를 결정한다. 가비지 필터(802)가 C_offset1이 허용가능한 범위 내에 있는 것으로 결정하면, 이 가비지 필터는 C_offset1의 값과 같고 부울리안 플래그 Q_offset을 설정하는 파라미터 C_offset2의 값을 출력한다. 대안적으로, 가비지 필터(802)가 C_offset1이 바운드(bound) 밖에 있는 것으로 결정하면, 이 가비지 필터는 C_offset2를 C_offset1의 마지막으로 알려진 양호한 값으로 설정하고 Q_offset 플래그를 소거한다.
저역 통과 필터(LPF)(804)는 C_offset2를 수신하고, 최근 주행 시간 값의 스트림이 일부 미리 결정된 바운드(bound) 내에 있는지의 여부를 나타내는 (즉, 주행 시간 값의 스트림의 전체 로버스트니스를 나타내는) 부울리안 출력 Q_LPF_converge을 생성한다. LPF(804)는 또한, C_offset2가 공급되는 저역 통과 필터의 출력인 C_offset3을 출력한다. LPF(804)로부터 C_offset3을 수신한 것에 응답하여, 절삭 요소(truncation element)(806)는 절삭(truncated)되거나 라운딩(rounded)된 출력 C_offset4을 생성하여 이를 주행 시간 필터(704i)에 대응하는 PLL에 송신한다.
주행 시간 상태 기계(808)는 가비지 필터(802) 및 LPF(804)로부터 각각 부울리안 출력 Q_offset 및 Q_LPF_converge를 수신한다. 리키 버킷 알고리즘(leaky bucket algorithm)을 사용하여, 주행 시간 상태 기계(808)는, Q_offset에 부분적으로 기초하여, 수신된 주행 시간 신호들이 미리 결정된 시간 주기에서 얼마나 많이 바운드 밖에 있는지의 여부를 결정한다. 다수의 최근의 스퓨리어스 주행 시간 신호를 나타내는 리키 버킷 알고리즘의 결과, 및 최근의 주행 시간 신호의 일관성을 나타내는 Q_LPF_converge의 값에 기초하여, 상태 기계(808)는 주행 시간 스트림의 유효성을 결정한다. 상태 기계(808)는 이후, 주행 시간 채널이 로버스트한 것으로 식별되면 설정되고 그렇지 않으면 소거되는 부울리안 신호 Q_time-of-flight_ready를 출력한다.
도 9를 참조하면, 노드 n i 에 있는 대표적인 PLL 모듈(702i)은 대응하는 노드(302i)의 타이밍을 마스터 노드(302a)의 것과 동기화시키는 요소를 포함한다. PLL 모듈(702i)은 마스터 노드(302a)의 타이밍 및 노드 n i 의 타이밍을 각각 나타내는 2개의 구형파 신호 S_ref 및 S_PLL를 수신하고 S_ref 및 S_PLL 사이의 시간 차이를 나타내는 신호 C_diff_sampled를 출력하는 위상 비교기(902)를 포함한다.
마스터 노드(302a) 내 기준 클록의 타이밍 및 노드 n i 의 이 PLL 발진기 출력(912)이 완벽히 동기화되면, C_diff_sampled는 제로이다. 그러나, 마스터(302a)로부터 오는 동기화 신호가 노드 n i 에 도달하는데 필요한 주행 시간으로 인해 C_diff_sampled는 일반적으로 비-제로이다.
합산 정션(904)은 C_diff_sampled 및 C_offset4을 합산(sum)하고 전술된 주행 시간 정정을 수행하여, C_error1을 생성한다. PLL(702i)이 마스터 노드(302a)에 올바르게 로크되고 올바른 주행 시간 정정이 사용되면, C_error1는 제로이다; 그렇지 않으면, C_error1은, PLL(702i)이 마스터 노드(302a)와 로크에 실패한 크기를 나타내는 비-제로 값을 구비한다.
PLL 가비지 필터(906)는 C_error1을 사용하여 PLL 로크가 신뢰성이 있는지의 여부를 결정한다. 특히, C_error1의 값이 미리 결정된 임계값 미만이면, 가비지 필터(906)는 이를 C_error2로 출력한다. C_error1이 미리 결정된 임계값을 초과하면, 가비지 필터(906)는 C_error2를 C_error1에 대해 마지막으로 알려진 양호한 값으로 설정하고 부울리안 플래그 Q_error1을 PLL 로크 실패를 나타내도록 설정한다.
가비지 필터(906)는 C_error2 및 Q_error1의 값을, 전술된 주행 시간 상태 기계(808)와 유사한 방식으로 동작하는 PLL 상태 기계(908)에 제공한다.
구체적으로, PLL 상태 기계(908)는 2개의 인자, 즉 (1) (신호 스트림의 전체 로버스트니스를 나타내는) 주어진 시간 주기에서 수신된 바운드 밖 에러 신호의 수; 및 (2) (노드 n i 의 타이밍 시스템 및 마스터 노드 n 0 의 타이밍 시스템 사이의 일치를 나타내는) 각 개별 에러 신호의 전체 값에 기초하여 PLL(702i)의 전체 로버스트니스를 나타내는 파라미터를 출력한다. 이들 인자를 조합하면 PLL 채널 선택에 안정성을 제공할 수 있고, 이에 의해 때때로 스퓨리어스한 동기화 신호들이 갑작스러운 및 빈번한 채널 스위칭을 야기하는 것을 방지할 수 있다. 가비지 필터(906)로부터 C_error2의 값 및 PLL 상태 기계(908)로부터의 출력은 비례 적분(PI) 스테이지 모듈(910)에 공급되고 그 이득은 PLL에 대해 원하는 "관성(inertia)" 레벨을 얻도록 조정될 수 있다.
다시 도 7을 참조하면, 골드 PLL(716)은 도 8의 C_offset4에 대응하는 컨디셔닝된 주행 시간 신호(즉, 가비지 필터(802) 및 LPF(804)를 통과한 후 주행 시간 신호)를 수신한다. 골드 PLL(716)는 또한 도 9에 기술된 PLL 필터(702i)에 의해 처리된 조정된 신호가 아니라 마스터 노드(302a)로부터 수신된 원시 동기화 펄스를 사용한다.
도 10을 참조하면, 골드 PLL(716)는 2개의 세트의 동기화 및 주행 시간 신호를 수신한다. 하나의 세트, S_ref_chA 및 C_offset4_chA는 시계방향 채널(304)로부터 오고; 다른 세트, S_ref_chB 및 C_offset4_chB는 반시계방향 채널(306)로부터 온다. 골드 PLL(716)에의 입력은 전술된 바와 같이 주행 시간 정정의 전체 로버스트니스 및 각 방향에 대한 PLL 로크에 따라 시계방향 채널(304) 및 반시계방향 채널(306) 사이에서 스위칭될 수 있다. 진리 테이블을 사용하여 시계방향 채널(304) 및 반시계방향 채널(306) 사이를 선택할 수 있다.
위상 비교기(1002), 합산 정션(1004), 골드 PLL 가비지 필터(1006), 골드 PLL 상태 기계(1008) 및 골드 PI 모듈(1010)을 포함하는 골드 PLL(716)의 동작은 도 9와 관련하여 기술된 PLL(704i)의 동작과 실질적으로 유사하다. 일부 경우에, 골드 PLL 가비지 필터(1006)에 대한 설정은 통상적인 PLL 가비지 필터(906)의 것과는 상이하다. 골드 PLL(716)로부터의 출력 C_PLL_period 및 Q_PLL_locked_chG는 FPGA(400a-400h)의 다른 타이밍 시스템을, 시계방향 및 반시계방향 채널 중 이 시간에 선택된 것을 통해 수신된 마스터 타이밍 특성과 동기화시키는데 사용된다.
대안적인 실시예
도 11a 및 도 11b를 참조하면, 대안적인 실시예에서, 전술된 듀얼-링 네트워크는 추가적인 리던던시를 제공하는 여분의 연결성(extra connectivity)으로 증강된다.
도 11a 및 도 11b는 짝수개의 노드 및 홀수개의 노드를 각각 구비하는 2개의 증강된 듀얼-링 네트워크(1100, 1102)를 도시한다. 증강된 듀얼-링 네트워크(1100, 1102)에서, 각 노드 n i 는 표준 듀얼-링 네트워크(300)와 관련하여 전술된 바와 같이 1차 연결을 통해 이웃한 노드 n i-1 및 n i+1 에 연결된다. 그러나, 게다가, 각 노드 n i 는 또한 백업 연결을 통해 노드 n i-2 및 n i+2 에 연결된다. 이 백업 연결은 증강된 듀얼 링 네트워크(1100, 1002)에 노드 실패의 서브셋이 더 큰 것에도 불구하고 계속 기능하는 능력을 제공하여, 이에 의해 링이 단절되기 전에 실패할 수 있는 노드의 수(예를 들어, 최악의 경우에 2개의 노드 및 더 양호한 경우에 N/2개의 노드(라운드 다운된(rounded down))를 증가시킨다.
노드(302a-302i)는 증강된 링 네트워크(1100, 1102)에서 1차 연결을 통해 전술된 방법을 사용하여 상태 데이터를 전달(pass)한다. 그러나, 데이터 전송의 각 시간 슬라이스 동안, 각 노드(302a-302h)는 또한 백업 연결을 따라 그 전송물(transmission)을 복제(duplicate)한다. 예를 들어, n i-1 링크를 따라 송신된 전송물은 또한 n i-2 링크를 따라 송신될 수 있고, n i+1 링크를 따라 송신된 전송물은 또한 n i+2 링크를 따라 송신될 수 있다.
디폴트로써, 노드(302a-302i)는 1차 연결을 통해 수신된 상태 데이터 메시지를 처리하여 전달할 수 있다. 그러나, 주어진 시간 슬라이스 동안, 노드(302b)가 1차 연결에서 상태 데이터를 수신하지 않는다면 (부적절하게 포맷된 패킷을 수신한다면), 이 노드(302b)는 데이터의 부재(lack)(또는 무효 데이터의 수신)를 이웃한 송신 노드(302a)가 실패한 것을 나타내는 지시로서 해석한다. 이 노드(302b)는 이후 백업 연결로부터 수신된 상태 데이터 메시지를 처리하여 전달하며, 이에 실패한 노드(302a)의 바이패스를 수행한다.
바이패스는 특정 점에만 효과적이다. 일단 2개의 이웃한 노드(302a, 302b)가 실패하면, 이들 노드 주위로 바이패스는 더 이상 가능하지 않고, 링은 이 점에서 단절된다. 그러나, 2개의 노드(302a, 302b)에서 실패한 경우에도 시스템은 임의의 2개의 나머지 동작 노드(302c-302h)들 사이에 시계방향 또는 반시계방향의 경로가 여전히 존재하기 때문에 감소된 기능을 보유한다. 그러나, 또 다른 쌍의 이웃한 노드(305d, 305e)가 실패하고, 이 쌍이 제1 쌍의 실패한 노드(302a, 302b)에 바로 인접해 있지 않다면, 적어도 하나의 노드(302c)는 동작이 분리되고, 링 네트워크는 실패한다.
병렬화된 컨버터에 대해 전술하였으나, 데이터의 타이트한 동기화 및 낮은 레이턴시 교환이 또한 다중 레벨 컨버터 또는 보다 일반적으로, 모듈식 전력 컨버터와 같은 다른 전력 컨버터 토폴로지에서 조정된 스위칭을 구현하는데 유용하다. 추가적으로, 동기화 및 데이터 교환 메커니즘은 스마트 센서 또는 스마트 전력 극성(pole)과 같은 컨버터 내 "스마트" 성분을 개발하는데 유용할 수 있다.
도 3과 관련하여 설명된 바와 같이, 각 노드는 전력 컨버터에 대응한다. 그러나, 본 명세서에 설명된 방법 및 시스템은 디바이스들이 서로 동기적으로 동작하는 것이 예상되는 임의의 시스템에 적용될 수 있다. 따라서, 노드는 다른 디바이스일 수 있다. 예를 들어, 일부 응용에서 다른 위치에서 일부 이벤트에 대응하는 하나의 위치에서 데이터를 얻는 것이 바람직할 수 있다. 이 경우에, 이 이벤트와 데이터 획득을 동기화시키는 것이 유리하다. 하나의 이러한 응용에서, 큰 거리만큼 분리된 하나 이상의 점에서의 전압이 다른 점에서 발생하는 이벤트에 응답하여 변하는 방법을 아는 것이 흥미로울 수 있다. 이 경우에, 하나 이상의 노드는 센서인 것이 유리할 수 있다.
전력 컨버터가 본 명세서에 설명된 방식으로 서로 협력할 수 있는 능력으로 인해 더 작은 전력 컨버터를 조합하여 더 큰 컨버터를 형성할 수 있다. 예를 들어, 풍력 터빈은 종종 전력 컨버터를 사용하여 풍력 터빈의 출력의 가변적인 진폭 및 주파수를 전력 그리드에서 요구하는 일정한 진폭 및 주파수로 변환한다. 풍력 터빈이 임의의 이용가능한 컨버터보다 더 높은 출력을 가지고 있는 경우, 이 풍력 터빈은 본 명세서에 설명된 바와 같이 다수의 컨버터를 조합하여 전력을 생성하는데 여전히 사용될 수 있다. 유사하게, 솔라 팜(solar farm)은 전력 컨버터를 사용하여 솔라 전기 패널의 어레이로부터 가변적인 dc를 전력 그리드에서 요구하는 일정한 진폭 및 주파수로 변환한다. 솔라 팜이 임의의 이용가능한 컨버터보다 높은 출력을 가지는 경우, 이 솔라 팜은 본 명세서에 설명된 바와 같이 다수의 컨버터를 조합하는 것에 의해 전력을 생성하는데 여전히 사용될 수 있다.
따라서 컨버터 동기화 방법 및 시스템을 이용하면 여러 사이즈의 전력 컨버터들이 기존의 전력 컨버터로부터 구축될 수 있다. 최적화된 전력 컨버터의 이러한 모듈식 구성은 소비자에 더 많은 융통성을 제공하여 소비자에 더 많은 전력 정격 중에서 선택할 수 있게 하고, 소비자가 찾는 각 전력 정격에 대한 개별 전력 컨버터를 제조할 수 없었던 제조사에 더 높은 효율을 제공한다.
상기 상세한 설명은 예시를 위한 것일 뿐 본 발명의 범위를 제한하는 것이 아니며, 본 발명은 첨부된 청구범위에 의해 한정되는 것으로 이해된다. 다른 실시예들은 이하 청구범위 내에 있는 것이다.
본 발명, 및 선호되는 실시예를 설명하였으나, 신규하고 진보된 것은 이하 청구범위에서 청구된다.

Claims (20)

  1. 전기 전력을 전력 시스템에 제공하는 방법으로서,
    복수의 슬레이브 노드를 구비하는 전력 컨버터의 슬레이브 노드에서, 제1 통신 채널을 통해 제1 동기화 신호를 수신하는 단계로서, 상기 제1 동기화 신호가 상기 전력 컨버터의 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 상기 제1 동기화 신호를 수신하는 단계;
    상기 전력 컨버터의 상기 슬레이브 노드에서, 제2 통신 채널을 통해 제2 동기화 신호를 수신하는 단계로서, 상기 제2 동기화 신호가 상기 전력 컨버터의 상기 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 상기 제2 동기화 신호를 수신하는 단계;
    상기 슬레이브 노드의 내부 타이밍 특성을 상기 제1 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 단계;
    상기 제1 동기화 신호가 무효인지를 결정하는 단계; 및
    상기 슬레이브 노드의 내부 타이밍 특성을 상기 제2 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 단계를 포함하는, 전기 전력을 전력 시스템에 제공하는 방법.
  2. 제1항에 있어서, 상기 제1 동기화 신호가 무효인지를 결정하는 단계는 상기 제1 동기화 신호에 의해 나타나는 마스터 타이밍 특성을 상기 슬레이브 노드의 제1 위상 로크 루프(phase locked loop)의 제1 타이밍 특성과 비교하는 단계를 포함하는 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  3. 제1항에 있어서, 상기 슬레이브 노드에서,
    상기 제1 통신 채널을 통해 제1 주행 시간 신호(first time-of-flight signal), 및
    상기 제2 통신 채널을 통해 제2 주행 시간 신호를 수신하는 단계를 더 포함하는, 전기 전력을 전력 시스템에 제공하는 방법.
  4. 제3항에 있어서, 상기 제1 동기화가 무효인지를 결정하는 단계는 상기 제1 동기화 신호에 의해 나타나는 상기 마스터 타이밍 특성을 상기 슬레이브 노드의 제1 위상 로크 루프의 제1 타이밍 특성과 비교하는 단계를 포함하고, 상기 제1 타이밍 특성은 상기 제1 주행 시간 신호가 보상된 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  5. 제3항에 있어서, 상기 제1 동기화 신호 및 상기 제1 주행 시간 신호 또는 상기 제2 동기화 신호 및 상기 제2 주행 시간 신호 중 어느 한 쪽에 대한 회로 경로를 동시에 인에이블하는 단계를 더 포함하는, 전기 전력을 전력 시스템에 제공하는 방법.
  6. 제1항에 있어서, 상기 제1 통신 채널을 통해 제1 데이터 패킷을 수신하고 상기 제2 통신 채널을 통해 제2 데이터 패킷을 수신하는 단계를 더 포함하는, 전기 전력을 전력 시스템에 제공하는 방법.
  7. 제1항에 있어서,
    상기 제1 동기화 신호를 수신하는 단계는 제1 인접한 슬레이브 노드로부터 상기 제1 동기화 신호를 수신하는 단계를 포함하고,
    상기 제2 동기화 신호를 수신하는 단계는 제2 인접한 슬레이브 노드로부터 상기 제2 동기화 신호를 수신하는 단계를 포함하는 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  8. 제7항에 있어서,
    상기 제1 동기화 신호를 상기 제1 통신 채널을 통해 상기 제2 인접한 슬레이브 노드에 송신하는 단계, 및
    상기 제2 동기화 신호를 상기 제2 통신 채널을 통해 상기 제1 인접한 슬레이브 노드에 송신하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서, 상기 전력 시스템은 전기 전력 그리드(electric power grid)를 포함하는 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  10. 제1항에 있어서, 상기 전력 시스템은 전기 기계를 포함하는 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  11. 제10항에 있어서, 상기 전기 기계는 풍력 터빈을 포함하는 것인, 전기 전력을 전력 시스템에 제공하는 방법.
  12. 제1항에 있어서, 상기 슬레이브 노드의 내부 타이밍 특성을 상기 제1 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 것과 상기 슬레이브 노드의 내부 타이밍 특성을 상기 제2 동기화 신호를 사용하여 상기 마스터 제어 노드의 상기 마스터 타이밍 특성과 동기화시키는 것 사이의 시간 간격을, 상기 내부 타이밍 특성의 편차의 크기가 선택된 임계값 미만으로 유지되도록, 선택하는 단계를 더 포함하는, 전기 전력을 전력 시스템에 제공하는 방법.
  13. 복수의 노드를 구비하되, 그중 하나의 노드가 마스터 제어 노드인 것인 전기 전력 컨버터를 제어하는 장치로서,
    상기 전력 컨버터에 있는 2개의 노드들 사이 제1 통신 채널에 연결된 제1 평가 회로로서, 상기 제1 평가 회로가 상기 제1 통신 채널을 통해 수신된 제1 동기화 신호의 유효성을 평가하도록 구성되고, 상기 제1 동기화 신호가 상기 전력 컨버터의 상기 마스터 제어 노드의 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 상기 제1 평가 회로;
    상기 전력 컨버터에 있는 상기 2개의 노드 사이의 제2 통신 채널에 연결된 제2 평가 회로로서, 상기 제2 평가 회로가 상기 제2 통신 채널을 통해 수신된 제2 동기화 신호의 유효성을 평가하도록 구성되고, 상기 제2 동기화 신호가 상기 전력 컨버터의 상기 마스터 제어 노드의 상기 마스터 타이밍 특성을 나타내는 것으로 주장되는 것인, 상기 제2 평가 회로;
    상기 제1 평가 회로 및 상기 제2 평가 회로와 통신하는 선택 회로로서, 상기 선택 회로가, 상기 제1 평가 회로의 출력 및 상기 제2 평가 회로의 출력에 적어도 부분적으로 기초하여, 기 제1 통신 채널 및 상기 제2 통신 채널로 구성된 그룹으로부터 선택된 통신 채널을 한정하도록 구성된 것인, 상기 선택 회로; 및
    상기 제어 노드의 내부 타이밍 특성을 상기 마스터 타이밍 특성과 동기화시키도록 구성된 타이밍 모듈을 포함하되,
    상기 마스터 타이밍 특성은 상기 선택된 통신 채널에 의해 운반되는 동기화 신호에 의해 나타내는 것으로 고려되는 것인, 전기 전력 컨버터의 제어장치.
  14. 제13항에 있어서,
    상기 제1 평가 회로는 상기 제1 통신 채널을 통해 수신된 제1 주행 시간 신호의 유효성을 평가하도록 구성된 제1 주행 시간 회로를 포함하고,
    상기 제2 평가 회로는 상기 제2 통신 채널을 통해 수신된 제2 주행 시간 신호의 유효성을 평가하도록 구성된 제2 주행 시간 회로를 포함하는 것인, 전기 전력 컨버터의 제어장치.
  15. 제14항에 있어서, 상기 제1 평가 회로는 상기 제1 주행 시간 신호의 값이 미리 결정된 범위 내에 있는지의 여부를 결정하도록 구성된 것인, 전기 전력 컨버터의 제어장치.
  16. 제13항에 있어서,
    상기 제1 평가 회로는 제1 동기화 신호에 의해 나타나는 것으로 주장된 마스터 타이밍 특성에 로크된 제1 타이밍 특성을 구비하는 제1 위상 로크 루프 회로를 포함하고,
    상기 제2 평가 회로는 상기 제2 동기화 신호에 의해 나타나는 것으로 주장되는 마스터 타이밍 특성에 로크된 제2 타이밍 특성을 구비하는 제2 위상 로크 루프 회로를 포함하는 것인, 전기 전력 컨버터의 제어장치.
  17. 제16항에 있어서, 상기 제1 및 제2 위상 로크 루프는 상기 제1 및 제2 통신 채널들 사이의 스위칭에 의하여 야기된 교란의 크기가 미리 한정된 임계값 미만이 되도록 선택된 대역폭 주파수를 구비하는 것인, 전기 전력 컨버터의 제어장치.
  18. 제13항에 있어서, 상기 선택 회로는 제1 연결부와 제2 연결부 사이를 스위칭하도록 구성된 스위치를 포함하고,
    상기 제1 연결부는 상기 타이밍 모듈 및 상기 제1 동기화 신호 사이의 연결이며,
    상기 제2 연결부는 상기 타이밍 모듈 및 상기 제2 동기화 신호 사이의 연결이며,
    상기 제1 동기화 신호는 제1 인접한 제어 노드로부터 수신되고, 상기 제2 동기화 신호는 제2 인접한 제어 노드로부터 수신된 것인, 전기 전력 컨버터의 제어장치.
  19. 제13항에 있어서,
    상기 제1 동기화 신호를 상기 제1 통신 채널을 통해 제2 인접한 제어 노드에 송신하도록 구성된 제1 출력 회로; 및
    상기 제2 동기화 신호를 상기 제2 통신 채널을 통해 제1 인접한 제어 노드에 송신하도록 구성된 제2 출력 회로를 더 포함하는, 전기 전력 컨버터의 제어장치.
  20. 출력 전압 파형을 전력 그리드에 제공하는 장치로서,
    복수의 스위칭 디바이스를 각각 구비하는 복수의 전력 컨버터로서, 각 스위칭 디바이스가 다른 전압 파형과 조합될 전압 파형을 생성하여 상기 전력 그리드에 제공될 출력 전압 파형을 생성하도록 구성된 것인, 상기 복수의 전력 컨버터;
    상기 대응하는 복수의 전력 컨버터 중 하나와 각각 연관된 복수의 제어 노드로서, 각 상기 제어 노드가 상기 대응하는 복수의 전력 컨버터 중 상기 하나의 동작을 제어하도록 구성된 것인, 상기 복수의 제어 노드;
    제1 방향으로 상기 제어 노드들 사이에 통신을 제공하는 제1 링 네트워크; 및
    상기 제1 방향과는 반대 방향인 제2 방향으로 상기 제어 노드들 사이의 통신을 제공하는 제2 링 네트워크를 포함하되;
    각 상기 제어 노드는 상기 제1 및 제2 링 네트워크에 제공된 데이터의 유효성의 결정에 적어도 부분적으로 기초하여 상기 제1 및 제2 링 네트워크 중 하나에 제공된 상기 데이터를 무시하는 수단을 포함하는 것인, 출력 전압 파형을 전력 그리드에 제공하는 장치.
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