KR101513150B1 - 표시 장치 및 이에 사용되는 타이밍 컨트롤러 - Google Patents

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Abstract

원가를 낮추기 위한 표시 장치 및 이에 사용되는 타이밍 컨트롤러가 개시된다. 상기 표시 장치는 각각 제1 서브 화소와 제2 서브 화소를 포함하는 복수의 단위 화소들을 포함하는 표시 패널로서, 제1 서브 화소는 제1 게이트 배선과 데이터 배선에 전기적으로 연결되고, 제2 서브 화소는 제2 게이트 배선과 데이터 배선에 전기적으로 연결되는 표시 패널, 및 복수의 입력 영상 신호들을 수신하는 수신부와, 수신된 입력 영상 신호를 제1 배열로 정렬하여 저장하는 제1저장부와, 제1저장부에 저장된 입력 영상 신호를 제2 배열로 재정렬하여 순차적으로 출력하는 직렬화부와, 순차적으로 출력된 입력 영상 신호를 제1 감마 곡선을 참조하여 제1 보상 신호로 변환하는 제1 보상부와, 순차적으로 출력된 입력 영상 신호를 제2감마 곡선을 참조하여 제2 보상 신호로 변환하는 제2 보상부를 포함하는 타이밍 콘트롤러, 및 제1보상신호 및 제2보상 신호를 수신하여, 데이터 배선에 제1 계조 전압 및 제2계조 전압을 출력하는 데이터 구동부를 포함한다.
감마 곡선, 오프셋 값, 메모리

Description

표시 장치 및 이에 사용되는 타이밍 컨트롤러{Display apparatus and timing controller therein}
본 발명은 표시 장치 및 이에 사용되는 타이밍 컨트롤러에 관한 것이다.
일반적으로 액정표시장치(Liquid Crystal Display, LCD)는 두 개의 기판 사이에 개재된 액정층에 전압을 인가하여 광의 투과율을 제어함으로써 화상을 표시한다.
상기 액정표시장치는 상기 액정층의 액정분자에 의해 차폐되지 않은 방향으로만 광이 투과되어 영상을 구현하기 때문에, 다른 표시장치들에 비해 상대적으로 시야각이 좁다. 이에 따라 광시야각을 실현하기 위하여 수직 배향(Vertically Aligned, VA) 모드의 액정표시장치가 개발되었다.
상기 VA 모드의 액정표시장치는 서로 수직 배향 처리된 2개의 기판들 간에 밀봉된 네거티브 타입의 유전율 이방성(Negative type dielectric constant anisotropy)을 갖는 액정층을 포함한다. 상기 액정층의 액정분자는 수직(homeotropic) 배향의 성질을 갖는다. 동작시, 두 기판들 사이에 전압이 인가되지 않으면 기판 표면에 대하여 대략 수직 방향으로 액정층이 정렬되어 블랙(black) 을 표시하고, 소정의 전압이 인가되면 상기 기판 표면에 대략 수평 방향으로 액정층이 정렬되어 화이트(white)를 표시하며, 상기 화이트 표시를 위한 전압보다 작은 전압이 인가되면 상기 기판 표면에 대하여 경사지도록 액정층이 배향되어 그레이(gray)를 표시한다.
이러한 액정표시장치는 시야각이 좁은 단점을 가진다. 이를 해결하기 위해 PVA(Patterned Vertically Alignment) 모드의 액정표시장치가 채용되고 있다. 상기 PVA 모드의 액정표시장치는 다중 도메인을 정의하기 위해 패터닝된 공통 전극을 갖는 컬러필터 기판과 패터닝된 서브 화소 전극들을 갖는 어레이 기판을 포함한다. 상기 PVA 모드 중 상기 서브 화소 전극들에 서로 다른 감마 곡선에 의하여 서로 다른 화소 전압들을 인가하는 SPVA(Super Patterned Vertically Alignment, SPVA) 모드가 개발되었다.
한편, 상기 액정표시장치는 화질 개선을 위한 ACC(Accurate Color Capture) 기술을 사용하고 있다. 상기 ACC 기술은 데이터와 상기 데이터와 관련된 색 보상 데이터가 저장된 룩업 테이블(Look Up Table)을 이용하여 화질을 개선하는 방식이다.
상기 SPVA 모드의 액정표시장치에 단일 룩업 테이블을 이용하여 상기 ACC 기술을 적용하는 경우, 서로 다른 감마 곡선을 참조하여 화소 전압을 인가받는 서브 화소들에 동일한 ACC 보상이 적용된다.
또한 SPVA 모드의 액정표시장치에 복수의 룩업 테이블들을 이용하여 상기 ACC 기술을 적용하는 경우 서로 다른 감마 곡선을 참조하여 화소 전압을 인가받는 서브 화소들에 서로 다른 ACC 보상이 적용된다.
고해상도 액정표시장치가 SPVA 모드와 ACC 기술 모두를 채택할 경우, 룩업 테이블이 저장해야 하는 보상 데이터의 양이 증가하여 큰 용량을 가지는 룩업 테이블이 요구된다. 따라서 액정표시장치의 원가가 증가한다.
본 발명이 해결하고자 하는 기술적 과제는 원가를 낮추기 위한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기 표시 장치에 사용되는 타이밍 컨트롤러를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 표시 장치의 일 태양(aspect)은, 각각 제1 서브 화소와 제2 서브 화소를 포함하는 복수의 단위 화소들을 포함하는 표시 패널로서, 제1 서브 화소는 제1 게이트 배선과 데이터 배선에 전기적으로 연결되고, 제2 서브 화소는 제2 게이트 배선과 데이터 배선에 전기적으로 연결되는 표시 패널, 및 복수의 입력 영상 신호들을 수신하는 수신부와, 수신된 입력 영상 신호를 제1 배열로 정렬하여 저장하는 제1저장부와, 제1저장부에 저장된 입력 영상 신호를 제2 배열로 재정렬하여 순차적으로 출력하는 직렬화부와, 순차적으로 출력된 입력 영상 신호를 제1 감마 곡선을 참조하여 제1 보상 신호로 변환하는 제1 보상부와, 순차적으로 출력된 입력 영상 신호를 제2감마 곡선을 참조하여 제2 보상 신호로 변환하는 제2 보상부를 포함하는 타이밍 콘트롤러, 및 제1보상신호 및 제2 보상 신호를 수신하여, 데이터 배선에 제1 계조 전압 및 제2계조 전압을 출력하는 데이터 구동부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 타이밍 콘트롤러의 일 태양(aspect)은, 복수의 입력 영상 신호들을 수신하는 수신부, 수신된 입력 영상 신호를 제1 배열로 정렬하여 저장하는 제1저장부, 제1저장부에 저장된 입력 영상 신호를 제2 배열로 재정렬하여 순차적으로 출력하는 직렬화부, 순차적으로 출력된 입력 영상 신호를 제1 감마 곡선을 참조하여 제1 보상 신호로 변환하는 제1 보상부, 및 순차적으로 출력된 입력 영상 신호를 제2감마 곡선을 참조하여 제2 보상 신호로 변환하는 제2 보상부를 포함한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도1a 내지 도 1c는 본 발명의 종래의 표시 장치에서 사용하는 액정 커패시터를 설명하기 위한 도면이다. 도1a 내지 도 1c는 VA 모드의 액정을 사용하는 경우에 관한 도면이다.
액정 커패시터(10)는 제1기판(100)과 제1 기판(100)의 일면에 있는 제1 전극(120), 제2 기판(200)과 제2 기판(200)의 일면에 있는 제2 전극(220)을 포함한다. 제1 전극(120)과 제2 전극(220)은 서로 대향한다. 상기 제1 전극(120)과 상기 제2 전극(220) 사이에 VA 모드의 액정층(300)이 주입되어 절연체의 역할을 수행한다. 제1 편광판(110)은 상기 제1 기판(100)의 타면에 부착되고, 제2 편광판(210)은 상기 제2 기판(200)의 타면에 부착된다. 상기 제1 편광판(110)의 흡수축과 상기 제2 편광판(210)의 흡수축은 서로 90도를 이룰 수 있다. 상기 제1 전극(120)과 상기 제2 전극(220)은 각각 전압을 인가받으며 상기 인가 전압들에 의하여 제1 전 극(120)과 제2 전극(220) 사이에 전기장이 향상된다. 상기 전기장은 상기 액정층(300)에 인가된다.
상기 액정층(300)에 포함된 액정 분자들(310)의 배열은 상기 액정 분자들(310)에 인가되는 상기 전기장에 따라 변할 수 있다.
도 1a를 참조하면, 상기 액정 분자들(310)은 상기 제2 기판(200)에 대하여 수직 배향되어 있다. 상기 제1 전극(120)과 상기 제2 전극(220) 사이 인가되는 전압V0는 실질적으로 0이며, 따라서 상기 액정 분자들(310)에게는 전기장이 인가되지 않고 그 결과 상기 액정 분자들(300)은 상기 제2 기판(200)에 대하여 수직배열을 유지할 수 있다. VA 모드 액정의 경우 상기 액정 분자들(310)이 기판에 대하여 수직 배열되었을 때 적은 양의 빛이 상기 액정 분자들(310)을 통과할 수 있다.
도 1b를 참조하면, 상기 제1 전극(120)과 상기 제2 전극(220) 사이에 전압 V1이 인가되고 상기 전압 V1에 의하여 전기장이 액정층(300)에 인가된다. 상기 전기장에 의하여 액정 분자들(310)은 제2 기판(200)에 대하여 수평 배열되며, VA 모드 액정의 경우 상기 액정 분자들(310)이 기판에 대하여 수평 배열되었을 때 많은 양의 빛이 상기 액정 분자들(310)을 통과할 수 있다.
도 1c를 참조하면, 상기 제1 전극(120)과 상기 제2 전극(220) 사이에 전압 V2가 인가되고 상기 전압 V2에 의하여 전기장이 액정층(300)에 인가된다. 상기 전압 V2는 상기 V1보다는 크고 V1보다는 작은 전압일 수 있다. 상기 전기장에 의하여 액정 분자들(310)은 제2 기판(200)에 대하여 경사를 이루며 배열되며, VA 모드 액 정의 경우 상기 액정 분자들(310)들이 상기 기판에 대하여 경사를 이루며 배열되었을 때, 상기 액정 분자들(310)이 기판에 대하여 수평 배열되었을 때 보다 적은 양의 빛이 상기 액정 분자들(310)을 통과할 수 있고 상기 액정 분자들(310)이 기판에 대하여 수직 배열되었을 때 보다 많은 양의 빛이 상기 액정 분자들(310)을 통과할 수 있다. 상기 액정 분자들(300)에 인가되는 전기장의 크기에 따라 상기 액정 분자들(300) 상기 기판에 대하여 경사를 이루는 정도가 변화하며, 상기 액정 분자들(300) 상기 기판에 대하여 경사를 이루는 정도에 따라 상기 액정 분자들(300)이 통과시키는 빛의 양이 달라질 수 있다.
도2는 본 발명의 종래의 표시 장치에서 사용하는 액정 커패시터를 설명하기 위한 도면이다. 도 2는 PVA모드의 액정을 사용하는 경우에 관한 도면이다.
도2에 의하면, 액정 커패시터(20)는 제3 기판(400)과 제4기판(500), 상기 제3 기판(400)의 일면에 형성된 제3 전극(420) 및 상기 제4 기판(500)의 일면에 형성된 제4 전극(520)을 포함한다. 상기 제3 전극(420)과 상기 제4 전극(520)은 서로 대향할 수 있으며 상기 제3 전극(420)과 상기 제4 전극(520)은 각각 패턴된 전극을 포함할 수 있다. PVA 모드의 액정이 상기 제3 전극(420)과 상기 제4 전극(520) 사이에 절연체로서 주입될 수 있다. 제3 편광판(410)은 상기 제3 기판(400)의 타면에 부착되고, 제4 편광판(510)은 상기 제4 기판(500)의 타면에 부착될 수 있다. 상기 제3편광판의 흡수축과 상기 제4 편광판의 흡수축은 서로 90도를 이룰 수 있다.
전압 V3 는 상기 제3 전극(420)과 상기 제4 전극(520) 사이에 인가되고, 상 기 전압 V3에 의하여 전기장이 액정층(600)에 인가된다. 인가된 전기장에 의하여 상기 액정 분자들(610)은 제4 기판(500)에 대하여 경사를 이루어 배열될 수 있다. 제3 전극(420)과 상기 제4 전극(520)은 패턴된 전극을 각각 포함할 수 있으며, 상기 패턴된 전극에 의하여 상기 액정 분자들(610)은 제4 기판(500)에 대하여 다양한 방향으로 기울어져 경사를 이룰 수 있다. 따라서 다양한 방향으로 기울어진 상기 액정 분자들(610)은 넓은 시야각을 제공할 수 있다.
도3은 본 발명의 종래의 표시 장치의 블록도이며, 도4는 도3에 도시된 단위 화소(Pu)의 등가회로이다. 도 5는 도 3의 타이밍 컨트롤러를 설명하기 위한 블록도이다. 도6은 감마 곡선을 설명하기 위한 그래프이다.
우선, 도3을 참조하면, 표시 장치(30)는 SPVA 모드의 액정을 포함하고, 화질을 개선하기 위하여 ACC 기술을 적용할 수 있다. 상기 표시 장치(30)는 타이밍 제어부(700), 데이터 구동부(800), 게이트 구동부(900) 및 표시 패널(1000)을 포함할 수 있다.
상기 표시 패널(1000)은 등가 회로로 볼 때 복수의 신호선(signal line) G1-Gn, D(1,1)-D(k,m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 단위 화소(Pu)를 포함한다. 신호선 G1-Gn, D(1,1)-D(k,m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 전압을 전달하는 복수의 데이터선(D1-Dm)을 포함한다.게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행 하다.
상기 표시 패널(1000)은 복수의 단위 화소(Pu)를 포함한다. 각 단위 화소(Pu)는 제1 서브 화소(Ps1)와 제2 서브 화소(Ps2)를 포함한다.
상기 제1 서브 화소(Ps1)는 제1 게이트 배선(Gn)을 통하여 제1 게이트 신호를 전달받고 데이터 배선D(i,j)에 전기적으로 연결된다. 상기 제2 서브 화소(Ps2)는 상기 제1 게이트 배선(Gn)과 인접한 제2 게이트 배선(Gn+1)을 통하여 제2 게이트 신호를 전달받고 상기 데이터 배선 D(i,j)에 전기적으로 연결된다.
예를 들면, 상기 제1 서브 화소(Ps1)는 제1 게이트선(Gn)과 데이터 배선 D(i,j)에 연결된 제1 스위칭 소자(TR1)와 상기 제1 트랜지스터(TR1)에 전기적으로 연결된 제1 액정 커패시터(CLC1) 및 제1 스토리지 커패시터(CST1)를 포함할 수 있다. 상기 제1 스위칭 소자(TR1)는 박막 트랜지스터와 같은 3단자 소자일 수 있다. 상기 제1 스위칭 소자(TR1)는 게이트 배선에 연결된 제어 전극, 데이터 배선에 연결된 입력 전극 및 제1 액정 커패시터(CLC1)와 제1 스토리지 커패시터(CST1)에 전기적으로 연결된 출력 전극을 포함할 수 있다.
상기 제2 서브 화소(Ps2)는 제2 게이트선(Gn+1)과 데이터 배선 D(i,j)에 연결된 제2 스위칭 소자(TR2)와 상기 제2 트랜지스터(TR2)에 전기적으로 연결된 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(CST2)를 포함할 수 있다. 상기 제2 스위칭 소자(TR2)는 박막 트랜지스터와 같은 3단자 소자일 수 있다. 상기 제2 스위칭 소자(TR2)는 게이트 배선에 연결된 제어 전극, 데이터 배선에 연결된 입력 전극 및 제2 액정 커패시터(CLC2)와 제2 스토리지 커패시터(CST2)에 전기적으로 연결된 출력 전극을 포함할 수 있다.
상기 게이트 구동부(900)는 표시 패널(900)에 포함된 게이트선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(800)는 표시 패널(1000)의 데이터선D(1,1)-D(k,m)과 연결되어 있으며, 계조 전압 생성부(도시되지 않음)로부터의 계조 전압을 선택하고 이를 아날로그 데이터 전압 변환하여 데이터선D(1,1)-D(k,m)에 인가한다. 본 발명의 실시 예에 따른 상기 데이터 구동부(800)는 복수의 소스 구동부(800_1~800_k)를 포함하며, 각각의 소스 구동부(800_1~800_k)는 타이밍 제어부(700)로부터 직접적으로 영상 신호(Data_1~Data_k)를 전달받는다. 소스 구동부(800_1~800_k) 각각은 대응하는 복수의 데이터 선에 연결되어 있으며, 대응하는 복수의 데이터 선에 아날로그 데이터 전압을 인가한다. 타이밍 제어부(700)로부터 복수의 소스 구동부(800_1~800_k) 각각에 전달되는 데이터 제어 신호(CONT2)에 따라 소스 구동부800_1~k)는 상기 아날로그 데이터 전압을 데이터 선에 인가하며, 이로써 복수의 데이터 전압이 동일한 행에 연결되어 있는 단위 화소(Pu)에 동일한 타이밍에 전달될 수 있다.
상기 타이밍 제어부(700), 데이터 구동부(800) 및 게이트 구동부(900) 각각은 적어도 하나의 집적 회로 칩의 형태로 표시 패널(1000) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 패널(1000)에 부착되거나, 별도의 인 쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 상기 타이밍 제어부(700), 데이터 구동부(800) 및 게이트 구동부(900) 각각은 신호선 G1-Gn, D(1,1)-D(k,m) 및 박막 트랜지스터 따위와 함께 표시 패널(1000)에 집적될 수도 있다. 또한, 상기 타이밍 제어부(700), 데이터 구동부(800) 및 게이트 구동부(900) 각각은 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.
그러면, 이러한 액정 표시 장치의 동작에 대하여 도3, 도4, 도5 및 도6을 참조하여 상세하게 설명한다. 도3을 참조하면, 타이밍 제어부(700)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 단위 화소(Pu)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 본 발명의 실시 예에 따른 입력 영상 신호(R, G, B) 및 입력 제어 신호는 저 전압 차등 신호 전송방식(low voltage differential signaling : 이하 'LVDS'라 함.)에 따르는 신호일 수 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록 신호(MCLK), 데이터 인에이블 신호(DE) 등이 있다. 타이밍 제어부(700)는 LVDS 방식의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시 패널(1000)의 동작 조건에 맞게 적절히 처리하여 복수의 영상 신호(Data_1~Data_k), 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(900)로 내보내고 데이터 제어 신호(CONT2)와 처리한 복수의 영상 신호(DAS1~k)를 데이터 구동부(800)로 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
데이터 제어 신호(CONT2)는 한 행[묶음]의 단위 화소(Pu)에 대한 복수의 영상 신호(Data_1~Data_k), 데이터 구동부(800)로의 전송 시작을 알리는 수평 동기 시작 신호(STH) 및 데이터선 D(1,1)-D(k,m)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
데이터 구동부(800)는 복수의 소스 구동부(800_1~800_k)를 포함하며, 복수의 소스 구동부(800_1~800_k) 각각은 복수의 영상 신호(Data_1~Data_k) 중 대응하는 영상 신호를 수신한다. 데이터 구동부(800)는 영상 신호 (Data_k)에 대응하는 계조 전압을 선택함으로써 영상 신호 (Data_k)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D(1,1)-D(k,m)에 인가한다. 게이트 구동부(900)는 타이밍 제어부(700)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자를 턴온시킨 다.그러면, 데이터선D(1,1)-D(k,m)에 인가된 데이터 전압이 턴온된 스위칭 소자를 통하여 해당 단위 화소(Pu)에 인가된다. 상기 단위 화소(Pu)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 상기 단위 화소(Pu)는 상기 영상 신호(Data_k)의 계조가 나타내는 휘도를 표시한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 단위 화소(Pu)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다. 각 단위 화소(Pu)는 제1 서브 화소(Ps1)와 제2 서브 화소(Ps2)를 포함한다. 상기 제1 서브 화소(Ps1)는 제1 게이트 배선 Gn을 통하여 제1 게이트 신호를 전달받고 데이터 배선D(i,j)에 전기적으로 연결된다. 상기 제2 서브 화소(Ps2)는 상기 제1 게이트 배선 Gn과 인접한 제2 게이트 배선Gn+1을 통하여 제2 게이트 신호를 전달받고 상기 데이터 배선 D(i,j)에 전기적으로 연결된다. 따라서, '1H'동안 제1 게이트 배선 Gn과 제2 게이트 배선 Gn+1은 순차적으로 제1 서브 화소(Ps1)과 제2 서브 화소(Ps2)를 턴온 시키며, 따라서 단위 화소(Pu)는 데이터 배선 D(i,j)를 통하여 순차적으로 아날로그 데이터 전압을 인가받는다.
한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소(Pu)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(800)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전").이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 주기적으로 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
여기서, 도5를 참조하여 타이밍 콘트롤러(700)에 대해서 자세히 설명한다.
도 5를 참조하면, 타이밍 콘트롤러(700)는 제1수신부(7100), 제1 보상부(7200), 제2 보상부(7300), 제1저장부(7400), 제2저장부(7500), 제3 저장부(7600), 제4 저장부(7700) 및 제1 송신부(7800)을 포함한다.
상기 타이밍 콘트롤러(700)는 외부 그래픽 장치(도시되지 않음)로부터 입력 영상 신호를 입력 받는다. 상기 입력 영상신호는 적색 화소와 관련된 영상 신호를 포함하는 R 신호, 녹색 화소와 관련된 영상 신호를 포함하는 G 신호 및 , 청색 화소와 관련된 영상 신호를 포함하는 B 신호를 포함할 수 있다. 상기 타이밍 콘트롤러(700)는 하나의 화소 행에 해당하는 상기 입력 영상 신호를 액티브 구간 동안 외부 그래픽 장치(도시되지 않음)로부터 입력받고, 상기 액티브 구간에 이어지는 블랭크 구간 동안은 입력 영상 신호를 입력받지 않을 수 있다. 상기 액티브 구간과 상기 블랭크 구간의 합은 1H의 주기와 실질적으로 동일할 수 있다. 상기 입력 영상 신호는 하나의 채널을 통해서 타이밍 콘트롤러(700)에 전달될 수 있으며, 또는 세 개의 채널 중 각각의 채널에 R 신호, G 신호 및 B 신호가 각각 인가되어 상기 타이밍 콘트롤러(700)에 전달될 수도 있다.
표시 장치의 해상도가 증가함에 따라, 타이밍 콘트롤러(700)에 입력되는 입력 영상 신호의 양도 증가하며 따라서 정해진 상기 액티브 구간 동안 많은 양의 입력 영상 신호를 전달받기 위하여 네 개 이상의 채널을 통하여 입력 영상 신호가 상기 타이밍 콘트롤러(700)에 전달될 수도 있다. 이 경우 상기 채널 중 하나의 채널을 통해서 R 신호, G 신호 및 B 신호가 혼합되어 상기 타이밍 콘트롤러(700)에 전달될 수도 있다. 하나의 채널을 통하여 R 신호, G 신호 및 B 신호가 혼합된 입력 영상 신호가 전달될 때 상기 제1 수신부(7100)는 R 신호, G 신호 및 B 신호가 혼합된 입력 영상 신호를 R 신호, G 신호 및 B 신호로 구분하여 출력할 수 있다.
여기서, 도5와 도6을 참조하여 ACC 기술을 설명하면, 타이밍 콘트롤러(700)는 제1 보상부(7200)과 제2 보상부(7300)를 포함할 수 있다. 제1 보상부(7200)와 제2 보상부(7300)는 제1 수신부(7100)를 통하여 입력 영상 신호 R 신호, G 신호 및 B 신호를 입력받는다. 상기 제1 보상부(7200)는 제1 감마 곡선(GAMMA1)을 참조하여 상기 입력 영상 신호를 제1 보상 신호 R'1, G'1, B'1 로 변환하고 상기 제2 보상부(7300)는 제2감마 곡선 (GAMMA2)을 참조하여 상기 입력 영상 신호를 제2 보상 신호 R'1, G'1, B'1로 변환한다.
도6의 감마 곡선에서 X축은 입력 영상 신호가 표시하는 그레이값을 표시하고 Y축은 휘도나 투과도를 표시한다. 정상 감마 곡선(GAMMAr)는 정면 시야각에 적당한 감마 곡선이며 제1 감마 곡선(GAMMA1)과 제2 감마 곡선(GAMMA2)은 측면 시야각에 적당한 감마 곡선이다. 따라서 상기 입력 영상 신호의 변환을 통하여 넓은 시야각을 제공할 수 있다.
상기 제1 보상부(7200)는 제1 감마 곡선(GAMMA1)으로부터 샘플링된 제1 보상 신호와 관련된 오프셋 값을 저장하는 제1 룩업 테이블(LUT1)을 포함할 수 있다. 상기 제1 룩업 테이블은 R'1, G'1, B'1 각각에 대응하는 별도의 룩업 테이블 LUT1(R), LUT1(G) 및 LUT1(B)을 포함할 수 있다. 제1 룩업 테이블은 이이피롬(EEPROM, Electrically erasable programmable read only memory) 또는 다른 형태의 비휘발성 메모리 소자일수 있다. 상기 입력 영상 신호의 그레이 값은 제1 감마 곡선(GAMMA1)을 참조하여 휘도나 투과율로 변환된다. 변환된 휘도나 투과율은 정상 감마 곡선을 참조하여 제1 보상 신호의 그레이 값으로 변환된다. 제1 보상 신호의 그레이값과 상기 입력 영상 신호의 그레이 값의 차이는 오프셋 값으로 제1 룩업 테이블에 저장된다. 상기 제1 보상부(7200)는 상기 제1 룩업 테이블에 저장된 상기 오프셋 값을 참조하여 입력 영상 신호의 그레이 값과, 입력 영상 신호의 그레이 값와 관련된 오프셋 값을 구하고, 두 값을 합하여 제1 보상 신호를 얻을 수 있다.
예를 들면, 입력 영상 신호 중 하나의 신호가 표시하는 그레이 값이 96일 때 그레이 값96은 제1 감마 곡선(GAMMA1)을 참조하여 투과도 0.35로 변환된다. 상기 투과도 0.35는 정상 감마 곡선을 참조하여 160의 그레이 값을 가지는 제 1보상 신호로 변환된다. 그레이 값 160과 그레입 값 96의 차인 64는 입력 영상 신호와 관련된 오프셋 값이며 제1 룩업 테이블에 저장된다.
상기 제2 보상부(7300)는 제2 감마 곡선(GAMMA2)으로부터 샘플링된 제2 보상 신호와 관련된 오프셋 값을 저장하는 제2 룩업 테이블(LUT2)을 포함할 수 있다. 상기 제2 룩업 테이블은 R'1, G'1, B'1 각각에 대응하는 별도의 룩업 테이블 LUT2(R), LUT2(G) 및 LUT2(B)을 포함할 수 있다. 제2 룩업 테이블은 이이피롬(EEPROM, Electrically erasable programmable read only memory) 또는 다른 형태의 비휘발성 메모리 소자일수 있다. 상기 입력 영상 신호의 그레이 값은 제2 감마 곡선(GAMMA2)을 참조하여 휘도나 투과율로 변환된다. 변환된 휘도나 투과율은 정상 감마 곡선을 참조하여 제2 보상 신호의 그레이 값으로 변환된다. 제2 보상 신호의 그레이값과 상기 입력 영상 신호의 그레이 값의 차이는 오프셋 값으로 제2 룩업 테이블에 저장된다. 상기 제2 보상부(7300)는 상기 제2 룩업 테이블에 저장된 상기 오프셋 값을 참조하여 입력 영상 신호의 그레이 값과, 입력 영상 신호의 그레이 값와 관련된 오프셋 값을 구하고, 두 값을 합하여 제2 보상 신호를 얻을 수 있다.
제1 저장부(7400)는 하나의 화소 행에 해당하는 제1 보상 신호를 저장할 수 있다. 상기 제1 저장부는 상기 제1 보상부(7200)에서 제1 보상 신호를 입력받고 하나의 화소 행에 해당하는 제1 보상 신호를 관련된 화소가 표시 패널에 행 방향으로 배열된 순서에 따라 저장한다. 상기 제1 저장부(7400)는 저장된 현재 화소 행의 제1 보상 신호를 제2 저장부 (7500)에 전달하고, 다음 화소행과 관련된 제1 보상 신호를 입력 받아 저장한다. 상기 제2 저장부(7500)는 저장된 현재 화소 행의 제1 보상 신호를 제1 송신부(7800)에 전달하고, 상기 제1 송신부(7800)는 상기 제1 보상 신호를 영상 신호 Data_1~Data_k로 변환하여 데이터 구동부에 출력한다. 상기 데이터 구동부는 상기 영상 신호 Data_1~Data_k를 아날로그 데이터 전압으로 변환 하여 데이터 선을 통하여 제1 서브 화소 Ps1에 출력한다. 제1 저장부(7400)와 제2 저장부(7500)는 에스디램(SDRAM, synchronous dynamic random access memory)일 수 있다.
제3 저장부(7600) 하나의 화소 행에 해당하는 제2 보상 신호를 저장할 수 있다. 상기 제3저장부(7600)는 상기 제2 보상부(7300)에서 제2 보상 신호를 입력받고 하나의 화소 행에 해당하는 제2 보상 신호를 관련된 화소가 표시 패널에 행 방향으로 배열된 순서에 따라 저장한다. 상기 제3 저장부(7600)는 저장된 현재 화소 행의 제2 보상 신호를 제4 저장부(7700)에 전달하고, 다음 화소 행과 관련된 제2 보상 신호를 입력 받아 저장한다. 상기 제4 저장부(7700)는 저장된 현재 화소 행의 제2 보상 신호를 제1 송신부(7800)에 전달하고, 상기 제1 송신부(7800)는 상기 제2 보상 신호를 영상 신호 Data_1~Data_k로 변환하여 데이터 구동부에 출력한다. 상기 데이터 구동부는 상기 영상 신호 Data_1~Data_k를 아날로그 데이터 전압으로 변환하여 데이터 선을 통하여 제2 서브 화소 Ps2에 출력한다. 제3 저장부(7600)와 제4 저장부(7700)는 에스디램(SDRAM, synchronous dynamic random access memory)일 수 있다. 에스디램은 읽기와 쓰기를 동시에 수행할 수 없는 메모리 소자이므로, ACC 기술을 적용에 소요되는 시간을 줄이기 위하여 캐스캐이드 연결된 두 개의 에스디램을 사용할 수 있다. 하나의 에스디램은 다음 화소 행의 보상 신호를 입력 받아 쓰기 동작을 수행하고, 다른 하나의 메모리는 저장된 현재 화소 행의 보상 신호를 출력하는 읽기 동작을 수행하게 함으로써, 동시에 읽기와 쓰기 동작을 수행하게 하여 동작 시간을 줄일 수 있다. 예를 들어, ACC 기술과 SPVA 모드를 동시에 적용 할 경우 4 개의 화소 행에 해당되는 보상 신호를 저장할 수 있는 메모리가 필요하다.
데이터 구동부(800)는 표시 패널(1000)의 데이터선D(1,1)-D(k,m)과 연결되어 있으며, 영상 신호 Data_1~Data_k를 아날로그 데이터 전압으로 변환하여 데이터선D(1,1)-D(k,m)를 통하여 표시 패널(1000)에 인가한다. 도5를 참조하면, 본 발명의 실시 예에 따른 상기 데이터 구동부(800)는 복수의 소스 구동부(800_1~800_k)를 포함하며, 각각의 소스 구동부(800_1~800_k)는 타이밍 제어부(700)로부터 영상 신호(Data_1~Data_k)를 전달받는다. 소스 구동부(800_1~800_k) 각각은 대응하는 복수의 데이터 선 D(1,1)-D(k,m)에 연결되어 있으며, 대응하는 복수의 데이터 선에 아날로그 데이터 전압을 인가한다. 타이밍 제어부(700)로부터 복수의 소스 구동부(800_1~800_k) 각각에 전달되는 데이터 제어 신호(CONT2)에 따라 소스 구동부800_1~k)는 상기 아날로그 데이터 전압을 데이터 선에 인가하며, 이로써 복수의 데이터 전압이 동일한 행에 연결되어 있는 단위 화소(Pu)에 동일한 타이밍에 전달될 수 있다.
제1 저장부(7400), 제2 저장부(7500), 제3 저장부(7600) 및 제4 저장부(7700) 중 각각의 저장부는 소스 구동부 800_k와 관련되는 서브 저장부를 포함할 수 있다. 예를 들면, 제1 저장부(7400)는 k개의 서브 저장부 7400_1~7400_k를, 제2 저장부(7500)는 k개의 서브 저장부 7500_1~7500_k를, 제3 저장부(7600)는 k개의 서브 저장부 7600_1~7600_k를, 제4 저장부(7700)는 k개의 서브 저장부 7700_1~7700_k를 포함할 수 있다. 상기 제1 저장부의 서브 메모리 7400_k는 상기 제2 저장 부(7500)의 서브 메모리 7500_k와 연결되며 상기 제2 저장부(7500)의 서브 메모리 7500_k는 상기 제1 송신부(7800)를 통하여 소스 드라이버 800_k와 연결된다. 상기 제3 저장부(7600)의 서브 메모리 7600_k는 상기 제4저장부(7700)의 서브 메모리 7700_k와 연결되며 상기 제4 저장부(7700)의 서브 메모리 7700_k는 상기 제1 송신부(7800)를 통하여 소스 드라이버 800_k와 연결된다.
도7은 종래의 표시 장치를 구동하기 위한 타이밍도이다.
도 3내지 도7을 참조하면, 초기 1/2H동안 제1 서브 화소 Ps1이 게이트 구동부(900)에 의하여 턴온되며, 데이터 구동부(800)은 데이터 선 D(1,1)~D(k,m)를 통하여 제1 보상 신호와 관련된 아날로그 데이터 전압을 상기 제1 서브 화소에 전달한다. 이어서 후기 1/2H동안 제2 서브 화소 Ps2이 게이트 구동부(900)에 의하여 턴온되며, 데이터 구동부(800)은 데이터 선 D(1,1)~D(k,m)를 통하여 제2 보상 신호와 관련된 아날로그 데이터 전압을 상기 제2 서브 화소에 전달한다.
상기 게이트 구동부(900)는 상기 타이밍 콘트롤러(700)로부터 제공된 상기 게이트 제어신호(CONT1) 및 외부로부터 수신된 게이트 온 및 오프 전압들(Von, Voff)을 이용해 게이트 신호를 생성한다. 상기 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다.게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
예를 들면, 상기 게이트 구동부(900)는 상기 제1서브 화소에 포함된 제1 스 위칭 소자(TR1)와 전기적으로 연결된 제1 게이트 선(Gn)에 상기 초기 H/2 동안 게이트 온 전압(Von)의 제1 게이트 신호를 출력하고, 이어 상기 제2서브 화소에 포함된 제2 스위칭 소자 (TR2)와 전기적으로 연결된 제2 게이트 배선(Gn+1)에 상기 후기 H/2 동안 게이트 온 전압(Von)의 제2 게이트 신호를 출력한다.
이에 따라, 상기 제1 서브 화소(Ps1)에는 상기 제1 게이트 신호가 상기 제1 게이트 배선(Gn)에 인가되는 초기 H/2 동안 턴-온 되어 상기 제1 보상 신호와 관련된 아날로그 데이터 전압이 전달되고, 상기 제2 서브 화소(Ps2)에는 상기 제2 게이트 신호가 상기 제2 게이트 배선(Gn+1)에 인가되는 후기 H/2 동안 턴-온 되어 상기 제2 보상 신호와 관련된 아날로그 데이터 전압이 전달된다. 상기 단위 화소(Pu)는 상기 제1 및 제2 서브 화소(Ps1, Ps2)에 상기 제1 및 제2 보상 신호가 전달되어 다중 도메인으로 구동된다.
또한, 상기 제1 및 제2 서브 화소(Ps1, Ps2)들이 서로 다른 감마 곡선이 적용된 색 보상 신호인 상기 제1 및 제2 보상 신호로 구동됨에 따라서 정면 및 측면에서 관찰되는 계조별 색 좌표값을 실질적으로 동일하게 적용할 수 있고, 상기 표시 장치는 넓은 시야각을 제공할 수 있다.
도8은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다. 특히, 타이밍 콘트롤러(700)와 데이터 구동부(800)에 대한 블록도를 도시하였다. 도 9a 및 도 9b는 도 8에 도시된 제5 저장부를 설명하기 위한 도면이고, 도 9c는 도 8에 도시된 직렬화부를 설명하기 위한 도면이고, 도 9d는 도 8에 도시된 제1 병렬화부를 설명하기 위한 도면이다.
우선, 도8을 참조하면, 타이밍 콘트롤러(700)는 제2수신부(8100), 제5 저장부(8200), 제6 저장부(8300), 직렬화부(8400), 제3보상부(8500), 제4 보상부(8600), 제1 병렬화부(8700), 제2병렬화부(8800) 및 제2출력부(8900)을 포함한다.
데이터 구동부(800)는 표시 패널(1000)의 데이터선D(1,1)-D(k,m)과 연결되어 있으며, 영상 신호(Data_1~Data_k)를 아날로그 데이터 전압으로 변환하여 데이터선D(1,1)-D(k,m)를 통하여 표시 패널(1000)에 인가한다. 데이터 구동부(800)는 복수의 소스 구동부(800_1~800_k)를 포함하며, 각각의 소스 구동부(800_1~800_k)는 타이밍 제어부(700)로부터 영상 신호(Data_1~Data_k)를 전달받는다. 소스 구동부(800_1~800_k) 각각은 대응하는 복수의 데이터 선 D(1,1)-D(k,m)에 연결되어 있으며, 대응하는 복수의 데이터 선에 아날로그 데이터 전압을 인가한다. 타이밍 제어부(700)로부터 복수의 소스 구동부(800_1~800_k) 각각에 전달되는 데이터 제어 신호(CONT2)에 따라 소스 구동부(800_1~800_k)는 상기 아날로그 데이터 전압을 데이터 선에 인가하며, 이로써 복수의 데이터 전압이 동일한 행에 연결되어 있는 단위 화소(Pu)에 동일한 타이밍에 전달될 수 있다.
표시 장치의 수평 해상도가 증가함에 따라 복수의 소스 구동부(800_1~800_k)가 필요할 수 있다. 상기 소스 구동부(800_1~800_k)는 상기 소스 구동부(800_1~800_k)에 포함된 출력 패드를 통하여 아날로그 데이터 전압을 데이터 선으로 출력한다. 소스 구동부(800_1~800_k)의 면적이 정해져 있고, 공정 능력의 한계로 인하여 출력 패드의 크기와 출력 패드와 출력 패드 사이의 간격이 일정한 값 이하로 줄어들기 어려우므로 하나의 소스 구동부(800_1~800_k)에 포함될 수 있는 출력 패드의 수는 제한될 수 있다. 따라서 고해상도 패널의 경우 복수의 소스 구동부(800_1~800_k)를 통하여 아날로그 데이터 전압을 표시 패널로 출력할 수 있다. 예를 들면, 표시 장치의 수평 해상도가 1920일 때 하나의 화소에 적색, 청색, 녹색을 표시하는 도트가 포함될 경우 총 5760(=1920x3)개의 출력 패드가 데이터 구동부(800)에 구비된다. 하나의 소스 구동부(800_1~800_k)에 만들 수 있는 출력 패드의 수가 720개로 제한될 경우, 8개(=5760/720)의 소스 구동부(800_1~800_k)를 사용하여 표시 패널에 아날로그 데이터 전압을 공급할 수 있다.
상기 타이밍 콘트롤러(700)는 외부 그래픽 장치(도시되지 않음)로부터 입력 영상 신호(R,G,B)를 입력 받는다. 상기 입력 영상신호(R,G,B)는 적색 화소와 관련된 영상 신호를 포함하는 R 신호, 녹색 화소와 관련된 영상 신호를 포함하는 G 신호 및 청색 화소와 관련된 영상 신호를 포함하는 B 신호를 포함할 수 있다. 상기 타이밍 콘트롤러(700)는 하나의 화소 행에 해당하는 상기 입력 영상 신호(R,G,B)를 액티브 구간 동안 외부 그래픽 장치(도시되지 않음)로부터 입력받고, 상기 액티브 구간에 이어지는 블랭크 구간 동안은 입력 영상 신호(R,G,B)를 입력받지 않을 수 있다. 상기 액티브 구간과 상기 블랭크 구간의 합은 1H의 주기와 실질적으로 동일할 수 있다. 상기 입력 영상 신호(R,G,B)는 하나의 채널을 통해서 타이밍 콘트롤러(700)에 전달될 수 있으며, 또는 세 개의 채널 중 각각의 채널에 R 신호, G 신호 및 B 신호가 각각 인가되어 상기 타이밍 콘트롤러(700)에 전달될 수도 있다.
표시 장치의 해상도가 증가함에 따라, 타이밍 콘트롤러(700)에 입력되는 입 력 영상 신호(R,G,B)의 양도 증가하며 따라서 정해진 상기 액티브 구간 동안 많은 양의 입력 영상 신호(R,G,B)를 전달받기 위하여 네 개 이상의 채널을 통하여 입력 영상 신호(R,G,B)가 상기 타이밍 콘트롤러(700)에 전달될 수도 있다. 이 경우 상기 채널 중 하나의 채널을 통해서 R 신호, G 신호 및 B 신호가 혼합되어 상기 타이밍 콘트롤러(700)에 전달될 수도 있다. 하나의 채널을 통하여 R 신호, G 신호 및 B 신호가 혼합된 입력 영상 신호가 전달될 때 상기 제1 수신부(7100)는 R 신호, G 신호 및 B 신호가 혼합된 입력 영상 신호를 R 신호, G 신호 및 B 신호로 구분하여 출력할 수 있다.
여기서, 도8과 도9a를 참조하면, 입력 영상 신호(R,G,B)는 관련된 화소가 표시 패널에 수평 방향으로 배열된 순서에 따라 제5 저장부(8200)에 저장된다. 하나의 화소 행에 관련된 입력 영상 신호(R,G,B)가 제5 저장부(8200)에 저장될 수 있다. 예를 들면, 표시 패널의 수평 해상도가 l이고 하나의 소스 구동부(800_1~800_k)가 구동할 수 있는 화소의 수가 m(단, m은 l보다 작은 자연수)일 때, 상기 표시 패널을 구동하기 위하여 k개(단, k는 자연수, k는 l을 m으로 나눈 몫에 나머지가 1이상 일 때는 1을 더한 값, 나머지가 0일 때는 몫과 k는 같음)의 소스 구동부(800_1~800_k)를 사용할 수 있다. 설명의 편의를 위하여, 상기 표시 패널의 수평이 해상도 l이 m과 k를 곱합 것과 동일한 경우를 가정하여 설명한다. 하나의 소스 구동부(예를 들어, 800_k, 즉, k번째 소스 구동부)가 m개의 화소를 구동할 때 k번째 소스 구동부(800_k)와 관련된 m개의 화소들 중 수평 방향으로 m번째 위치한 화소와 관련된 입력 영상 신호는 R(k,m)G(k,m)B(k,m)와 같이 표현할 수 있 다. 따라서 소스 구동부(800_k)는 R(k,1)G(k,1)B(k,1)에서 R(k,m)G(k,m)B(k,m)까지의 입력 영상 신호와 관련되는 아날로그 데이터 전압을 출력하며, 상기 제5 저장부(8200)는 도9a에 도시된 것과 같이 k개의 서브 저장부(8200_1~8200_k)를 포함할 수 있다. 서브 저장부(예를 들어, 8200_k)는 R(k,1)G(k,1)B(,1)에서 R(k,m)G(k,m)B(k,m)까지의 입력 영상 신호를 순차적으로 저장할 수 있다. 즉, 입력 영상 신호는 k개의 그룹으로 나누어질 수 있고, 각각의 그룹은 k개의 서브 저장부(8200_1~8200_k)에 저장될 수 있다. 한편, 상기 서브 저장부(8200_1~8200_k)는 별도로 패키징된 메모리 소자일 수도 있으며 또한 하나의 메모리 소자에서 가상으로 구분된 일부분의 메모리 영역일 수도 있다.
이어서, 도9b를 참고하면, 표시 패널의 수평 해상도가 1920이고 소스 구동부(800_k)가 720개의 출력 패드로 240개의 화소를 구동할 수 있을 때, 상기 표시 패널을 구동하기 위하여 8개의 소스 구동부(800_1~800_k)가 구비될 수 있다. 또한 제5 저장부(8200)는 8개의 서브 저장부(8200_1~8200_k)을 포함할 수 있다. 상기 서브 저장부(8200_1~8200_k)은 240개의 화소와 관련된 입력 영상 신호를 각각 저장할 수 있다. 예를 들어, 서브 저장부(8200_1~8200_k) 중 서브 저장부(8200_1)는 R(1,1)G(1,1)B(1,1)에서 R(1,240)G(1,240)B(1,240)까지의 입력 영상 신호를, 서브 저장부(8200_2)는 R(2,1)G(2,1)B(2,1)에서 R(2,240)G(2,240)B(2,240)까지의 입력 영상 신호를, 서브 저장부(8200_8)는 R(8,1)G(8,1)B(8,1)에서 R(8,240)G(8,240)B(8,240) 까지의 입력 영상 신호를 저장할 수 있다.
본 발명의 일 실시예에서는 제2 수신부(8100)으로부터 입력 영상 신 호(R,G,B)를 전달받아 저장하기 위해 제5 저장부(8200) 이외에 제6 저장부(8300)를 더 구비할 수 있다. 제5 저장부(8200), 제6 저장부(8300)는 각각 에스디램(SDRAM, synchronous dynamic random access memory)일 수 있다. 에스디램은 읽기와 쓰기를 동시에 수행할 수 없는 메모리 소자이므로, ACC 기술을 적용에 소요되는 시간을 줄이기 위하여 캐스캐이드 연결된 두 개의 에스디램을 사용할 수 있다. 하나의 에스디램은 다음 화소 행의 보상 신호를 입력 받아 쓰기 동작을 수행하고, 다른 하나의 메모리는 저장된 현재 화소 행의 보상 신호를 출력하는 읽기 동작을 수행하게 함으로써, 동시에 읽기와 쓰기 동작을 수행하게 하여 동작 시간을 줄일 수 있다. 예를 들어, ACC 기술과 SPVA 모드를 동시에 적용할 경우 2 개의 화소 행에 해당되는 보상 신호를 저장할 수 있는 메모리가 필요할 수 있다. 상기 제6 저장부(8300)는 입력 영상 신호를 저장하고, 입력 영상 신호가 제6 저장부(8300)에 저장되는 방식은 제5 저장부(8200)에 입력 영상 신호가 저장되는 방식과 동일할 수 있다. 상기 제6 저장부(8300) 는 서브 저장부 k개의 서브 저장부(8300_1~8300_k)를 포함할 수 있다.
도9c를 참조하면, 상기 직렬화부직렬화부(8400)는 각 서브 저장부(8300_1~8300_k)에서 m번째 주소에 저장되어 있는 데이터들을 인접하여 정렬하여 출력한다. 예를 들어, k-1번째 그룹의 m번째 입력 영상 신호와 k번째 그룹의 m번째 입력 영상 신호는 서로 인접하게 정렬한다(직렬화한다).
구체적으로,제6 저장부(8300)에 저장된 입력 영상 신호 중 각 서브 저장부(8300_1~8300_k)의 첫번째 주소에 저장되어 있는 데이터를 읽어 들여 R(1,1)G(1,1)B(1,1), R(2,1)G(2,1)B(2,1)에서R(k,1)G(k,1)B(k,1)의 k개의 입력 영상 신호를 순차적으로 출력한다. 상기 직렬화부(8400)는 R(k,1)G(k,1)B(k,1) 입력 영상 신호를 출력한 후, 제6 저장부(8300)에 저장된 입력 영상 신호 중 각 서브 저장부(8300_1~8300_k)의 두번째 주소에 저장되어 있는 데이터를 읽어 들여 R(1,2)G(1,2)B(1,2), R(2,2)G(2,2)B(2,2)에서R(k,2)G(k,2)B(k,2)의 k개의 입력 영상 신호를 순차적으로 출력한다. 직렬화부(8400)는 제6 저장부(8300)에 저장된 입력 영상 신호 중 각 서브 저장부(8300_1~8300_k)의m번째 주소에 저장되어 있는 데이터를 읽어 들여 R(1,m)G(1,m)B(1,m), R(2,m)G(2,m)B(2,m)에서R(k,m)G(k,m)B(k,m)의 k개의 입력 영상 신호를 순차적으로 출력하는 동작을 m번 반복함으써 l개(=k x m) 화소를 포함하는 하나의 화소 행에 관련된 입력 영상 신호를 순차적으로 출력할 수 있다. 순차적으로 출력된 상기 입력 영상 신호는 제3 보상부(8500)과 제4 보상부(8600)로 전달되며, 상기 제3 보상부(8500)과 상기 제4 보상부(8600)는 각각 제1 보상 신호 R'1(k,m)G'1(k,m)B'1(k,m)와 제2 보상 신호 R'2(k,m)G'2(k,m)B'2(k,m)를 각각 출력할 수 있다.
여기서, 도 6을 다시 참조하면, 도6의 감마 곡선에서 X축은 입력 영상 신호가 표시하는 그레이값을 표시하고 Y축은 휘도나 투과도를 표시한다. 정상 감마 곡선(GAMMAr)는 정면 시야각에 적당한 감마 곡선이며 제1 감마 곡선(GAMMA1)과 제2 감마 곡선(GAMMA2)은 측면 시야각에 적당한 감마 곡선이다. 따라서 상기 입력 영상 신호의 변환을 통하여 넓은 시야각을 제공할 수 있다.
도 6, 도 8를 참조하면, 상기 제3 보상부(8500)는 제1 감마 곡선(GAMMA1)으 로부터 샘플링된 제1 보상 신호와 관련된 오프셋 값을 저장하는 제3 룩업 테이블(LUT3)을 포함할 수 있다. 상기 제3 룩업 테이블(LUT3)은 R'1, G'1 및 B'1 각각에 대응하는 별도의 룩업 테이블 LUT3(R), LUT3(G) 및 LUT3(B)을 포함할 수 있다. 제3 룩업 테이블(LUT3)은 이이피롬(EEPROM, Electrically erasable programmable read only memory) 또는 다른 형태의 비휘발성 메모리 소자일수 있다. 상기 입력 영상 신호의 그레이 값은 제1 감마 곡선(GAMMA1)을 참조하여 휘도나 투과율로 변환된다. 변환된 휘도나 투과율은 정상 감마 곡선을 참조하여 제1 보상 신호의 그레이 값으로 변환된다. 제1 보상 신호의 그레이값과 상기 입력 영상 신호의 그레이 값의 차이는 오프셋 값으로 제3 룩업 테이블(LUT3)에 저장된다. 상기 제3 보상부(8500)는 상기 제3 룩업 테이블(LUT3)에 저장된 상기 오프셋 값을 참조하여 입력 영상 신호의 그레이 값과, 입력 영상 신호의 그레이 값와 관련된 오프셋 값을 구하고, 두 값을 합하여 제1 보상 신호를 얻을 수 있다.
예를 들면, 입력 영상 신호 중 하나의 신호가 표시하는 그레이 값이 96일 때 그레이 값96은 제1 감마 곡선(GAMMA1)을 참조하여 투과도 0.35로 변환된다. 상기 투과도 0.35는 정상 감마 곡선을 참조하여 160의 그레이 값을 가지는 제 1보상 신호로 변환된다. 그레이 값 160과 그레입 값 96의 차인 64는 입력 영상 신호와 관련된 오프셋 값이며 제3 룩업 테이블에 저장된다.
상기 제4 보상부(8600)는 제2 감마 곡선(GAMMA2)으로부터 샘플링된 제2 보상 신호와 관련된 오프셋 값을 저장하는 제4 룩업 테이블(LUT4)을 포함할 수 있다. 상기 제4 룩업 테이블(LUT4)은 R'2, G'2 및 B'2 각각에 대응하는 별도의 룩업 테이 블 LUT4(R), LUT4(G) 및 LUT4(B)을 포함할 수 있다. 제4 룩업 테이블(LUT4)은 이이피롬(EEPROM, Electrically erasable programmable read only memory) 또는 다른 형태의 비휘발성 메모리 소자일수 있다. 상기 입력 영상 신호의 그레이 값은 제2 감마 곡선(GAMMA2)을 참조하여 휘도나 투과율로 변환된다. 변환된 휘도나 투과율은 정상 감마 곡선을 참조하여 제2 보상 신호의 그레이 값으로 변환된다. 제2 보상 신호의 그레이값과 상기 입력 영상 신호의 그레이 값의 차이는 오프셋 값으로 제4 룩업 테이블(LUT4)에 저장된다. 상기 제4 보상부(8600)는 상기 제4 룩업 테이블(LUT4)에 저장된 상기 오프셋 값을 참조하여 입력 영상 신호의 그레이 값과, 입력 영상 신호의 그레이 값와 관련된 오프셋 값을 구하고, 두 값을 합하여 제2 보상 신호를 얻을 수 있다.
여기서, 도9d를 참조하면, 제1 병렬화부(8700)는 제3보상부(8500)로부터 상기 타이밍 콘트롤러는 상기 k개의 그룹 각각에 포함된 m번째 입력 영상 신호와 관련된 상기 제1 보상 신호들을 입력받아, 상기 m번째 입력 영상 신호와 관련된 제1 보상 신호들을 병렬적으로 제2 송신부(8900)로 출력한다.
구체적으로, 제1 병렬화부(8700)은 제1 보상 신호 R'1(k,m)G'1(k,m)B'1(k,m)를 제3 보상부(8500)로부터 순차적으로 전달받는다. 제1 보상 신호 R'1(k,m)G'1(k,m)B'1(k,m)는 제5 저장부(8200)와 제6 저장부(8300)에 저장되는 입력 영상 신호 R(k,m)G(k,m)B(k,m)와 관련된다. 상기 제1 병렬화부(8700)는 제1 보상 신호 R'1(k,m)G'1(k,m)B'1(k,m)를 순서대로 k개의 데이터가 포함되도록 m개의 그룹으로 나누고, 각각 그룹에 포함된 k개의 데이터를 제2 송신부(8900) 로 동시에 출력한다.
또한, 제2 병렬화부(8800)는 제4보상부(8600)로부터 상기 타이밍 콘트롤러는 상기 k개의 그룹 각각에 포함된 m번째 입력 영상 신호와 관련된 상기 제2 보상 신호들을 입력받아, 상기 m번째 입력 영상 신호와 관련된 제2 보상 신호들을 병렬적으로 제2 송신부(8900)로 출력한다.
구체적으로, 제2 병렬화부(8800)은 제2 보상 신호 R'1(k,m)G'1(k,m)B'1(k,m)를 제4 보상부(8600)로부터 순차적으로 전달받는다. 제2 보상 신호 R'2(k,m)G'2(k,m)B'2(k,m)는 제7저장부와 제8 저장부에 저장되는 입력 영상 신호 R(k,m)G(k,m)B(k,m)와 관련된다. 상기 제2 병렬화부(8800)는 제2 보상 신호 R'2(k,m)G'2(k,m)B'2(k,m)를 순서대로 k개의 데이터가 포함되도록 m개의 그룹으로 나누고, 각각 그룹에 포함된 k개의 데이터를 제2 송신부(8900)로 동시에 출력한다.
상기 직렬화부(8400), 제1 병렬화부(8700) 및 제2 병렬화부(8600)를 구비함으로써 ACC 기술과 SPVA 모드를 적용할 때 필요한 메모리의 양을 줄일 수 있으며 그 결과 표시 장치의 원가 역시 감소할 수 있다.
상기 제2 송신부(8900)는 상기 제1 보상 신호와 상기 제2 보상 신호를 영상 신호(Data_1~Data_k)로 변환하여 데이터 구동부(800)에 출력한다. 상기 데이터 구동부(800)는 상기 영상 신호(Data_1~Data_k)를 아날로그 데이터 전압으로 변환하여 데이터 선을 통하여 제1 서브 화소(Ps1) 및 제2 서브 화소(Ps2)에 출력한다.
제5 저장부(8200), 제6 저장부(8300) 중 각각의 저장부는 소스 구동 부(800_k)와 관련되는 서브 저장부를 포함할 수 있다. 예를 들면, 제5 저장부(8200) 는 k개의 서브 저장부(8200_1~8200_k)를, 제6 저장부(8300)는 k개의 서브 저장부(8300_1~8300_k)를 포함할 수 있다. 상기 제5 저장부(8200)의 서브 메모리(8200_k)는 상기 제6 저장부(8300)의 서브 메모리(8300_k)와 연결되며 상기 제2 저장부의 서브 메모리(7500_k)는 소스 드라이버(800_k)와 관련된다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1a 내지 도 1c는 본 발명의 종래의 표시 장치에서 사용하는 액정 커패시터를 설명하기 위한 도면이다.
도2는 본 발명의 종래의 표시 장치에서 사용하는 액정 커패시터를 설명하기 위한 도면이다.
도3은 본 발명의 종래의 표시 장치의 블록도이다.
도4는 도3에 도시된 단위 화소(Pu)의 등가회로이다.
도 5는 도 3의 타이밍 컨트롤러를 설명하기 위한 블록도이다.
도6은 감마 곡선을 설명하기 위한 그래프이다.
도7은 종래의 표시 장치를 구동하기 위한 타이밍도이다.
도8은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 8에 도시된 제5 저장부를 설명하기 위한 도면이다.
도 9c는 도 8에 도시된 직렬화부를 설명하기 위한 도면이다.
도 9d는 도 8에 도시된 제1 병렬화부를 설명하기 위한 도면이다.

Claims (18)

  1. 각각 제1 서브 화소와 제2 서브 화소를 포함하는 복수의 단위 화소들을 포함하는 표시 패널로서, 상기 제1 서브 화소는 제1 게이트 배선과 데이터 배선에 전기적으로 연결되고, 상기 제2 서브 화소는 제2 게이트 배선과 상기 데이터 배선에 전기적으로 연결되는 표시 패널; 및
    복수의 입력 영상 신호들을 수신하는 수신부와, 상기 수신된 입력 영상 신호를 제1 배열로 정렬하여 저장하는 제1저장부와, 상기 제1저장부에 저장된 상기 입력 영상 신호를 제2 배열로 재정렬하여 순차적으로 출력하는 직렬화부와, 제2 배열로 재정렬되어 순차적으로 출력된 입력 영상 신호를 수신하여 상기 순차적으로 출력된 영상 신호를 제1 감마 곡선을 참조하여 제1 보상 신호로 변환하는 제1 보상부와, 상기 제1 보상 회로가 수신하는 순차적으로 출력된 입력 영상 신호와 동일한 입력 영상 신호를 수신하여 상기 순차적으로 출력된 입력 영상 신호를 제2감마 곡선을 참조하여 제2 보상 신호로 변환하는 제2 보상부를 포함하는 타이밍 콘트롤러; 및
    상기 제1 보상 신호 및 상기 제2 보상 신호를 수신하여, 상기 데이터 배선에 제1 계조 전압 및 제2계조 전압을 출력하는 데이터 구동부를 포함하는 표시 장치.
  2. 제 1항에 있어서, 상기 제1 계조 전압은 제1 서브 화소에 전달되고, 상기 제2 계조 전압은 제2 서브 화소에 전달되는 표시 장치.
  3. 제 1항에 있어서, 제1 게이트 신호에 의하여 상기 제1 서브 화소가 턴-온 될 때는 제1 계조 전압이 상기 데이터 배선을 통하여 상기 제1 서브 화소에 전달되 고, 제2 게이트 신호에 의하여 제2 서브 화소가 턴-온 될 때는 제2 계조 전압이 상기 데이터 배선을 통하여 제2 서브 화소에 전달되는 표시 장치.
  4. 제1항에 있어서, 상기 제1 보상부는 상기 제1 감마 곡선을 샘플하여 구한 제1 보상 신호와 관련된 오프셋값을 저장하는 제1 룩업 테이블을 포함하는 표시 장치.
  5. 제1항에 있어서, 상기 제2 보상부는 상기 제2 감마 곡선을 샘플하여 구한 제2 보상 신호와 관련된 오프셋값을 저장하는 제2 룩업 테이블을 포함하는 표시 장치.
  6. 제1항에 있어서, 상기 데이터 구동부는 k개(단, k은 자연수)의 소스 구동부를 포함하고, 상기 제1 저장부는 k개의 서브 저장부를 포함하는 표시 장치.
  7. 제6항에 있어서, 상기 입력 영상 신호는 k개의 그룹으로 나누어지며, 상기 각각의 그룹은 상기 k개의 서브 저장부에 각각에 저장되는 표시 장치.
  8. 제 7항에 있어서, 상기 k개의 그룹 각각은 적어도 m개(단, m은 자연수) 이상의 입력 영상 신호를 포함하며, 상기 제2 배열에 의해 (k-1)번째 그룹의 m번째 입력 영상 신호와 k번째 그룹의 m번째 입력 영상 신호를 인접하여 정렬하는 표시 장 치.
  9. 제8항에 있어서, 상기 타이밍 콘트롤러는 상기 제1 보상부로부터 상기 k개의 그룹 각각에 포함된 m번째 입력 영상 신호와 관련된 제1 보상 신호들을 입력받아, 상기 m번째 입력 영상 신호와 관련된 제1 보상 신호들을 병렬적으로 출력하는 병렬화부를 더 포함하는 포함하는표시 장치.
  10. 제 9항에 있어서, 상기 타이밍 콘트롤러는 상기 k번째 그룹에 속한 입력 영상 신호들과 관련된 제 1보상 신호들을 k번째 소스 드라이버에 출력하는 송신부를 더 포함하는 표시 장치.
  11. 복수의 입력 영상 신호들을 수신하는 수신부;
    상기 수신된 상기 입력 영상 신호를 제1 배열로 정렬하여 저장하는 제1저장부;
    상기 제1저장부에 저장된 상기 입력 영상 신호를 제2 배열로 재정렬하여 순차적으로 출력하는 직렬화부;
    제2 배열로 재정렬되어 순차적으로 출력된 입력 영상 신호를 수신하여 상기 순차적으로 출력된 입력 영상 신호를 제1 감마 곡선을 참조하여 제1 보상 신호로 변환하는 제1 보상부; 및
    상기 제1 보상 회로가 수신하는 순차적으로 출력된 입력 영상 신호와 동일한 입력 영상 신호를 수신하여 상기 순차적으로 출력된 입력 영상 신호를 제2감마 곡선을 참조하여 제2 보상 신호로 변환하는 제2 보상부를 포함하는 것을 포함하는 타이밍 콘트롤러.
  12. 제11항에 있어서, 상기 제1 보상부는 상기 제1 감마 곡선을 샘플하여 구한 제1 보상 신호와 관련된 오프셋값을 저장하는 제1 룩업 테이블을 포함하는 타이밍 콘트롤러.
  13. 제11항에 있어서, 상기 제2 보상부는 상기 제2 감마 곡선을 샘플하여 구한 제2 보상 신호와 관련된 오프셋값을 저장하는 제2 룩업 테이블을 포함하는 타이밍 콘트롤러.
  14. 제11항에 있어서, 상기 제1 저장부는 k개(단, k은 자연수)의 서브 저장부를 포함하는 타이밍 콘트롤러.
  15. 제14항에 있어서, 상기 입력 영상 신호는 k개의 그룹으로 나누어지며 상기 각각의 그룹은 상기 k개의 서브 저장부에 각각에 저장되는 타이밍 콘트롤러.
  16. 제15항에 있어서, 상기 k개의 그룹 각각은 적어도 m개(단, m은 자연수) 이상의 입력 영상 신호를 포함하며, 상기 제2 배열에 의해 (k-1)번째 그룹의 m번째 입력 영상 신호와 k번째 그룹의 m번째 입력 영상 신호를 인접하여 정렬하는 타이밍 콘트롤러.
  17. 제15항에 있어서, 상기 제1 보상부로부터 상기 k개의 그룹 각각에 포함된 m번째 입력 영상 신호와 관련된 상기 제1 보상 신호들을 입력받아, 상기 m번째 입력 영상 신호와 관련된 제1 보상 신호들을 병렬적으로 출력하는 병렬화부를 더 포함하는 타이밍 콘트롤러.
  18. 제 17항에 있어서, k번째 그룹에 속한 입력 영상 신호들과 관련된 제 1보상 신호들을 k번째 소스 드라이버에 출력하는 송신부를 더 포함하는 타이밍 콘트롤러.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245487B2 (en) 2012-03-14 2016-01-26 Apple Inc. Systems and methods for reducing loss of transmittance due to column inversion
US9047826B2 (en) 2012-03-14 2015-06-02 Apple Inc. Systems and methods for liquid crystal display column inversion using reordered image data
US9047832B2 (en) 2012-03-14 2015-06-02 Apple Inc. Systems and methods for liquid crystal display column inversion using 2-column demultiplexers
US9368077B2 (en) 2012-03-14 2016-06-14 Apple Inc. Systems and methods for adjusting liquid crystal display white point using column inversion
US9047838B2 (en) 2012-03-14 2015-06-02 Apple Inc. Systems and methods for liquid crystal display column inversion using 3-column demultiplexers
KR20140076129A (ko) * 2012-12-12 2014-06-20 삼성전자주식회사 센서 인터페이스를 포함하는 디스플레이 모듈 칩셋 및 이를 포함하는 디스플레이 장치
CN104599656B (zh) * 2015-02-16 2017-04-05 深圳市华星光电技术有限公司 校正液晶面板的子像素的成像时灰阶的方法
KR102303277B1 (ko) * 2015-03-16 2021-09-23 삼성디스플레이 주식회사 표시 장치
CN107818769B (zh) * 2017-10-10 2019-07-12 惠科股份有限公司 显示面板驱动方法及显示装置
KR102588320B1 (ko) * 2018-09-21 2023-10-13 삼성디스플레이 주식회사 타이밍 제어부 및 이를 포함하는 표시 장치
CN110428767B (zh) * 2019-06-27 2023-01-20 重庆惠科金渝光电科技有限公司 显示面板的驱动电路及显示装置
DE102022133686A1 (de) * 2021-12-24 2023-06-29 Lg Display Co., Ltd. Querverweis auf bezogene anmeldungen
CN114446257B (zh) * 2022-02-16 2022-11-25 深圳市爱协生科技有限公司 显示装置的驱动补偿方法及显示设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002318566A (ja) 2001-04-23 2002-10-31 Hitachi Ltd 液晶駆動回路及び液晶表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW595112B (en) * 2001-10-25 2004-06-21 Chi Mei Optoelectronics Corp Digital/Analog converter for LCD and method thereof
KR100983714B1 (ko) 2003-12-24 2010-09-24 엘지디스플레이 주식회사 액정표시장치의 구동장치 및 그 구동방법
KR100582204B1 (ko) * 2003-12-30 2006-05-23 엘지.필립스 엘시디 주식회사 액정표시소자의 메모리 구동방법 및 장치
KR101022100B1 (ko) 2004-03-16 2011-03-17 엘지전자 주식회사 평판 디스플레이 패널 구동 장치 및 방법
KR101256011B1 (ko) * 2006-04-17 2013-04-18 삼성디스플레이 주식회사 구동장치 및 이를 갖는 표시장치
KR101263507B1 (ko) 2006-06-05 2013-05-13 엘지디스플레이 주식회사 액정표시장치 및 그의 구동 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002318566A (ja) 2001-04-23 2002-10-31 Hitachi Ltd 液晶駆動回路及び液晶表示装置

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