KR101510879B1

KR101510879B1 - Display Device

Info

Publication number: KR101510879B1
Application number: KR20080011306A
Authority: KR
Inventors: 하성철
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-02-04
Filing date: 2008-02-04
Publication date: 2015-04-10
Also published as: KR20090085424A

Abstract

본 발명은 게이트 구동회로에 입력되는 제어신호를 줄이도록 한 표시장치와 그 구동방법에 관한 것이다. 이 표시장치는 게이트펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및 제1 제어 신호로 게이트펄스의 시프트 타이밍을 제어하고, 제2 제어 신호로 게이트 구동회로의 출력 타이밍을 제어하는 콘트롤러를 포함한다. 상기 게이트 구동회로는 상기 콘트롤러로부터 상기 제1 및 제2 제어 신호를 입력 받고, 상기 제2 제어신호의 라이징에지에서 상기 제1 제어신호를 샘플링하는 D 플립플롭; 및 상기 D 플립플롭의 출력을 지연시켜 상기 게이트 구동회로의 첫번째 게이트 펄스 타이밍을 제어하는 제3 제어신호를 발생하는 지연부를 포함한다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a display device and a driving method thereof for reducing a control signal input to a gate driving circuit. This display device includes a gate driving circuit for sequentially supplying gate pulses to the gate lines; And a controller for controlling the shift timing of the gate pulse with the first control signal and controlling the output timing of the gate drive circuit with the second control signal. A D flip-flop for receiving the first and second control signals from the controller and sampling the first control signal at a rising edge of the second control signal; And a delay unit for delaying an output of the D flip-flop to generate a third control signal for controlling a first gate pulse timing of the gate driving circuit.

Description

[0001]

본 발명은 게이트 구동회로에 입력되는 제어신호를 줄이도록 한 표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a display device for reducing a control signal input to a gate driving circuit.

표시장치는 시각정보의 전달매체로서 각종 정보기기나 사무기기 등에 적용되고 있다. 가장 널리 보급된 표시장치인 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다. 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다. The display device is applied to various information devices, office machines, and the like as a delivery medium of visual information. Cathode Ray Tube or CRT, which is the most widely used display device, has a problem in weight and volume. Many types of flat panel displays capable of overcoming the limitations of the cathode ray tube have been developed.

평판표시장치에는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다. 이 중, 액정표시장치는 전자제품의 경박단소 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관을 빠른 속도로 대체하고 있다. 특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한 다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.The flat panel display includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an organic light emitting diode (OLED) ). Among them, the liquid crystal display device can meet the light and small trend of electronic products, and the mass productivity is improved, and the cathode ray tube is rapidly replaced in many applications. Particularly, an active matrix type liquid crystal display device which drives a liquid crystal cell by using a thin film transistor (hereinafter referred to as "TFT") has an advantage of high image quality and low power consumption, With the achievements of securing and R & D, it is rapidly developing with the enlargement and high resolution.

평판표시장치는 데이터라인들과 스캔라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 액정표시장치나 유기 발광다이오드소자는 TFT의 게이트전극이 스캔라인들에 접속되기 때문에 스캔라인을 게이트라인으로 칭하기도 한다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 스캔라인들에는 스캔펄스(또는 게이트 펄스)가 순차적으로 공급된다. 스캔펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 스캔펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다. The flat panel display is arranged such that the data lines and the scan lines are orthogonal and the pixels are arranged in a matrix form. In a liquid crystal display device and an organic light emitting diode device, a scan line is sometimes referred to as a gate line because a gate electrode of a TFT is connected to scan lines. A video data voltage to be displayed is supplied to the data lines and a scan pulse (or gate pulse) is sequentially supplied to the scan lines. The video data voltage is supplied to the pixels of the display line to which the scan pulse is supplied and the video data is displayed while all the display lines are sequentially scanned by the scan pulse.

평판표시장치의 스캔라인들에 스캔펄스를 공급하기 위한 게이트 구동회로(또는 스캔 구동회로)는 통상 다수의 스캔 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 스캔 IC 각각은 스캔펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다. 이러한 게이트 구동회로는 타이밍 콘트롤러로부터 발생되는 많은 제어신호들에 응답하여 동작한다. 이하, 액정표시장치의 게이트 구동회로를 중심으로 평판표시장치의 게이트 구동회로를 설명하기로 한다. A gate driving circuit (or a scan driving circuit) for supplying a scan pulse to scan lines of a flat panel display device usually includes a plurality of scan integrated circuits (hereinafter referred to as "IC"). Since each scan IC must sequentially output scan pulses, it basically includes a shift register and may include circuits and output buffers for adjusting the output voltage of the shift register according to the driving characteristics of the display panel. These gate driving circuits operate in response to many control signals generated from the timing controller. Hereinafter, the gate drive circuit of the flat panel display device will be described, focusing on the gate drive circuit of the liquid crystal display device.

도 1은 액정표시장치에 적용되는 게이트 구동회로의 게이트 IC를 나타낸다. 도 2는 게이트 구동회로를 제어하기 위한 제어신호와 그 게이트 구동회로의 출력신호를 나타낸다. 1 shows a gate IC of a gate driving circuit applied to a liquid crystal display device. 2 shows a control signal for controlling the gate driving circuit and an output signal of the gate driving circuit.

도 1 및 도 2를 참조하면, 액정표시장치의 게이트 IC는 쉬프트 레지스터(10), 레벨 쉬프터(12) 및 쉬프트 레지스터(10)와 레벨 쉬프터(12) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(11)를 구비한다. 1 and 2, a gate IC of a liquid crystal display includes a shift register 10, a level shifter 12, and a plurality of AND gates (hereinafter referred to as " gate ") connected between a shift register 10 and a level shifter 12 , "AND gate") 11.

쉬프트 레지스터(10)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(Gate start pulse, GSP)를 게이트 쉬프트 클럭(Gate Shift Clock, GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(11) 각각은 쉬프트 레지스터(10)의 D-플립플롭의 비반전 출력신호와 게이트 출력 인에이블신호(Gate Output Enable, GOE)의 반전신호를 논리곱하여 출력을 발생한다. 게이트 출력 인에블신호(GOE)는 인버터(13)에 의해 반전되어 AND 게이트(11)의 일측 입력단자에 입력된다. 레벨 쉬프터(12)는 AND 게이트(11)의 출력전압 스윙폭을 액정표시패널의 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 레벨 쉬프터(12)의 출력신호(G1 내지 Gk)는 k(k는 정수) 개의 게이트라인들에 순차적으로 공급된다. The shift register 10 successively shifts a gate start pulse (GSP) according to a gate shift clock (GSC) using a plurality of D flip-flops depending thereon. Each of the AND gates 11 generates an output by logically multiplying the non-inverted output signal of the D-flip flop of the shift register 10 and the inverted signal of the gate output enable (GOE). The enable signal GOE which is the gate output is inverted by the inverter 13 and input to one input terminal of the AND gate 11. [ The level shifter 12 shifts the output voltage swing width of the AND gate 11 to a swing width capable of operating the TFT of the liquid crystal display panel. The output signals G1 to Gk of the level shifter 12 are sequentially supplied to k (k is an integer) gate lines.

게이트 IC를 제어하기 위하여, 타이밍 콘트롤러는 최소한 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 및 게이트 출력 인에이블신호(GOE) 등의 게이트 타이밍 제어신호들을 발생하여야 한다. 따라서, 타이밍 콘트롤러와 게이트 IC 사이에 게이트 타이밍 제어신호를 전송하기 위한 커넥터와 케이블의 핀수 또는 배선수를 줄이기가 곤란한다. 이와 같은 문제는 액정표시장치 뿐만 아니라 다른 평판표시장치에서도 구동회로의 간소화와 비용절감을 해결하는데 있어서 걸림돌이 되고 있다. In order to control the gate IC, the timing controller must at least generate gate timing control signals such as a gate start pulse (GSP), a gate shift clock (GSC) and a gate output enable signal (GOE). Therefore, it is difficult to reduce the number of pins or the number of the connectors and cables for transmitting the gate timing control signal between the timing controller and the gate IC. Such a problem has been a stumbling block in solving the simplification of the driving circuit and the cost reduction in the liquid crystal display device as well as other flat panel display devices.

본 발명은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 게이트 구동회로에 입력되는 제어신호를 줄이도록 한 표시장치를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to solve the problems of the prior art, and it is an object of the present invention to provide a display device for reducing a control signal input to a gate driving circuit.

본 발명의 표시장치는 데이터라인들과 게이트라인들이 교차되고 매트릭스 형태로 픽셀들이 배치되는 표시패널; 비디오 데이터신호를 상기 데이터라인들에 공급하는 데이터 구동회로; 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및 매 프레임기간마다 프레임기간 초기에 펄스폭이 넓은 제1 펄스를 발생하고, 상기 제1 펄스 이후에 상기 제1 펄스보다 좁은 펄스폭의 제2 펄스를 1 수평기간 주기로 반복 발생하고, 상기 제1 펄스와 상기 제2 펄스의 논리합으로 제1 제어 신호를 출력하여 상기 제1 제어 신호로 상기 게이트펄스의 시프트 타이밍을 제어하고, 1 수평기간 주기로 발생되는 펄스열을 포함한 제2 제어 신호를 출력하여 상기 제2 제어 신호로 상기 게이트 구동회로의 출력 타이밍을 제어하는 콘트롤러를 포함한다.
상기 게이트 구동회로는 상기 콘트롤러로부터 상기 제1 및 제2 제어 신호를 입력 받고, 상기 제2 제어신호의 라이징에지에서 상기 제1 제어신호를 샘플링하는 D 플립플롭; 및 상기 D 플립플롭의 출력을 지연시켜 상기 게이트 구동회로의 첫번째 게이트 펄스 타이밍을 제어하는 제3 제어신호를 발생하는 지연부를 포함한다.A display device of the present invention includes: a display panel in which data lines and gate lines are crossed and pixels are arranged in a matrix form; A data driving circuit for supplying a video data signal to the data lines; A gate driving circuit for sequentially supplying gate pulses to the gate lines; And generating a first pulse having a wide pulse width at the beginning of a frame period for each frame period and repeatedly generating a second pulse having a narrower pulse width than the first pulse after the first pulse at a period of one horizontal period, A first control signal is outputted by a logical sum of a pulse and the second pulse to control a shift timing of the gate pulse with the first control signal and a second control signal including a pulse train generated in one horizontal period, And a controller for controlling an output timing of the gate drive circuit with a second control signal.
A D flip-flop for receiving the first and second control signals from the controller and sampling the first control signal at a rising edge of the second control signal; And a delay unit for delaying an output of the D flip-flop to generate a third control signal for controlling a first gate pulse timing of the gate driving circuit.

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본 발명의 실시예에 따른 표시장치는 타이밍 콘트롤러에서 일부 펄스가 변조된 게이트 쉬프트 클럭신호와 게이트 출력 인에이블신호를 발생시키고 이 신호들을 이용하여 게이트 스타트 펄스를 발생함으로써 게이트 구동회로에 입력되는 게이트 타이밍 제어신호를 줄일 수 있다. 나아가, 본 발명은 타이밍 콘트롤러로부터 발생되는 게이트 타이밍 제어신호를 줄임으로써 타이밍 콘트롤러와 게이트 IC 사이에 게이트 타이밍 제어신호를 전송하기 위한 커넥터, 케이블의 핀수 및 배선수를 줄일 수 있다. The display device according to the embodiment of the present invention generates a gate shift clock signal and a gate output enable signal in which some pulses are modulated in the timing controller and generates a gate start pulse using the signals to thereby generate a gate timing The control signal can be reduced. Furthermore, by reducing the gate timing control signal generated from the timing controller, the present invention can reduce the number of pins and the number of connectors, cables for transmitting the gate timing control signal between the timing controller and the gate IC.

이하, 도 3 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 3 to 12. FIG.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 액정표시패널(30), 타이밍 콘트롤러(31), 데이터 구동회로(32), 및 게이트 구동회로(33)를 구비한다. 데이터 구동회로(32)는 다수의 소스 IC들을 포함한다. 게이트 구동회로(33)는 다수의 게이트 IC들(331 내지 335)을 포함한다.Referring to FIG. 3, the liquid crystal display according to the first embodiment of the present invention includes a liquid crystal display panel 30, a timing controller 31, a data driving circuit 32, and a gate driving circuit 33. The data driving circuit 32 includes a plurality of source ICs. The gate drive circuit 33 includes a plurality of gate ICs 331 to 335.

액정표시패널(30)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(30)은 m 개의 데이터라인들(34)과 n 개의 게이트라인들(35)의 교차 구조 에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.In the liquid crystal display panel 30, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 30 includes m x n liquid crystal cells Clc arranged in a matrix form by an intersection structure of m data lines 34 and n gate lines 35.

액정표시패널(30)의 하부 유리기판에는 데이터라인들(34), 게이트라인들(35), TFT들, 및 스토리지 커패시터(Cst)가 형성된다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(30)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 한편, 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(30)의 상부 유리기판과 하부 유리기판 상에는 편광판이 부착되고 액정과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. Data lines 34, gate lines 35, TFTs, and a storage capacitor Cst are formed on the lower glass substrate of the liquid crystal display panel 30. The liquid crystal cells Clc are connected to the TFT and driven by the electric field between the pixel electrodes 1 and the common electrode 2. [ On the upper glass substrate of the liquid crystal display panel 30, a black matrix, a color filter, and a common electrode 2 are formed. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The IPS (In Plane Switching) mode and the FFS (Fringe Field Switching) Mode is formed on the lower glass substrate together with the pixel electrode 1 in the horizontal electric field driving method. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 30, a polarizing plate is attached, and an alignment film for setting a pre-tilt angle of liquid crystal is formed at an interface with the liquid crystal.

타이밍 콘트롤러(31)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(32), 및 게이트 구동회로(33)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 이러한 제어신호들은 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 포함한다. 또한, 타이밍 콘트롤러(31)는 데이터 구동회로(32)에 디지털 비디오 데이터(RGB)를 공급한다. The timing controller 31 receives the timing signals such as the vertical / horizontal synchronizing signals Vsync and Hsync, the data enable signal DE and the clock signal CLK and supplies them to the data driving circuit 32 and the gate driving circuit 33 And the control signals for controlling the operation timing of the control signal. These control signals include a gate timing control signal and a data timing control signal. The timing controller 31 supplies the digital video data RGB to the data driving circuit 32.

타이밍 콘트롤러(31)에 의해 생성되는 게이트 타이밍 제어신호는 게이트 쉬프트 클럭신호(Gate Shift Clock, GSC)과 게이트 출력 인에이블신호(Gate Output Enable, GOE)를 포함한다. 한편, 종래의 액정표시장치에서 타이밍 콘트롤러는 게 이트 쉬프트 클럭신호(GSC)와 게이트 출력 인에이블신호(GOE) 이외에도 게이트 스타트 펄스(GSP)를 발생하여야 한다. 본 발명의 실시예에 따른 액정표시장치에서 게이트 스타트 펄스(GSP)는 가장 먼저 게이트 펄스들을 출력하는 제1 게이트 IC(331) 내에서 발생되어 다른 게이트 IC(332 내지 335)에 전달된다. 게이트 스타트 펄스(GSP)는 제1 게이트 IC(331)로부터 첫 번째 게이트 펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)는 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 IC들(331 내지 335)의 쉬프트 레지스터는 게이트 쉬프트 클럭신호(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 제2 내지 제5 게이트 IC(332 내지 335)는 앞단 게이트 IC의 최종단 게이트 쉬프트 출력을 게이트 스타트 펄스(GSP)로써 입력받아 첫 번째 게이트 펄스를 발생한다. 게이트 스타트 펄스(GSP)와 게이트 출력 인에이블신호(GOE)는 게이트 IC들(331 내지 335)에 공통으로 입력된다. 게이트 IC들(331 내지 335)은 게이트 출력 인에이블신호(GOE)의 로우논리기간 즉, 펄스의 폴링타임 직후로부터 그 다음 펄스의 라이징 타임 직전까지의 기간 동안 게이트 펄스를 출력한다. 게이트 출력 인에이블신호(GOE)의 하이논리기간 동안 게이트 IC들(331 내지 335)의 출력은 차단된다. The gate timing control signal generated by the timing controller 31 includes a gate shift clock signal GSC and a gate output enable signal GOE. Meanwhile, in the conventional liquid crystal display device, the timing controller must generate a gate start pulse (GSP) in addition to the gate shift clock signal GSC and the gate output enable signal GOE. In the liquid crystal display according to the embodiment of the present invention, the gate start pulse (GSP) is first generated in the first gate IC 331 outputting the gate pulses and transferred to the other gate ICs 332 to 335. The gate start pulse GSP indicates the start line from which the scan is started so that the first gate pulse is generated from the first gate IC 331. [ The gate shift clock signal GSC is a clock signal for shifting the gate start pulse GSP. The shift register of the gate ICs 331 to 335 shifts the gate start pulse GSP at the rising edge of the gate shift clock signal GSC. The second to fifth gate ICs 332 to 335 receive the final stage gate shift output of the previous stage gate IC as a gate start pulse GSP to generate a first gate pulse. The gate start pulse GSP and the gate output enable signal GOE are input to the gate ICs 331 to 335 in common. The gate ICs 331 to 335 output the gate pulse during the low logic period of the gate output enable signal GOE, that is, just after the polling time of the pulse until just before the rising time of the next pulse. The output of the gate ICs 331 to 335 is cut off during the high logic period of the gate output enable signal GOE.

타이밍 콘트롤러(31)에 의해 생성되는 데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 라인에서 시작 화소를 지시한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(32) 내에서 데이터의 래치동작을 지시한다. 극성제어신호(POL)는 데이터 구동회로(32)로부터 출력되는 아날로그 비디오 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 IC의 출력을 제어한다. The data timing control signal generated by the timing controller 31 includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable Signal (Source Output Enable (SOE)). The source start pulse (SSP) indicates the starting pixel on the line where data is to be displayed. The source sampling clock SSC indicates the latching operation of data in the data driving circuit 32 based on the rising or falling edge. The polarity control signal POL controls the polarity of the analog video data voltage output from the data driving circuit 32. [ The source output enable signal SOE controls the output of the source IC.

데이터 구동회로(32)의 소스 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(32)는 타이밍 콘트롤러(31)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(32)의 소스 IC들은 소스 출력 인에이블신호(SOE)에 응답하여 차지쉐어전압을 데이터라인들(34)에 공급한 후, 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 전압들을 데이터라인들(34)에 공급한다. Each of the source ICs of the data driving circuit 32 includes a shift register, a latch, a digital-analog converter, an output buffer, and the like. The data driving circuit 32 latches the digital video data RGB under the control of the timing controller 31. The source ICs of the data driving circuit 32 supply the charge sharing voltage to the data lines 34 in response to the source output enable signal SOE and then supply the digital video data RGB) to an analog positive / negative gamma compensation voltage to generate positive / negative analog data voltages and supply the voltages to the data lines 34. [

게이트 구동회로(33)의 게이트 IC들(331 내지 335) 각각은 GSP 발생부, 쉬프트 레지스터, AND 게이트 어레이 및 레벨 쉬프터 등을 포함한다. 이러한 게이트 IC들(331 내지 335)은 타이밍 콘트롤러(31)에 의해 발생된 게이트 출력 인에이블신호(GOE) 및 게이트 쉬프트 클럭신호(GSC)와, 제1 게이트 IC(331)의 내부에서 생성된 게이트 스타타 펄스(GSP)에 응답하여 게이트 펄스를 게이트라인들(35)에 순차적으로 공급한다. Each of the gate ICs 331 to 335 of the gate drive circuit 33 includes a GSP generator, a shift register, an AND gate array, a level shifter, and the like. These gate ICs 331 to 335 are connected to the gate output enable signal GOE and the gate shift clock signal GSC generated by the timing controller 31 and the gate generated in the first gate IC 331 And sequentially supplies the gate pulse to the gate lines 35 in response to the stator pulse GSP.

도 4는 타이밍 콘트롤러(31)의 GSC 발생부(40)와 그 입력신호들을 나타낸다. 도 5는 GSC 발생부(40)로부터 출력되는 게이트 출력 인에이블신호(GOE)를 나타낸다.4 shows the GSC generator 40 of the timing controller 31 and its input signals. FIG. 5 shows a gate output enable signal GOE output from the GSC generator 40. FIG.

도 4 및 도 5를 참조하면, GSC 발생부(40)는 제1 GSC 발생부(41), 제2 GSC 발생부(42) 및 논리합 게이트(이하, "OR 게이트"라 함)(43)를 구비한다.4 and 5, the GSC generator 40 includes a first GSC generator 41, a second GSC generator 42, and an OR gate 43 Respectively.

제1 GSC 발생부(41)는 클럭신호(CLK)를 기준으로 데이터 인에이블신호(DE)를 카운트하고, 그 카운트 결과 도 5와 같이 상대적으로 작은 펄스폭을 가지는 제1 게이트 쉬프트 클럭신호(P1)를 발생한다. 데이터 인에이블신호(DE)는 1 수평기간(1H)을 주기로 발생된다. 따라서, 제1 게이트 쉬프트 클럭신호(P1)는 1 수평기간(1H) 주기로 발생된다. 제1 게이트 쉬프트 클럭신호(P1)는 종래 기술의 게이트 쉬프트 클럭신호로 대신될 수 있다. The first GSC generator 41 counts the data enable signal DE based on the clock signal CLK and outputs a first gate shift clock signal P1 having a relatively small pulse width as shown in FIG. ). The data enable signal DE is generated in a period of one horizontal period (1H). Therefore, the first gate shift clock signal P1 is generated in one horizontal period (1H) period. The first gate shift clock signal P1 may be replaced with a gate shift clock signal of the prior art.

제2 GSC 발생부(42)는 수직 동기신호(Vsync)와 클럭신호(CLK)를 입력 받아, 클럭신호(CLK)를 기준으로 수직 동기신호(Vsync)를 카운트하고 그 카운트 결과에 따라 도 5와 같이 제1 게이트 쉬프트 클럭신호(P1)에 비하여 더 넓은 펄스폭을 갖는 제2 게이트 쉬프트 클럭신호(P2)를 규칙적으로 발생한다. 수직 동기신호(Vsync)는 대략 1 프레임기간을 주기로 발생된다. 따라서, 제2 게이트 쉬프트 클럭신호(P2)의 펄스는 1 프레임기간의 초기에 한 차례 발생되고, 1 프레임기간 주기로 발생된다. 제2 게이트 쉬프트 클럭신호(P2)의 펄스폭은 제1 게이트 쉬프트 클럭신호의 펄스폭 대비 2 배 이상 넓다. The second GSC generator 42 receives the vertical synchronization signal Vsync and the clock signal CLK and counts the vertical synchronization signal Vsync on the basis of the clock signal CLK. A second gate shift clock signal P2 having a wider pulse width than the first gate shift clock signal P1 is regularly generated. The vertical synchronization signal Vsync is generated in a period of approximately one frame period. Therefore, the pulse of the second gate shift clock signal P2 is generated once at the beginning of one frame period, and is generated at a period of one frame period. The pulse width of the second gate shift clock signal P2 is two times wider than the pulse width of the first gate shift clock signal.

OR 게이트(43)는 제1 게이트 쉬프트 클럭신호(P1)와 제2 게이트 쉬프트 클럭신호(P2)의 논리합하여 게이트 쉬프트 클럭신호(GSC)를 발생한다. 게이트 쉬프트 클럭신호(GSC)는 매 프레임기간마다 초기에 1회 발생되는 펄스폭이 넓은 제1 펄스(S1)와, 제1 펄스(S1)에 이어서 1 수평기간(1H) 주기로 발생되는 상대적으로 작 은 펄스폭의 제2 펄스(S2)를 포함한다. The OR gate 43 generates a gate shift clock signal GSC by performing a logical sum of the first gate shift clock signal P1 and the second gate shift clock signal P2. The gate shift clock signal GSC includes a first pulse S1 having a first pulse S1 which is initially generated once every frame period and a second pulse S1 having a relatively small period of one horizontal period Includes a second pulse S2 of a pulse width.

도 6은 게이트 IC(331 내지 335) 각각에 내장된 GSP 발생부(60)를 나타낸다. 도 7은 GSP 발생부(60)의 입출력 파형과 제1 게이트 IC(331 내지 335)로부터 출력되는 게이트 펄스들을 나타낸다. FIG. 6 shows a GSP generator 60 embedded in each of the gate ICs 331 to 335. 7 shows the input / output waveforms of the GSP generator 60 and the gate pulses output from the first gate ICs 331 to 335.

도 6 및 도 7을 참조하면, GSP 발생부(60)는 D 플립플롭(61)과 지연부(62)를 구비한다. Referring to FIGS. 6 and 7, the GSP generator 60 includes a D flip-flop 61 and a delay unit 62.

D 플립플롭(61)은 타이밍 콘트롤러(31)로부터의 게이트 쉬프트 클럭신호(GSC)를 자신의 입력단자(D)를 통해 입력받는다. D 플립플롭(61)의 클럭단자에는 게이트 출력 인에이블신호(GOE)가 입력되고, D 플립플롭(61)의 인에이블단자에는 인에이블신호(EN)가 입력된다. 게이트 출력 인에이블신호(GOE)는 대략 1 수평기간 주기로 발생되는 펄스를 포함한다. D 플립플롭(61)은 인에이블단자에 하이논리의 인에이블신호(EN(H))가 입력될 때 구동되어 도 7과 같이 게이트 출력 인에이블신호(GOE)의 라이징에지에 게이트 쉬프트 클럭신호(GSC)를 출력한다. D 플립 플롭(61)은 도 7과 같이 게이트 쉬프트 클럭신호(GSC)의 제1 펄스의 하이논리 유지구간 동안 게이트 출력 인에이블신호(GOE)의 제1 펄스의 라이징 에지가 발생되기 때문에 대략 1 수평기간(1H)의 펄스폭을 가지는 펄스를 출력한다. 이어서, D 플립 플롭(61)은 도 7과 같이 게이트 출력 인에이블신호(GOE)의 제2 펄스 이후의 펄스들의 라이징에지와 게이트 쉬프트 클럭신호(GSC)의 하이논리구간이 중첩되지 않기 때문에 로우논리를 출력하고, 다음 프레임기간의 초기에 게이트 출력 인에이블신호(GOE)의 라이징에지와 게이트 출력 인에이블신호(GOE)의 하이논리구간이 중첩될 때 다시 펄스를 발생한다. D 플립 플롭(61)은 그 인에이블단자에 로우논리의 디스에이블신호(EN(L))가 입력될 때 디스에이블되어 출력을 발생하지 않는다. The D flip-flop 61 receives the gate shift clock signal GSC from the timing controller 31 through its input terminal D. The gate output enable signal GOE is input to the clock terminal of the D flip flop 61 and the enable signal EN is input to the enable terminal of the D flip flop 61. The gate output enable signal GOE includes pulses generated at approximately one horizontal period. The D flip-flop 61 is driven when the enable signal EN (H) of the high logic is input to the enable terminal, and outputs the gate shift clock signal (Fig. 7) to the rising edge of the gate output enable signal GOE GSC). Since the rising edge of the first pulse of the gate output enable signal GOE is generated during the high logic hold period of the first pulse of the gate shift clock signal GSC as shown in FIG. 7, the D flip flop 61 is approximately one horizontal And outputs a pulse having a pulse width of the period (1H). 7, the D flip-flop 61 does not overlap the rising edge of the pulses after the second pulse of the gate output enable signal GOE and the high logic section of the gate shift clock signal GSC, And generates a pulse again when the rising edge of the gate output enable signal GOE and the high logic section of the gate output enable signal GOE overlap at the beginning of the next frame period. The D flip-flop 61 is disabled when the low logic disable signal EN (L) is input to its enable terminal and does not generate an output.

지연부(62)는 지연회로를 이용하여 D 플립플롭(61)의 출력(Q)을 지연시켜 게이트 스타트 펄스(GSP)를 발생한다. 지연부(62)의 지연회로는 복수의 인버터쌍을 포함한다. 지연회로(62)의 지연시간(Δt)은 인버터쌍의 수에 따라 조정 가능하다. 예컨대, 직렬로 접속된 인버터쌍이 많을수록 입력신호의 지연시간(Δt)이 길어진다. 지연회로(62)는 인버터쌍 뿐 만 아니라, 공지의 어떠한 지연회로도 가능하다. The delay unit 62 delays the output Q of the D flip-flop 61 using a delay circuit to generate a gate start pulse GSP. The delay circuit of the delay unit 62 includes a plurality of inverter pairs. The delay time? T of the delay circuit 62 is adjustable in accordance with the number of inverter pairs. For example, as the number of inverter pairs connected in series increases, the delay time? T of the input signal becomes longer. The delay circuit 62 is not only a pair of inverters, but also any known delay circuit is possible.

도 7을 참조하면, 게이트 IC(331 내지 335)의 쉬프트 레지스터는 제1 게이트 IC(331)의 GSP 발생부(60)에서 발생되는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)의 라이징 에지마다 쉬프트시킨다. 그리고 게이트 IC(331 내지 335)는 게이트 출력 인에이블신호(GOE)의 로우논리구간 동안 쉬프트 레지스터의 출력을 레벨 쉬프터에 공급한다. 그 결과, 게이트 IC(331 내지 335)는 게이트 펄스들을 순차적으로 출력한다. 도 7에 있어서, "G1"은 제1 게이트라인에 공급되는 게이트 펄스, "G2"는 제2 게이트라인에 공급되는 게이트 펄스, 그리고 "G3"은 제3 게이트라인에 공급되는 게이트 펄스를 각각 나타낸다. 이러한 게이트 IC(331 내지 335)의 구성과 동작에 대하여는 도 8을 결부하여 상세히 설명하기로 한다.7, the shift register of the gate ICs 331 to 335 shifts the gate start pulse GSP generated in the GSP generator 60 of the first gate IC 331 to the rising edge of the gate shift clock GSC Respectively. The gate ICs 331 to 335 supply the output of the shift register to the level shifter during the low logic period of the gate output enable signal GOE. As a result, the gate ICs 331 to 335 sequentially output the gate pulses. 7, "G1" is a gate pulse supplied to the first gate line, "G2" is a gate pulse supplied to the second gate line, and & . The configuration and operation of the gate ICs 331 to 335 will be described in detail with reference to FIG.

도 8은 제1 및 제2 게이트 IC(331, 332)를 상세히 나타낸다. 8 shows the first and second gate ICs 331 and 332 in detail.

도 8을 참조하면, 게이트 IC들(331, 332)은 GSP 발생부(60), GSP 발생부(60)의 출력과 캐리신호 입력단자(EIO1, EIO2)로부터의 신호의 논리합 신호를 출력하는 OR 게이트(84), 쉬프트 레지스터(80), 레벨 쉬프터(82) 및 쉬프트 레지스터(80)와 레벨 쉬프터(82) 사이에 접속된 다수의 AND 게이트(81)를 구비한다. 8, the gate ICs 331 and 332 are connected to the GSP generator 60 and the GSP generator 60. The gate ICs 331 and 332 are connected to an output of the GSP generator 60 and the OR signals EIO1 and EIO2, And a plurality of AND gates 81 connected between the shift register 80 and the level shifter 82. The AND gate 81 is connected to the gate shift register 80, the level shift shifter 82,

제1 게이트 IC(331)의 GSP 발생부(60)는 D 플롭플롭(61)의 인에이블단자에 하이논리전압의 인에이블신호(EN(H))가 입력되기 때문에 전술한 바와 같이 D 플립플롭(61)에 입력되는 게이트 출력 인에이블신호(GOE)의 타이밍에 게이트 쉬프트 클럭신호(GSC)의 제1 펄스를 샘플링한 후에 그 D 플립플롭(61)의 출력을 지연시켜 게이트 스타트 펄스(GSP)를 발생한다. 반면에, 제2 게이트 IC(332) 이후의 게이트 IC 들에 내장된 GSP 발생부(60)는 D 플롭플롭(61)의 인에이블단자에 로우논리전압의 디스인에이블신호(EN(L))가 입력되기 때문에 출력을 발생하지 않는다. 제2 게이트 IC(332) 이후의 게이트 IC 들은 앞단 게이트 IC의 캐리신호를 게이트 스타트 펄스(GSP)로 입력받아 동작하기 시작한다. The GSP generator 60 of the first gate IC 331 receives the enable signal EN (H) of the high logic voltage at the enable terminal of the D flip flop 61, After sampling the first pulse of the gate shift clock signal GSC at the timing of the gate output enable signal GOE input to the D flip flop 61 and delaying the output of the D flip flop 61 to generate the gate start pulse GSP, . On the other hand, the GSP generator 60 embedded in the gate ICs after the second gate IC 332 outputs the disable signal EN (L) of the low logic voltage to the enable terminal of the D flip- So that no output is generated. The gate ICs after the second gate IC 332 receive the carry signal of the front end gate IC as the gate start pulse GSP and start to operate.

제1 게이트 IC(331)의 캐리신호 입력단자(EIO1)는 기저전압(GND)에 접속되어 로우논리전압을 입력받는다. 제1 게이트 IC(331)에 종속적으로 접속된 제2 게이트 IC(332) 이후의 게이트 IC들에 형성된 캐리신호 입력단자(EIO2)에는 앞단 게이트 IC의 쉬프트 레지스터 최종단으로부터 캐리신호가 입력된다. 게이트 IC들(331, 332)의 OR 게이트(84)는 캐리신호 입력단자(EIO1, EIO2)에 접속된 제1 입력단자, GSP 발생부(60)의 출력신호가 입력되는 제2 입력단자, 및 쉬프트 레지스터(80)의 제1 D 플립플롭의 입력단자(D)에 접속된 출력단자를 구비한다. 제1 게이트 IC(331)의 OR 게이트(84)는 캐리신호 입력단자(EIO1)에 로우논리전압이 입력되기 때문에 GSP 발생부(60)의 출력 즉, 게이트 스타트 펄스(GSP)를 그대로 쉬프트 레지스터(80)의 제1 D-플릅플롭에 공급한다. 제2 게이트 IC(332)의 OR 게이트(84)는 캐리신호 입력단자(EIO2)에 제1 게이트 IC(331)의 쉬프트 레지스터로부터 전달되는 캐리신호가 입력되고 GSP 발생부(60)가 디스에이블되기 때문에 캐리신호 입력단자로부터의 캐리신호를 그대로 쉬프트 레지스터(80)의 제1 D-플릅플롭에 공급한다.The carry signal input terminal EIO1 of the first gate IC 331 is connected to the base low voltage GND and receives the low logic voltage. The carry signal is input from the last stage of the shift register of the preceding stage gate IC to the carry signal input terminal EIO2 formed in the gate ICs after the second gate IC 332 which is connected to the first gate IC 331. The OR gate 84 of the gate ICs 331 and 332 has a first input terminal connected to the carry signal input terminals EIO1 and EIO2, a second input terminal receiving the output signal of the GSP generator 60, And an output terminal connected to the input terminal D of the first D flip-flop of the shift register 80. Since the OR gate 84 of the first gate IC 331 receives the low logic voltage at the carry signal input terminal EIO1, the output of the GSP generator 60, that is, the gate start pulse GSP, 80 to the first D-flip flop. The OR gate 84 of the second gate IC 332 receives the carry signal transferred from the shift register of the first gate IC 331 to the carry signal input terminal EIO2 and the GSP generator 60 is disabled Therefore, the carry signal from the carry signal input terminal is supplied to the first D-type flip flop of the shift register 80 as it is.

제1 게이트 IC(331)의 쉬프트 레지스터(80)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 OR 게이트(84)를 통해 입력되는 GSP 발생부(60)의 출력 즉, 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭신호(GSC)의 라이징에지마다 쉬프트시킨다. 따라서, 제1 게이트 IC(331)의 쉬프트 레지스터(80)는 D 플립플롭들 사이의 출력노드들을 통해 출력을 순차적으로 발생한다. 제1 게이트 IC(331)의 AND 게이트들(81)은 쉬프트 레지스터(80)의 출력과 인버터(83)에 의해 반전된 게이트 출력 인에이블신호(GOE)의 논리곱 출력을 발생한다. 따라서, 레벨 쉬프터(82)에는 게이트 출력 인에이블신호(GOE)가 로우논리일 때 쉬프트 레지스터(80)의 출력을 입력받는다. 제1 게이트 IC(331)의 레벨 쉬프터(82)는 AND 게이트(81)로부터 입력되는 전압의 스윙폭을 액정표시패널(30)의 화소 어레이에 형성된 TFT의 동작 가능한 스윙폭으로 쉬프트시킨다. 이 제1 게이트 IC(331)의 레벨 쉬프터(82)로부터 발생되는 게이트 펄스들(G1 내지 Gk)은 k 개의 게이트라인들(G1 내지 Gk)에 순차적으로 공급된다. The shift register 80 of the first gate IC 331 outputs the output of the GSP generator 60 input through the OR gate 84 using a plurality of D flip flops connected thereto, GSP) for each rising edge of the gate shift clock signal GSC. Accordingly, the shift register 80 of the first gate IC 331 sequentially generates the output through the output nodes between the D flip-flops. The AND gates 81 of the first gate IC 331 generate the AND output of the output of the shift register 80 and the gate output enable signal GOE inverted by the inverter 83. [ Therefore, the level shifter 82 receives the output of the shift register 80 when the gate output enable signal GOE is low logic. The level shifter 82 of the first gate IC 331 shifts the swing width of the voltage input from the AND gate 81 to the operable swing width of the TFT formed in the pixel array of the liquid crystal display panel 30. [ Gate pulses G1 to Gk generated from the level shifter 82 of the first gate IC 331 are sequentially supplied to k gate lines G1 to Gk.

제2 게이트 IC(332)의 쉬프트 레지스터(80)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 OR 게이트(84)를 통해 입력되는 제1 게이트 IC(331)로부터의 캐리신호 즉, 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭신호(GSC)의 라이징에지마다 쉬프트시킨다. 따라서, 제2 게이트 IC(332)의 쉬프트 레지스터(80)는 D 플 립플롭들 사이의 출력노드들을 통해 출력을 순차적으로 발생한다. 제2 게이트 IC(332)의 AND 게이트들(81)은 쉬프트 레지스터(80)의 출력과 인버터(83)에 의해 반전된 게이트 출력 인에이블신호(GOE)의 논리곱 출력을 발생한다. 따라서, 레벨 쉬프터(82)에는 게이트 출력 인에이블신호(GOE)가 로우논리일 때 쉬프트 레지스터(80)의 출력을 입력받는다. 제2 게이트 IC(332)의 레벨 쉬프터(82)는 AND 게이트(81)로부터 입력되는 전압의 스윙폭을 액정표시패널(30)의 화소 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 이 제2 게이트 IC(332)의 레벨 쉬프터(82)로부터 발생되는 게이트 펄스들(Gk+1 내지 G2k)는 k 개의 게이트라인들에 순차적으로 공급된다. 제2 게이트 IC(332) 이후의 게이트 IC 들은 제2 게이트 IC(332)과 실질적으로 동일한 회로 구성을 가지며, 그 동작 또한 제2 게이트 IC(332)와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. The shift register 80 of the second gate IC 332 receives a carry signal from the first gate IC 331 input through the OR gate 84 using a plurality of D flip- And shifts the start pulse GSP every rising edge of the gate shift clock signal GSC. Thus, the shift register 80 of the second gate IC 332 sequentially generates output through the output nodes between the D flip-flops. The AND gates 81 of the second gate IC 332 generate a logical product output of the output of the shift register 80 and the gate output enable signal GOE inverted by the inverter 83. [ Therefore, the level shifter 82 receives the output of the shift register 80 when the gate output enable signal GOE is low logic. The level shifter 82 of the second gate IC 332 shifts the swing width of the voltage input from the AND gate 81 to a swing width at which the TFT formed in the pixel array of the liquid crystal display panel 30 can operate. Gate pulses Gk + 1 to G2k generated from the level shifter 82 of the second gate IC 332 are sequentially supplied to k gate lines. The gate ICs after the second gate IC 332 have substantially the same circuit configuration as the second gate IC 332 and the operation thereof is also substantially the same as that of the second gate IC 332, .

도 9는 도 3에 도시된 게이트 IC들(331 내지 335)의 입/출력 단자의 접속관계를 나타낸다. Fig. 9 shows the connection relationship of the input / output terminals of the gate ICs 331 to 335 shown in Fig.

도 9를 참조하면, 게이트 IC들(331 내지 335)의 GOE 입력단자에는 타이밍 콘트롤러(31)로부터 게이트 출력 인에이블신호(GOE)가 공통으로 입력된다. 게이트 IC들(331 내지 335)의 GSC 입력단자에는 타이밍 콘트롤러(31)로부터 게이트 쉬프트 클럭신호(GSC)가 공통으로 입력된다. Referring to FIG. 9, a gate output enable signal GOE is commonly input from the timing controller 31 to the GOE input terminal of the gate ICs 331 to 335. A gate shift clock signal GSC is commonly input from the timing controller 31 to the GSC input terminals of the gate ICs 331 to 335.

제1 게이트 IC(331)는 내장된 GSP 발생부(60)로부터 발생되는 게이트 스타트 펄스(GSP)에 의해 동작하기 시작하므로 그 EIO1 입력단자에는 풀다운 저항(R)을 통해 기저전압(GND)이 공급된다. 제2 내지 제5 게이트 IC들(312 내지 315)은 앞단의 게이트 IC로부터 전달되는 캐리신호를 게이트 스타트 펄스(GSP)로써 입력받아 동작하므로 그 EIO2(또는 EIO3 내지 EIO5) 입력단자에는 앞단 게이트 IC의 CAR 출력단자로부터 캐리신호가 입력된다. Since the first gate IC 331 starts to operate by the gate start pulse GSP generated from the built-in GSP generator 60, the ground voltage GND is supplied to the EIO1 input terminal through the pull- do. The second to fifth gate ICs 312 to 315 receive the carry signal transmitted from the gate IC at the previous stage by receiving the gate start pulse GSP. Therefore, the EIO2 (or EIO3 to EIO5) Carry signal is input from the CAR output terminal.

제1 게이트 IC(331)는 내장된 GSP 발생부(60)로부터 게이트 스타트 펄스가 발생되므로 그 D 플립플롭(61)의 EN 입력단자에는 하이논리전압의 전원전압(VCC)이 인가된다. 제2 내지 제5 게이트 IC(312 내지 315)는 내장된 GSP 발생부(60)의 D 플립플롭이 디스에이블되어야 하므로 D 플립플롭(61)의 EN 입력단자에는 풀다운 저항(R)을 통해 기저전압(GND)이 공급된다. Since the first gate IC 331 generates a gate start pulse from the built-in GSP generator 60, the power supply voltage VCC of the high logic voltage is applied to the EN input terminal of the D flip flop 61. Since the D flip flop of the built-in GSP generator 60 must be disabled, the second to fifth gate ICs 312 to 315 are connected to the EN input terminal of the D flip flop 61 through the pull- (GND) is supplied.

도 10 내지 도 12는 본 발명의 제2 실시예에 따른 액정표시장치를 나타낸다. 10 to 12 show a liquid crystal display device according to a second embodiment of the present invention.

도 10을 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치는 액정표시패널(30), 타이밍 콘트롤러(31), 데이터 구동회로(32), 및 게이트 구동회로(103)를 구비한다. 액정표시패널(30), 타이밍 콘트롤러(31) 및 데이터 구동회로(32)는 전술한 제1 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. Referring to FIG. 10, a liquid crystal display device according to a second embodiment of the present invention includes a liquid crystal display panel 30, a timing controller 31, a data driving circuit 32, and a gate driving circuit 103. The liquid crystal display panel 30, the timing controller 31, and the data driving circuit 32 are substantially the same as those of the first embodiment described above, and thus a detailed description thereof will be omitted.

게이트 구동회로(103)에 있어서, 제1 게이트 IC(331)는 전술한 제1 실시예와 마찬가지로, 도 6 및 도 7과 같은 GSP 발생부, 쉬프트 레지스터, AND 게이트 어레이 및 레벨 쉬프터 등을 포함한다. 제1 게이트 IC(331)는 D 플립플롭을 이용하여 타이밍 콘트롤러(31)로부터의 게이트 쉬프트 클럭신호(GSC)의 제1 펄스를 샘플링한 후에 지연시켜 게이트 스타트 펄스(GSP)를 발생하고 그 게이트 스타트 펄스(GSP)의 캐리신호를 제2 게이트 IC(1032)에 전송한다. In the gate drive circuit 103, the first gate IC 331 includes a GSP generator, a shift register, an AND gate array, a level shifter, and the like as shown in Figs. 6 and 7, similarly to the first embodiment . The first gate IC 331 samples the first pulse of the gate shift clock signal GSC from the timing controller 31 using the D flip flop and then delays it to generate a gate start pulse GSP, And transfers the carry signal of the pulse GSP to the second gate IC 1032.

제2 내지 제5 게이트 IC들(1032 내지 1035)은 제1 실시예와 달리 GSP 발생부 없이 쉬프트 레지스터, AND 게이트 어레이 및 레벨 쉬프터 등을 포함한다. 따라서, 제2 내지 제5 게이트 IC들(1032 내지 1035)은 종래 기술의 게이트 드라이브 IC와 실질적으로 동일하므로 종래 기술의 게이트 드라이브 IC와 호환될 수 있다. 제2 게이트 IC(1032)는 제1 게이트 IC(331)로부터 발생된 게이트 스타트 펄스(GSP)를 입력 받고 게이트 쉬프트 클럭(GSC)에 따라 게이트 스타트 펄스(GSP)를 쉬프트시켜 게이트 펄스들을 순차적으로 발생한다. 제3 게이트 IC(1033)는 게이트 쉬프트 클럭(GSC)에 따라 제2 게이트 IC(1032)로부터 입력된 게이트 스타트 펄스(GSP)를 쉬프트시켜 게이트 펄스들을 순차적으로 발생한다. 제4 게이트 IC(1034)는 게이트 쉬프트 클럭(GSC)에 따라 제3 게이트 IC(1033)로부터 입력된 게이트 스타트 펄스(GSP)를 쉬프트시켜 게이트 펄스들을 순차적으로 발생한다. 제5 게이트 IC(1035)는 게이트 쉬프트 클럭(GSC)에 따라 제4 게이트 IC(1034)로부터 입력된 게이트 스타트 펄스(GSP)를 쉬프트시켜 게이트 펄스들을 순차적으로 발생한다. 게이트 IC들(331, 1032 내지 1035)은 게이트 출력 인에이블신호(GOE)의 로우논리구간 동안 게이트펄스들을 게이트라인들에 공급한다. Unlike the first embodiment, the second to fifth gate ICs 1032 to 1035 include a shift register, an AND gate array, a level shifter, and the like without a GSP generator. Therefore, the second to fifth gate ICs 1032 to 1035 are substantially the same as the gate drive IC of the prior art, so that they can be compatible with the gate drive IC of the prior art. The second gate IC 1032 receives the gate start pulse GSP generated from the first gate IC 331 and shifts the gate start pulse GSP according to the gate shift clock GSC to sequentially generate gate pulses do. The third gate IC 1033 shifts the gate start pulse GSP inputted from the second gate IC 1032 according to the gate shift clock GSC to sequentially generate gate pulses. The fourth gate IC 1034 shifts the gate start pulse GSP inputted from the third gate IC 1033 according to the gate shift clock GSC to sequentially generate gate pulses. The fifth gate IC 1035 shifts the gate start pulse GSP inputted from the fourth gate IC 1034 according to the gate shift clock GSC to sequentially generate the gate pulses. The gate ICs 331, 1032 to 1035 supply gate pulses to the gate lines during the low logic period of the gate output enable signal GOE.

타이밍 콘트롤러(31)는 도 4 및 도 5와 같이 GSC 발생부를 이용하여 매 프레임기간마다 초기에 펄스폭이 넓은 펄스를 발생하고 그 이후에 펄스폭이 상대적으로 작은 펄스들을 1 수평기간 주기로 발생한다. 이 타이밍 콘트롤러(31)의 출력신호는 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 게이트 쉬프트 클럭(GSC)이다. 4 and 5, the timing controller 31 generates pulses having a wide pulse width initially in every frame period using the GSC generator, and thereafter generates pulses having relatively small pulse widths in one horizontal period period. The output signal of the timing controller 31 is a gate shift clock GSC for shifting the gate start pulse GSP.

도 11은 도 10에 도시된 제1 및 제2 게이트 IC(331, 1032)를 상세히 나타낸 다. 제3 내지 제5 게이트 IC(1033 내지 1035)는 제2 게이트 IC(1032)와 실질적으로 동일한 구성을 가지므로 그에 대한 상세한 설명을 생략하기로 한다. 11 shows the first and second gate ICs 331 and 1032 shown in FIG. 10 in detail. Since the third to fifth gate ICs 1033 to 1035 have substantially the same configuration as the second gate IC 1032, a detailed description thereof will be omitted.

도 11을 참조하면, 제1 게이트 IC(331)는 GSP 발생부(60), GSP 발생부(60)의 출력과 캐리신호 입력단자로부터의 신호의 논리합 신호를 출력하는 OR 게이트(84), 쉬프트 레지스터(80), 레벨 쉬프터(82) 및 쉬프트 레지스터(80)와 레벨 쉬프터(82) 사이에 접속된 다수의 AND 게이트(81)를 구비한다. 제2 게이트 IC(1032)는 쉬프트 레지스터(110), 레벨 쉬프터(112) 및 쉬프트 레지스터(110)와 레벨 쉬프터(112) 사이에 접속된 다수의 AND 게이트(111)를 구비한다. 제2 내지 제5 게이트 IC들(1032 내지 1035)은 GSP 발생부(60) 및 OR 게이트(84)를 필요로 하지 않는다. 11, the first gate IC 331 includes a GSP generator 60, an OR gate 84 for outputting an OR signal of the output from the GSP generator 60 and a signal from the carry signal input terminal, And a plurality of AND gates 81 connected between the shift register 80 and the level shifter 82. The AND gate 81 is connected to the AND gate 81, The second gate IC 1032 includes a shift register 110, a level shifter 112 and a plurality of AND gates 111 connected between the shift register 110 and the level shifter 112. The second to fifth gate ICs 1032 to 1035 do not need the GSP generator 60 and the OR gate 84. [

제1 게이트 IC(331)의 GSP 발생부(60)는 게이트 쉬프트 클럭신호(GSC)와 게이트 출력 인에이블신호(GOE)를 이용하여 게이트 스타트 펄스(GSP)를 발생한다. 제1 게이트 IC(331)의 캐리신호 입력단자(EIO1)는 기저전압에 접속되어 로우논리전압을 입력받는다. 제1 게이트 IC(331)에 종속적으로 접속된 제2 게이트 IC(1032) 이후의 게이트 IC들에 형성된 캐리신호 입력단자(EIO2)에는 앞단 게이트 IC의 쉬프트 레지스터 최종단으로부터 캐리신호가 입력된다. 제1 게이트 IC(331)의 OR 게이트(84)는 캐리신호 입력단자에 로우논리전압이 입력되기 때문에 GSP 발생부(60)의 출력 즉, 게이트 스타트 펄스(GSP)를 그대로 쉬프트 레지스터(80)의 제1 D-플릅플롭에 공급한다. 제1 게이트 IC(331)의 쉬프트 레지스터(80)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 OR 게이트(84)를 통해 입력되는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭신호(GSC)의 라이징 에지마다 쉬프트시킨다. 따라 서, 제1 게이트 IC(331)의 쉬프트 레지스터(80)는 D 플립플롭들 사이의 출력노드들을 통해 출력을 순차적으로 발생한다. 제1 게이트 IC(331)의 AND 게이트들(81)은 쉬프트 레지스터(80)의 출력과 인버터(83)에 의해 반전된 게이트 출력 인에이블신호(GOE)의 논리곱 출력을 발생한다. 따라서, 제1 게이트 IC(331)의 레벨 쉬프터(82)에는 게이트 출력 인에이블신호(GOE)가 로우논리일 때 쉬프트 레지스터(80)의 출력을 입력받는다. 제1 게이트 IC(331)의 레벨 쉬프터(82)는 AND 게이트(81)의 출력전압 스윙폭을 액정표시패널의 화소 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 이 제1 게이트 IC(331)의 레벨 쉬프터(82)로부터 발생되는 게이트 펄스들(G1 내지 Gk)은 k 개의 게이트라인들에 순차적으로 공급된다. The GSP generator 60 of the first gate IC 331 generates a gate start pulse GSP using the gate shift clock signal GSC and the gate output enable signal GOE. The carry signal input terminal EIO1 of the first gate IC 331 is connected to the base low voltage and receives the low logic voltage. A carry signal is input from the last stage of the shift register of the preceding stage gate IC to the carry signal input terminal EIO2 formed in the gate ICs after the second gate IC 1032 which is connected to the first gate IC 331. Since the OR gate 84 of the first gate IC 331 receives the low logic voltage at the carry signal input terminal, the output of the GSP generator 60, that is, the gate start pulse GSP, To the first D-flip flop. The shift register 80 of the first gate IC 331 shifts the gate start pulse GSP input through the OR gate 84 to the gate shift clock signal GSC using a plurality of D flip- The rising edge is shifted for each rising edge. Accordingly, the shift register 80 of the first gate IC 331 sequentially generates the output through the output nodes between the D flip-flops. The AND gates 81 of the first gate IC 331 generate the AND output of the output of the shift register 80 and the gate output enable signal GOE inverted by the inverter 83. [ Therefore, the level shifter 82 of the first gate IC 331 receives the output of the shift register 80 when the gate output enable signal GOE is low logic. The level shifter 82 of the first gate IC 331 shifts the output voltage swing width of the AND gate 81 to the swing width at which the TFT formed in the pixel array of the liquid crystal display panel can operate. Gate pulses G1 to Gk generated from the level shifter 82 of the first gate IC 331 are sequentially supplied to k gate lines.

제2 게이트 IC(1032)의 쉬프트 레지스터(110)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 제1 게이트 IC(331)로부터의 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭신호(GSC)의 라이징 에지마다 쉬프트시킨다. 따라서, 제2 게이트 IC(1032)의 쉬프트 레지스터(110)는 D 플립플롭들 사이의 출력노드들을 통해 출력을 순차적으로 발생한다. 제2 게이트 IC(1032)의 AND 게이트들(111)은 쉬프트 레지스터(110)의 출력과 인버터(113)에 의해 반전된 게이트 출력 인에이블신호(GOE)의 논리곱 출력을 발생한다. 따라서, 제2 게이트 IC(1032)의 레벨 쉬프터(112)에는 게이트 출력 인에이블신호(GOE)가 로우논리일 때 쉬프트 레지스터(110)의 출력을 입력받는다. 제2 게이트 IC(1032)의 레벨 쉬프터(112)는 AND 게이트(111)의 출력전압 스윙폭을 액정표시패널(30)의 화소 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 이 제2 게이트 IC(1032)의 레벨 쉬프터(112)로부터 발 생되는 게이트 펄스들(Gk+1 내지 G2k)은 k 개의 게이트라인들에 순차적으로 공급된다. The shift register 110 of the second gate IC 1032 shifts the gate start pulse GSP from the first gate IC 331 to the gate shift clock signal GSC by using a plurality of D flip- The rising edge is shifted for each rising edge. Thus, the shift register 110 of the second gate IC 1032 sequentially generates output through the output nodes between the D flip-flops. The AND gates 111 of the second gate IC 1032 generate an AND output of the output of the shift register 110 and the gate output enable signal GOE inverted by the inverter 113. [ Therefore, the level shifter 112 of the second gate IC 1032 receives the output of the shift register 110 when the gate output enable signal GOE is low logic. The level shifter 112 of the second gate IC 1032 shifts the output voltage swing width of the AND gate 111 to the swing width at which the TFT formed in the pixel array of the liquid crystal display panel 30 can operate. Gate pulses Gk + 1 to G2k generated from the level shifter 112 of the second gate IC 1032 are sequentially supplied to k gate lines.

도 12는 도 10에 도시된 게이트 IC들(331 내지 1035)의 입/출력 단자의 접속관계를 나타낸다. 12 shows the connection relationship of the input / output terminals of the gate ICs 331 to 1035 shown in FIG.

도 12를 참조하면, 게이트 IC들(331, 1032 내지 1035)의 GOE 입력단자에는 타이밍 콘트롤러(31)로부터 게이트 출력 인에이블신호(GOE)가 공통으로 입력된다. 게이트 IC들(331, 1032 내지 1035)의 GSC 입력단자에는 타이밍 콘트롤러(31)로부터 게이트 쉬프트 클럭신호(GSC)가 공통으로 입력된다. Referring to FIG. 12, a gate output enable signal GOE is commonly input from the timing controller 31 to GOE input terminals of the gate ICs 331 and 1032 to 1035. A gate shift clock signal GSC is commonly input from the timing controller 31 to the GSC input terminals of the gate ICs 331 and 1032 to 1035.

제1 게이트 IC(331)는 GSP 발생부(60)로부터 발생되는 게이트 스타트 펄스(GSP)에 의해 동작하기 시작하므로 그 EIO1 입력단자에는 풀다운 저항(R)을 통해 기저전압(GND)이 공급된다. 제2 내지 제5 게이트 IC들(1032 내지 1035)은 앞 단의 게이트 IC로부터 전달되는 캐리신호를 게이트 스타트 펄스로써 입력받아 동작하므로 그 EIO1~EIO5 입력단자 각각에는 앞 단 게이트 IC의 CAR 출력단자로부터 캐리신호가 입력된다. Since the first gate IC 331 starts to operate by the gate start pulse GSP generated from the GSP generator 60, the ground voltage GND is supplied to the EIO1 input terminal through the pull-down resistor R. Since the second to fifth gate ICs 1032 to 1035 receive the carry signal transmitted from the gate IC of the preceding stage as a gate start pulse, the respective EIO1 to EIO5 input terminals are connected to the CAR output terminal of the previous gate IC A carry signal is input.

제1 게이트 IC(331)는 GSP 발생부(60)로부터 게이트 스타트 펄스가 발생되므로 그 EN 입력단자에는 하이논리전압의 전원전압(VCC)이 인가된다. 제2 내지 제5 게이트 IC(1032 내지 1035)는 GSP 발생부(60)가 없으므로 EN 입력단자가 필요없다. Since the first gate IC 331 generates a gate start pulse from the GSP generator 60, a power supply voltage VCC of a high logic voltage is applied to the EN input terminal thereof. Since the second to fifth gate ICs 1032 to 1035 do not have the GSP generator 60, an EN input terminal is not required.

본 발명의 또 다른 실시예에 따른 표시장치는 전술한 제1 실시예에서 GSP 발생부(60)를 게이트 IC들과 분리하고, GSP 발생부(60)의 출력단자들을 대응하는 게이트 IC들의 제어신호 입력단자에 접속한다. 이 경우에 게이트 드라이브 IC들은 종래 기술의 게이트 IC들과 호환될 수 있다. 본 발명의 또 다른 실시예에 따른 액정표시장치는 전술한 제2 실시예에서 GSP 발생부(60)를 제1 게이트 IC와 분리하고, GSP 발생부(60)의 출력단자들을 대응하는 게이트 IC들의 제어신호 입력단자에 접속한다. The display device according to another embodiment of the present invention separates the GSP generator 60 from the gate ICs in the first embodiment described above and outputs the output terminals of the GSP generator 60 to the corresponding control ICs Connect to the input terminal. In this case, the gate drive ICs may be compatible with the gate ICs of the prior art. The liquid crystal display according to another embodiment of the present invention separates the GSP generator 60 from the first gate IC in the second embodiment described above and outputs the output terminals of the GSP generator 60 to the corresponding gate ICs Connect to the control signal input terminal.

전술한 본 발명의 실시예들은 액정표시장치를 중심으로 설명되었지만, 본 발명은 다른 표시장치 예를 들면, 전계 방출 표시장치(FED), 플라즈마 디스플레이 패널(PDP) 및 유기 발광다이오드소자(OLED) 등의 게이트 구동회로에도 적용 가능하다. The present invention can be applied to other display devices such as a field emission display (FED), a plasma display panel (PDP), and an organic light emitting diode (OLED) device The present invention is also applicable to a gate driving circuit of a semiconductor memory device.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

도 1은 액정표시장치에 적용되는 게이트 구동회로의 게이트 IC를 나타내는 블록도. 1 is a block diagram showing a gate IC of a gate driving circuit applied to a liquid crystal display device;

도 2는 게이트 구동회로를 제어하기 위한 제어신호와 그 게이트 구동회로의 출력신호를 나타내는 파형도. 2 is a waveform diagram showing a control signal for controlling the gate drive circuit and an output signal of the gate drive circuit;

도 3은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 블록도. 3 is a block diagram showing a liquid crystal display device according to a first embodiment of the present invention;

도 4는 도 3에 도시된 타이밍 콘트롤러의 GSC 발생부와 그 입력신호들을 나타내는 회로도 및 파형도.4 is a circuit diagram and waveform diagram showing a GSC generator of the timing controller shown in FIG. 3 and its input signals.

도 5는 도 4에 도시된 GSC 발생부로부터 출력되는 게이트 쉬프트 클럭 신호를 나타내는 파형도.5 is a waveform diagram showing a gate shift clock signal output from the GSC generator shown in FIG.

도 6은 도 3에 도시된 게이트 IC의 GSP 발생부를 나타내는 회로도. 6 is a circuit diagram showing a GSP generator of the gate IC shown in FIG. 3;

도 7은 도 6에 도시된 GSP 발생부의 입출력 파형과 제1 게이트 IC로부터 출력되는 게이트 펄스들을 나타내는 파형도. FIG. 7 is a waveform diagram showing input / output waveforms of the GSP generator shown in FIG. 6 and gate pulses outputted from the first gate IC; FIG.

도 8은 도 3에 도시된 제1 및 제2 게이트 IC들을 상세히 나타내는 회로도. FIG. 8 is a circuit diagram showing details of the first and second gate ICs shown in FIG. 3; FIG.

도 9는 도 3에 도시된 게이트 IC들의 입/출력 단자를 보여 주는 도면. FIG. 9 is a view showing input / output terminals of the gate ICs shown in FIG. 3; FIG.

도 10은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 블록도. 10 is a block diagram showing a liquid crystal display device according to a second embodiment of the present invention.

도 11은 도 10에 도시된 제1 및 제2 게이트 IC들을 상세히 나타내는 회로도. 11 is a circuit diagram showing details of the first and second gate ICs shown in FIG. 10;

도 12는 도 10에 도시된 게이트 IC들의 입/출력 단자의 접속관계를 보여 주는 도면. 12 is a view showing the connection relationship of the input / output terminals of the gate ICs shown in FIG. 10;

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

31 : 타이밍 콘트롤러 32 : 데이터 구동회로31: timing controller 32: data driving circuit

33, 103 : 게이트 구동회로 331 내지 335, 1032 내지 1035 : 게이트 IC33, 103: gate drive circuits 331 to 335, 1032 to 1035: gate IC

40, 41, 42 : GSC 발생부 43, 83 : OR 게이트40, 41, 42: GSC generator 43, 83: OR gate

60 : GSP 발생부 61 : D 플립플롭60: GSP generator 61: D flip flop

62 : 지연부 80, 110 : 쉬프트 레지스터62: delay unit 80, 110: shift register

81, 111 : AND 게이트 82, 112 : 레벨 쉬프터81, 111: AND gate 82, 112: level shifter

83, 113 : 인버터83, 113: Inverter

Claims

A display panel in which data lines and gate lines are crossed and pixels are arranged in a matrix form;

A data driving circuit for supplying a video data signal to the data lines;

A gate driving circuit for sequentially supplying gate pulses to the gate lines; And

Generating a first pulse having a wide pulse width at the beginning of a frame period every frame period and repeatedly generating a second pulse having a pulse width narrower than the first pulse after the first pulse at a period of one horizontal period, And a second control signal including a pulse train generated in one horizontal period to output the first control signal to the first control signal and the second control signal, And a controller for controlling an output timing of the gate drive circuit with a control signal,

The gate drive circuit includes:

A D flip-flop receiving the first and second control signals from the controller and sampling the first control signal at a rising edge of the second control signal; And

And a delay unit for delaying an output of the D flip-flop to generate a third control signal for controlling a first gate pulse timing of the gate driving circuit.

delete

The method according to claim 1,

Wherein the gate drive circuit includes a plurality of gate ICs,

Each of the gate ICs includes:

A shift register for sequentially shifting the third control signal according to the first control signal;

A level shifter for converting a swing width of an output signal of the shift register;

An AND gate for supplying an output signal of the shift register to the level shifter in response to the second control signal; And

And an OR gate for performing an AND operation between the output signal of the control signal generator and the third control signal received from the shift register of the front gate IC,

Wherein the D flip-flop and the delay unit are built in each of the gate ICs, or are embedded only in a first gate IC that outputs the gate pulse first among the gate ICs.

delete