KR101474049B1 - 데이터 처리 장치 및 데이터 처리 방법 - Google Patents

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Abstract

본 발명은, 버스트 오류나, 이레이저 등의, LDPC 부호의 부호 비트의 에러에 대한 내성을 향상시킬 수 있는 데이터 처리 장치 및 데이터 처리 방법에 관한 것이다. LDPC(Low Density Parity Check) 부호의 2비트 이상의 부호 비트가 1개의 심볼로 되는 경우에 있어서, 칼럼 트위스트 인터리버(24)는 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 1개의 심볼에 맵핑되지 않도록, LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행한다. 본 발명은, 예를 들어 LDPC 부호를 송신하는 송신 장치에 적용할 수 있다.

Description

데이터 처리 장치 및 데이터 처리 방법{DATA PROCESSING DEVICE AND DATA PROCESSING METHOD}
본 발명은, 데이터 처리 장치 및 데이터 처리 방법에 관한 것으로, 특히 예를 들어 LDPC(Low Density Parity Check) 부호의, 버스트(burst) 오류나, 이레이저(erasure)에 대한 내성을 향상시킬 수 있도록 하는 데이터 처리 장치 및 데이터 처리 방법에 관한 것이다.
LDPC 부호는, 높은 오류 정정 능력을 갖고, 최근에는 예를 들어 유럽에서 행해지고 있는 DVB-S.2 등의 위성 디지털 방송을 포함하는 전송 방식에 널리 채용되기 시작하고 있다(예를 들어, 비특허문헌 1을 참조). 또한, LDPC 부호는 차세대의 지상 디지털 방송에도 채용이 검토되고 있다.
LDPC 부호는, 최근의 연구에 의해, 터보 부호 등과 마찬가지로 부호 길이를 길게 해 감에 따라 셰넌 한계에 가까운 성능이 얻어지는 것을 알 수 있다. 또한, LDPC 부호는 최소 거리가 부호 길이에 비례한다는 성질이 있기 때문에, 그 특징으로서 블록 오류 확률 특성이 좋고, 또한 터보 부호 등의 복호 특성에 있어서 관측되는, 소위 에러 플로어 현상이 거의 발생하지 않는 것도 이점으로서 들 수 있다.
이하, 이러한 LDPC 부호에 대해 구체적으로 설명한다. 또한, LDPC 부호는 선형 부호이며, 반드시 2원일 필요는 없지만, 여기서는 2원인 것으로서 설명한다.
LDPC 부호는, 그 LDPC 부호를 정의하는 검사 행렬(parity check matrix)이 소한 것인 것을 최대의 특징으로 한다. 여기서, 희소 행렬이란, 행렬의 요소의 "1"의 개수가 매우 적은 행렬(대부분의 요소가 0인 행렬)이다.
도 1은 LDPC 부호의 검사 행렬 H의 예를 나타내고 있다.
도 1의 검사 행렬 H에서는, 각 열의 가중치(열 가중치)("1"의 수)(weight)가 "3"이며, 또한 각 행의 가중치(행 가중치)가 "6"으로 되어 있다.
LDPC 부호에 의한 부호화(LDPC 부호화)에서는, 예를 들어 검사 행렬 H에 기초하여 생성 행렬 G를 생성하고, 이 생성 행렬 G를 2원의 정보 비트에 대하여 승산 함으로써, 부호어(LDPC 부호)가 생성된다.
구체적으로는, LDPC 부호화를 행하는 부호화 장치는, 우선 검사 행렬 H의 전치 행렬 HT 사이에 식 GHT=0이 성립되는 생성 행렬 G를 산출한다. 여기서, 생성 행렬 G가 K×N 행렬인 경우에는 부호화 장치는 생성 행렬 G에 대하여 K 비트로 이루어지는 정보 비트의 비트열(벡터 u)을 승산하고, N 비트로 이루어지는 부호어 c(=uG)를 생성한다. 이 부호화 장치에 의해 생성된 부호어(LDPC 부호)는 소정의 통신로를 통하여 수신측에 있어서 수신된다.
LDPC 부호의 복호는, Gallager가 확률 복호(Probabilistic Decoding)라고 칭하여 제안한 알고리즘이며, 변수 노드(variable node(메시지 노드(message node)라고도 불린다)와, 체크 노드(check node)로 이루어지는, 소위 타너 그래프(Tanner graph) 상에서의 확률 전파(belief propagation)에 의한 메시지 패싱 알고리즘에 의해 행하는 것이 가능하다. 여기서, 이하, 적절히 변수 노드와 체크 노드를, 간단히 노드라고도 한다.
도 2는 LDPC 부호의 복호의 수순을 나타내고 있다.
또한, 이하 적절히 수신측에서 수신한 LDPC 부호(1 부호어)의 i번째의 부호 비트의 값 중 "0" 근사값 대수 우도비(log likelihood ratio)로 표현한 실수값을, 수신값 u0i로 한다. 또한, 체크 노드로부터 출력되는 메시지를 uj로 하고 변수 노드로부터 출력되는 메시지를 vi로 한다.
우선, LDPC 부호의 복호에 있어서는, 도 2에 나타낸 바와 같이 스텝 S11에 있어서, LDPC 부호가 수신되고, 메시지(체크 노드 메시지) uj가 "0"으로 초기화됨과 함께, 반복 처리의 카운터로서의 정수를 취하는 변수 k가 "0"으로 초기화되고, 스텝 S12로 진행한다. 스텝 S12에 있어서, LDPC 부호를 수신하여 얻어지는 수신값 u0i에 기초하여, 수학식 1로 표현되는 연산(변수 노드 연산)을 행함으로써 메시지(변수 노드 메시지) vi가 구해지고, 또한 이 메시지 vi에 기초하여, 수학식 2로 표현되는 연산(체크 노드 연산)을 행함으로써 메시지 uj가 구해진다.
Figure 112010031775862-pct00001
Figure 112010031775862-pct00002
여기서, 수학식 1과 수학식 2에서의 dv와 dc는 각각 검사 행렬 H의 세로 방향(열)과 가로 방향(행)의 "1"의 개수를 나타내는 임의로 선택 가능해지는 파라미터이며, 예를 들어 (3, 6) 부호의 경우에는 dv=3, dc=6이 된다.
또한, 수학식 1의 변수 노드 연산 및 수학식 2의 체크 노드 연산에 있어서는, 각각 메시지를 출력하고자 하는 가지(edge)(변수 노드와 체크 노드를 연결하는 선)로부터 입력된 메시지를, 연산의 대상으로 하지 않기 때문에 연산의 범위가 1 내지 dv-1 또는 1 내지 dc-1로 되어 있다. 또한, 수학식 2의 체크 노드 연산은, 실제로는 2입력 v1, v2에 대한 1출력으로 정의되는 수학식 3으로 표현되는 함수 R(v1, v2)의 테이블을 미리 작성해 두고, 이것을 수학식 4로 표현된 바와 같이 연속적(재귀적)으로 사용함으로써 행해진다.
Figure 112010031775862-pct00003
Figure 112010031775862-pct00004
스텝 S12에서는, 또한 변수 k가 "1"만큼 인크리먼트되고, 스텝 S13으로 진행한다. 스텝 S13에서는 변수 k가 소정의 반복 복호 횟수 C보다 큰지의 여부가 판정된다. 스텝 S13에 있어서, 변수 k가 C보다 크지 않다고 판정된 경우, 스텝 S12로 복귀되고, 이하 마찬가지의 처리가 반복된다.
또한, 스텝 S13에 있어서, 변수 k가 C보다 크다고 판정된 경우, 스텝 S14로 진행하여, 수학식 5로 표현되는 연산을 행함으로써 최종적으로 출력하는 복호 결과로서의 메시지 vi가 구해져 출력되고, LDPC 부호의 복호 처리가 종료된다.
Figure 112010031775862-pct00005
여기서, 수학식 5의 연산은, 수학식 1의 변수 노드 연산과는 달리, 변수 노드에 접속되어 있는 모든 가지로부터의 메시지 uj를 사용하여 행해진다.
도 3은 (3, 6) LDPC 부호(부호화율 1/2, 부호 길이 12)의 검사 행렬 H의 예를 나타내고 있다.
도 3의 검사 행렬 H에서는 도 1과 마찬가지로, 열의 가중치가 3으로, 행의 가중치가 6으로, 각각 되어 있다.
도 4는, 도 3의 검사 행렬 H의 타너 그래프를 나타내고 있다.
여기서, 도 4에 있어서, "+"로 나타내어지는 것이 체크 노드이며, "="로 나타내어지는 것이 변수 노드이다. 체크 노드와 변수 노드는, 각각 검사 행렬 H의 행과 열에 대응한다. 체크 노드와 변수 노드의 사이의 결선은 가지(edge)이며, 검사 행렬의 요소의 "1"에 상당한다.
즉, 검사 행렬의 제j행 제i열의 요소가 1인 경우에는, 도 4에 있어서 상측으로부터 i번째의 변수 노드("="의 노드)와, 상측으로부터 j번째의 체크 노드("+"의 노드)가 가지에 의해 접속된다. 가지는 변수 노드에 대응하는 부호 비트가 체크 노드에 대응하는 구속 조건을 갖는 것을 나타낸다.
LDPC 부호의 복호 방법인 섬 프로덕트 알고리즘(Sum Product Algorithm)에 의해서는, 변수 노드 연산과 체크 노드 연산이 반복하여 행해진다.
도 5는 변수 노드에서 행해지는 변수 노드 연산을 나타내고 있다.
변수 노드에서는, 계산하려고 하는 가지에 대응하는 메시지 vi는 변수 노드에 연결되어 있는 나머지의 가지로부터의 메시지 u1 및 u2와, 수신값 u0i를 사용한 수학식 1의 변수 노드 연산에 의해 구해진다. 다른 가지에 대응하는 메시지도 마찬가지로 구해진다.
도 6은 체크 노드에서 행해지는 체크 노드 연산을 나타내고 있다.
여기서, 수학식 2의 체크 노드 연산은, 식 a×b=exp {ln(|a|)+ln(|b|)}×sign(a)×sign(b)의 관계를 사용하여, 수학식 6으로 재기입할 수 있다. 단, sign(x)는 x≥0일 때 1이며, x<0일 때 -1이다.
Figure 112010031775862-pct00006
또한, x≥0에 있어서, 함수 φ(x)를, 식φ(x)=ln(tanh(x/2))로 정의하면, 식φ-1(x)=2tanh-1(e-x)이 성립되기 때문에, 수학식 6은 수학식 7로 변형할 수 있다.
Figure 112010031775862-pct00007
체크 노드에서는, 수학식 2의 체크 노드 연산이 수학식 7에 따라 행해진다.
즉, 체크 노드에서는, 도 6과 같이 계산하려고 하는 가지에 대응하는 메시지 uj는, 체크 노드에 연결되어 있는 나머지의 가지로부터의 메시지 v1, v2, v3, v4, v5를 사용한 수학식 7의 체크 노드 연산에 의해 구해진다. 다른 가지에 대응하는 메시지도 마찬가지로 구해진다.
또한, 수학식 7의 함수 φ(x)는, φ(x)=ln((ex+1)/(ex-1))로도 표현할 수 있고, x>0에 있어서, φ(x)=φ-1(x)이다. 함수 φ(x) 및 φ-1(x)을 하드웨어에 실장할 때는 LUT(Look Up Table)을 사용하여 실장되는 경우가 있지만, 양자 모두 동일한 LUT로 된다.
DVB-S.2: ETSI EN 302 307 V1.1.2(2006-06)
LDPC 부호는, AWGN(Additive White Gaussian Noise) 통신로에서 매우 높은 능력을 발휘하는 것이 알려져 있었지만, 최근 그 밖의 통신로의 조건에서도, 종래의 컨볼루션 부호나, 컨볼루션 부호와 RS(리드 솔로몬) 부호의 연접 부호와 비교하면, 오류 정정 능력이 높은 것을 알았다.
즉, AWGN 통신로에서 좋은 성능을 갖는 부호를 선택하면, 그 부호는, 다른 통신로에서도, 다른 부호보다는 성능이 좋은 경우가 많다.
그런데, 예를 들어, LDPC 부호를 지상 디지털 방송에 적용하는데 있어서, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호와, DVB-T의 규격으로 규정되어 있는 변조 방식을 조합하여, LDPC 부호화와, 변조 사이에 LDPC 부호의 부호 비트를 인터리브하는 인터리버(bitinterleaver)를 설치함으로써, LDPC 부호의, AWGN 통신로에서의 성능을 향상시키는 것이 제안되어 있다.
그러나, 지상파에서 상정되는 통신로에서는, 버스트(burst) 오류나 이레이저(erasure)를 발생시키는 경우가 있다. 예를 들어, OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서는, D/U(Desired to Undesired Ratio)가 0dB(Undesired=echo의 파워가 Desired=메인 패스의 파워와 동등하다)의 멀티패스 환경에 있어서, 에코(echo)(메인 패스이외의 패스)의 지연(delay)에 따라, 특정 심볼의 파워가 0으로 되어 버리는(erasure) 경우가 있다.
또한, 플러터(flutter)(지연이 0이고 도플러(dopper) 주파수를 갖는 echo가 가산되는 통신로)에서도, D/U가 0dB인 경우에는 도플러 주파수에 의해 특정 시각의 OFDM의 심볼 전체의 파워가 0으로 되는(erasure) 경우가 발생한다.
또한, 안테나로부터 수신 장치까지의 배선의 상황이나, 전원의 불안정성에 의해 버스트 오류가 발생하는 경우도 있다.
종래에 있어서는, 상술한 바와 같은 버스트 오류나 이레이저가 있는 통신로에 있어서도, AWGN 통신로에서 성능이 좋은 오류 정정 부호를 사용하는 일이 많다.
한편, LDPC 부호의 복호에 있어서는, 검사 행렬 H의 열, 나아가서는 LDPC 부호의 부호 비트에 대응하는 변수 노드에 있어서, 전술한 도 5에 나타낸 바와 같이 LDPC 부호의 부호 비트(의 수신값 u0i)의 가산을 수반하는 수학식 1의 변수 노드 연산이 행해지기 때문에, 그 변수 노드 연산에 사용되는 부호 비트에 에러가 발생하면, 구해지는 메시지의 정밀도가 저하된다.
그리고, LDPC 부호의 복호에서는, 체크 노드에 있어서, 그 체크 노드에 연결되어 있는 변수 노드에서 구해지는 메시지를 사용하여, 수학식 7의 체크 노드 연산이 행해지기 때문에, 연결되어 있는 복수의 변수 노드(에 대응하는 LDPC 부호의 부호 비트)가 동시에 에러(이레이저를 포함한다)로 되는 체크 노드의 수가 많아지면 복호의 성능이 열화된다.
즉, 예를 들어, 체크 노드는, 그 체크 노드에 연결되어 있는 변수 노드의 2개 이상이 동시에 이레이저가 되면, 전체 변수 노드로 값이 0일 확률과 1일 확률이 등확률인 메시지를 복귀시킨다. 이 경우, 등확률의 메시지를 복귀시키는 체크 노드는 1회의 복호 처리(1세트의 변수 노드 연산 및 체크 노드 연산)에 기여하지 않게 되고, 그 결과, 복호 처리의 반복 횟수를 많이 필요로 하게 되어, 복호의 성능이 열화되고, 또한 LDPC 부호의 복호를 행하는 수신 장치의 소비 전력이 증대된다.
따라서, 현재 AWGN 통신로에서의 성능을 유지하면서, 버스트 오류나 이레이저에 대한 내성을 향상시키는 방법이 요청되고 있다.
여기서, 상술한 바와 같이, LDPC 부호화와, 변조 사이에 LDPC 부호의 부호 비트를 인터리브하는 인터리버를 설치함으로써, LDPC 부호의, AWGN 통신로에서의 성능을 향상시키는 것이 제안되어 있으며, 그 인터리버에 있어서, 체크 노드에 연결되어 있는 변수 노드(에 대응하는 LDPC 부호의 부호 비트)의 복수가 동시에 에러가 될 확률을 내리는 인터리브를 행할 수 있으면, 복호의 성능을 개선할 수 있다.
본 발명은, 이러한 상황을 감안하여 이루어진 것이며, 버스트 오류나, 이레이저 등의, LDPC 부호의 부호 비트의 에러에 대한 내성을 향상시킬 수 있도록 하는 것이다.
본 발명의 제1 측면의 데이터 처리 장치는, 데이터를 인터리브하는 데이터 처리 장치이며, LDPC(Low Density Parity Check) 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되는 경우에 있어서, 상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행하는 재배열 수단을 구비하는 데이터 처리 장치이다.
본 발명의 제1 측면의 데이터 처리 방법은, 데이터를 인터리브하는 데이터 처리 장치의 데이터 처리 방법이며, LDPC(Low Density Parity Check) 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되는 경우에 있어서, 상기 데이터 처리 장치가, 상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행하는 스텝을 포함하는 데이터 처리 방법이다.
이상과 같은 제1 측면에 있어서는, LDPC(Low Density Parity Check) 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되는 경우에 있어서, 상기 데이터 처리 장치가, 상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리가 행해진다.
본 발명의 제2 측면의 데이터 처리 장치는, 인터리브가 되어, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치이며, 검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하는 역재배열 수단과, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호를 행하는 LDPC 복호 수단을 구비하는 데이터 처리 장치이다.
본 발명의 제2 측면의 데이터 처리 방법은, 인터리브가 되어, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치의 데이터 처리 방법이며, 상기 데이터 처리 장치가, 검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하고, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호를 행하는 스텝을 포함하는 데이터 처리 방법이다.
이상과 같은 제2 측면에 있어서는, 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리가 행해지고, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호가 행해진다.
본 발명의 제3 측면의 데이터 처리 장치는, 데이터를 인터리브하는 데이터 처리 장치에 있어서, LDPC(Low Density Parity Check) 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되고, 로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서, 상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행하는 재배열 수단을 구비하는 데이터 처리 장치이다.
본 발명의 제3 측면의 데이터 처리 방법은, 데이터를 인터리브하는 데이터 처리 장치의 데이터 처리 방법에 있어서, LDPC(Low Density Parity Check) 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되고, 로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서, 상기 데이터 처리 장치가, 상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행하는 스텝을 포함하는 데이터 처리 방법이다.
이상과 같은 제3 측면에 있어서는, 상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브가, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행해진다.
본 발명의 제4 측면의 데이터 처리 장치는, 인터리브가 되어, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치에 있어서, 상기 LDPC 부호는, 상기 LDPC 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호이며, 로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서, 상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하는 역재배열 수단과, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호를 행하는 LDPC 복호 수단을 구비하는 데이터 처리 장치이다.
본 발명의 제4 측면의 데이터 처리 방법은, 인터리브가 되어, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치의 데이터 처리 방법에 있어서, 상기 LDPC 부호는, 상기 LDPC 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호이며, 로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서, 상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 데이터 처리 장치가, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하고, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호를 행하는 스텝을 포함하는 데이터 처리 방법이다.
이상과 같은 제4 측면에 있어서는, 칼럼 트위스트 인터리브를 재배열 처리로서 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리가 행해지고, 상기 역재배열 처리가 행해진 상기 LDPC 부호의 LDPC 복호가 행해진다.
또한, 데이터 처리 장치는, 독립된 장치이어도 좋고, 1개의 장치를 구성하고 있는 내부 블록이어도 좋다.
본 발명의 제1 내지 제4 측면에 의하면, LDPC 부호의 부호 비트의 에러에 대한 내성을 향상시킬 수 있다.
도 1은 LDPC 부호의 검사 행렬 H를 설명하는 도면이다.
도 2는 LDPC 부호의 복호 수순을 설명하는 흐름도이다.
도 3은 LDPC 부호의 검사 행렬의 예를 나타내는 도면이다.
도 4는 검사 행렬의 타너 그래프를 나타내는 도면이다.
도 5는 변수 노드를 나타내는 도면이다.
도 6은 체크 노드를 나타내는 도면이다.
도 7은 본 발명을 적용한 전송 시스템의 일 실시 형태의 구성예를 나타내는 도면이다.
도 8은 송신 장치(11)의 구성예를 나타내는 블록도이다.
도 9는 검사 행렬을 나타내는 도면이다.
도 10은 패리티 행렬을 나타내는 도면이다.
도 11은 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬과 열 가중치를 나타내는 도면이다.
도 12는 16QAM의 신호점 배치를 나타내는 도면이다.
도 13은 64QAM의 신호점 배치를 나타내는 도면이다.
도 14는 64QAM의 신호점 배치를 나타내는 도면이다.
도 15는 64QAM의 신호점 배치를 나타내는 도면이다.
도 16은 디멀티플렉서(25)의 처리를 설명하는 도면이다.
도 17은 디멀티플렉서(25)의 처리를 설명하는 도면이다.
도 18은 LDPC 부호의 복호에 관한 타너 그래프를 나타내는 도면이다.
도 19는 계단 구조로 되어 있는 패리티 행렬 HT와, 그 패리티 행렬 HT에 대응하는 타너 그래프를 나타내는 도면이다.
도 20은 패리티 인터리브 후의 LDPC 부호에 대응하는 검사 행렬 H의 패리티 행렬 HT를 나타내는 도면이다.
도 21은 변환 검사 행렬을 나타내는 도면이다.
도 22는 칼럼 트위스트 인터리버(24)의 처리를 설명하는 도면이다.
도 23은 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼수와, 기입 개시의 위치의 어드레스를 나타내는 도면이다.
도 24는 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼수와, 기입 개시의 위치의 어드레스를 나타내는 도면이다.
도 25는 송신 처리를 설명하는 흐름도이다.
도 26은 시뮬레이션에 의해 채용한 통신로의 모델을 나타내는 도면이다.
도 27은 시뮬레이션에 의해 얻어진 에러 레이트와, 플러터의 도플러 주파수 fd의 관계를 나타내는 도면이다.
도 28은 시뮬레이션에 의해 얻어진 에러 레이트와, 플러터의 도플러 주파수 fd의 관계를 나타내는 도면이다.
도 29는 수신 장치(12)의 구성예를 나타내는 블록도이다.
도 30은 수신 처리를 설명하는 흐름도이다.
도 31은 LDPC 부호의 검사 행렬의 예를 나타내는 도면이다.
도 32은 검사 행렬에 행 치환과 열 치환을 실시한 행렬(변환 검사 행렬)을 나타내는 도면이다.
도 33는 5×5 단위로 분할한 변환 검사 행렬을 나타내는 도면이다.
도 34는 노드 연산을 P개 통합하여 행하는 복호 장치의 구성예를 나타내는 블록도이다.
도 35는 LDPC 복호부(56)의 구성예를 나타내는 블록도이다.
도 36은 본 발명을 적용한 컴퓨터의 일 실시 형태의 구성예를 나타내는 블록도이다.
도 37은 부호화율 2/3, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 38은 부호화율 2/3, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 39는 부호화율 2/3, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 40은 부호화율 2/3, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 41은 부호화율 3/4, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 42는 부호화율 3/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 43은 부호화율 3/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 44는 부호화율 3/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 45는 부호화율 3/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 46은 부호화율 4/5, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 47은 부호화율 4/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 48은 부호화율 4/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 49는 부호화율 4/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 50은 부호화율 4/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 51은 부호화율 5/6, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 52는 부호화율 5/6, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 53은 부호화율 5/6, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 54는 부호화율 5/6, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 55는 부호화율 5/6, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 56은 부호화율 8/9, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 57은 부호화율 8/9, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 58은 부호화율 8/9, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 59는 부호화율 8/9, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 60은 부호화율 8/9, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 61은 부호화율 9/10, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 62는 부호화율 9/10, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 63은 부호화율 9/10, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 64는 부호화율 9/10, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 65는 부호화율 1/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 66은 부호화율 1/4, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 67은 부호화율 1/3, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 68은 부호화율 1/3, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 69는 부호화율 2/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 70은 부호화율 2/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 71은 부호화율 1/2, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 72는 부호화율 1/2, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 73은 부호화율 1/2, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 74는 부호화율 3/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 75는 부호화율 3/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 76은 부호화율 3/5, 부호 길이 64800의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 77은 부호화율 1/4, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 78은 부호화율 1/3, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 79는 부호화율 2/5, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 80은 부호화율 1/2, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 81은 부호화율 3/5, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 82는 부호화율 3/5, 부호 길이 16200의 검사 행렬 초기값 테이블의 다른 예를 나타내는 도면이다.
도 83은 검사 행렬 초기값 테이블로부터 검사 행렬 H를 구하는 방법을 설명하는 도면이다.
도 84는 부호 비트의 교체의 예를 나타내는 도면이다.
도 85는 부호 비트의 교체의 예를 나타내는 도면이다.
도 86은 부호 비트의 교체의 예를 나타내는 도면이다.
도 87은 부호 비트의 교체의 예를 나타내는 도면이다.
도 88은 BER의 시뮬레이션 결과를 나타내는 도면이다.
도 89는 BER의 시뮬레이션 결과를 나타내는 도면이다.
도 90은 BER의 시뮬레이션 결과를 나타내는 도면이다.
도 91은 BER의 시뮬레이션 결과를 나타내는 도면이다.
도 92는 부호 비트의 교체의 예를 나타내는 도면이다.
도 93은 부호 비트의 교체의 예를 나타내는 도면이다.
도 94는 부호 비트의 교체의 예를 나타내는 도면이다.
도 95는 부호 비트의 교체의 예를 나타내는 도면이다.
도 96은 부호 비트의 교체의 예를 나타내는 도면이다.
도 97은 부호 비트의 교체의 예를 나타내는 도면이다.
도 98은 부호 비트의 교체의 예를 나타내는 도면이다.
도 99는 부호 비트의 교체의 예를 나타내는 도면이다.
도 100은 부호 비트의 교체의 예를 나타내는 도면이다.
도 101은 부호 비트의 교체의 예를 나타내는 도면이다.
도 102는 부호 비트의 교체의 예를 나타내는 도면이다.
도 103은 부호 비트의 교체의 예를 나타내는 도면이다.
도 104는 디인터리버(53)를 구성하는 멀티플렉서(54)의 처리를 설명하는 도면이다.
도 105는 칼럼 트위스트 디인터리버(55)의 처리를 설명하는 도면이다.
도 106은 수신 장치(12)의 다른 구성예를 나타내는 블록도이다.
도 107은 수신 장치(12)에 적용 가능한 수신 시스템의 제1 구성예를 나타내는 블록도이다.
도 108은 수신 장치(12)에 적용 가능한 수신 시스템의 제2 구성예를 나타내는 블록도이다.
도 109는 수신 장치(12)에 적용 가능한 수신 시스템의 제3 구성예를 나타내는 블록도이다.
도 7은, 본 발명을 적용한 전송 시스템(시스템이란, 복수의 장치가 논리적으로 집합한 것을 말하고, 각 구성의 장치가 동일 하우징 내에 있는지의 여부는 관계없다)의 일 실시 형태의 구성예를 나타내고 있다.
도 7에 있어서, 전송 시스템은 송신 장치(11)와 수신 장치(12)로 구성된다.
송신 장치(11)는, 예를 들어, 텔레비전 방송 프로그램의 송신을 행하는 장치이며, 텔레비전 방송 프로그램으로서의 화상 데이터나 음성 데이터 등의, 송신의 대상인 대상 데이터를, 예를 들어 위성 회선이나 지상파를 통하여 송신한다.
수신 장치(12)는, 예를 들어 텔레비전 방송 프로그램을 수신하는 튜너나 텔레비전 수상기이며, 송신 장치(11)로부터 송신되어 오는 대상 데이터를 수신한다.
도 8은, 도 7의 송신 장치(11)의 구성예를 나타내고 있다.
도 8에 있어서, 송신 장치(11)는 LDPC 부호화부(21), 비트 인터리버(22), 맵핑부(26) 및 직교 변조부(27)로 구성된다.
LDPC 부호화부(21)에는 대상 데이터가 공급된다.
LDPC 부호화부(21)는 그곳에 공급되는 대상 데이터에 대해 LDPC 부호의 패리티 비트에 대응하는 부분인 패리티 행렬이 계단 구조로 되어 있는 검사 행렬에 따른 LDPC 부호화를 행하고, 대상 데이터를 정보 비트로 하는 LDPC 부호를 출력한다.
즉, LDPC 부호화부(21)는 대상 데이터를, 예를 들어 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호로 부호화하는 LDPC 부호화를 행하고, 그 결과 얻어지는 LDPC 부호를 출력한다.
여기서, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호는, IRA(Irregular Repeat Accumulate) 부호이며, 그 LDPC 부호의 검사 행렬에 있어서의 패리티 행렬은 계단 구조로 되어 있다. 패리티 행렬 및 계단 구조에 대해서는 후술한다. 또한, IRA 부호에 대해서는, 예를 들어 "Irregular Repeat-Accumulate Codes," H.Jin, A.Khandekar, and R.J.McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.1-8, Sept.2000에 기재되어 있다.
LDPC 부호화부(21)가 출력하는 LDPC 부호는 비트 인터리버(22)에 공급된다.
비트 인터리버(22)는, 데이터를 인터리브하는 데이터 처리 장치이며, 패리티 인터리버(parity interleaver)(23), 칼럼 트위스트 인터리버(column twist interleaver)(24) 및 디멀티플렉서(DEMUX)(25)로 구성된다.
패리티 인터리버(23)는, LDPC 부호화부(21)로부터의 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행하고, 그 패리티 인터리브 후의 LDPC 부호를, 칼럼 트위스트 인터리버(24)에 공급한다.
칼럼 트위스트 인터리버(24)는 패리티 인터리버(23)로부터의 LDPC 부호에 대해 칼럼 트위스트 인터리브를 행하고, 그 칼럼 트위스트 인터리브 후의 LDPC 부호를 디멀티플렉서(25)에 공급한다.
즉, LDPC 부호는, 후술하는 맵핑부(26)에 있어서, 그 LDPC 부호의 2비트 이상의 부호 비트를, 직교 변조의 1개의 심볼에 맵핑하여 송신된다.
칼럼 트위스트 인터리버(24)에서는, LDPC 부호화부(21)에서 사용되는 검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가 1개의 심볼에 맵핑되지 않도록, 패리티 인터리버(23)로부터의 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서, 예를 들어 후술하는 바와 같은 칼럼 트위스트 인터리브가 행해진다.
디멀티플렉서(25)는 칼럼 트위스트 인터리버(24)로부터의 LDPC 부호에 대하여, 심볼에 맵핑되는 LDPC 부호의 2 이상의 부호 비트의 위치를 교체하는 교체 처리를 행함으로써, AWGN에 대한 내성을 강화한 LDPC 부호를 얻어, 맵핑부(26)에 공급한다.
맵핑부(26)는 디멀티플렉서(25)로부터의 LDPC 부호의 2비트 이상의 부호 비트를, 직교 변조부(27)에 의해 행해지는 직교 변조(다치 변조)의 변조 방식으로 정하는 각 신호점에 맵핑한다.
즉, 맵핑부(26)는 디멀티플렉서(25)로부터의 LDPC 부호를, 반송파와 동상의 I 성분을 나타내는 I축과, 반송파와 직교하는 Q 성분을 나타내는 Q축으로 규정되는 IQ 평면(IQ 콘스텔레이션) 상의, 변조 방식으로 정하는 신호점이 나타내는 심볼(심볼값)로 심볼화한다.
여기서, 직교 변조부(27)에 의해 행해지는 직교 변조의 변조 방식으로서는, 예를 들어 DVB-T의 규격으로 규정되어 있는 변조 방식을 포함하는 변조 방식, 즉 예를 들어 QPSK(Quadrature Phase Shift Keying)나, 16QAM(Quadrature Amplitude Modulation), 64QAM, 256QAM, 1024QAM, 4096QAM 등이 있다. 직교 변조부(27)에 있어서, 어느 변조 방식에 의한 직교 변조가 행해질지는, 예를 들어 송신 장치(11)의 오퍼레이터의 조작에 따라, 미리 설정된다. 또한, 직교 변조부(27)에서는, 그 외, 예를 들어 4PAM(Pulse Amplitude Modulation) 그 밖의 직교 변조를 행하는 것이 가능하다.
맵핑부(26)에 의해 얻어진 심볼은, 직교 변조부(27)에 공급된다.
직교 변조부(27)는, 맵핑부(26)로부터의 심볼에 따라, 반송파의 직교 변조를 행하고, 그 결과 얻어지는 변조 신호를 송신한다.
다음에, 도 9는 도 8의 LDPC 부호화부(21)에서 LDPC 부호화에 사용되는 검사 행렬 H를 나타내고 있다.
검사 행렬 H는 LDGM(Low-Density Generation Matrix) 구조로 되어 있으며, LDPC 부호의 부호 비트 중 정보 비트에 대응하는 부분의 정보 행렬 HA와, 패리티 비트에 대응하는 패리티 행렬 HT에 의해, 식 H=[HA|HT](정보 행렬 HA의 요소를 좌측의 요소로 하고, 패리티 행렬 HT의 요소를 우측의 요소로 하는 행렬)로 나타낼 수 있다.
여기서, 1개인 LDPC 부호(1 부호어)의 부호 비트 중 정보 비트의 비트수와, 패리티 비트의 비트수를, 각각, 정보 길이 K와, 패리티 길이 M으로 함과 함께, 1개의 LDPC 부호의 부호 비트의 비트수를, 부호 길이 N(=K+M)으로 한다.
어느 부호 길이 N의 LDPC 부호에 관한 정보 길이 K와 패리티 길이 M은 부호화율에 따라 결정된다. 또한, 검사 행렬 H는 행×열이 M×N인 행렬이 된다. 그리고, 정보 행렬 HA는 M×K의 행렬이 되고, 패리티 행렬 HT는 M×M의 행렬이 된다.
도 10은 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬 H의 패리티 행렬 HT를 나타내고 있다.
DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬 H의 패리티 행렬 HT는, 도 10에 나타낸 바와 같이 1의 요소가, 말하자면 계단 형상으로 배열되는 계단 구조로 되어 있다. 패리티 행렬 HT의 행 가중치는, 1행째에 대해서는 1로, 나머지의 모든 행에 대해서는 2로 되어 있다. 또한, 열 가중치는, 최후의 1열에 대해서는 1로, 나머지 모든 열에서 2로 되어 있다.
이상과 같이, 패리티 행렬 HT가 계단 구조로 되어 있는 검사 행렬 H의 LDPC 부호는, 그 검사 행렬 H를 사용하여 용이하게 생성할 수 있다.
즉, LDPC 부호(1 부호어)를, 행 벡터 c로 나타냄과 함께, 그 행 벡터를 전치하여 얻어지는 열 벡터를 cT로 나타낸다. 또한, LDPC 부호인 행 벡터 c 중 정보 비트의 부분을 행 벡터 A로 나타냄과 함께, 패리티 비트의 부분을 행 벡터 T로 나타내는 것으로 한다.
여기서, 이 경우, 행 벡터 c는 정보 비트로서의 행 벡터 A와, 패리티 비트로서의 행 벡터 T에 의해, 식 c=[A|T](행 벡터 A의 요소를 좌측의 요소로 하고, 행 벡터 T의 요소를 우측의 요소로 하는 행 벡터)로 표현할 수 있다.
검사 행렬 H와, LDPC 부호로서의 행 벡터 c=[A|T]란, 식 HcT=0을 만족할 필요가 있으며, 이러한 식 HcT=0을 만족하는 행 벡터 c=[A|T]을 구성하는 패리티 비트로서의 행 벡터 T는 검사 행렬 H=[HA|HT]의 패리티 행렬 HT가, 도 10에 나타낸 계단 구조로 되어 있는 경우에는 식 HcT=0에서의 열 벡터 HcT의 1행째의 요소부터 순서대로, 각 행의 요소를 0으로 해 나가도록 함으로써 순서대로 구할 수 있다.
도 11은 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬 H와, 열 가중치를 나타내고 있다.
즉, 도 11의 A는 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬 H를 나타내고 있다.
검사 행렬 H의 1열째부터의 KX열에 대해서는, 열 가중치가 X로, 그 후의 K3열에 대해서는 열 가중치가 3으로, 그 후의 M-1열에 대해서는, 열 가중치가 2로, 최후의 1열에 대해서는, 열 가중치가 1로, 각각 되어 있다.
여기서, KX+K3+M-1+1은, 부호 길이 N과 동일하다.
DVB-S.2의 규격에 있어서, 열수 KX, K3 및 M(패리티 길이), 및 열 가중치 X는, 도 11의 B에 나타낸 바와 같이 규정되어 있다.
즉, 도 11의 B는, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 각 부호화율에 관한, 열수 KX, K3 및 M, 및 열 가중치 X를 나타내고 있다.
DVB-S.2의 규격으로는, 64800비트와 16200비트의 부호 길이 N의 LDPC 부호가 규정되어 있다.
그리고, 도 11의 B에 나타낸 바와 같이 부호 길이 N이 64800비트인 LDPC 부호에 대해서는, 11개의 부호화율(nominal rate) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 및 9/10가 규정되어 있고, 부호 길이 N이 16200비트인 LDPC 부호에 대해서는, 10개의 부호화율 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 및 8/9가 규정되어 있다.
LDPC 부호에 대해서는, 검사 행렬 H의 열 가중치가 큰 열에 대응하는 부호 비트일수록, 에러 레이트가 낮은 것이 알려져 있다.
도 11에 나타낸, DVB-S.2의 규격으로 규정되어 있는 검사 행렬 H에서는, 선두측(좌측)의 열일수록, 열 가중치가 큰 경향이 있고, 따라서 그 검사 행렬 H에 대응하는 LDPC 부호에 대해서는, 선두의 부호 비트일수록, 에러에 강하고(에러에 대한 내성이 있고), 종료의 부호 비트일수록 에러에 약한 경향이 있다.
도 12는 도 8의 직교 변조부(27)에 의해 16QAM이 행하여지는 경우의, 16개의 심볼(에 대응하는 신호점)의 IQ 평면 상의 배치를 나타내고 있다.
즉, 도 12의 A는 16QAM의 심볼을 나타내고 있다.
16QAM에서는, 1심볼은 4비트로 나타내고, 16(=24)개의 심볼이 존재한다. 그리고, 16개의 심볼은 IQ 평면의 원점을 중심으로 하여, I 방향×Q 방향이 4×4인 정사각형 형상으로 되도록 배치되어 있다.
현재, 16QAM의 1심볼이 나타내는 4비트를 최상위 비트부터 순서대로, y0, y1, y2, y3으로 나타내는 것으로 하면, 맵핑부(26)(도 8)에 의해서는 변조 방식이 16QAM인 경우에는 LDPC 부호의 부호 비트의 4비트는, 그 4비트에 일치하는 4비트 y0 내지 y3의 심볼에 맵핑된다.
도 12의 B는 16QAM의 심볼이 나타내는 4비트 y0 내지 y3 각각에 관한 비트 경계를 나타내고 있다.
여기서, 심볼 비트 yi(도 12에서는, i=0, 1, 2, 3)에 관한 비트 경계란, 그 비트 yi가 0으로 되어 있는 심볼과, 1로 되어 있는 심볼의 경계를 의미한다.
도 12의 B에 나타낸 바와 같이, 16QAM의 심볼이 나타내는 4비트 y0 내지 y3 중 최상위 비트 y0에 대해서는 IQ 평면의 Q축의 1군데만이 비트 경계로 되고, 2번째(최상위 비트로부터 2번째)의 비트 y1에 대해서는, IQ 평면의 I축의 1군데만이 비트 경계로 된다.
또한, 3번째의 비트 y2에 대해서는, 4×4개의 심볼 중 좌측으로부터 1열째와 2열째 사이 및 3열째와 4열째 사이의 2군데가 비트 경계로 된다.
또한, 4번째의 비트 y3에 대해서는 4×4개의 심볼 중 상측으로부터 1행째와 2행째 사이 및 3행째와 4행째 사이의 2군데가 비트 경계로 된다.
심볼이 나타내는 비트 yi는, 비트 경계로부터 이격되어 있는 심볼이 많을수록 잘못되기 어렵고, 비트 경계에 가까운 심볼이 많을수록 잘못되기 쉽다.
현재, 잘못되기 어려운(에러에 강한) 비트를 「강한 비트」로 함과 함께, 잘못되기 쉬운(에러에 약한) 비트를, 「약한 비트」로 하는 것으로 하면, 16QAM의 심볼이 나타내는 4비트 y0 내지 y3에 대해서는, 최상위 비트 y0 및 2번째의 비트 y1이 강한 비트로 되어 있고, 3번째의 비트 y2 및 4번째의 비트 y3이 약한 비트로 되어 있다.
도 13 내지 도 15는 도 8의 직교 변조부(27)에 의해 64QAM이 행하여지는 경우의, 64개의 심볼(에 대응하는 신호점)의 IQ 평면 상의 배치를 나타내고 있다.
64QAM에서는, 1심볼은 6비트를 나타내고, 64(=26)개의 심볼이 존재한다. 그리고, 64개의 심볼은, IQ 평면의 원점을 중심으로 하여, I 방향×Q 방향이 8×8인 정사각형 형상으로 되도록 배치되어 있다.
현재, 64QAM의 1심볼이 나타내는 6비트를 최상위 비트부터 순서대로 y0, y1, y2, y3, y4, y5로 나타내는 것으로 하면, 맵핑부(26)(도 8)에 의해서는 변조 방식이 64QAM인 경우에는 LDPC 부호의 부호 비트의 6비트는, 그 6비트에 일치하는 6비트 y0 내지 y5의 심볼에 맵핑된다.
여기서, 도 13은 64QAM의 심볼이 나타내는 6비트 y0 내지 y5 중, 최상위 비트 y0과, 2번째의 비트 y1 각각에 관한 비트 경계를, 도 14는 3번째의 비트 y2와, 4번째의 비트 y3 각각에 관한 비트 경계를, 도 15는, 5번째의 비트 y4와, 6번째의 비트 y5 각각에 관한 비트 경계를, 각각 나타내고 있다.
도 13에 나타낸 바와 같이, 최상위 비트 y0과, 2번째의 비트 y1 각각에 관한 비트 경계는 1군데로 되어 있다. 또한, 도 14에 나타낸 바와 같이, 3번째의 비트 y2와, 4번째의 비트 y3 각각에 관한 비트 경계는 2군데로 되어 있고, 도 15에 나타낸 바와 같이 5번째의 비트 y4와, 6번째의 비트 y5 각각에 관한 비트 경계는 4군데로 되어 있다.
따라서, 64QAM의 심볼이 나타내는 6비트 y0 내지 y5에 대해서는, 최상위 비트 y0 및 2번째의 비트 y1이 강한 비트로 되어 있고, 3번째의 비트 y2 및 4번째의 비트 y3이 그 다음으로 강한 비트로 되어 있다. 그리고, 5번째의 비트 y4와, 6번째의 비트 y5는 약한 비트로 되어 있다.
도 12, 또한, 도 13 내지 도 15로부터, 직교 변조의 심볼의 비트에 대해서는 상위 비트가 강한 비트로 되고, 하위 비트가 약한 비트로 되는 경향이 있는 것을 알 수 있다.
여기서, 도 11에서 설명한 바와 같이, LDPC 부호화부(21)(도 8)가 출력하는 LDPC 부호에 대해서는 에러에 강한 부호 비트와, 에러에 약한 부호 비트가 있다.
또한, 도 12 내지 도 15에서 설명한 바와 같이, 직교 변조부(27)에 의해 행해지는 직교 변조의 심볼의 비트에 대해서는, 강한 비트와 약한 비트가 있다.
따라서, LDPC 부호 중 에러에 약한 부호 비트를, 직교 변조의 심볼 중 약한 비트에 할당하는 맵핑이 행해지면 전체적으로 에러에 대한 내성이 저하된다.
따라서, LDPC 부호 중 에러에 약한 부호 비트를 직교 변조의 심볼 중 강한 비트에 할당하는 맵핑이 행해지도록 LDPC 부호의 부호 비트를 인터리브하는 인터리버가 제안되어 있다.
도 8의 디멀티플렉서(25)는, 그 인터리버의 처리를 행한다.
도 16은 도 8의 디멀티플렉서(25)의 처리를 설명하는 도면이다.
즉, 도 16의 A는 디멀티플렉서(25)의 기능적인 구성예를 나타내고 있다.
디멀티플렉서(25)는 메모리(31) 및 교체부(32)로 구성된다.
메모리(31)에는 LDPC 부호가 공급된다.
메모리(31)는, 로우(row)(가로) 방향으로 mb비트를 기억함과 함께 칼럼(column)(세로) 방향으로 N/(mb)비트를 기억하는 기억 용량을 갖고, 거기에 공급되는 LDPC 부호의 부호 비트를 칼럼 방향으로 기입하고, 로우 방향으로 판독하여, 교체부(32)에 공급한다.
여기서, m은 1심볼에 맵핑되는 LDPC 부호의 부호 비트의 비트수를 나타내고, b는 소정의 양의 정수로, m을 정수배하는 데 사용되는 배수이다. 또한, N(=정보 길이 K+패리티 길이 M)은, 상술한 바와 같이 LDPC 부호의 부호 길이를 나타낸다.
도 16의 A는 변조 방식이 64QAM인 경우의 디멀티플렉서(25)의 구성예를 나타내고 있고, 따라서 1심볼에 맵핑되는 LDPC 부호의 부호 비트의 비트수 m은 6비트이다.
또한, 도 16의 A에서는, 배수 b는 1로 되어 있으며, 따라서 메모리(31)는 칼럼 방향×로우 방향이 N/(6×1)×(6×1)비트인 기억 용량을 갖는다.
여기서, 메모리(31)의, 로우 방향이 1비트인, 칼럼 방향으로 연장되는 기억 영역을 이하, 적절히 칼럼이라고 한다. 도 16의 A에서는, 메모리(31)는 6(=6×1)개의 칼럼으로 구성된다.
디멀티플렉서(25)에서는, LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 칼럼 상측으로부터 하측 방향(칼럼 방향)으로 기입하는 것이, 좌측으로부터 우측 방향의 칼럼을 향하여 행해진다.
그리고, 부호 비트의 기입이 가장 우측의 칼럼의 가장 하측까지 종료되면, 메모리(31)를 구성하는 모든 칼럼의 1행째부터 로우 방향으로 6비트(mb비트) 단위로 부호 비트가 판독되어, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터의 6비트의 부호 비트의 위치를 교체하는 교체 처리를 행하고, 그 결과 얻어지는 6비트를, 64QAM의 1심볼을 나타내는 6비트 y0, y1, y2, y3, y4, y5로서 출력한다.
즉, 메모리(31)로부터 로우 방향으로 판독된 6비트의 부호 비트를, 최상위 비트부터 순서대로, b0, b1, b2, b3, b4, b5로 나타내는 것으로 하면, 도 11에서 설명한 열 가중치의 관계로, 비트 b0의 방향에 있는 부호 비트는 에러에 강한 부호 비트로 되어 있고, 비트 b5의 방향에 있는 부호 비트는 에러에 약한 부호 비트로 되어 있다.
교체부(32)에서는, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5 중 에러에 약한 부호 비트가 64QAM의 1심볼을 나타내는 6비트 y0 내지 y5 중 강한 비트에 할당되도록, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5의 위치를 교체하는 교체 처리를 행한다.
여기서, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5를 어떻게 교체하여, 64QAM의 1심볼을 나타내는 6비트 y0 내지 y5 각각에 할당할지의 교체 방식으로서는, 각 사로부터 다양한 방식이 제안되어 있다.
도 16의 B는 제1 교체 방식을, 도 16의 C는 제2 교체 방식을, 도 16의 D는 제3 교체 방식을, 각각 나타내고 있다.
도 16의 B 내지 도 16의 D에 있어서(후술하는 도 17에 있어서도 마찬가지), 비트 bi와 yj를 연결하는 선분은 부호 비트 bi를, 심볼의 비트 yj에 할당하는(비트 yj의 위치로 교체한다) 것을 의미한다.
도 16의 B의 제1 교체 방식으로서는, 3종류 중 어느 하나를 채용하는 것이 제안되어 있고, 도 16의 C의 제2 교체 방식으로서는 2종류 중 어느 하나를 채용하는 것이 제안되어 있다.
도 16의 D의 제3 교체 방식으로서는, 6종류를 순서대로 선택하여 사용하는 것이 제안되어 있다.
도 17은 변조 방식이 64QAM이며(따라서, 1심볼에 맵핑되는 LDPC 부호의 부호 비트의 비트수 m은 도 16과 마찬가지로 6비트이다), 또한 배수 b가 2인 경우의 디멀티플렉서(25)의 구성예와, 제4 교체 방식을 나타내고 있다.
배수 b가 2인 경우, 메모리(31)는 칼럼 방향×로우 방향이 N/(6×2)×(6×2)비트인 기억 용량을 갖고, 12(=6×2)개의 칼럼으로 구성된다.
도 17의 A는 메모리(31)에의 LDPC 부호의 기입순을 나타내고 있다.
디멀티플렉서(25)에서는, 도 16에서 설명한 바와 같이 LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 칼럼 상측으로부터 하측 방향(칼럼 방향)으로 기입하는 것이, 좌측으로부터 우측 방향의 칼럼을 향하여 행해진다.
그리고, 부호 비트의 기입이, 가장 우측의 칼럼의 가장 하측까지 종료되면 메모리(31)를 구성하는 모든 칼럼의 1행째부터, 로우 방향으로, 12비트(mb비트) 단위로 부호 비트가 판독되어, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터의 12비트의 부호 비트의 위치를, 제4 교체 방식으로 교체하는 교체 처리를 행하고, 그 결과 얻어지는 12비트를 64QAM의 2심볼(b개의 심볼)을 나타내는 12비트, 즉 64QAM의 1심볼을 나타내는 6비트 y0, y1, y2, y3, y4, y5와, 다음 1심볼을 나타내는 6비트 y0, y1, y2, y3, y4, y5로서 출력한다.
여기서, 도 17의 B는 도 17의 A의 교체부(32)에 의한 교체 처리의 제4 교체 방식을 나타내고 있다.
또한, 어느 교체 방식이 최적인지, 즉 AWGN 통신로에서의 에러 레이트를 가장 좋게 하는지는, LDPC 부호의 부호화율 등에 따라 상이하다.
다음에, 도 18 내지 도 20을 참조하면서, 도 8의 패리티 인터리버(23)에 의한 패리티 인터리브에 대하여 설명한다.
도 18은 LDPC 부호의 검사 행렬의 타너 그래프(의 일부)를 나타내고 있다.
체크 노드는, 도 18에 나타낸 바와 같이, 그 체크 노드에 연결되어 있는 변수 노드(에 대응하는 부호 비트)의 2개 등의 복수가 동시에 이레이저 등의 에러로 되면, 그 체크 노드에 연결되어 있는 전체 변수 노드로, 값이 0일 확률과 1일 확률이 등확률인 메시지를 복귀시킨다. 이로 인해, 동일한 체크 노드에 연결되어 있는 복수의 변수 노드가 동시에 이레이저 등으로 되면, 복호의 성능이 열화된다.
그런데, 도 8의 LDPC 부호화부(21)가 출력하는, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호는 IRA 부호이며, 검사 행렬 H의 패리티 행렬 HT는 도 10에 나타낸 바와 같이 계단 구조로 되어 있다.
도 19는 계단 구조로 되어 있는 패리티 행렬 HT와, 그 패리티 행렬 HT에 대응하는 타너 그래프를 나타내고 있다.
즉, 도 19의 A는 계단 구조로 되어 있는 패리티 행렬 HT를 나타내고 있으며, 도 19의 B는 도 19의 A의 패리티 행렬 HT에 대응하는 타너 그래프를 나타내고 있다.
패리티 행렬 HT가 계단 구조로 되어 있는 경우, 그 패리티 행렬 HT의 타너 그래프에 있어서, LDPC 부호의, 패리티 행렬 HT의 값이 1로 되어 있는 요소의 열에 대응하는, 인접하는 부호 비트(패리티 비트)를 사용하여 메시지가 구해지는 변수 노드는 동일한 체크 노드에 연결되어 있다.
따라서, 버스트 오류나 이레이저 등에 의해, 상술한 인접하는 패리티 비트가 동시에 에러로 되면, 그 에러로 된 복수의 패리티 비트 각각에 대응하는 복수의 변수 노드(패리티 비트를 사용하여 메시지를 구하는 변수 노드)에 연결되어 있는 체크 노드는 값이 0일 확률과 1일 확률이 등확률인 메시지를, 그 체크 노드에 연결되어 있는 변수 노드로 복귀시키기 때문에 복호의 성능이 열화된다. 그리고, 버스트 길이(버스트에 의해 에러가 되는 비트수)가 큰 경우에는 복호의 성능은 더 열화된다.
따라서, 패리티 인터리버(23)(도 8)는, 상술한 복호의 성능의 열화를 방지하기 위하여, LDPC 부호화부(21)로부터의 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행한다.
도 20은 도 8의 패리티 인터리버(23)가 행하는 패리티 인터리브 후의 LDPC 부호에 대응하는 검사 행렬 H의 패리티 행렬 HT를 나타내고 있다.
여기서, LDPC 부호화부(21)가 출력하는, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호에 대응하는 검사 행렬 H의 정보 행렬 HA는, 순회 구조로 되어 있다.
순회 구조란, 어느 열이 다른 열을 사이클릭한 것과 일치하고 있는 구조를 말하고, 예를 들어 P열마다, 그 P열의 각 행의 1의 위치가, 그 P열의 최초의 열을, 패리티 길이 M을 제산하여 얻어지는 값 q에 비례하는 값만큼, 열 방향으로 사이클릭 시프트한 위치로 되어 있는 구조도 포함된다. 이하, 적절히 순회 구조에 있어서의 P열을 순회 구조의 단위의 열수라고 한다.
LDPC 부호화부(21)가 출력하는 DVB-S.2의 규격으로 규정되어 있는 LDPC 부호로서는, 도 11에서 설명한 바와 같이, 부호 길이 N이 64800비트와 16200비트인, 2종류의 LDPC 부호가 있다.
현재, 부호 길이 N이 64800비트와 16200비트인 2종류의 LDPC 부호 중, 부호 길이 N이 64800비트인 LDPC 부호에 주목하면, 그 부호 길이 N이 64800비트인 LDPC 부호의 부호화율은, 도 11에서 설명한 바와 같이 11개이다.
이 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호에 대해서는, 어느 것에 대해서도, DVB-S.2의 규격으로는 순회 구조의 단위의 열수 P가, 패리티 길이 M의 약수 중 1과 M을 제외한 약수 중 1개인 360으로 규정되어 있다.
또한, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호에 대해서는, 패리티 길이 M은 부호화율에 따라 다른 값 q를 사용하여, 수학식 M=q×P=q×360으로 표현되는 소수 이외의 값으로 되어 있다. 따라서, 값 q도 순회 구조의 단위의 열수 P와 마찬가지로, 패리티 길이 M의 약수 중, 1과 M을 제외한 약수 중 다른 1개이며, 패리티 길이 M을, 순회 구조의 단위의 열수 P로 제산함으로써 얻어진다(패리티 길이 M의 약수인 P 및 q의 곱은 패리티 길이 M이 된다).
패리티 인터리버(23)는, 상술한 바와 같이, 정보 길이를 K로 하고 또한 0 이상 P 미만의 정수를 x로 함과 함께, 0 이상 q 미만의 정수를 y로 하면, 패리티 인터리브로서, LDPC 부호화부(21)로부터의 LDPC 부호의 K+1 내지 K+M(=N)번째의 부호 비트인 패리티 비트 중 K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브한다.
이러한 패리티 인터리브에 의하면, 동일한 체크 노드에 연결되는 변수 노드(에 대응하는 패리티 비트)가, 순회 구조의 단위의 열수 P, 즉 여기서는 360비트만큼 이격되므로, 버스트 길이가 360비트 미만인 경우에는 동일한 체크 노드에 연결되어 있는 변수 노드의 복수가 동시에 에러로 되는 사태를 피할 수 있고, 그 결과, 버스트 오류에 대한 내성을 개선할 수 있다.
또한, K+qx+y+1번째의 부호 비트를 K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브 후의 LDPC 부호는, 원래의 검사 행렬 H의, K+qx+y+1번째의 열을, K+Py+x+1번째의 열로 치환하는 열 치환을 행하여 얻어지는 검사 행렬(이하, 변환 검사 행렬이라고도 한다)의 LDPC 부호에 일치한다.
또한, 변환 검사 행렬의 패리티 행렬에는, 도 20에 나타낸 바와 같이, P열(도 20에서는 360열)을 단위로 하는 의사 순회 구조가 나타난다.
여기서, 의사 순회 구조란, 일부를 제외한 부분이 순회 구조로 되어 있는 구조를 의미한다. DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬에 대하여, 패리티 인터리브에 상당하는 열 치환을 실시하여 얻어지는 변환 검사 행렬은, 그 우측 코너 부분의 360행×360열의 부분(후술하는 시프트 행렬)에, 1의 요소가 1개만큼 모자라고(0의 요소로 되어 있고), 그로 인해 (완전한) 순회 구조가 아닌, 의사 순회 구조로 되어 있다.
또한, 도 20의 변환 검사 행렬은, 원래의 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환 외에, 변환 검사 행렬이, 후술하는 구성 행렬로 구성되도록 하기 위한 행의 치환(행 치환)도 실시된 행렬로 되어 있다.
다음에, 도 21 내지 도 24를 참조하여, 도 8의 칼럼 트위스트 인터리버(24)에 의한 재배열 처리로서의 칼럼 트위스트 인터리브에 대하여 설명한다.
도 8의 송신 장치(11)에서는, 주파수의 이용 효율의 향상을 위해 상술한 바와 같이 LDPC 부호의 부호 비트의 2비트 이상을 1개의 심볼로서 송신한다. 즉, 예를 들어 부호 비트의 2비트를 1개의 심볼로 하는 경우에는, 변조 방식으로서, 예를 들어 QPSK가 사용되고, 부호 비트의 4비트를 1개의 심볼로 하는 경우에는 변조 방식으로서, 예를 들어, 16QAM이 사용된다.
이와 같이, 부호 비트의 2비트 이상을, 1개의 심볼로서 송신하는 경우, 어느 심볼에, 이레이저 등이 발생하면, 그 심볼의 부호 비트는 모두 에러(이레이저)로 된다.
따라서, 복호의 성능을 향상시키기 위하여, 동일한 체크 노드에 연결되어 있는 변수 노드(에 대응하는 부호 비트)의 복수가 동시에 이레이저가 될 확률을 저하시키기 위해서는, 1개의 심볼의 부호 비트에 대응하는 변수 노드가 동일한 체크 노드에 연결되는 것을 피할 필요가 있다.
한편, 상술한 바와 같이, LDPC 부호화부(21)가 출력하는, DVB-S.2의 규격으로 규정되어 있는 LDPC 부호의 검사 행렬 H에서는, 정보 행렬 HA가 순회 구조를 갖고, 패리티 행렬 HT가 계단 구조를 갖고 있다. 그리고, 도 20에서 설명한 바와 같이, 패리티 인터리브 후의 LDPC 부호의 검사 행렬인 변환 검사 행렬에서는, 패리티 행렬에도 순회 구조(정확하게는, 상술한 바와 같이, 의사 순회 구조)가 나타난다.
도 21은 변환 검사 행렬을 나타내고 있다.
즉, 도 21의 A는, 부호 길이 N이 64800비트이고, 부호화율(r)이 3/4인 LDPC 부호의 검사 행렬 H의 변환 검사 행렬을 나타내고 있다.
도 21의 A에서는, 변환 검사 행렬에 있어서, 값이 1로 되어 있는 요소의 위치가, 점(·)으로 나타내어져 있다.
도 21의 B는 도 21의 A의 변환 검사 행렬의 LDPC 부호, 즉 패리티 인터리브 후의 LDPC 부호를 대상으로 하여, 디멀티플렉서(25)(도 8)가 행하는 처리를 나타내고 있다.
도 21의 B에서는, 변조 방식을 16QAM으로 하여, 디멀티플렉서(25)의 메모리(31)를 구성하는 4칼럼에, 패리티 인터리브 후의 LDPC 부호의 부호 비트가, 칼럼 방향으로 기입되어 있다.
메모리(31)를 구성하는 4칼럼에, 칼럼 방향으로 기입된 부호 비트는, 로우 방향으로 4비트 단위로 판독되어 1심볼이 된다.
이 경우, 1심볼이 되는 4비트의 부호 비트 B0, B1, B2, B3은, 도 21의 A의 변환 후 검사 행렬의, 임의의 1행에 있는 1에 대응하는 부호 비트로 되어 있는 것이 있고, 이 경우, 그 부호 비트 B0, B1, B2, B3 각각에 대응하는 변수 노드는, 동일한 체크 노드에 연결되어 있다.
따라서, 1심볼의 4비트의 부호 비트 B0, B1, B2, B3이 변환 후 검사 행렬의 임의의 1행에 있는 1에 대응하는 부호 비트로 되어 있는 경우에는, 그 심볼에 이레이저가 발생하면, 부호 비트 B0, B1, B2, B3 각각에 대응하는 변수 노드가 연결되어 있는 동일한 체크 노드에 있어서, 적절한 메시지를 구할 수 없고, 그 결과, 복호의 성능이 열화된다.
부호화율이 3/4 이외의 부호화율에 대해서도, 마찬가지로, 동일한 체크 노드에 연결되어 있는 복수의 변수 노드에 대응하는 복수의 부호 비트가 16QAM의 1개의 심볼로 되는 경우가 있다.
따라서, 칼럼 트위스트 인터리버(24)는 변환 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 1개의 심볼에 맵핑되지 않도록, 패리티 인터리버(23)로부터의 패리티 인터리브 후의 LDPC 부호의 부호 비트를 인터리브하는 칼럼 트위스트 인터리브를 행한다.
도 22는 칼럼 트위스트 인터리브를 설명하는 도면이다.
즉, 도 22는 디멀티플렉서(25)의 메모리(31)(도 16, 도 17)를 나타내고 있다.
메모리(31)는, 도 16에서 설명한 바와 같이, 칼럼(세로) 방향으로 mb비트를 기억함과 함께, 로우(가로) 방향으로 N/(mb)비트를 기억하는 기억 용량을 갖고, mb개의 칼럼으로 구성된다. 그리고, 칼럼 트위스트 인터리버(24)는, 메모리(31)에 대하여, LDPC 부호의 부호 비트를 칼럼 방향으로 기입하고, 로우 방향으로 판독할 때의 기입 개시의 위치를 제어함으로써, 칼럼 트위스트 인터리브를 행한다.
즉, 칼럼 트위스트 인터리버(24)에서는, 복수의 칼럼 각각에 대하여, 부호 비트의 기입을 개시하는 기입 개시의 위치를 적절하게 변경함으로써, 로우 방향으로 판독되는, 1심볼로 되는 복수의 부호 비트가 변환 검사 행렬의 임의의 1행에 있는 1에 대응하는 부호 비트가 되지 않도록 한다(검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가 동일한 심볼에 포함되지 않도록, LDPC 부호의 부호 비트를 재배열한다).
여기서, 도 22는 변조 방식이 16QAM이며, 또한 도 16에서 설명한 배수 b가 1인 경우의, 메모리(31)의 구성예를 나타내고 있다. 따라서, 1심볼에 맵핑되는 LDPC 부호의 부호 비트의 비트수 m은 4비트이며, 또한 메모리(31)는 4(=mb)개의 칼럼으로 구성되어 있다.
도 22의 칼럼 트위스트 인터리버(24)는(도 16의 디멀티플렉서(25)를 대신하여), LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 4개의 칼럼 상측으로부터 하측 방향(칼럼 방향)으로 기입하는 것을, 좌측으로부터 우측 방향의 칼럼을 향하여 행한다.
그리고, 부호 비트의 기입이, 가장 우측의 칼럼까지 종료되면, 칼럼 트위스트 인터리버(24)는, 메모리(31)를 구성하는 모든 칼럼의 1행째부터, 로우 방향으로, 4비트(mb비트) 단위로 부호 비트를 판독하고, 칼럼 트위스트 인터리브 후의 LDPC 부호로서, 디멀티플렉서(25)의 교체부(32)(도 16, 도 17)에 출력한다.
단, 도 22의 칼럼 트위스트 인터리버(24)에서는, 각 칼럼의 선두(가장 위)의 위치의 어드레스를 0으로 하고, 칼럼 방향의 각 위치의 어드레스를 오름차순의 정수로 나타내는 것으로 하면, 가장 좌측의 칼럼에 대해서는, 기입 개시의 위치를, 어드레스가 0인 위치로 하고, (좌측으로부터) 2번째의 칼럼에 대해서는, 기입 개시의 위치를 어드레스가 2인 위치로 하고, 3번째의 칼럼에 대해서는, 기입 개시의 위치를 어드레스가 4인 위치로 하고, 4번째의 칼럼에 대해서는 기입 개시의 위치를 어드레스가 7인 위치로 한다.
또한, 기입 개시의 위치가, 어드레스가 0인 위치 이외의 위치의 칼럼에 대해서는, 부호 비트를 가장 하측의 위치까지 기입한 후는, 선두(어드레스가 0인 위치)로 복귀되고, 기입 개시의 위치의 직전의 위치까지의 기입이 행해진다. 그리고, 그 후, 다음(우측)의 칼럼으로의 기입이 행해진다.
이상과 같은 칼럼 트위스트 인터리브를 행함으로써, DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800인 모든 부호화율의 LDPC 부호에 대하여, 동일한 체크 노드에 연결되어 있는 복수의 변수 노드에 대응하는 복수의 부호 비트가 16QAM의 1개의 심볼로 되는 것(동일한 심볼에 포함되는 것)을 피할 수 있고, 그 결과 이레이저가 있는 통신로에서의 복호의 성능을 향상시킬 수 있다.
도 23은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800인, 11개의 부호화율 각각의 LDPC 부호에 대하여, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼수와, 기입 개시의 위치의 어드레스를, 변조 방식마다 나타내고 있다.
디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 하나가 채용되고, 또한 변조 방식으로서 QPSK가 채용되는 경우, 1심볼의 비트수 m은 2비트이며, 배수 b는 1로 된다.
이 경우, 도 23에 의하면, 메모리(31)는 로우 방향으로 2×1(=mb) 비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×1)비트를 기억한다. 그리고, 메모리(31)의 2개의 칼럼 중 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서 QPSK가 채용되는 경우, 1심볼의 비트수 m은 2비트이며, 배수 b는 2로 된다.
이 경우, 도 23에 의하면, 메모리(31)는, 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×2)비트를 기억한다. 그리고, 메모리(31)의 4개의 칼럼 중 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 하나가 채용되고, 또한 변조 방식으로서, 16QAM이 채용되는 경우, 1심볼의 비트수 m은 4비트이며, 배수 b는 1로 된다.
이 경우, 도 23에 의하면, 메모리(31)는, 로우 방향으로 4×1비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 64800/(4×1)비트를 기억한다. 그리고, 메모리(31)의 4개의 칼럼 중 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서 16QAM이 채용되는 경우, 1심볼의 비트수 m은 4비트이며, 배수 b는 2로 된다.
이 경우, 도 23에 의하면, 메모리(31)는, 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 64800/(4×2)비트를 기억한다. 그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 하나가 채용되고, 또한 변조 방식으로서, 64QAM이 채용되는 경우, 1심볼의 비트수 m은 6비트이며, 배수 b는 1로 된다.
이 경우, 도 23에 의하면, 메모리(31)는, 로우 방향으로 6×1비트를 기억하는 6개의 칼럼을 갖고, 칼럼 방향으로 64800/(6×1)비트를 기억한다. 그리고, 메모리(31)의 6개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 13인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고 또한 변조 방식으로서 64QAM이 채용되는 경우, 1심볼의 비트수 m은 6비트이며, 배수 b는 2로 된다.
이 경우, 도 23에 의하면, 메모리(31)는, 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(6×2)비트를 기억한다. 그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 256QAM이 채용되는 경우, 1심볼의 비트수 m은 8비트이며, 배수 b는 1이 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 8×1비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 64800/(8×1)비트를 기억한다. 그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 256QAM이 채용되는 경우, 1심볼의 비트수 m은 8비트이며, 배수 b는 2가 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 8×2비트를 기억하는 16개의 칼럼을 갖고, 칼럼 방향으로 64800/(8×2)비트를 기억한다. 그리고, 메모리(31)의 16개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 15인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 16인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 22인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 22인 위치로, 13번째의 칼럼의 기입 개시의 위치는 어드레스가 27인 위치로, 14번째의 칼럼의 기입 개시의 위치는 어드레스가 27인 위치로, 15번째의 칼럼의 기입 개시의 위치는 어드레스가 28인 위치로, 16번째의 칼럼의 기입 개시의 위치는 어드레스가 32인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 1024QAM이 채용되는 경우, 1심볼의 비트수 m은 10비트이며, 배수 b는 1이 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 10×1비트를 기억하는 10개의 칼럼을 갖고, 칼럼 방향으로 64800/(10×1)비트를 기억한다. 그리고, 메모리(31)의 10개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 6인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 11인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 13인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 15인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 17인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 18인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 1024QAM이 채용되는 경우, 1심볼의 비트수 m은 10비트이며, 배수 b는 2가 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 64800/(10×2)비트를 기억한다. 그리고, 메모리(31)의 20개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 6인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 6인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 13인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 14인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 14인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 16인 위치로, 13번째의 칼럼의 기입 개시의 위치는 어드레스가 21인 위치로, 14번째의 칼럼의 기입 개시의 위치는 어드레스가 21인 위치로, 15번째의 칼럼의 기입 개시의 위치는 어드레스가 23인 위치로, 16번째의 칼럼의 기입 개시의 위치는 어드레스가 25인 위치로, 17번째의 칼럼의 기입 개시의 위치는 어드레스가 25인 위치로, 18번째의 칼럼의 기입 개시의 위치는 어드레스가 26인 위치로, 19번째의 칼럼의 기입 개시의 위치는 어드레스가 28인 위치로, 20번째의 칼럼의 기입 개시의 위치는 어드레스가 30인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 4096QAM이 채용되는 경우, 1심볼의 비트수 m은 12비트이며, 배수 b는 1이 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 12×1비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(12×1)비트를 기억한다. 그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 4096QAM이 채용되는 경우, 1심볼의 비트수 m은 12비트이며, 배수 b는 2가 된다.
이 경우, 도 23에 따르면, 메모리(31)는 로우 방향으로 12×2비트를 기억하는 24개의 칼럼을 갖고, 칼럼 방향으로 64800/(12×2)비트를 기억한다. 그리고, 메모리(31)의 24개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 12인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 13인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 16인 위치로, 13번째의 칼럼의 기입 개시의 위치는 어드레스가 17인 위치로, 14번째의 칼럼의 기입 개시의 위치는 어드레스가 19인 위치로, 15번째의 칼럼의 기입 개시의 위치는 어드레스가 21인 위치로, 16번째의 칼럼의 기입 개시의 위치는 어드레스가 22인 위치로, 17번째의 칼럼의 기입 개시의 위치는 어드레스가 23인 위치로, 18번째의 칼럼의 기입 개시의 위치는 어드레스가 26인 위치로, 19번째의 칼럼의 기입 개시의 위치는 어드레스가 37인 위치로, 20번째의 칼럼의 기입 개시의 위치는 어드레스가 39인 위치로, 21번째의 칼럼의 기입 개시의 위치는 어드레스가 40인 위치로, 22번째의 칼럼의 기입 개시의 위치는 어드레스가 41인 위치로, 23번째의 칼럼의 기입 개시의 위치는 어드레스가 41인 위치로, 24번째의 칼럼의 기입 개시의 위치는 어드레스가 41인 위치로, 각각 된다.
도 24는 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200인, 10개의 부호화율 각각의 LDPC 부호에 대하여, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼수와, 기입 개시의 위치의 어드레스를 변조 방식마다 나타내고 있다.
디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, QPSK가 채용되는 경우, 1심볼의 비트수 m은 2비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 2×1비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×1)비트를 기억한다. 그리고, 메모리(31)의 2개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, QPSK가 채용되는 경우, 1심볼의 비트수 m은 2비트이며, 배수 b는 2가 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×2)비트를 기억한다. 그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 16QAM이 채용되는 경우, 1심볼의 비트수 m은 4비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 4×1비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 16200/(4×1)비트를 기억한다. 그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 16QAM이 채용되는 경우, 1심볼의 비트수 m은 4비트이며, 배수 b는 2가 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(4×2)비트를 기억한다. 그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 21인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 64QAM이 채용되는 경우, 1심볼의 비트수 m은 6비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 6×1비트를 기억하는 6개의 칼럼을 갖고, 칼럼 방향으로 16200/(6×1)비트를 기억한다. 그리고, 메모리(31)의 6개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 64QAM이 채용되는 경우, 1심볼의 비트수 m은 6비트이며, 배수 b는 2가 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 16200/(6×2)비트를 기억한다. 그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 6인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 256QAM이 채용되는 경우, 1심볼의 비트수 m은 8비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 8×1비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(8×1)비트를 기억한다. 그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 20인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 21인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 1024QAM이 채용되는 경우, 1심볼의 비트수 m은 10비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 10×1비트를 기억하는 10개의 칼럼을 갖고, 칼럼 방향으로 16200/(10×1)비트를 기억한다. 그리고, 메모리(31)의 10개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 4인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 1024QAM이 채용되는 경우, 1심볼의 비트수 m은 10비트이며, 배수 b는 2가 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 16200/(10×2)비트를 기억한다. 그리고, 메모리(31)의 20개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 13번째의 칼럼의 기입 개시의 위치는 어드레스가 5인 위치로, 14번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 15번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 16번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 17번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 18번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 19번째의 칼럼의 기입 개시의 위치는 어드레스가 8인 위치로, 20번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 16의 제1 내지 제3 교체 방식 중 어느 것이 채용되고, 또한 변조 방식으로서, 4096QAM이 채용되는 경우, 1심볼의 비트수 m은 12비트이며, 배수 b는 1이 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 12×1비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 16200/(12×1)비트를 기억한다. 그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 6인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 각각 된다.
또한, 디멀티플렉서(25)(도 8)의 교체 처리의 교체 방식으로서, 도 17의 제4 교체 방식이 채용되고, 또한 변조 방식으로서, 4096QAM이 채용되는 경우, 1심볼의 비트수 m은 12비트이며, 배수 b는 2가 된다.
이 경우, 도 24에 따르면, 메모리(31)는 로우 방향으로 12×2비트를 기억하는 24개의 칼럼을 갖고, 칼럼 방향으로 16200/(12×2)비트를 기억한다. 그리고, 메모리(31)의 24개의 칼럼 중, 1번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 5번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 6번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 7번째의 칼럼의 기입 개시의 위치는 어드레스가 0인 위치로, 8번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 9번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 10번째의 칼럼의 기입 개시의 위치는 어드레스가 1인 위치로, 11번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 12번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 13번째의 칼럼의 기입 개시의 위치는 어드레스가 2인 위치로, 14번째의 칼럼의 기입 개시의 위치는 어드레스가 3인 위치로, 15번째의 칼럼의 기입 개시의 위치는 어드레스가 7인 위치로, 16번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 17번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 18번째의 칼럼의 기입 개시의 위치는 어드레스가 9인 위치로, 19번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 20번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 21번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 22번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 23번째의 칼럼의 기입 개시의 위치는 어드레스가 10인 위치로, 24번째의 칼럼의 기입 개시의 위치는 어드레스가 11인 위치로, 각각 된다.
다음에, 도 25의 흐름도를 참조하여 도 8의 송신 장치(11)에 의해 행하여지는 송신 처리에 대하여 설명한다.
LDPC 부호화부(21)는, 그곳에 대상 데이터가 공급되는 것을 대기하여, 스텝 S101에 있어서 대상 데이터를 LDPC 부호로 부호화하고, 그 LDPC 부호를 비트 인터리버(22)에 공급하고, 처리는 스텝 S102로 진행한다.
비트 인터리버(22)는, 스텝 S102에 있어서, LDPC 부호화부(21)로부터의 LDPC 부호를 대상으로 하여, 비트 인터리브를 행하고, 그 비트 인터리브 후의 LDPC 부호가 맵핑부(26)에 공급되고, 처리는 스텝 S103으로 진행한다.
즉, 스텝 S102에서는, 비트 인터리버(22)에 있어서 패리티 인터리버(23)가, LDPC 부호화부(21)로부터의 LDPC 부호를 대상으로 하여, 패리티 인터리브를 행하고, 그 패리티 인터리브 후의 LDPC 부호를 칼럼 트위스트 인터리버(24)에 공급한다.
칼럼 트위스트 인터리버(24)는, 패리티 인터리버(23)로부터의 LDPC 부호를 대상으로 하여, 칼럼 트위스트 인터리브를 행하고, 디멀티플렉서(25)는 칼럼 트위스트 인터리버(24)에 의한 칼럼 트위스트 인터리브 후의 LDPC 부호를 대상으로 하여 교체 처리를 행한다. 그리고, 교체 처리 후의 LDPC 부호는 디멀티플렉서(25)로부터 맵핑부(26)로 공급된다.
맵핑부(26)는 스텝 S103에 있어서, 디멀티플렉서(25)로부터의 LDPC 부호의 m비트의 부호 비트를 직교 변조부(27)에 의해 행하여지는 직교 변조의 변조 방식으로 정하는 신호점이 나타내는 심볼에 맵핑하여, 직교 변조부(27)에 공급하고, 처리는 스텝 S104로 진행한다.
직교 변조부(27)는, 스텝 S104에 있어서, 맵핑부(26)로부터의 심볼에 따라서 반송파의 직교 변조를 행하고, 처리는 스텝 S105로 진행하여, 직교 변조의 결과로부터 얻어지는 변조 신호를 송신하고, 처리를 종료한다.
또한, 도 25의 송신 처리는 반복하여 행하여진다.
이상과 같이, 패리티 인터리브나, 칼럼 트위스트 인터리브를 행함으로써, LDPC 부호의 복수의 부호 비트를 1개의 심볼로서 송신하는 경우의, 이레이저나 버스트 오류에 대한 내성을 향상시킬 수 있다.
여기서, 도 8에서는 설명의 편의를 위해, 패리티 인터리브를 행하는 블록인 패리티 인터리버(23)와, 칼럼 트위스트 인터리브를 행하는 블록인 칼럼 트위스트 인터리버(24)를 별개로 구성하도록 하였지만, 패리티 인터리버(23)와 칼럼 트위스트 인터리버(24)는 일체적으로 구성할 수 있다.
즉, 패리티 인터리브와, 칼럼 트위스트 인터리브는 모두 메모리에 대한 부호 비트의 기입 및 판독에 의해 행할 수 있고, 부호 비트의 기입을 행하는 어드레스(기입 어드레스)를, 부호 비트의 판독을 행하는 어드레스(판독 어드레스)로 변환하는 행렬에 의해 나타낼 수 있다.
따라서, 패리티 인터리브를 나타내는 행렬과, 칼럼 트위스트 인터리브를 나타내는 행렬을 승산하여 얻어지는 행렬을 구해 두면, 그 행렬에 의해 부호 비트를 변환함으로써 패리티 인터리브를 행하고, 또한 그 패리티 인터리브 후의 LDPC 부호를 칼럼 트위스트 인터리브한 결과를 얻을 수 있다.
또한, 패리티 인터리버(23)와 칼럼 트위스트 인터리버(24)에 더하여, 디멀티플렉서(25)도 일체적으로 구성하는 것이 가능하다.
즉, 디멀티플렉서(25)에 의해 행하여지는 교체 처리도, LDPC 부호를 기억하는 메모리(31)의 기입 어드레스를 판독 어드레스로 변환하는 행렬에 의해 나타낼 수 있다.
따라서, 패리티 인터리브를 나타내는 행렬, 칼럼 트위스트 인터리브를 나타내는 행렬 및 교체 처리를 나타내는 행렬을 승산하여 얻어지는 행렬을 구해 두면, 그 행렬에 의해 패리티 인터리브, 칼럼 트위스트 인터리브 및 교체 처리를 일괄하여 행할 수 있다.
또한, 패리티 인터리브와, 칼럼 트위스트 인터리브에 대해서는, 그 중 어느 한쪽만을 행하도록 하는 것이 가능하다.
다음에, 도 26 내지 도 28을 참조하면서, 도 8의 송신 장치(11)에 대하여 행한 에러 레이트(bit error rate)를 계측하는 시뮬레이션에 대하여 설명한다.
시뮬레이션은, D/U가 0dB인 플러터(flutter)가 있는 통신로를 채용하여 행하였다.
도 26은 시뮬레이션에 의해 채용한 통신로의 모델을 나타내고 있다.
즉, 도 26의 A는 시뮬레이션에 의해 채용한 플러터의 모델을 나타내고 있다.
또한, 도 26의 B는, 도 26의 A의 모델로 나타내어지는 플러터가 있는 통신로의 모델을 나타내고 있다.
또한, 도 26의 B에 있어서, H는, 도 26의 A의 플러터의 모델을 나타낸다. 또한, 도 26의 B에 있어서, N은 ICI(Inter Carrier Interference)를 나타내고, 시뮬레이션에서는 그 파워의 기대값 E[N2]을 AWGN으로 근사하였다.
도 27 및 도 28은 시뮬레이션에 의해 얻어진 에러 레이트와, 플러터의 도플러 주파수 fd의 관계를 나타내고 있다.
또한, 도 27은 변조 방식이 16QAM이고, 부호화율(r)이 (3/4)이고, 교체 방식이 제1 교체 방식인 경우의, 에러 레이트와 도플러 주파수 fd의 관계를 나타내고 있다. 또한, 도 28은 변조 방식이 64QAM이고, 부호화율(r)이 (5/6)이고, 교체 방식이 제1 교체 방식인 경우의, 에러 레이트와 도플러 주파수 fd의 관계를 나타내고 있다.
또한, 도 27 및 도 28에 있어서, 굵은 선은 패리티 인터리브, 칼럼 트위스트 인터리브 및 교체 처리 모두를 행한 경우의, 에러 레이트와 도플러 주파수 fd의 관계를 나타내고 있고, 가는 선은 패리티 인터리브, 칼럼 트위스트 인터리브 및 교체 처리 중 교체 처리만을 행한 경우의, 에러 레이트와 도플러 주파수 fd의 관계를 나타내고 있다.
도 27 및 도 28의 어느 것에 있어서도, 패리티 인터리브, 칼럼 트위스트 인터리브 및 교체 처리 모두를 행한 경우가 교체 처리만을 행한 경우보다, 에러 레이트가 향상되는(작아지는) 것을 알 수 있다.
다음에, 도 29는, 도 7의 수신 장치(12)의 구성예를 도시하는 블록도이다.
도 29에 있어서, 수신 장치(12)는 송신 장치(11)(도 7)로부터의 변조 신호를 수신하는 데이터 처리 장치이며, 직교 복조부(51), 디맵핑부(52), 디인터리버(53), 및 LDPC 복호부(56)로 구성된다.
직교 복조부(51)는 송신 장치(11)로부터의 변조 신호를 수신하고, 직교 복조를 행하여, 그 결과 얻어지는 심볼(I 및 Q축 방향 각각의 값)을 디맵핑부(52)에 공급한다.
디맵핑부(52)는 직교 복조부(51)로부터의 심볼을, LDPC 부호의 부호 비트에 디맵핑을 행하고, 디인터리버(53)에 공급한다.
디인터리버(53)는 멀티플렉서(MUX)(54) 및 칼럼 트위스트 디인터리버(55)로 구성되고, 디맵핑부(52)로부터의 LDPC 부호의 부호 비트의 디인터리브를 행한다.
즉, 멀티플렉서(54)는 디맵핑부(52)로부터의 LDPC 부호를 대상으로 하여, 도 8의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 역의 처리), 즉, 교체 처리에 의해 교체된 부호 비트의 위치를 원래의 위치로 복귀시키는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 도 8의 칼럼 트위스트 인터리버(24)가 행하는 재배열 처리로서의 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브(칼럼 트위스트 인터리브의 역의 처리), 즉, 재배열 처리로서의 칼럼 트위스트 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를 원래의 배열로 복귀시키는 역재배열 처리로서의, 예를 들어 칼럼 트위스트 디인터리브를 행한다.
구체적으로는, 칼럼 트위스트 디인터리버(55)는 도 22 등에 나타낸 메모리(31)와 마찬가지로 구성되는, 디인터리브용 메모리에 대하여, LDPC 부호의 부호 비트를 기입하고, 또한 판독함으로써, 칼럼 트위스트 디인터리브를 행한다.
단, 칼럼 트위스트 디인터리버(55)에서는, 부호 비트의 기입은 메모리(31)로부터의 부호 비트의 판독시의 판독 어드레스를 기입 어드레스로서 사용하여, 디인터리브용 메모리의 로우 방향으로 행하여진다. 또한, 부호 비트의 판독은 메모리(31)에의 부호 비트의 기입시의 기입 어드레스를 판독 어드레스로서 사용하여, 디인터리브용 메모리의 칼럼 방향으로 행하여진다.
칼럼 트위스트 디인터리브의 결과 얻어지는 LDPC 부호는 칼럼 트위스트 디인터리버(55)로부터 LDPC 복호부(56)에 공급된다.
여기서, 디맵핑부(52)로부터 디인터리버(53)에 공급되는 LDPC 부호에는, 패리티 인터리브, 칼럼 트위스트 인터리브 및 교체 처리가, 그 순서로 실시되고 있지만, 디인터리버(53)에서는, 교체 처리에 대응하는 역교체 처리, 및 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브밖에 행하여지지 않고, 따라서 패리티 인터리브에 대응하는 패리티 디인터리브(패리티 인터리브의 역의 처리), 즉 패리티 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를 원래의 배열로 복귀시키는 패리티 디인터리브는 행하여지지 않는다.
따라서, 디인터리버(53)[의 칼럼 트위스트 디인터리버(55)]로부터, LDPC 복호부(56)에는, 역교체 처리 및 칼럼 트위스트 디인터리브가 행하여지고, 또한 패리티 디인터리브가 행하여지고 있지 않은 LDPC 부호가 공급된다.
LDPC 복호부(56)는 디인터리버(53)로부터의 LDPC 부호의 LDPC 복호를, 도 8의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하고, 그 결과 얻어지는 데이터를 대상 데이터의 복호 결과로서 출력한다.
도 30은 도 29의 수신 장치(12)가 행하는 수신 처리를 설명하는 흐름도이다.
직교 복조부(51)는, 스텝 S111에 있어서, 송신 장치(11)로부터의 변조 신호를 수신하고, 처리는 스텝 S112로 진행하여, 그 변조 신호의 직교 복조를 행한다. 직교 복조부(51)는 직교 복조의 결과 얻어지는 심볼을 디맵핑부(52)에 공급하고, 처리는 스텝 S112로부터 스텝 S113으로 진행한다.
스텝 S113에서는, 디맵핑부(52)는 직교 복조부(51)로부터의 심볼을 LDPC 부호의 부호 비트로 하는 디맵핑을 행하고, 디인터리버(53)에 공급하고, 처리는 스텝 S114로 진행한다.
스텝 S114에서는, 디인터리버(53)는 디맵핑부(52)로부터의 LDPC 부호의 부호 비트의 디인터리브를 행하고, 처리는 스텝 S115로 진행한다.
즉, 스텝 S114에서는, 디인터리버(53)에 있어서, 멀티플렉서(54)가 디맵핑부(52)로부터의 LDPC 부호를 대상으로 하여, 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 칼럼 트위스트 디인터리브를 행하고, 그 결과 얻어지는 LDPC 부호를 LDPC 복호부(56)에 공급한다.
스텝 S115에서는, LDPC 복호부(56)가 칼럼 트위스트 디인터리버(55)로부터의 LDPC 부호의 LDPC 복호를, 도 8의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하고, 그 결과 얻어지는 데이터를 대상 데이터의 복호 결과로서 출력하고, 처리는 종료된다.
또한, 도 30의 수신 처리는 반복하여 행하여진다.
또한, 도 29에서도, 도 8의 경우와 마찬가지로, 설명의 편의를 위해, 역교체 처리를 행하는 멀티플렉서(54)와, 칼럼 트위스트 디인터리브를 행하는 칼럼 트위스트 디인터리버(55)를 별개로 구성하도록 하였지만, 멀티플렉서(54)와 칼럼 트위스트 디인터리버(55)는 일체적으로 구성할 수 있다.
또한, 도 8의 송신 장치(11)에 있어서, 칼럼 트위스트 인터리브를 행하지 않는 경우에는, 도 29의 수신 장치(12)에 있어서, 칼럼 트위스트 디인터리버(55)는 설치할 필요가 없다.
다음에, 도 29의 LDPC 복호부(56)에서 행하여지는 LDPC 복호에 대하여, 더 설명한다.
도 29의 LDPC 복호부(56)에서는, 상술한 바와 같이 칼럼 트위스트 디인터리버(55)로부터의, 역교체 처리, 및 칼럼 트위스트 디인터리브가 행하여지고, 또한 패리티 디인터리브가 행하여지고 있지 않은 LDPC 부호의 LDPC 복호가, 도 8의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하여진다.
여기서, LDPC 복호를, 변환 검사 행렬을 사용하여 행함으로써, 회로 규모를 억제하면서, 동작 주파수를 충분히 실현 가능한 범위로 억제하는 것이 가능해지는 LDPC 복호가 앞서 제안되어 있다(예를 들어, 일본 특허 공개 제2004-343170호 공보를 참조).
따라서, 우선, 도 31 내지 도 34를 참조하여, 먼저 제안되어 있는, 변환 검사 행렬을 사용한 LDPC 복호에 대하여 설명한다.
도 31은 부호 길이 N이 90이고, 부호화율이 2/3인 LDPC 부호의 검사 행렬 H의 예를 나타내고 있다.
또한, 도 31에서는(후술하는 도 32 및 도 33에 있어서도 마찬가지), 0을 피리어드(.)로 표현하고 있다.
도 31의 검사 행렬 H에서는, 패리티 행렬이 계단 구조로 되어 있다.
도 32는 도 31의 검사 행렬 H에, 수학식 8의 행 치환과, 수학식 9의 열 치환을 실시하여 얻어지는 검사 행렬 H'를 나타내고 있다.
Figure 112010031775862-pct00008
Figure 112010031775862-pct00009
단, 수학식 8 및 수학식 9에 있어서, s, t, x, y는, 각각, 0≤s＜5, 0≤t＜6, 0≤x＜5, 0≤t＜6의 범위의 정수이다.
수학식 8의 행 치환에 따르면, 6으로 나누어 나머지가 1이 되는 1, 7, 13, 19, 25행째를 각각 1, 2, 3, 4, 5행째로, 6으로 나누어 나머지가 2가 되는 2, 8, 14, 20, 26행째를 각각 6, 7, 8, 9, 10행째로와 같은 상태로 치환이 행하여진다.
또한, 수학식 9의 열 치환에 따르면, 61열째 이후(패리티 행렬)에 대하여, 6으로 나누어 나머지가 1이 되는 61, 67, 73, 79, 85열째를, 각각 61, 62, 63, 64, 65열째로, 6으로 나누어 나머지가 2가 되는 62, 68, 74, 80, 86열째를 각각 66, 67, 68, 69, 70열째로와 같은 상태로 치환이 행하여진다.
이와 같이 하여, 도 31의 검사 행렬 H에 대하여, 행과 열의 치환을 행하여 얻어진 행렬(matrix)이, 도 32의 검사 행렬 H'이다.
여기서, 검사 행렬 H의 행 치환을 행하여도, LDPC 부호의 부호 비트의 배열에는 영향을 미치지 않는다.
또한, 수학식 9의 열 치환은, 상술한 K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브의, 정보 길이 K를 60으로, 순회 구조의 단위의 열수 P를 5로, 패리티 길이 M(여기서는, 30)의 약수 q(=M/P)를 6으로, 각각 하였을 때의 패리티 인터리브에 상당한다.
도 32의 검사 행렬(이하, 적절하게 치환 검사 행렬이라 함) H'에 대하여, 도 31의 검사 행렬(이하, 적절하게 원래의 검사 행렬이라 함) H의 LDPC 부호에, 수학식 9와 동일한 치환을 행한 것을 곱하면, 0 벡터가 출력된다. 즉, 원래의 검사 행렬 H의 LDPC 부호(1 부호어)로서의 행 벡터 c에, 수학식 9의 열 치환을 실시하여 얻어지는 행 벡터를 c'로 나타내는 것으로 하면, 검사 행렬의 성질로부터, HcT는 0 벡터가 되기 때문에, H'c'T도 당연히 0 벡터가 된다.
이상으로부터, 도 32의 변환 검사 행렬 H'는 원래의 검사 행렬 H의 LDPC 부호 c에, 수학식 9의 열 치환을 행하여 얻어지는 LDPC 부호 c'의 검사 행렬로 되어 있다.
따라서, 원래의 검사 행렬 H의 LDPC 부호 c에, 수학식 9의 열 치환을 행하고, 그 열 치환 후의 LDPC 부호 c'를, 도 32의 변환 검사 행렬 H'를 사용하여 복호(LDPC 복호)하고, 그 복호 결과에, 수학식 9의 열 치환의 역치환을 실시함으로써, 원래의 검사 행렬 H의 LDPC 부호를, 그 검사 행렬 H를 사용하여 복호하는 경우와 마찬가지의 복호 결과를 얻을 수 있다.
도 33은 5×5의 행렬의 단위로 간격을 둔, 도 32의 변환 검사 행렬 H'를 나타내고 있다.
도 33에 있어서는, 변환 검사 행렬 H'는 5×5의 단위 행렬, 그 단위 행렬의 1 중 1개 이상이 0으로 된 행렬(이하, 적절하게 준단위 행렬이라 함), 단위 행렬 또는 준단위 행렬을 사이클릭 시프트(cyclic shift)한 행렬(이하, 적절하게 시프트 행렬이라 함), 단위 행렬, 준단위 행렬, 또는 시프트 행렬 중 2 이상의 합(이하, 적절하게 합 행렬이라 함), 5×5의 0 행렬의 조합으로 나타내어지고 있다.
도 33의 변환 검사 행렬 H'는 5×5의 단위 행렬, 준단위 행렬, 시프트 행렬, 합 행렬, 0 행렬로 구성되어 있다고 할 수 있다. 따라서, 변환 검사 행렬 H'를 구성하는, 이들 5×5의 행렬을, 이하, 적절하게 구성 행렬이라 한다.
P×P의 구성 행렬로 나타내어지는 검사 행렬로 나타내어지는 LDPC 부호의 복호에는, 체크 노드 연산, 및 변수 노드 연산을 P개 동시에 행하는 아키텍쳐(architecture)를 사용할 수 있다.
도 34는, 그러한 복호를 행하는 복호 장치의 구성예를 도시하는 블록도이다.
즉, 도 34는, 도 31의 원래의 검사 행렬 H에 대하여, 적어도 수학식 9의 열 치환을 행하여 얻어지는 도 33의 변환 검사 행렬 H'를 사용하여, LDPC 부호의 복호를 행하는 복호 장치의 구성예를 도시하고 있다.
도 34의 복호 장치는, 6개의 FIFO(3001 내지 3006)로 이루어지는 가지 데이터 저장용 메모리(300), FIFO(3001 내지 3006)를 선택하는 셀렉터(301), 체크 노드 계산부(302), 2개의 사이클릭 시프트 회로(303 및 308), 18개의 FIFO(3041 내지 30418)로 이루어지는 가지 데이터 저장용 메모리(304), FIFO(3041 내지 30418)를 선택하는 셀렉터(305), 수신 정보를 저장하는 수신 데이터용 메모리(306), 변수 노드 계산부(307), 복호어 계산부(309), 수신 데이터 재배열부(310), 복호 데이터 재배열부(311)로 이루어진다.
우선, 가지 데이터 저장용 메모리(300과 304)에의 데이터의 저장 방법에 대하여 설명한다.
가지 데이터 저장용 메모리(300)는 도 33의 변환 검사 행렬 H'의 행수 30을 구성 행렬의 행수 5로 제산한 수인 6개의 FIFO(3001 내지 3006)로 구성되어 있다. FIFO(300y)(y=1, 2,…, 6)는 복수의 단수의 기억 영역으로 이루어지고, 각 단수의 기억 영역에는 구성 행렬의 행수 및 열수인 5개의 가지에 대응하는 메시지를 동시에 판독 혹은 기입할 수 있도록 되어 있다. 또한, FIFO(300y)의 기억 영역의 단수는 도 33의 변환 검사 행렬의 행 방향의 1의 수(해밍 가중치)의 최대수인 9로 되어 있다.
FIFO(3001)에는, 도 33의 변환 검사 행렬 H'의 제1행째부터 제5행째까지의 1의 위치에 대응하는 데이터(변수 노드로부터의 메시지 vi)가, 각 행 모두 횡방향으로 채워진 형태로(0을 무시한 형태로) 저장된다. 즉, 제j행 제i열을 (j, i)로 나타내는 것으로 하면, FIFO(3001)의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 1)로부터 (5, 5)의 5×5의 단위 행렬의 1의 위치에 대응하는 데이터가 저장된다. 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 21)로부터 (5, 25)의 시프트 행렬(5×5의 단위 행렬을 우측 방향으로 3개만큼 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다. 제3 내지 제8단의 기억 영역도 마찬가지로, 변환 검사 행렬 H'와 대응시켜 데이터가 저장된다. 그리고, 제9단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 86)으로부터 (5, 90)의 시프트 행렬(5×5의 단위 행렬 중 1행째의 1을 0으로 치환하여 1개만큼 좌측으로 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다.
FIFO(3002)에는, 도 33의 변환 검사 행렬 H'의 제6행째부터 제10행째까지의 1의 위치에 대응하는 데이터가 저장된다. 즉, FIFO(3002)의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬(5×5의 단위 행렬을 우측으로 1개만큼 사이클릭 시프트한 제1 시프트 행렬과, 우측으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 그 요소인 1 중 1개 이상이 0으로 된 준단위 행렬, 또는 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬 중 복수의 합의 형태로 표현하였을 때의, 그 가중치가 1의 단위 행렬, 준단위 행렬, 또는 시프트 행렬의 1의 위치에 대응하는 데이터(단위 행렬, 준단위 행렬, 또는 시프트 행렬에 속하는 가지에 대응하는 메시지)는 동일 어드레스(FIFO(3001 내지 3006) 중 동일한 FIFO)에 저장된다.
이하, 제3 내지 제9단의 기억 영역에 대해서도, 변환 검사 행렬 H'에 대응시켜 데이터가 저장된다.
FIFO(3003 내지 3006)도 마찬가지로 변환 검사 행렬 H'에 대응시켜 데이터를 저장한다.
가지 데이터 저장용 메모리(304)는 변환 검사 행렬 H'의 열수 90을, 구성 행렬의 열수인 5로 나눈 18개의 FIFO(3041 내지 30418)로 구성되어 있다. FIFO(304x)(x=1, 2,…, 18)는 복수의 단수의 기억 영역으로 이루어지고, 각 단의 기억 영역에는 변환 구성 행렬 H'의 행수 및 열수인 5개의 가지에 대응하는 메시지를 동시에 판독 혹은 기입할 수 있도록 되어 있다.
FIFO(3041)에는, 도 33의 변환 검사 행렬 H'의 제1열째부터 제5열째까지의 1의 위치에 대응하는 데이터(체크 노드로부터의 메시지 uj)가, 각 열 모두 종방향으로 채워진 형태로(0을 무시한 형태로) 저장된다. 즉, FIFO(3041)의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 1)로부터 (5, 5)의 5×5의 단위 행렬의 1의 위치에 대응하는 데이터가 저장된다. 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬(5×5의 단위 행렬을 우측으로 1개만큼 사이클릭 시프트한 제1 시프트 행렬과, 우측으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬과의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제3단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 그 요소인 1 중 1개 이상이 0으로 된 준단위 행렬, 또는 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬 중 복수의 합의 형태로 표현하였을 때의, 그 가중치가 1인 단위 행렬, 준단위 행렬, 또는 시프트 행렬의 1의 위치에 대응하는 데이터(단위 행렬, 준단위 행렬, 또는 시프트 행렬에 속하는 가지에 대응하는 메시지)는 동일 어드레스(FIFO(3041 내지 30418) 중 동일한 FIFO)에 저장된다.
이하, 제4 및 제5단의 기억 영역에 대해서도, 변환 검사 행렬 H'에 대응시켜, 데이터가 저장된다. 이 FIFO(3041)의 기억 영역의 단수는 변환 검사 행렬 H'의 제1열 내지 제5열에 있어서의 행 방향의 1의 수(해밍 가중치)의 최대수인 5로 되어 있다.
FIFO(3042와 3043)도 마찬가지로 변환 검사 행렬 H'에 대응시켜 데이터를 저장하고, 각각의 길이(단수)는 5이다. FIFO(3044 내지 30412)도 마찬가지로, 변환 검사 행렬 H'에 대응시켜 데이터를 저장하고, 각각의 길이는 3이다. FIFO(30413 내지 30418)도 마찬가지로, 변환 검사 행렬 H'에 대응시켜 데이터를 저장하고, 각각의 길이는 2이다.
다음에, 도 34의 복호 장치의 동작에 대하여 설명한다.
가지 데이터 저장용 메모리(300)는 6개의 FIFO(3001 내지 3006)로 이루어지고, 전단의 사이클릭 시프트 회로(308)로부터 공급되는 5개의 메시지 D311이 변환 검사 행렬 H' 어느 행에 속하는지의 정보(Matrix 데이터) D312에 따라서, 데이터를 저장하는 FIFO를, FIFO(3001 내지 3006) 중에서 선택하고, 선택한 FIFO에 5개의 메시지 D311을 통합하여 순서대로 저장해 간다. 또한, 가지 데이터 저장용 메모리(300)는 데이터를 판독할 때는, FIFO(3001)로부터 5개의 메시지 D3001을 순서대로 판독하고, 다음단의 셀렉터(301)에 공급한다. 가지 데이터 저장용 메모리(300)는 FIFO(3001)로부터의 메시지의 판독의 종료 후, FIFO(3002 내지 3006)로부터도, 순서대로, 메시지를 판독하고, 셀렉터(301)에 공급한다.
셀렉터(301)는 셀렉트 신호 D301에 따라서, FIFO(3001 내지 3006) 중, 현재 데이터가 판독되어 있는 FIFO로부터의 5개의 메시지를 선택하고, 메시지 D302로서, 체크 노드 계산부(302)에 공급한다.
체크 노드 계산부(302)는 5개의 체크 노드 계산기(3021 내지 3025)로 이루어지고, 셀렉터(301)를 통하여 공급되는 메시지 D302(D3021 내지 D3025)(수학식 7의 메시지 vi)를 사용하여, 수학식 7에 따라서 체크 노드 연산을 행하고, 그 체크 노드 연산의 결과 얻어지는 5개의 메시지 D303(D3031 내지 D3035)(수학식 7의 메시지 uj)을 사이클릭 시프트 회로(303)에 공급한다.
사이클릭 시프트 회로(303)는 체크 노드 계산부(302)에서 구해진 5개의 메시지 D3031 내지 D3035를, 대응하는 가지가 변환 검사 행렬 H'에 있어서 바탕이 되는 단위 행렬을 몇 사이클릭 시프트한 것인지의 정보(Matrix 데이터) D305를 바탕으로 사이클릭 시프트하고, 그 결과를 메시지 D304로서, 가지 데이터 저장용 메모리(304)에 공급한다.
가지 데이터 저장용 메모리(304)는 18개의 FIFO(3041 내지 30418)로 이루어지고, 전단의 사이클릭 시프트 회로(303)로부터 공급되는 5개의 메시지 D304가 변환 검사 행렬 H'의 어느 행에 속하는지의 정보 D305에 따라서 데이터를 저장하는 FIFO를, FIFO(3041 내지 30418) 중에서 선택하고, 선택한 FIFO에 5개의 메시지 D304를 통합하여 순서대로 저장해 간다. 또한, 가지 데이터 저장용 메모리(304)는 데이터를 판독할 때에는, FIFO(3041)로부터 5개의 메시지 D3061을 순서대로 판독하고, 다음단의 셀렉터(305)에 공급한다. 가지 데이터 저장용 메모리(304)는 FIFO(3041)로부터의 데이터의 판독의 종료 후, FIFO(3042 내지 30418)로부터도, 순서대로 메시지를 판독하고, 셀렉터(305)에 공급한다.
셀렉터(305)는 셀렉트 신호 D307에 따라서, FIFO(3041 내지 30418) 중, 현재 데이터가 판독되어 있는 FIFO로부터의 5개의 메시지를 선택하고, 메시지 D308로서, 변수 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
한편, 수신 데이터 재배열부(310)는 통신로를 통하여 수신한 LDPC 부호 D313을, 수학식 9의 열 치환을 행함으로써 재배열하고, 수신 데이터 D314로서, 수신 데이터용 메모리(306)에 공급한다. 수신 데이터용 메모리(306)는 수신 데이터 재배열부(310)로부터 공급되는 수신 데이터 D314로부터, 수신 LLR(대수 우도비)을 계산하여 기억하고, 그 수신 LLR을 5개씩 통합하여 수신값 D309로서, 변수 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
변수 노드 계산부(307)는 5개의 변수 노드 계산기(3071 내지 3075)로 이루어지고, 셀렉터(305)를 통하여 공급되는 메시지 D308(D3081 내지 D3085)(수학식 1의 메시지 uj)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신값 D309(수학식 1의 수신값 u0i)를 사용하여, 수학식 1에 따라서 변수 노드 연산을 행하고, 그 연산의 결과 얻어지는 메시지 D310(D3101 내지 D3105)(수학식 1의 메시지 vi)을 사이클릭 시프트 회로(308)에 공급한다.
사이클릭 시프트 회로(308)는 변수 노드 계산부(307)에서 계산된 메시지D3101 내지 D3105를, 대응하는 가지가 변환 검사 행렬 H'에 있어서 바탕이 되는 단위 행렬을 몇 사이클릭 시프트한 것인지의 정보를 기초로 사이클릭 시프트하고, 그 결과를 메시지 D311로서, 가지 데이터 저장용 메모리(300)에 공급한다.
이상의 동작을 1순회함으로써, LDPC 부호의 1회의 복호를 행할 수 있다. 도 34의 복호 장치는 소정의 횟수만큼 LDPC 부호를 복호한 후, 복호어 계산부(309) 및 복호 데이터 재배열부(311)에 있어서, 최종적인 복호 결과를 구하여 출력한다.
즉, 복호어 계산부(309)는 5개의 복호어 계산기(3091 내지 3095)로 이루어지고, 셀렉터(305)가 출력하는 5개의 메시지 D308(D3081 내지 D3085)(수학식 5의 메시지 uj)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신값 D309(수학식 5의 수신값 u0i)를 사용하고, 복수회의 복호의 최종단으로서, 수학식 5에 기초하여, 복호 결과(복호어)를 계산하여, 그 결과 얻어지는 복호 데이터 D315를 복호 데이터 재배열부(311)에 공급한다.
복호 데이터 재배열부(311)는 복호어 계산부(309)로부터 공급되는 복호 데이터 D315를 대상으로, 수학식 9의 열 치환의 역치환을 행함으로써, 그 순서를 재배열하고, 최종적인 복호 결과 D316으로서 출력한다.
이상과 같이, 검사 행렬(원래의 검사 행렬)에 대하여, 행 치환과 열 치환 중 한쪽 또는 양쪽을 실시하고, P×P의 단위 행렬, 그 요소의 1 중 1개 이상이 0으로 된 준단위 행렬, 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬, 단위 행렬, 준단위 행렬, 혹은 시프트 행렬의 복수의 합인 합 행렬, P×P의 0 행렬의 조합, 즉 구성 행렬의 조합으로 나타낼 수 있는 검사 행렬(변환 검사 행렬)로 변환함으로써, LDPC 부호의 복호를, 체크 노드 연산과 변수 노드 연산을 P개 동시에 행하는 아키텍쳐(architecture)를 채용하는 것이 가능해지고, 이에 의해 노드 연산을 P개 동시에 행함으로써 동작 주파수를 실현 가능한 범위로 억제하여, 다수의 반복 복호를 행할 수 있다.
도 29의 수신 장치(12)를 구성하는 LDPC 복호부(56)는, 도 34의 복호 장치와 마찬가지로, 체크 노드 연산과 변수 노드 연산을 P개 동시에 행함으로써, LDPC 복호를 행하도록 되어 있다.
즉, 현재, 설명을 간단하게 하기 위해, 도 8의 송신 장치(11)를 구성하는 LDPC 부호화부(21)가 출력하는 LDPC 부호의 검사 행렬이, 예를 들어 도 31에 나타낸, 패리티 행렬이 계단 구조로 되어 있는 검사 행렬 H라고 하면, 송신 장치(11)의 패리티 인터리버(23)에서는, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브가, 정보 길이 K를 60으로, 순회 구조의 단위의 열수 P를 5로, 패리티 길이 M의 약수 q(=M/P)를 6으로, 각각 하여 행하여진다.
이 패리티 인터리브는, 상술한 바와 같이, 수학식 9의 열 치환에 상당하므로, LDPC 복호부(56)에서는, 수학식 9의 열 치환을 행할 필요가 없다.
이로 인해, 도 29의 수신 장치(12)에서는, 상술한 바와 같이 칼럼 트위스트 디인터리버(55)로부터, LDPC 복호부(56)에 대하여 패리티 디인터리브가 행하여지고 있지 않은 LDPC 부호, 즉, 수학식 9의 열 치환이 행하여진 상태의 LDPC 부호가 공급되고, LDPC 복호부(56)에서는, 수학식 9의 열 치환을 행하지 않는 것을 제외하면, 도 34의 복호 장치와 마찬가지의 처리가 행하여진다.
즉, 도 35는 도 29의 LDPC 복호부(56)의 구성예를 도시하고 있다.
도 35에 있어서, LDPC 복호부(56)는 도 34의 수신 데이터 재배열부(310)가 설치되어 있지 않은 것을 제외하면, 도 34의 복호 장치와 마찬가지로 구성되어 있고, 수학식 9의 열 치환이 행하여지지 않는 것을 제외하고, 도 34의 복호 장치와 마찬가지의 처리를 행하므로, 그 설명은 생략한다.
이상과 같이, LDPC 복호부(56)는 수신 데이터 재배열부(310)를 설치하지 않고 구성할 수 있으므로, 도 34의 복호 장치보다도 규모를 삭감할 수 있다.
또한, 도 31 내지 도 35에서는, 설명을 간단하게 하기 위해, LDPC 부호의 부호 길이 N을 90으로, 정보 길이 K를 60으로, 순회 구조의 단위의 열수(구성 행렬의 행수 및 열수) P를 5로, 패리티 길이 M의 약수 q(=M/P)를 6으로, 각각 하였지만, 부호 길이 N, 정보 길이 K, 순회 구조의 단위의 열수 P, 및 약수 q(=M/P)의 각각은, 상술한 값에 한정되는 것은 아니다.
즉, 도 8의 송신 장치(11)에 있어서, LDPC 부호화부(21)가 출력하는 것은, 예를 들어 부호 길이 N을 64800으로, 정보 길이 K를 N-Pq(=N-M)로, 순회 구조의 단위의 열수 P를 360으로, 약수 q를 M/P로, 각각 하는 LDPC 부호이지만, 도 35의 LDPC 복호부(56)는 그러한 LDPC 부호를 대상으로 하여, 체크 노드 연산과 변수 노드 연산을 P개 동시에 행함으로써, LDPC 복호를 행하는 경우에도 적용 가능하다.
다음에, 상술한 일련의 처리는 하드웨어에 의해 행할 수도 있고, 소프트웨어에 의해 행할 수도 있다. 일련의 처리를 소프트웨어에 의해 행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이 범용의 컴퓨터 등에 인스톨된다.
따라서, 도 36은, 상술한 일련의 처리를 실행하는 프로그램이 인스톨되는 컴퓨터의 일 실시 형태의 구성예를 도시하고 있다.
프로그램은 컴퓨터에 내장되어 있는 기록 매체로서의 하드 디스크(405)나 ROM(403)에 미리 기록해 둘 수 있다.
혹은 또한, 프로그램은 플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory), MO(Magneto Optical) 디스크, DVD(Digital Versatile Disc), 자기 디스크, 반도체 메모리 등의 리무버블 기록 매체(411)에, 일시적 혹은 영속적으로 저장(기록)해 둘 수 있다. 이러한 리무버블 기록 매체(411)는 소위 팩키지 소프트웨어로서 제공할 수 있다.
또한, 프로그램은, 상술한 바와 같은 리무버블 기록 매체(411)로부터 컴퓨터에 인스톨하는 것 외에, 다운로드 사이트로부터, 디지털 위성 방송용 인공위성을 통하여 컴퓨터에 무선으로 전송하거나, LAN(Local Area Network), 인터넷과 같은 네트워크를 통하여 컴퓨터에 유선으로 전송하고, 컴퓨터에서는, 그렇게 하여 전송되어 오는 프로그램을 통신부(408)에서 수신하여, 내장하는 하드 디스크(405)에 인스톨할 수 있다.
컴퓨터는, CPU(Central Processing Unit)(402)를 내장하고 있다. CPU(402)에는 버스(401)를 통하여 입출력 인터페이스(410)가 접속되어 있고, CPU(402)는 입출력 인터페이스(410)를 통하여 유저에 의해 키보드나, 마우스, 마이크 등으로 구성되는 입력부(407)가 조작 등 됨으로써 명령이 입력되면, 그에 따라서, ROM(Read Only Memory)(403)에 저장되어 있는 프로그램을 실행한다. 혹은, 또한, CPU(402)는 하드 디스크(405)에 저장되어 있는 프로그램, 위성 혹은 네트워크로부터 전송되고, 통신부(408)로 수신되어 하드 디스크(405)에 인스톨된 프로그램, 또는 드라이브(409)에 장착된 리무버블 기록 매체(411)로부터 판독되어 하드 디스크(405)에 인스톨된 프로그램을 RAM(Random Access Memory)(404)에 로드하여 실행한다. 이에 의해, CPU(402)는 상술한 흐름도에 따른 처리, 혹은 상술한 블록도의 구성에 의해 행하여지는 처리를 행한다. 그리고, CPU(402)는, 그 처리 결과를 필요에 따라서, 예를 들어 입출력 인터페이스(410)를 통하여 LCD(Liquid Crystal Display)나 스피커 등으로 구성되는 출력부(406)로부터 출력, 혹은 통신부(408)로부터 송신, 나아가 하드 디스크(405)에 기록 등을 하게 한다.
여기서, 본 명세서에 있어서, 컴퓨터에 각종 처리를 행하게 하기 위한 프로그램을 기술하는 처리 스텝은 반드시 흐름도로서 기재된 순서를 따라 시계열로 처리할 필요는 없고, 병렬적 혹은 개별로 실행되는 처리(예를 들어, 병렬 처리 혹은 오브젝트에 의한 처리)도 포함하는 것이다.
또한, 프로그램은, 1개의 컴퓨터에 의해 처리되는 것이어도 되고, 복수의 컴퓨터에 의해 분산 처리되는 것이어도 된다. 또한, 프로그램은 먼 곳의 컴퓨터에 전송되어 실행되는 것이어도 된다.
또한, 본 발명의 실시 형태는, 상술한 실시 형태에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능하다.
즉, 본 실시 형태에서는, DVB-S.2로 규정되어 있는 LDPC 부호를 대상으로 하고, 패리티 인터리브나, 재배열 처리로서의 칼럼 트위스트 인터리브를 행하도록 하였지만, 패리티 인터리브는 패리티 행렬이 계단 구조로 되어 있으면, 정보 행렬이 순회 구조로 되어 있지 않은 검사 행렬의 LDPC 부호에 적용 가능하며, 재배열 처리로서의 칼럼 트위스트 인터리브는, 예를 들어 적어도 열 치환에 의해 의사 순회 구조로 되는 검사 행렬의 LDPC 부호나, 검사 행렬의 전체가 순회 구조로 되어 있는 QC(Quasi-Cyclic)-LDPC 부호 등에도 적용 가능하다.
즉, 패리티 인터리브의 대상으로 하는 LDPC 부호의 검사 행렬은 그 패리티 행렬이 계단 구조로 되어 있으면 되고, 정보 행렬이 순회 구조로 되어 있을 필요는 없다.
또한, 재배열 처리로서의 칼럼 트위스트 인터리브의 대상으로 하는 LDPC 부호의 검사 행렬은, 특별히 구조가 한정되는 것은 아니다.
또한, 재배열 처리는 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가 동일한 심볼에 포함되지 않도록, LDPC 부호의 부호 비트를 배열할 수 있으면 되고, 칼럼 트위스트 인터리브 이외의 방법으로 행하는 것이 가능하다. 즉, 재배열 처리는, 칼럼 방향 및 로우 방향으로 데이터를 기억하는 메모리(31)가 아닌, 예를 들어 1방향으로만 데이터를 기억하는 메모리를 사용하여, 기입 어드레스 및 판독 어드레스를 제어함으로써 행하는 것이 가능하다.
다음에, 송신 장치(11)의 LDPC 부호화부(21)에 의한 LDPC 부호화의 처리에 대하여, 더 설명한다.
예를 들어, DVB-S.2의 규격으로는, 64800비트와 16200비트의 2가지의 부호 길이 N의 LDPC 부호가 규정되어 있다.
그리고, 부호 길이 N이 64800비트의 LDPC 부호에 대해서는, 11개의 부호화율 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 및 9/10가 규정되어 있고, 부호 길이 N이 16200비트인 LDPC 부호에 대해서는, 10개의 부호화율 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 및 8/9이 규정되어 있다.
LDPC 부호화부(21)는 이러한 부호 길이 N이 64800비트나 16200비트의 각 부호화율의 LDPC 부호에 의한 부호화(오류 정정 부호화)를, 부호 길이 N마다, 및 부호화율마다 준비된 검사 행렬 H에 따라서 행한다.
즉, LDPC 부호화부(21)는, 검사 행렬 H를 생성하기 위한, 후술하는 검사 행렬 초기값 테이블을 부호 길이 N마다, 및 부호화율마다 기억하고 있다.
여기서, DVB-S.2의 규격으로는, 상술한 바와 같이 64800비트와 16200비트의 2가지의 부호 길이 N의 LDPC 부호가 규정되어 있고, 부호 길이 N이 64800비트의 LDPC 부호에 대해서는, 11개의 부호화율이, 부호 길이 N이 16200비트인 LDPC 부호에 대해서는, 10개의 부호화율이, 각각 규정되어 있다.
따라서, 송신 장치(11)가 DVB-S.2의 규격에 준거한 처리를 행하는 장치인 경우, LDPC 부호화부(21)에는, 부호 길이 N이 64800비트의 LDPC 부호에 대한, 11개의 부호화율 각각에 대응하는 검사 행렬 초기값 테이블과, 부호 길이 N이 16200비트인 LDPC 부호에 대한, 10개의 부호화율 각각에 대응하는 검사 행렬 초기값 테이블이 기억된다.
LDPC 부호화부(21)는, 예를 들어 오퍼레이터의 조작 등에 따라서, LDPC 부호의 부호 길이 N과 부호화율 r을 설정한다. 여기서, 이하, 적절하게 LDPC 부호화부(21)에서 설정된 부호 길이 N과 부호화율 r을, 각각 설정 부호 길이 N과 설정 부호화율 r이라고도 한다.
LDPC 부호화부(21)는, 설정 부호 길이 N 및 설정 부호화율 r에 대응하는 검사 행렬 초기값 테이블에 기초하여, 설정 부호 길이 N 및 설정 부호화율 r에 따른 정보 길이 K(=Nr=부호 길이 N-패리티 길이 M)에 대응하는 정보 행렬 HA의 1의 요소를 열 방향으로 360열(순회 구조의 단위의 열수 P)마다의 주기로 배치하여 검사 행렬 H를 생성한다.
그리고, LDPC 부호화부(21)는 송신 장치(11)에 공급되는, 화상 데이터나 음성 데이터 등의, 송신의 대상인 대상 데이터로부터, 정보 길이 K분의 정보 비트를 추출한다. 또한, LDPC 부호화부(21)는 검사 행렬 H에 기초하여 정보 비트에 대한 패리티 비트를 산출하고, 1 부호 길이분의 부호어(LDPC 부호)를 생성한다.
즉, LDPC 부호화부(21)는 다음 식을 만족하는 부호어 c의 패리티 비트를 순차 연산한다.
HcT=0
여기서, 상기 식에 있어서, c는 부호어(LDPC 부호)로서의 행 벡터를 나타내고, cT는 행 벡터 c의 전치를 나타낸다.
LDPC 부호(1 부호어)로서의 행 벡터 c 중, 정보 비트의 부분을 행 벡터 A로 나타냄과 함께, 패리티 비트의 부분을 행 벡터 T로 나타내는 경우에는, 행 벡터 c는 정보 비트로서의 행 벡터 A와, 패리티 비트로서의 행 벡터 T에 의해, 식 c =[A|T]로 나타낼 수 있다.
또한, 검사 행렬 H는 LDPC 부호의 부호 비트 중, 정보 비트에 대응하는 부분의 정보 행렬 HA와, 패리티 비트에 대응하는 패리티 행렬 HT에 의해, 식 H=[HA|HT](정보 행렬 HA의 요소를 좌측의 요소로 하고, 패리티 행렬 HT의 요소를 우측의 요소로 하는 행렬)로 나타낼 수 있다.
또한, 예를 들어 DVB-S.2의 규격에서는, 검사 행렬 H=[HA|HT]의 패리티 행렬 HT가 계단 구조로 되어 있다.
검사 행렬 H와, LDPC 부호로서의 행 벡터 c=[A|T]는 식 HcT=0을 충족시킬 필요가 있고, 이러한 식 HcT=0을 충족시키는 행 벡터 c=[A|T]를 구성하는 패리티 비트로서의 행 벡터 T는 검사 행렬 H=[HA|HT]의 패리티 행렬 HT가 계단 구조로 되어 있는 경우에는, 식 HcT=0에 있어서의 열 벡터 HcT의 1행째의 요소로부터 순서대로, 각 행의 요소를 0으로 해 가도록 함으로써, 순차적으로 구할 수 있다.
LDPC 부호화부(21)는 정보 비트 A에 대하여, 패리티 비트 T를 구하면, 그 정보 비트 A와 패리티 비트 T에 의해 나타내어지는 부호어 c=[A|T]를, 정보 비트 A의 LDPC 부호화 결과로서 출력한다.
이상과 같이, LDPC 부호화부(21)는 각 부호 길이 N, 및 각 부호화율 r에 대응하는 검사 행렬 초기값 테이블을 기억하고 있고, 설정 부호 길이 N의, 설정 부호화율 r의 LDPC 부호화를, 그 설정 부호 길이 N, 및 설정 부호화율 r에 대응하는 검사 행렬 초기값 테이블로부터 생성되는 검사 행렬 H를 사용하여 행한다.
검사 행렬 초기값 테이블은 검사 행렬 H의, LDPC 부호(검사 행렬 H에 의해 정의되는 LDPC 부호)의 부호 길이 N 및 부호화율 r에 따른 정보 길이 K에 대응하는 정보 행렬 HA의 1의 요소의 위치를 360열(순회 구조의 단위의 열수 P)마다 나타내는 테이블이며, 각 부호 길이 N 및 각 부호화율 r의 검사 행렬 H마다 미리 작성된다.
도 37 내지 도 82는 DVB-S.2의 규격으로 규정되어 있는 검사 행렬 초기값 테이블을 포함하는, 여러가지 검사 행렬 H를 생성하기 위한 검사 행렬 초기값 테이블을 나타내고 있다.
즉, 도 37은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 2/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 38 내지 도 40은, DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 2/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 39는 도 38에 이어지는 도면이며, 도 40은 도 39에 이어지는 도면이다.
도 41은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 3/4인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 42 내지 도 45는 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 3/4인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 43은 도 42에 이어지는 도면이며, 도 44는 도 43에 이어지는 도면이다. 또한, 도 45는 도 44에 이어지는 도면이다.
도 46은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 4/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 47 내지 도 50은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 4/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 48은 도 47에 이어지는 도면이며, 도 49는 도 48에 이어지는 도면이다. 또한, 도 50은 도 49에 이어지는 도면이다.
도 51은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 5/6인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 52 내지 도 55는 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 5/6인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 53은 도 52에 이어지는 도면이며, 도 54는 도 53에 이어지는 도면이다. 또한, 도 55는 도 54에 이어지는 도면이다.
도 56은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 8/9인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 57 내지 도 60은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 8/9인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 58은 도 57에 이어지는 도면이며, 도 59는 도 58에 이어지는 도면이다. 또한, 도 60은 도 59에 이어지는 도면이다.
도 61 내지 도 64는, DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 9/10인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 62는 도 61에 이어지는 도면이며, 도 63은 도 62에 이어지는 도면이다. 또한, 도 64는 도 63에 이어지는 도면이다.
도 65 및 도 66은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 1/4인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 66은 도 65에 이어지는 도면이다.
도 67 및 도 68은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 1/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 68은 도 67에 이어지는 도면이다.
도 69 및 도 70은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 2/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 70은 도 69에 이어지는 도면이다.
도 71 내지 도 73은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 1/2인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 72는 도 71에 이어지는 도면이며, 도 73은 도 72에 이어지는 도면이다.
도 74 내지 도 76은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 64800비트이며, 부호화율 r이 3/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
또한, 도 75는 도 74에 이어지는 도면이며, 도 76은 도 75에 이어지는 도면이다.
도 77은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 1/4인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 78은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 1/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 79는 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 2/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 80은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 1/2인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 81은 DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 3/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
도 82는 도 81의 검사 행렬 초기값 테이블 대신에 사용할 수 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 3/5인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
송신 장치(11)의 LDPC 부호화부(21)는 검사 행렬 초기값 테이블을 사용하여, 이하와 같이, 검사 행렬 H를 구한다.
즉, 도 83은 검사 행렬 초기값 테이블로부터 검사 행렬 H를 구하는 방법을 나타내고 있다.
또한, 도 83의 검사 행렬 초기값 테이블은, 도 37에 나타낸, DVB-S.2의 규격으로 규정되어 있는, 부호 길이 N이 16200비트이며, 부호화율 r이 2/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
검사 행렬 초기값 테이블은, 상술한 바와 같이, LDPC 부호의 부호 길이 N 및 부호화율 r에 따른 정보 길이 K에 대응하는 정보 행렬 HA의 1의 요소의 위치를, 360열(순회 구조의 단위의 열수 P)마다 나타내는 테이블이며, 그 i행째에는, 검사 행렬 H의 1+360×(i-1)열째의 1의 요소의 행 번호(검사 행렬 H의 1행째의 행 번호를 0으로 하는 행 번호)가, 그 1+360×(i-1)열째의 열이 갖는 열 가중치의 수만큼 배열되어 있다.
여기서, 검사 행렬 H의, 패리티 길이 M에 대응하는 패리티 행렬 HT는, 계단 구조로 되어 있고, 미리 결정되어 있는 것으로 한다. 검사 행렬 초기값 테이블에 따르면, 검사 행렬 H 중, 정보 길이 K에 대응하는 정보 행렬 HA가 구해진다.
검사 행렬 초기값 테이블의 행수 k+1은, 정보 길이 K에 따라 상이하다.
정보 길이 K와, 검사 행렬 초기값 테이블의 행수 k+1과의 사이에는, 다음 식의 관계가 성립된다.
K=(k+1)×360
여기서, 상기 식의 360은, 순회 구조의 단위의 열수 P이다.
도 83의 검사 행렬 초기값 테이블에서는, 1행째부터 3행째까지 13개의 수치가 배열되고, 4행째부터 k+1행째(도 83에서는 30행째)까지 3개의 수치가 배열되어 있다.
따라서, 도 83의 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H의 열 가중치는, 1열째부터 1+360×(3-1)-1열째까지는 13이며, 1+360×(3-1)열째부터 K열째까지는 3이다.
도 83의 검사 행렬 초기값 테이블의 1행째는, 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622로 되어 있고, 이것은, 검사 행렬 H의 1열째에 있어서, 행 번호가, 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622의 행의 요소가 1인 것(또한, 다른 요소가 0인 것)을 나타내고 있다.
또한, 도 83의 검사 행렬 초기값 테이블의 2행째는, 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108로 되어 있고, 이것은, 검사 행렬 H의 361(=1+360×(2-1))열째에 있어서, 행 번호가, 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108의 행의 요소가 1인 것을 나타내고 있다.
이상과 같이, 검사 행렬 초기값 테이블은, 검사 행렬 H의 정보 행렬 HA의 1의 요소의 위치를 360열마다 나타낸다.
검사 행렬 H의 1+360×(i-1)열째 이외의 열, 즉, 2+360×(i-1)열째부터 360×i열째까지의 각 열은, 검사 행렬 초기값 테이블에 의해 정해지는 1+360×(i-1)열째의 1의 요소를, 패리티 길이 M에 따라서 하측 방향(열의 하측 방향)으로, 주기적으로 사이클릭 시프트하여 배치한 것으로 되어 있다.
즉, 예를 들어, 2+360×(i-1)열째는, 1+360×(i-1)열째를 M/360(=q)만큼 하측 방향으로 사이클릭 시프트한 것으로 되어 있고, 다음의 3+360×(i-1)열째는, 1+360×(i-1)열째를 2×M/360(=2×q)만큼 하측 방향으로 사이클릭 시프트한 것(2+360×(i-1)열째를 M/360(=q)만큼 하측 방향으로 사이클릭 시프트한 것)으로 되어 있다.
현재, 검사 행렬 초기값 테이블의 i행째(상측으로부터 i번째)의 j열째(좌측으로부터 j번째)의 수치를 hi ,j로 나타냄과 함께, 검사 행렬 H의 w열째의 j개째의 1의 요소의 행 번호를 Hw -j로 나타내는 것으로 하면, 검사 행렬 H의 1+360×(i-1)열째 이외의 열인 w열째의 1의 요소의 행 번호 Hw -j는, 다음 식으로 구할 수 있다.
Hw -j=mod{hi ,j+mod((w-1),P)×q, M)
여기서, mod(x, y)는 x를 y로 나눈 나머지를 의미한다.
또한, P는, 상술한 순회 구조의 단위의 열수이며, 예를 들어, DVB-S.2의 규격에서는 360이다. 또한, q는, 패리티 길이 M을, 순회 구조의 단위의 열수 P(=360)로 제산함으로써 얻어지는 값 M/360이다.
LDPC 부호화부(21)는 검사 행렬 초기값 테이블에 의해, 검사 행렬 H의 1+360×(i-1)열째의 1의 요소의 행 번호를 특정한다.
또한, LDPC 부호화부(21)는, 검사 행렬 H의 1+360×(i-1)열째 이외의 열인 w열째의 1의 요소의 행 번호 Hw -j를 구하고, 이상에 의해 얻어진 행 번호의 요소를 1로 하는 검사 행렬 H를 생성한다.
다음에, 송신 장치(11)에 있어서의 디멀티플렉서(25)의 교체부(32)에 의한 교체 처리에서의 LDPC 부호의 부호 비트의 교체 방법, 즉, LDPC 부호의 부호 비트와, 심볼을 나타내는 심볼 비트와의 할당 패턴(이하, 비트 할당 패턴이라고도 함)의 변형에 대하여 설명한다.
디멀티플렉서(25)에서는, LDPC 부호의 부호 비트가, 칼럼 방향×로우 방향이 (N/(mb))×(mb)비트인 메모리(31)의 칼럼 방향으로 기입되고, 그 후, mb비트 단위로 로우 방향으로 판독된다. 또한, 디멀티플렉서(25)에서는, 교체부(32)에 있어서, 메모리(31)의 로우 방향으로 판독되는 mb비트의 부호 비트가 교체되고, 교체 후의 부호 비트가, (연속하는) b개의 심볼의 mb비트의 심볼 비트로 된다.
즉, 교체부(32)는, 메모리(31)의 로우 방향으로 판독되는 mb비트의 부호 비트의 최상위 비트로부터 i+1비트째를 부호 비트 bi로 함과 함께, (연속하는) b개의 심볼의 mb비트의 심볼 비트의 최상위 비트로부터 i+1비트째를 심볼 비트 yi로 하여, 소정의 비트 할당 패턴에 따라서 mb비트의 부호 비트 b0 내지 bmb -1을 교체한다.
도 84는, LDPC 부호가, 부호 길이 N이 64800비트이며, 부호화율이 5/6 또는 9/10인 LDPC 부호이며, 또한, 변조 방식이 4096QAM이며, 배수 b가 1인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이며, 부호화율이 5/6 또는 9/10인 LDPC 부호이며, 또한, 변조 방식이 4096QAM이며, 배수 b가 1인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(12×1))×(12×1)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 12×1(=mb)비트 단위로 판독되어, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 12×1(=mb)비트의 부호 비트 b0 내지 b11을, 도 84에 나타낸 바와 같이, 1(=b)개의 심볼의 12×1(=mb)비트의 심볼 비트 y0 내지 y11에 할당하도록, 12×1(=mb)비트의 부호 비트 b0 내지 b11을 교체한다.
즉, 도 84에 따르면, 교체부(32)는, 부호 길이 N이 64800비트인 LDPC 부호 중, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 9/10인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도,
부호 비트 b0을, 심볼 비트 y8에,
부호 비트 b1을, 심볼 비트 y0에,
부호 비트 b2를, 심볼 비트 y6에,
부호 비트 b3을, 심볼 비트 y1에,
부호 비트 b4를, 심볼 비트 y4에,
부호 비트 b5를, 심볼 비트 y5에,
부호 비트 b6을, 심볼 비트 y2에,
부호 비트 b7을, 심볼 비트 y3에,
부호 비트 b8을, 심볼 비트 y7에,
부호 비트 b9를, 심볼 비트 y10에,
부호 비트 b10을, 심볼 비트 y11에,
부호 비트 b11을, 심볼 비트 y9에,
각각 할당하는 교체를 행한다.
도 85는, LDPC 부호가, 부호 길이 N이 64800비트이며, 부호화율이 5/6 또는 9/10인 LDPC 부호이며, 또한 변조 방식이 4096QAM이며, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이며, 부호화율이 5/6 또는 9/10인 LDPC 부호이며, 또한, 변조 방식이 4096QAM이며, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(12×2))×(12×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 12×2(=mb)비트 단위로 판독되어, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 12×2(=mb)비트의 부호 비트 b0 내지 b23을, 도 85에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 12×2(=mb)비트의 심볼 비트 y0 내지 y23에 할당하도록, 12×2(=mb)비트의 부호 비트 b0 내지 b23을 교체한다.
즉, 도 85에 따르면, 교체부(32)는, 부호 길이 N이 64800비트인 LDPC 부호 중, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 9/10인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도,
부호 비트 b0을, 심볼 비트 y8에,
부호 비트 b2를, 심볼 비트 y0에,
부호 비트 b4를, 심볼 비트 y6에,
부호 비트 b6을, 심볼 비트 y1에,
부호 비트 b8을, 심볼 비트 y4에,
부호 비트 b10을, 심볼 비트 y5에,
부호 비트 b12를, 심볼 비트 y2에,
부호 비트 b14를, 심볼 비트 y3에,
부호 비트 b16을, 심볼 비트 y7에,
부호 비트 b18을, 심볼 비트 y10에,
부호 비트 b20을, 심볼 비트 y11에,
부호 비트 b22를, 심볼 비트 y9에,
부호 비트 b1을, 심볼 비트 y20에,
부호 비트 b3을, 심볼 비트 y12에,
부호 비트 b5를, 심볼 비트 y18에,
부호 비트 b7을, 심볼 비트 y13에,
부호 비트 b9를, 심볼 비트 y16에,
부호 비트 b11을, 심볼 비트 y17에,
부호 비트 b13을, 심볼 비트 y14에,
부호 비트 b15를, 심볼 비트 y15에,
부호 비트 b17을, 심볼 비트 y19에,
부호 비트 b19를, 심볼 비트 y22에,
부호 비트 b21을, 심볼 비트 y23에,
부호 비트 b23을, 심볼 비트 y21에,
각각 할당하는 교체를 행한다.
여기서, 도 85의 비트 할당 패턴은, 배수 b가 1인 경우의 도 84의 비트 할당 패턴을 그대로 이용하고 있다. 즉, 도 85에 있어서, 부호 비트 b0, b2,…, b22의 심볼 비트 yi에의 할당 방법, 및 부호 비트 b1, b3,…, b23의 심볼 비트 yi에의 할당 방법은, 모두 도 84의 부호 비트 b0 내지 b11의 심볼 비트 yi에의 할당 방법과 마찬가지로 되어 있다.
도 86은 변조 방식이 1024QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/4, 5/6 또는 8/9인 LDPC 부호이고, 배수 b가 2인 경우와, LDPC 부호가, 부호 길이 N이 64800비트이고, 부호 길이가 3/4, 5/6 또는 9/10인 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/4, 5/6 또는 8/9인 LDPC 부호이고, 또한 변조 방식이 1024QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(10×2))×(10×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 10×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
또한, LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/4, 5/6 또는 9/10인 LDPC 부호이고, 또한 변조 방식이 1024QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(10×2))×(10×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 10×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 10×2(=mb)비트의 부호 비트 b0 내지 b19를, 도 86에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 10×2(=mb)비트의 심볼 비트 y0 내지 y19에 할당하도록, 10×2(=mb)비트의 부호 비트 b0 내지 b19를 교체한다.
즉, 도 86에 따르면, 교체부(32)는, 부호 길이 N이 16200비트인 LDPC 부호 중의, 부호화율이 3/4인 LDPC 부호, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 8/9인 LDPC 부호, 및 부호 길이 N이 64800비트인 LDPC 부호 중의, 부호화율이 3/4인 LDPC 부호, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 9/10인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도,
부호 비트 b0을, 심볼 비트 y8에,
부호 비트 b1을, 심볼 비트 y3에,
부호 비트 b2를, 심볼 비트 y7에,
부호 비트 b3을, 심볼 비트 y10에,
부호 비트 b4를, 심볼 비트 y19에,
부호 비트 b5를, 심볼 비트 y4에,
부호 비트 b6을, 심볼 비트 y9에,
부호 비트 b7을, 심볼 비트 y5에,
부호 비트 b8을, 심볼 비트 y17에,
부호 비트 b9를, 심볼 비트 y6에,
부호 비트 b10을, 심볼 비트 y14에,
부호 비트 b11을, 심볼 비트 y11에,
부호 비트 b12를, 심볼 비트 y2에,
부호 비트 b13을, 심볼 비트 y18에,
부호 비트 b14를, 심볼 비트 y16에,
부호 비트 b15를, 심볼 비트 y15에,
부호 비트 b16을, 심볼 비트 y0에,
부호 비트 b17을, 심볼 비트 y1에,
부호 비트 b18을, 심볼 비트 y13에,
부호 비트 b19를, 심볼 비트 y12에
각각 할당하는 교체를 행한다.
도 87은, 변조 방식이 4096QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 5/6 또는 8/9인 LDPC 부호이고, 배수 b가 2인 경우와, LDPC 부호가, 부호 길이 N이 64800비트이고, 부호 길이가 5/6 또는 9/10인 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 5/6 또는 8/9인 LDPC 부호이고, 또한 변조 방식이 4096QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(12×2))×(12×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 12×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
또한, LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 5/6 또는 9/10인 LDPC 부호이고, 또한 변조 방식이 4096QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(12×2))×(12×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 12×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 12×2(=mb)비트의 부호 비트 b0 내지 b23을, 도 87에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 12×2(=mb)비트의 심볼 비트 y0 내지 y23에 할당하도록, 12×2(=mb)비트의 부호 비트 b0 내지 b23을 교체한다.
즉, 도 87에 따르면, 교체부(32)는, 부호 길이 N이 16200비트인 LDPC 부호 중의, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 8/9인 LDPC 부호, 및 부호 길이 N이 64800비트인 LDPC 부호 중의, 부호화율이 5/6인 LDPC 부호, 및 부호화율이 9/10인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도,
부호 비트 b0을, 심볼 비트 y10에,
부호 비트 b1을, 심볼 비트 y15에,
부호 비트 b2를, 심볼 비트 y4에,
부호 비트 b3을, 심볼 비트 y19에,
부호 비트 b4를, 심볼 비트 y21에,
부호 비트 b5를, 심볼 비트 y16에,
부호 비트 b6을, 심볼 비트 y23에,
부호 비트 b7을, 심볼 비트 y18에,
부호 비트 b8을, 심볼 비트 y11에,
부호 비트 b9를, 심볼 비트 y14에,
부호 비트 b10을, 심볼 비트 y22에,
부호 비트 b11을, 심볼 비트 y5에,
부호 비트 b12를, 심볼 비트 y6에,
부호 비트 b13을, 심볼 비트 y17에,
부호 비트 b14를, 심볼 비트 y13에,
부호 비트 b15를, 심볼 비트 y20에,
부호 비트 b16을, 심볼 비트 y1에,
부호 비트 b17을, 심볼 비트 y3에,
부호 비트 b18을, 심볼 비트 y9에,
부호 비트 b19를, 심볼 비트 y2에,
부호 비트 b20을, 심볼 비트 y7에,
부호 비트 b21을, 심볼 비트 y8에,
부호 비트 b22를, 심볼 비트 y12에,
부호 비트 b23을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 84 내지 도 87에 나타낸 비트 할당 패턴에 따르면, 복수 종류의 LDPC 부호에 대하여, 동일한 비트 할당 패턴을 채용할 수 있고, 게다가 그 복수 종류의 LDPC 부호의 어느 것에 대해서도, 에러에 대한 내성을 원하는 성능으로 할 수 있다.
즉, 도 88 내지 도 91은, 도 84 내지 도 87의 비트 할당 패턴에 따른 교체 처리를 행한 경우의 BER(Bit Error Rate)의 시뮬레이션의 결과를 나타내고 있다.
또한, 도 88 내지 도 91에 있어서, 횡축은 Es/N0(1심볼당의 신호 전력 대 잡음 전력비)를 나타내고, 종축은 BER을 나타낸다.
또한, 실선이 교체 처리를 행한 경우의 BER을 나타내고, 일점쇄선이 교체 처리를 행하지 않는 경우의 BER을 나타낸다.
도 88은, 부호 길이 N이 64800이고, 부호화율이 5/6 및 9/10 각각인 LDPC 부호에 대하여, 변조 방식으로서 4096QAM을 채용하고, 배수 b를 1로 하여, 도 84의 비트 할당 패턴에 따른 교체 처리를 행한 경우의 BER을 나타내고 있다.
도 89는, 부호 길이 N이 64800이고, 부호화율이 5/6 및 9/10 각각인 LDPC 부호에 대하여, 변조 방식으로서 4096QAM을 채용하고, 배수 b를 2로 하여, 도 85의 비트 할당 패턴에 따른 교체 처리를 행한 경우의 BER을 나타내고 있다.
또한, 도 88 및 도 89에 있어서, 삼각형의 표시가 붙어 있는 그래프가, 부호화율이 5/6인 LDPC 부호에 대한 BER을 나타내고, 애스테리스크(별표)가 붙어 있는 그래프가, 부호화율이 9/10인 LDPC 부호에 대한 BER을 나타낸다.
도 90은, 부호 길이 N이 16200이고, 부호화율이 3/4, 5/6 및 8/9 각각인 LDPC 부호와, 부호 길이 N이 64800이고, 부호화율이 3/4, 5/6 및 9/10 각각인 LDPC 부호에 대하여, 변조 방식으로서 1024QAM을 채용하고, 배수 b를 2로 하여, 도 86의 비트 할당 패턴에 따른 교체 처리를 행한 경우의 BER을 나타내고 있다.
또한, 도 90에 있어서, 애스테리스크가 붙어 있는 그래프가, 부호 길이 N이 64800이고, 부호화율이 9/10인 LDPC 부호에 대한 BER을 나타내고, 상향의 삼각형의 표시가 붙어 있는 그래프가, 부호 길이 N이 64800이고, 부호화율이 5/6인 LDPC 부호에 대한 BER을 나타낸다. 또한, 정사각형의 표시가 붙어 있는 그래프가, 부호 길이 N이 64800이고, 부호화율이 3/4인 LDPC 부호에 대한 BER을 나타낸다.
또한, 도 90에 있어서, 동그라미 표시가 붙어 있는 그래프가, 부호 길이 N이 16200이고, 부호화율이 8/9인 LDPC 부호에 대한 BER을 나타내고, 하향의 삼각형의 표시가 붙어 있는 그래프가, 부호 길이 N이 16200이고, 부호화율이 5/6인 LDPC 부호에 대한 BER을 나타낸다. 또한, 플러스의 표시가 붙어 있는 그래프가, 부호 길이 N이 16200이고, 부호화율이 3/4인 LDPC 부호에 대한 BER을 나타낸다.
도 91은, 부호 길이 N이 16200이고, 부호화율이 5/6 및 8/9 각각인 LDPC 부호와, 부호 길이 N이 64800이고, 부호화율이 5/6 및 9/10 각각인 LDPC 부호에 대하여, 변조 방식으로서 4096QAM을 채용하고, 배수 b를 2로 하여, 도 87의 비트 할당 패턴에 따른 교체 처리를 행한 경우의 BER을 나타내고 있다.
또한, 도 91에 있어서, 애스테리스크가 붙어 있는 그래프가, 부호 길이 N이 64800이고, 부호화율이 9/10인 LDPC 부호에 대한 BER을 나타내고, 상향의 삼각형의 표시가 붙어 있는 그래프가, 부호 길이 N이 64800이고, 부호화율이 5/6인 LDPC 부호에 대한 BER을 나타낸다.
또한, 도 91에 있어서, 동그라미 표시가 붙어 있는 그래프가, 부호 길이 N이 16200이고, 부호화율이 8/9인 LDPC 부호에 대한 BER을 나타내고, 하향의 삼각형의 표시가 붙어 있는 그래프가, 부호 길이 N이 16200이고, 부호화율이 5/6인 LDPC 부호에 대한 BER을 나타낸다.
도 88 내지 도 91에 따르면, 복수 종류의 LDPC 부호에 대하여, 동일한 비트 할당 패턴을 채용할 수 있고, 게다가 동일한 비트 할당 패턴을 채용한 복수 종류의 LDPC 부호의 어느 것에 대해서도, 에러에 대한 내성을 원하는 성능으로 할 수 있는 것을 알 수 있다.
즉, 부호 길이나 부호화율이 다른 복수 종류의 LDPC 부호 각각에 대하여, 그 LDPC 부호에 전용의 비트 할당 패턴을 채용하는 경우에는, 에러에 대한 내성을 극히 고성능으로 할 수 있지만, 다른 종류의 LDPC 부호마다, 비트 할당 패턴의 변경이 필요하게 된다.
한편, 도 84 내지 도 87의 비트 할당 패턴에 따르면, 부호 길이나 부호화율이 다른 복수 종류의 LDPC 부호 각각에 대하여, 동일한 비트 할당 패턴을 채용할 수 있고, 복수 종류의 LDPC 부호 각각에 대하여, 그 LDPC 부호에 전용의 비트 할당 패턴을 채용하는 경우와 같이, 다른 종류의 LDPC 부호마다, 비트 할당 패턴의 변경을 행할 필요가 없어진다.
또한, 도 84 내지 도 87의 비트 할당 패턴에 따르면, 복수 종류의 LDPC 부호 각각에 대하여, 그 LDPC 부호에 전용의 비트 할당 패턴을 채용하는 경우에는 다소 미치지 못하지만, 그래도 에러에 대한 내성을 고성능으로 할 수 있다.
즉, 예를 들어 변조 방식이 4096QAM인 경우에는, 부호 길이 N이 64800이고, 부호화율이 5/6 및 9/10 각각인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도, 도 84 또는 도 85의 동일한 비트 할당 패턴을 채용할 수 있다. 그리고, 이와 같이 동일한 비트 할당 패턴을 채용해도, 에러에 대한 내성을 고성능으로 할 수 있다.
또한, 예를 들어 변조 방식이 1024QAM인 경우에는, 부호 길이 N이 16200이고, 부호화율이 3/4, 5/6 및 8/9 각각인 LDPC 부호와, 부호 길이 N이 64800이고, 부호화율이 3/4, 5/6 및 9/10 각각인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도, 도 86의 동일한 비트 할당 패턴을 채용할 수 있다. 그리고, 이와 같이 동일한 비트 할당 패턴을 채용해도, 에러에 대한 내성을 고성능으로 할 수 있다.
또한, 예를 들어 변조 방식이 4096QAM인 경우에는, 부호 길이 N이 16200이고, 부호화율이 5/6 및 8/9 각각인 LDPC 부호와, 부호 길이 N이 64800이고, 부호화율이 5/6 및 9/10 각각인 LDPC 부호에 대해서는, 어느 LDPC 부호에 대해서도, 도 87의 동일한 비트 할당 패턴을 채용할 수 있다. 그리고, 이와 같이 동일한 비트 할당 패턴을 채용해도, 에러에 대한 내성을 고성능으로 할 수 있다.
비트 할당 패턴의 변형에 대하여, 더 설명한다.
도 92는, LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이, 예를 들어 도 37 내지 도 82에 나타낸 검사 행렬 초기값 테이블로부터 생성되는 검사 행렬 H에서 정의되는 LDPC 부호의 부호화율 중의 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 QPSK이고, 배수 b가 1인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 QPSK이고, 배수 b가 1인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (N/(2×1))×(2×1)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 2×1(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 2×1(=mb)비트의 부호 비트 b0 및 b1을, 도 92에 나타낸 바와 같이, 1(=b)개의 심볼의 2×1(=mb)비트의 심볼 비트 y0 및 y1에 할당하도록, 2×1(=mb)비트의 부호 비트 b0 및 b1을 교체한다.
즉, 도 92에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y0에,
부호 비트 b1을, 심볼 비트 y1에
각각 할당하는 교체를 행한다.
또한, 이 경우, 교체는 행하여지지 않고, 부호 비트 b0 및 b1이 각각 그대로 심볼 비트 y0 및 y1로 된다고 생각할 수도 있다.
도 93은, LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (N/(4×2))×(4×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 4×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 4×2(=mb)비트의 부호 비트 b0 내지 b7을, 도 93에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 4×2(=mb)비트의 심볼 비트 y0 내지 y7에 할당하도록, 4×2(=mb)비트의 부호 비트 b0 내지 b7을 교체한다.
즉, 도 93에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y7에,
부호 비트 b1을, 심볼 비트 y1에,
부호 비트 b2를, 심볼 비트 y4에,
부호 비트 b3을, 심볼 비트 y2에,
부호 비트 b4를, 심볼 비트 y5에,
부호 비트 b5를, 심볼 비트 y3에,
부호 비트 b6을, 심볼 비트 y6에,
부호 비트 b7을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 94는 변조 방식이 64QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 64QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (N/(6×2))×(6×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 6×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 6×2(=mb)비트의 부호 비트 b0 내지 b11을, 도 94에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 6×2(=mb)비트의 심볼 비트 y0 내지 y11에 할당하도록, 6×2(=mb)비트의 부호 비트 b0 내지 b11을 교체한다.
즉, 도 94에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y11에,
부호 비트 b1을, 심볼 비트 y7에,
부호 비트 b2를, 심볼 비트 y3에,
부호 비트 b3을, 심볼 비트 y10에,
부호 비트 b4를, 심볼 비트 y6에,
부호 비트 b5를, 심볼 비트 y2에,
부호 비트 b6을, 심볼 비트 y9에,
부호 비트 b7을, 심볼 비트 y5에,
부호 비트 b8을, 심볼 비트 y1에,
부호 비트 b9를, 심볼 비트 y8에,
부호 비트 b10을, 심볼 비트 y4에,
부호 비트 b11을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 95는, 변조 방식이 256QAM이고, 또한 LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 256QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(8×2))×(8×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 8×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 8×2(=mb)비트의 부호 비트 b0 내지 b15를, 도 95에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 8×2(=mb)비트의 심볼 비트 y0 내지 y15에 할당하도록, 8×2(=mb)비트의 부호 비트 b0 내지 b15를 교체한다.
즉, 도 95에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y15에,
부호 비트 b1을, 심볼 비트 y1에,
부호 비트 b2를, 심볼 비트 y13에,
부호 비트 b3을, 심볼 비트 y3에,
부호 비트 b4를, 심볼 비트 y8에,
부호 비트 b5를, 심볼 비트 y11에,
부호 비트 b6을, 심볼 비트 y9에,
부호 비트 b7을, 심볼 비트 y5에,
부호 비트 b8을, 심볼 비트 y10에,
부호 비트 b9를, 심볼 비트 y6에,
부호 비트 b10을, 심볼 비트 y4에,
부호 비트 b11을, 심볼 비트 y7에,
부호 비트 b12를, 심볼 비트 y12에,
부호 비트 b13을, 심볼 비트 y2에,
부호 비트 b14를, 심볼 비트 y14에,
부호 비트 b15를, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 96은 변조 방식이 256QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 배수 b가 1인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5 이외의 LDPC 부호이고, 또한 변조 방식이 256QAM이고, 배수 b가 1인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(8×1))×(8×1)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 8×1(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 8×1(=mb)비트의 부호 비트 b0 내지 b7을, 도 96에 나타낸 바와 같이, 1(=b)개의 심볼의 8×1(=mb)비트의 심볼 비트 y0 내지 y7에 할당하도록, 8×1(=mb)비트의 부호 비트 b0 내지 b7을 교체한다.
즉, 도 96에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y7에,
부호 비트 b1을, 심볼 비트 y3에,
부호 비트 b2를, 심볼 비트 y1에,
부호 비트 b3을, 심볼 비트 y5에,
부호 비트 b4를, 심볼 비트 y2에,
부호 비트 b5를, 심볼 비트 y6에,
부호 비트 b6을, 심볼 비트 y4에,
부호 비트 b7을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 97은, LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 QPSK이고, 배수 b가 1인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200 또는 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 QPSK이고, 배수 b가 1인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (N/(2×1))×(2×1)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 2×1(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 2×1(=mb)비트의 부호 비트 b0 및 b1을, 도 97에 나타낸 바와 같이, 1(=b)개의 심볼의 2×1(=mb)비트의 심볼 비트 y0 및 y1에 할당하도록, 2×1(=mb)비트의 부호 비트 b0 및 b1을 교체한다.
즉, 도 97에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y0에,
부호 비트 b1을, 심볼 비트 y1에
각각 할당하는 교체를 행한다.
또한, 이 경우, 교체는 행하여지지 않고, 부호 비트 b0 및 b1이 각각 그대로 심볼 비트 y0 및 y1이 된다고 생각할 수도 있다.
도 98은, LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(4×2))×(4×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 4×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 4×2(=mb)비트의 부호 비트 b0 내지 b7을, 도 98에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 4×2(=mb)비트의 심볼 비트 y0 내지 y7에 할당하도록, 4×2(=mb)비트의 부호 비트 b0 내지 b7을 교체한다.
즉, 도 98에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y0에,
부호 비트 b1을, 심볼 비트 y5에,
부호 비트 b2를, 심볼 비트 y1에,
부호 비트 b3을, 심볼 비트 y2에,
부호 비트 b4를, 심볼 비트 y4에,
부호 비트 b5를, 심볼 비트 y7에,
부호 비트 b6을, 심볼 비트 y3에,
부호 비트 b7을, 심볼 비트 y6에
각각 할당하는 교체를 행한다.
도 99는, LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 16QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(4×2))×(4×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 4×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 4×2(=mb)비트의 부호 비트 b0 내지 b7을, 도 99에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 4×2(=mb)비트의 심볼 비트 y0 내지 y7에 할당하도록, 4×2(=mb)비트의 부호 비트 b0 내지 b7을 교체한다.
즉, 도 99에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y7에,
부호 비트 b1을, 심볼 비트 y1에,
부호 비트 b2를, 심볼 비트 y4에,
부호 비트 b3을, 심볼 비트 y2에,
부호 비트 b4를, 심볼 비트 y5에,
부호 비트 b5를, 심볼 비트 y3에,
부호 비트 b6을, 심볼 비트 y6에,
부호 비트 b7을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 100은, 변조 방식이 64QAM이고, 또한 LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 64QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(6×2))×(6×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 6×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 6×2(=mb)비트의 부호 비트 b0 내지 b11을, 도 100에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 6×2(=mb)비트의 심볼 비트 y0 내지 y11에 할당하도록, 6×2(=mb)비트의 부호 비트 b0 내지 b11을 교체한다.
즉, 도 100에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y2에,
부호 비트 b1을, 심볼 비트 y7에,
부호 비트 b2를, 심볼 비트 y6에,
부호 비트 b3을, 심볼 비트 y9에,
부호 비트 b4를, 심볼 비트 y0에,
부호 비트 b5를, 심볼 비트 y3에,
부호 비트 b6을, 심볼 비트 y1에,
부호 비트 b7을, 심볼 비트 y8에,
부호 비트 b8을, 심볼 비트 y4에,
부호 비트 b9를, 심볼 비트 y11에,
부호 비트 b10을, 심볼 비트 y5에,
부호 비트 b11을, 심볼 비트 y10에
각각 할당하는 교체를 행한다.
도 101은, 변조 방식이 64QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 64QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(6×2))×(6×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 6×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 6×2(=mb)비트의 부호 비트 b0 내지 b11을, 도 101에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 6×2(=mb)비트의 심볼 비트 y0 내지 y11에 할당하도록, 6×2(=mb)비트의 부호 비트 b0 내지 b11을 교체한다.
즉, 도 101에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y11에,
부호 비트 b1을, 심볼 비트 y7에,
부호 비트 b2를, 심볼 비트 y3에,
부호 비트 b3을, 심볼 비트 y10에,
부호 비트 b4를, 심볼 비트 y6에,
부호 비트 b5를, 심볼 비트 y2에,
부호 비트 b6을, 심볼 비트 y9에,
부호 비트 b7을, 심볼 비트 y5에,
부호 비트 b8을, 심볼 비트 y1에,
부호 비트 b9를, 심볼 비트 y8에,
부호 비트 b10을, 심볼 비트 y4에,
부호 비트 b11을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
도 102는 변조 방식이 256QAM이고, 또한 LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 배수 b가 2인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 64800비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 256QAM이고, 배수 b가 2인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (64800/(8×2))×(8×2)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 8×2(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 8×2(=mb)비트의 부호 비트 b0 내지 b15를, 도 102에 나타낸 바와 같이, 연속하는 2(=b)개의 심볼의 8×2(=mb)비트의 심볼 비트 y0 내지 y15에 할당하도록, 8×2(=mb)비트의 부호 비트 b0 내지 b15를 교체한다.
즉, 도 102에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y2에,
부호 비트 b1을, 심볼 비트 y11에,
부호 비트 b2를, 심볼 비트 y3에,
부호 비트 b3을, 심볼 비트 y4에,
부호 비트 b4를, 심볼 비트 y0에,
부호 비트 b5를, 심볼 비트 y9에,
부호 비트 b6을, 심볼 비트 y1에,
부호 비트 b7을, 심볼 비트 y8에,
부호 비트 b8을, 심볼 비트 y10에,
부호 비트 b9를, 심볼 비트 y13에,
부호 비트 b10을, 심볼 비트 y7에,
부호 비트 b11을, 심볼 비트 y14에,
부호 비트 b12를, 심볼 비트 y6에,
부호 비트 b13을, 심볼 비트 y15에,
부호 비트 b14를, 심볼 비트 y5에,
부호 비트 b15를, 심볼 비트 y12에
각각 할당하는 교체를 행한다.
도 103은 변조 방식이 256QAM이고, 또한 LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 배수 b가 1인 경우에 채용할 수 있는 비트 할당 패턴의 예를 나타내고 있다.
LDPC 부호가, 부호 길이 N이 16200비트이고, 부호화율이 3/5인 LDPC 부호이고, 또한 변조 방식이 256QAM이고, 배수 b가 1인 경우, 디멀티플렉서(25)에서는, 칼럼 방향×로우 방향이 (16200/(8×1))×(8×1)비트인 메모리(31)에 기입된 부호 비트가, 로우 방향으로 8×1(=mb)비트 단위로 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터 판독되는 8×1(=mb)비트의 부호 비트 b0 내지 b7을, 도 103에 나타낸 바와 같이, 1(=b)개의 심볼의 8×1(=mb)비트의 심볼 비트 y0 내지 y7에 할당하도록, 8×1(=mb)비트의 부호 비트 b0 내지 b7을 교체한다.
즉, 도 103에 따르면, 교체부(32)는,
부호 비트 b0을, 심볼 비트 y7에,
부호 비트 b1을, 심볼 비트 y3에,
부호 비트 b2를, 심볼 비트 y1에,
부호 비트 b3을, 심볼 비트 y5에,
부호 비트 b4를, 심볼 비트 y2에,
부호 비트 b5를, 심볼 비트 y6에,
부호 비트 b6을, 심볼 비트 y4에,
부호 비트 b7을, 심볼 비트 y0에
각각 할당하는 교체를 행한다.
다음에, 수신 장치(12)를 구성하는 디인터리버(53)에 대하여 설명한다.
도 104는, 디인터리버(53)를 구성하는 멀티플렉서(54)의 처리를 설명하는 도면이다.
즉, 도 104의 A는, 멀티플렉서(54)의 기능적인 구성예를 나타내고 있다.
멀티플렉서(54)는, 역교체부(1001) 및 메모리(1002)로 구성된다.
멀티플렉서(54)는, 전단의 디맵핑부(52)로부터 공급되는 심볼의 심볼 비트를 대상으로 하여, 송신 장치(11)의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 반대의 처리), 즉 교체 처리에 의해 교체된 LDPC 부호의 부호 비트(심볼 비트)의 위치를 원래의 위치로 복귀시키는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를, 후단의 칼럼 트위스트 디인터리버(55)에 공급한다.
즉, 멀티플렉서(54)에 있어서, 역교체부(1001)에는, (연속하는) b개의 심볼의 단위로, 그 b개의 심볼의 mb비트의 심볼 비트 y0, y1, …, ymb -1이 공급된다.
역교체부(1001)는, mb비트의 심볼 비트 y0 내지 ymb -1을, 원래의 mb비트의 부호 비트 b0, b1, …, bmb -1의 배열(송신 장치(11)측의 디멀티플렉서(25)를 구성하는 교체부(32)에서의 교체가 행하여지기 전의 부호 비트 b0 내지 bmb -1의 배열)로 복귀시키는 역교체를 행하고, 그 결과 얻어지는 mb비트의 부호 비트 b0 내지 bmb -1을 출력한다.
메모리(1002)는, 송신 장치(11)측의 디멀티플렉서(25)를 구성하는 메모리(31)와 마찬가지로, 로우(row)(가로) 방향으로 mb비트를 기억함과 함께, 칼럼(column)(세로) 방향으로 N/(mb)비트를 기억하는 기억 용량을 갖는다. 즉, 메모리(1002)는, N/(mb)비트를 기억하는 mb개의 칼럼으로 구성된다.
단, 메모리(1002)에서는, 송신 장치(11)의 디멀티플렉서(25)의 메모리(31)로부터의 부호 비트의 판독이 행하여지는 방향으로, 역교체부(1001)가 출력하는 LDPC 부호의 부호 비트의 기입이 행하여지고, 메모리(31)에의 부호 비트의 기입이 행하여지는 방향으로, 메모리(1002)에 기입된 부호 비트의 판독이 행하여진다.
즉, 수신 장치(12)의 멀티플렉서(54)에서는, 도 104의 A에 나타낸 바와 같이, 역교체부(1001)가 출력하는 LDPC 부호의 부호 비트를, mb비트 단위로, 로우 방향으로 기입하는 것이, 메모리(1002)의 1행째부터 하측의 행을 향하여 순차적으로 행하여진다.
그리고, 1 부호 길이분의 부호 비트의 기입이 종료되면, 멀티플렉서(54)에서는, 메모리(1002)로부터 부호 비트를 칼럼 방향으로 판독하고, 후단의 칼럼 트위스트 디인터리버(55)에 공급한다.
여기서, 도 104의 B는, 메모리(1002)로부터의 부호 비트의 판독을 나타내는 도면이다.
멀티플렉서(54)에서는, LDPC 부호의 부호 비트를, 메모리(1002)를 구성하는 칼럼의 상측으로부터 하측 방향(칼럼 방향)으로 판독하는 것이, 좌측으로부터 우측 방향의 칼럼을 향하여 행하여진다.
다음에, 도 105를 참조하여, 수신 장치(12)에서의 디인터리버(53)를 구성하는 칼럼 트위스트 디인터리버(55)의 처리를 설명한다.
도 105는, 멀티플렉서(54)의 메모리(1002)의 구성예를 나타내고 있다.
메모리(1002)는, 칼럼(세로) 방향으로 mb비트를 기억함과 함께, 로우(가로) 방향으로 N/(mb)비트를 기억하는 기억 용량을 갖고, mb개의 칼럼으로 구성된다.
칼럼 트위스트 디인터리버(55)는, 메모리(1002)에 대하여, LDPC 부호의 부호 비트를, 로우 방향으로 기입하고, 칼럼 방향으로 판독할 때의 판독 개시의 위치를 제어함으로써, 칼럼 트위스트 디인터리브를 행한다.
즉, 칼럼 트위스트 디인터리버(55)에서는, 복수의 칼럼 각각에 대하여, 부호 비트의 판독을 개시하는 판독 개시의 위치를, 적절히 변경함으로써, 칼럼 트위스트 인터리브에 의해 재배열된 부호 비트의 배열을, 원래의 배열로 복귀시키는 역재배열 처리를 행한다.
여기서, 도 105는, 변조 방식이 16QAM이고, 또한 배수 b가 1인 경우의 메모리(1002)의 구성예를 나타내고 있다. 따라서, 1심볼의 비트수 m은 4비트이고, 또한 메모리(1002)는 4(=mb)개의 칼럼으로 구성된다.
칼럼 트위스트 디인터리버(55)는, (멀티플렉서(54) 대신에) 교체부(1001)가 출력하는 LDPC 부호의 부호 비트의 로우 방향에의 기입을, 메모리(1002)의 1행째부터 하측의 행을 향하여 순차적으로 행한다.
그리고, 1 부호 길이분의 부호 비트의 기입이 종료되면, 칼럼 트위스트 디인터리버(55)는, 부호 비트를, 메모리(1002)의 상측으로부터 하측 방향(칼럼 방향)으로 판독하는 것을, 좌측으로부터 우측 방향의 칼럼을 향하여 행한다.
단, 칼럼 트위스트 디인터리버(55)는, 송신 장치(11)측의 칼럼 트위스트 인터리버(24)가 부호 비트를 기입하는 기입 개시의 위치를, 부호 비트의 판독 개시의 위치로 하여, 메모리(1002)로부터의 부호 비트의 판독을 행한다.
즉, 각 칼럼의 선두(가장 상측)의 위치의 어드레스를 0으로 하고, 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타내는 것으로 하면, 변조 방식이 16QAM이고, 또한 배수 b가 1인 경우에는, 칼럼 트위스트 디인터리버(55)에서는, 가장 좌측의 칼럼에 대해서는 판독 개시의 위치를 어드레스가 0인 위치로 하고, (좌측으로부터) 2번째의 칼럼에 대해서는 판독 개시의 위치를 어드레스가 2인 위치로 하고, 3번째의 칼럼에 대해서는 판독 개시의 위치를 어드레스가 4인 위치로 하고, 4번째의 칼럼에 대해서는 판독 개시의 위치를 어드레스가 7인 위치로 한다.
또한, 판독 개시의 위치가, 어드레스가 0인 위치 이외의 위치의 칼럼에 대해서는, 부호 비트의 판독을, 가장 하측의 위치까지 행한 후에는, 선두(어드레스가 0인 위치)로 복귀하여, 판독 개시의 위치의 직전의 위치까지의 판독이 행하여진다. 그리고, 그 후, 다음(우측)의 칼럼으로부터의 판독이 행하여진다.
이상과 같은 칼럼 트위스트 디인터리브를 행함으로써, 칼럼 트위스트 인터리브에 의해 재배열된 부호 비트의 배열이 원래의 배열로 복귀된다.
다음에, 도 106은, 수신 장치(12)의 다른 구성예를 나타내는 블록도이다.
도 106에 있어서, 수신 장치(12)는, 송신 장치(11)로부터의 변조 신호를 수신하는 데이터 처리 장치이며, 직교 복조부(51), 디맵핑부(52), 디인터리버(53) 및LDPC 복호부(1021)로 구성된다.
직교 복조부(51)는, 송신 장치(11)로부터의 변조 신호를 수신하고, 직교 복조를 행하여, 그 결과 얻어지는 심볼(I 및 Q축 방향 각각의 값)을 디맵핑부(52)에 공급한다.
디맵핑부(52)는, 직교 복조부(51)로부터의 심볼을, LDPC 부호의 부호 비트로 하는 디맵핑을 행하여, 디인터리버(53)에 공급한다.
디인터리버(53)는, 멀티플렉서(MUX)(54), 칼럼 트위스트 디인터리버(55) 및 패리티 디인터리버(1011)로 구성되고, 디맵핑부(52)로부터의 LDPC 부호의 부호 비트의 디인터리브를 행한다.
즉, 멀티플렉서(54)는, 디맵핑부(52)로부터의 LDPC 부호를 대상으로 하여, 송신 장치(11)의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 반대의 처리), 즉 교체 처리에 의해 교체된 부호 비트의 위치를 원래의 위치로 복귀시키는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는, 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 송신 장치(11)의 칼럼 트위스트 인터리버(24)가 행하는 재배열 처리로서의 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브를 행한다.
칼럼 트위스트 디인터리브의 결과 얻어지는 LDPC 부호는, 칼럼 트위스트 디인터리버(55)로부터 패리티 디인터리버(1011)에 공급된다.
패리티 디인터리버(1011)는, 칼럼 트위스트 디인터리버(55)에서의 칼럼 트위스트 디인터리브 후의 부호 비트를 대상으로 하여, 송신 장치(11)의 패리티 인터리버(23)가 행하는 패리티 인터리브에 대응하는 패리티 디인터리브(패리티 인터리브의 반대의 처리), 즉 패리티 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를 원래의 배열로 복귀시키는 패리티 디인터리브를 행한다.
패리티 디인터리브의 결과 얻어지는 LDPC 부호는, 패리티 디인터리버(1011)로부터 LDPC 복호부(1021)에 공급된다.
따라서, 도 106의 수신 장치(12)에서는, LDPC 복호부(1021)에는, 역교체 처리, 칼럼 트위스트 디인터리브 및 패리티 디인터리브가 행하여진 LDPC 부호, 즉 검사 행렬 H에 따른 LDPC 부호화에 의해 얻어지는 LDPC 부호가 공급된다.
LDPC 복호부(1021)는, 디인터리버(53)로부터의 LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H 그 자체, 또는 그 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하고, 그 결과 얻어지는 데이터를 대상 데이터의 복호 결과로서 출력한다.
여기서, 도 106의 수신 장치(12)에서는, 디인터리버(53)(의 패리티 디인터리버(1011))로부터 LDPC 복호부(1021)에 대하여, 검사 행렬 H에 따른 LDPC 부호화에 의해 얻어지는 LDPC 부호가 공급되기 때문에, 그 LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H 그 자체를 사용하여 행하는 경우에는, LDPC 복호부(1021)는, 예를 들어 메시지(체크 노드 메시지, 변수 노드 메시지)의 연산을 1개의 노드씩 순차적으로 행하는 풀 시리얼 디코딩(full serial decoding) 방식에 의한 LDPC 복호를 행하는 복호 장치나, 메시지의 연산을 모든 노드에 대하여 동시(병렬)에 행하는 풀 패럴렐 디코딩(full parallel decoding) 방식에 의한 LDPC 복호를 행하는 복호 장치로 구성할 수 있다.
또한, LDPC 복호부(1021)에 있어서, LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 부호화부(21)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하는 경우에는, 체크 노드 연산 및 변수 노드 연산을, P(또는 P의 1 이외의 약수)개 동시에 행하는 아키텍쳐(architecture)의 복호 장치이며, 변환 검사 행렬을 얻기 위한 열 치환과 마찬가지의 열 치환을 LDPC 부호에 실시함으로써, 그 LDPC 부호의 부호 비트를 재배열하는 수신 데이터 재배열부(310)를 갖는 복호 장치로 구성할 수 있다.
또한, 도 106에서는, 설명의 편의를 위해, 역교체 처리를 행하는 멀티플렉서(54), 칼럼 트위스트 디인터리브를 행하는 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리브를 행하는 패리티 디인터리버(1011) 각각을 별개로 구성하도록 하였지만, 멀티플렉서(54), 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리버(1011)의 2 이상은, 송신 장치(11)의 패리티 인터리버(23), 칼럼 트위스트 인터리버(24) 및 디멀티플렉서(25)와 마찬가지로 일체적으로 구성할 수 있다.
다음에, 도 107은, 수신 장치(12)에 적용 가능한 수신 시스템의 제1 구성예를 나타내는 블록도이다.
도 107에 있어서, 수신 시스템은, 취득부(1101), 전송로 복호 처리부(1102) 및 정보원 복호 처리부(1103)로 구성된다.
취득부(1101)는, 프로그램의 화상 데이터나 음성 데이터 등의 대상 데이터를, 적어도 LDPC 부호화함으로써 얻어지는 LDPC 부호를 포함하는 신호를, 예를 들어 지상 디지털 방송, 위성 디지털 방송, CATV망, 인터넷 그 밖의 네트워크 등의 도시하지 않은 전송로를 통하여 취득하고, 전송로 복호 처리부(1102)에 공급한다.
여기서, 취득부(1101)가 취득하는 신호가, 예를 들어 방송국으로부터 지상파나, 위성파, CATV(Cable Television)망 등을 통하여 방송되어 오는 경우에는, 취득부(1101)는 튜너나 STB(Set Top Box) 등으로 구성된다. 또한, 취득부(1101)가 취득하는 신호가, 예를 들어 web 서버로부터 IPTV(Internet Protocol Television)와 같이 멀티 캐스트에 의해 송신되어 오는 경우에는, 취득부(11)는, 예를 들어 NIC(Network Interface Card) 등의 네트워크 I/F(Inter face)로 구성된다.
전송로 복호 처리부(1102)는, 취득부(1101)가 전송로를 통하여 취득한 신호에 대하여, 전송로에서 발생하는 오류를 정정하는 처리를 적어도 포함하는 전송로 복호 처리를 실시하고, 그 결과 얻어지는 신호를 정보원 복호 처리부(1103)에 공급한다.
즉, 취득부(1101)가 전송로를 통하여 취득한 신호는, 전송로에서 발생하는 오류를 정정하기 위한 오류 정정 부호화를 적어도 행함으로써 얻어진 신호이며, 전송로 복호 처리부(1102)는, 그러한 신호에 대하여, 예를 들어 오류 정정 처리 등의 전송로 복호 처리를 실시한다.
여기서, 오류 정정 부호화로서는, 예를 들어 LDPC 부호화나, 리드 솔로몬 부호화 등이 있다. 여기서는, 오류 정정 부호화로서, 적어도 LDPC 부호화가 행하여지고 있다.
또한, 전송로 복호 처리에는, 변조 신호의 복조 등이 포함되는 경우가 있다.
정보원 복호 처리부(1103)는, 전송로 복호 처리가 실시된 신호에 대하여, 압축된 정보를 원래의 정보로 신장하는 처리를 적어도 포함하는 정보원 복호 처리를 실시한다.
즉, 취득부(1101)가 전송로를 통하여 취득한 신호에는, 정보로서의 화상이나 음성 등의 데이터량을 적게 하기 위해, 정보를 압축하는 압축 부호화가 실시되어 있는 경우가 있고, 그 경우, 정보원 복호 처리부(1103)는, 전송로 복호 처리가 실시된 신호에 대하여, 압축된 정보를 원래의 정보로 신장하는 처리(신장 처리) 등의 정보원 복호 처리를 실시한다.
또한, 취득부(1101)가 전송로를 통하여 취득한 신호에, 압축 부호화가 실시되어 있지 않은 경우에는, 정보원 복호 처리부(1103)에서는, 압축된 정보를 원래의 정보로 신장하는 처리는 행하여지지 않는다.
여기서, 신장 처리로서는, 예를 들어 MPEG 디코드 등이 있다. 또한, 전송로 복호 처리에는, 신장 처리 외에 디스크램블 등이 포함되는 경우가 있다.
이상과 같이 구성되는 수신 시스템에서는, 취득부(1101)에 있어서, 예를 들어 화상이나 음성 등의 데이터에 대하여, MPEG 부호화 등의 압축 부호화가 실시되고, 또한 LDPC 부호화 등의 오류 정정 부호화가 실시된 신호가, 전송로를 통하여 취득되어, 전송로 복호 처리부(1102)에 공급된다.
전송로 복호 처리부(1102)에서는, 취득부(1101)로부터의 신호에 대하여, 예를 들어 직교 복조부(51)나, 디맵핑부(52), 디인터리버(53), LDPC 복호부(56)(또는 LDPC 복호부(1021))와 마찬가지의 처리가 전송로 복호 처리로서 실시되고, 그 결과 얻어지는 신호가 정보원 복호 처리부(1103)에 공급된다.
정보원 복호 처리부(1103)에서는, 전송로 복호 처리부(1102)로부터의 신호에 대하여, MPEG 디코드 등의 정보원 복호 처리가 실시되고, 그 결과 얻어지는 화상, 또는 음성이 출력된다.
이상과 같은 도 107의 수신 시스템은, 예를 들어 디지털 방송으로서의 텔레비전 방송을 수신하는 텔레비전 튜너 등에 적용할 수 있다.
또한, 취득부(1101), 전송로 복호 처리부(1102) 및 정보원 복호 처리부(1103)는, 각각 1개의 독립된 장치(하드웨어(IC(Integrated Circuit) 등)), 또는 소프트웨어 모듈로서 구성하는 것이 가능하다.
또한, 취득부(1101), 전송로 복호 처리부(1102) 및 정보원 복호 처리부(1103)에 대해서는, 취득부(1101)와 전송로 복호 처리부(1102)의 세트나, 전송로 복호 처리부(1102)와 정보원 복호 처리부(1103)의 세트, 취득부(1101), 전송로 복호 처리부(1102) 및 정보원 복호 처리부(1103)의 세트를 1개의 독립된 장치로서 구성하는 것이 가능하다.
도 108은, 수신 장치(12)에 적용 가능한 수신 시스템의 제2 구성예를 나타내는 블록도이다.
또한, 도면 중, 도 107의 경우와 대응하는 부분에 대해서는 동일한 부호를 부여하고 있고, 이하에서는 그 설명은 적절히 생략한다.
도 108의 수신 시스템은, 취득부(1101), 전송로 복호 처리부(1102) 및 정보원 복호 처리부(1103)를 갖는 점에서, 도 107의 경우와 공통되고, 출력부(1111)가 새롭게 설치되어 있는 점에서, 도 107의 경우와 상이하다.
출력부(1111)는, 예를 들어 화상을 표시하는 표시 장치나, 음성을 출력하는 스피커이며, 정보원 복호 처리부(1103)로부터 출력되는 신호로서의 화상이나 음성 등을 출력한다. 즉, 출력부(1111)는, 화상을 표시하거나, 혹은 음성을 출력한다.
이상과 같은 도 108의 수신 시스템은, 예를 들어 디지털 방송으로서의 텔레비전 방송을 수신하는 TV(텔레비전 수상기)나, 라디오 방송을 수신하는 라디오 수신기 등에 적용할 수 있다.
또한, 취득부(1101)에서 취득된 신호에, 압축 부호화가 실시되어 있지 않은 경우에는, 전송로 복호 처리부(1102)가 출력하는 신호가 출력부(1111)에 공급된다.
도 109는, 수신 장치(12)에 적용 가능한 수신 시스템의 제3 구성예를 나타내는 블록도이다.
또한, 도면 중, 도 107의 경우와 대응하는 부분에 대해서는 동일한 부호를 부여하고 있고, 이하에서는 그 설명은 적절히 생략한다.
도 109의 수신 시스템은, 취득부(1101) 및 전송로 복호 처리부(1102)를 갖는 점에서, 도 107의 경우와 공통된다.
단, 도 109의 수신 시스템은, 정보원 복호 처리부(1103)가 설치되어 있지 않고, 기록부(1121)가 새롭게 설치되어 있는 점에서, 도 107의 경우와 상이하다.
기록부(1121)는, 전송로 복호 처리부(1102)가 출력하는 신호(예를 들어, MPEG의 TS의 TS 패킷)를 광 디스크나, 하드 디스크(자기 디스크), 플래시 메모리 등의 기록(기억) 매체에 기록한다(기억시킨다).
이상과 같은 도 109의 수신 시스템은, 텔레비전 방송을 녹화하는 레코더 등에 적용할 수 있다.
또한, 도 109에 있어서, 수신 시스템은, 정보원 복호 처리부(1103)를 설치하여 구성하고, 정보원 복호 처리부(1103)에 의해 정보원 복호 처리가 실시된 후의 신호, 즉 디코드에 의해 얻어지는 화상이나 음성을 기록부(1121)에 의해 기록할 수 있다.
11 : 송신 장치
12 : 수신 장치
21 : LDPC 부호화부
22 : 비트 인터리버
23 : 패리티 인터리버
24 : 칼럼 트위스트 인터리버
25 : 디멀티플렉서
26 : 맵핑부
27 : 직교 변조부
31 : 메모리
32 : 교체부
51 : 직교 복조부
52 : 디맵핑부
53 : 디인터리버
54 : 멀티플렉서
55 : 칼럼 트위스트 인터리버
56 : LDPC 복호부
300 : 가지 데이터 저장용 메모리
301 : 셀렉터
302 : 체크 노드 계산부
303 : 사이클릭 시프트 회로
304 : 가지 데이터 저장용 메모리
305 : 셀렉터
306 : 수신 데이터용 메모리
307 : 변수 노드 계산부
308 : 사이클릭 시프트 회로
309 : 복호어 계산부
310 : 수신 데이터 재배열부
311 : 복호 데이터 재배열부
401 : 버스
402 : CPU
403 : ROM
404 : RAM
405 : 하드 디스크
406 : 출력부
407 : 입력부
408 : 통신부
409 : 드라이브
410 : 입출력 인터페이스
411 : 리무버블 기록 매체
1001 : 역교체부
1002 : 메모리
1011 : 패리티 디인터리버
1021 : LDPC 복호부
1101 : 취득부
1102 : 전송로 복호 처리부
1103 : 정보원 복호 처리부
1111 : 출력부
1121 : 기록부

Claims (42)

  1. 데이터를 인터리브하는 데이터 처리 장치에 있어서,
    LDPC(Low Density Parity Check) 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되는 경우에 있어서,
    상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행하는 재배열 수단을 구비하는 데이터 처리 장치.
  2. 데이터를 인터리브하는 데이터 처리 장치에 있어서,
    LDPC(Low Density Parity Check) 부호의 검사 행렬 중의, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되고,
    로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서,
    상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행하는 재배열 수단을 구비하는 데이터 처리 장치.
  3. 제2항에 있어서, 상기 LDPC 부호의 검사 행렬 중의, 상기 LDPC 부호의 패리티 비트에 대응하는 부분인 패리티 행렬은, 열 치환에 의해, 상기 패리티 행렬의 일부를 제외한 부분이 순회 구조로 되어 있는 의사 순회 구조로 되는 데이터 처리 장치.
  4. 제3항에 있어서, 상기 패리티 행렬은 계단 구조로 되어 있고, 열 치환에 의해 상기 의사 순회 구조로 되는 데이터 처리 장치.
  5. 제4항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된 LDPC 부호인 데이터 처리 장치.
  6. 제5항에 있어서, 상기 LDPC 부호의 m비트의 부호 비트가, 1개의 심볼로 되는 경우에 있어서,
    상기 LDPC 부호의 부호 길이를 N비트로 함과 함께, 소정의 양의 정수를 b로 할 때,
    상기 기억 수단은, 상기 로우 방향으로 mb비트를 기억함과 함께, 상기 칼럼 방향으로 N/(mb)비트를 기억하고,
    상기 LDPC 부호의 부호 비트는, 상기 기억 수단의 상기 칼럼 방향으로 기입되고, 그 후 상기 로우 방향으로 판독되고,
    상기 기억 수단의 상기 로우 방향으로 판독된 mb비트의 부호 비트가, b개의 심볼로 되는 데이터 처리 장치.
  7. 제6항에 있어서, 상기 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행하는 패리티 인터리브 수단을 구비하고,
    상기 재배열 수단은, 상기 패리티 인터리브 후의 상기 LDPC 부호를 대상으로 하여, 상기 칼럼 트위스트 인터리브를 행하는 데이터 처리 장치.
  8. 제7항에 있어서, 상기 LDPC 부호의 패리티 비트의 비트수 M은, 소수 이외의 값이고,
    상기 패리티 비트의 비트수 M의 1과 M 이외의 약수 중의 2개의 약수이며, 또한 곱이 상기 패리티 비트의 비트수 M이 되는 2개의 약수를 P 및 q로,
    상기 LDPC 부호의 정보 비트의 비트수를 K로,
    0 이상 P 미만의 정수를 x로,
    0 이상 q 미만의 정수를 y로
    각각 할 때,
    상기 패리티 인터리브 수단은, 상기 LDPC 부호의 K+1 내지 K+M번째의 부호 비트인 패리티 비트 중의, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 데이터 처리 장치.
  9. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 2비트이고, 또한 상기 정수 b가 1이고,
    상기 LDPC 부호의 2비트의 부호 비트가, 소정의 변조 방식으로 정하는 4개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 2×1비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×1)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 2개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 2개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하는 데이터 처리 장치.
  10. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 2비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 2비트의 부호 비트가, 소정의 변조 방식으로 정하는 4개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 4개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하는 데이터 처리 장치.
  11. 삭제
  12. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 4비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 4비트의 부호 비트가, 소정의 변조 방식으로 정하는 16개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 64800/(4×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 8개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하는 데이터 처리 장치.
  13. 삭제
  14. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 6비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 6비트의 부호 비트가, 소정의 변조 방식으로 정하는 64개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(6×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 12개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 8인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하는 데이터 처리 장치.
  15. 삭제
  16. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 8비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 8비트의 부호 비트가, 소정의 변조 방식으로 정하는 256개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 8×2비트를 기억하는 16개의 칼럼을 갖고, 칼럼 방향으로 64800/(8×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 16개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 15인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 16인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 20인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 22인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 22인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 13번째의 칼럼의 기입 개시의 위치를, 어드레스가 27인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 14번째의 칼럼의 기입 개시의 위치를, 어드레스가 27인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 15번째의 칼럼의 기입 개시의 위치를, 어드레스가 28인 위치로 하고,
    상기 기억 수단의 16개의 칼럼 중의 16번째의 칼럼의 기입 개시의 위치를, 어드레스가 32인 위치로 하는 데이터 처리 장치.
  17. 삭제
  18. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 10비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 10비트의 부호 비트가, 소정의 변조 방식으로 정하는 1024개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 64800/(10×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 20개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 6인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 6인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 13인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 14인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 14인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 16인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 13번째의 칼럼의 기입 개시의 위치를, 어드레스가 21인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 14번째의 칼럼의 기입 개시의 위치를, 어드레스가 21인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 15번째의 칼럼의 기입 개시의 위치를, 어드레스가 23인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 16번째의 칼럼의 기입 개시의 위치를, 어드레스가 25인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 17번째의 칼럼의 기입 개시의 위치를, 어드레스가 25인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 18번째의 칼럼의 기입 개시의 위치를, 어드레스가 26인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 19번째의 칼럼의 기입 개시의 위치를, 어드레스가 28인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 20번째의 칼럼의 기입 개시의 위치를, 어드레스가 30인 위치로 하는 데이터 처리 장치.
  19. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 11개의 부호화율 각각의, 부호 길이 N이 64800비트인 LDPC 부호이고,
    상기 m비트가 12비트이고, 또한 상기 정수 b가 1이고,
    상기 LDPC 부호의 12비트의 부호 비트가, 소정의 변조 방식으로 정하는 4096개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 12×1비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(12×1)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 12개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 4인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 8인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하는 데이터 처리 장치.
  20. 삭제
  21. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 2비트이고, 또한 상기 정수 b가 1이고,
    상기 LDPC 부호의 2비트의 부호 비트가, 소정의 변조 방식으로 정하는 4개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 2×1비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×1)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 2개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 2개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하는 데이터 처리 장치.
  22. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 2비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 2비트의 부호 비트가, 소정의 변조 방식으로 정하는 4개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 4개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 4개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하는 데이터 처리 장치.
  23. 삭제
  24. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 4비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 4비트의 부호 비트가, 소정의 변조 방식으로 정하는 16개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(4×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 8개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 20인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 20인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 21인 위치로 하는 데이터 처리 장치.
  25. 삭제
  26. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 6비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 6비트의 부호 비트가, 소정의 변조 방식으로 정하는 64개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 16200/(6×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 12개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 6인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 12개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하는 데이터 처리 장치.
  27. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 8비트이고, 또한 상기 정수 b가 1이고,
    상기 LDPC 부호의 8비트의 부호 비트가, 소정의 변조 방식으로 정하는 256개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 8×1비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(8×1)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 8개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 20인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 20인 위치로 하고,
    상기 기억 수단의 8개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 21인 위치로 하는 데이터 처리 장치.
  28. 삭제
  29. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 10비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 10비트의 부호 비트가, 소정의 변조 방식으로 정하는 1024개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 16200/(10×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 20개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 13번째의 칼럼의 기입 개시의 위치를, 어드레스가 5인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 14번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 15번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 16번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 17번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 18번째의 칼럼의 기입 개시의 위치를, 어드레스가 8인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 19번째의 칼럼의 기입 개시의 위치를, 어드레스가 8인 위치로 하고,
    상기 기억 수단의 20개의 칼럼 중의 20번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하는 데이터 처리 장치.
  30. 삭제
  31. 제8항에 있어서, 상기 LDPC 부호는, DVB-S.2의 규격으로 규정된, 10개의 부호화율 각각의, 부호 길이 N이 16200비트인 LDPC 부호이고,
    상기 m비트가 12비트이고, 또한 상기 정수 b가 2이고,
    상기 LDPC 부호의 12비트의 부호 비트가, 소정의 변조 방식으로 정하는 4096개의 신호점 중의 어느 하나에 맵핑되고,
    상기 기억 수단이, 로우 방향으로 12×2비트를 기억하는 24개의 칼럼을 갖고, 칼럼 방향으로 16200/(12×2)비트를 기억하는 경우에 있어서,
    상기 재배열 수단은,
    상기 기억 수단의 칼럼 방향의 선두의 위치의 어드레스를 0으로 하여, 상기 기억 수단의 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타낼 때,
    상기 기억 수단의 24개의 칼럼 중의 1번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 2번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 3번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 4번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 5번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 6번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 7번째의 칼럼의 기입 개시의 위치를, 어드레스가 0인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 8번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 9번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 10번째의 칼럼의 기입 개시의 위치를, 어드레스가 1인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 11번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 12번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 13번째의 칼럼의 기입 개시의 위치를, 어드레스가 2인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 14번째의 칼럼의 기입 개시의 위치를, 어드레스가 3인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 15번째의 칼럼의 기입 개시의 위치를, 어드레스가 7인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 16번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 17번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 18번째의 칼럼의 기입 개시의 위치를, 어드레스가 9인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 19번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 20번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 21번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 22번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 23번째의 칼럼의 기입 개시의 위치를, 어드레스가 10인 위치로 하고,
    상기 기억 수단의 24개의 칼럼 중의 24번째의 칼럼의 기입 개시의 위치를, 어드레스가 11인 위치로 하는 데이터 처리 장치.
  32. 제5항에 있어서, 상기 LDPC 부호는, QPSK(Quadrature Phase Shift Keying), 16QAM(Quadrature Amplitude Modulation), 64QAM, 256QAM, 1024QAM, 또는 4096QAM의 변조가 되어 송신되는 데이터 처리 장치.
  33. 제1항에 있어서, 상기 LDPC 부호는, QC(Quasi-Cyclic)-LDPC 부호이고,
    상기 재배열 수단은,
    로우 방향과 칼럼 방향으로 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서,
    상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 재배열 처리로서 행하는 데이터 처리 장치.
  34. 제7항에 있어서, 상기 패리티 인터리브 수단과, 상기 재배열 수단이 일체적으로 구성되는 데이터 처리 장치.
  35. 데이터를 인터리브하는 데이터 처리 장치의 데이터 처리 방법에 있어서,
    LDPC(Low Density Parity Check) 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되는 경우에 있어서,
    상기 데이터 처리 장치가, 상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행하는 스텝을 포함하는 데이터 처리 방법.
  36. 인터리브가 되고, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치에 있어서,
    검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하는 역재배열 수단과,
    상기 역재배열 처리가 행하여진 상기 LDPC 부호의 LDPC 복호를 행하는 LDPC 복호 수단을 구비하는 데이터 처리 장치.
  37. 제36항에 있어서, 상기 역재배열 수단은,
    LDPC 부호의 패리티 비트에 대응하는 부분인 패리티 행렬이 계단 구조로 되어 있는 검사 행렬에 따른 LDPC 부호화를 행함으로써 얻어지는 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행하고,
    상기 검사 행렬의 임의의 1행에 있는 1에 대응하는 상기 LDPC 부호의 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 역재배열 처리를 행하고,
    상기 LDPC 복호 수단은, 상기 역재배열 처리가 행하여지고, 또한 상기 패리티 인터리브에 대응하는 디인터리브인 패리티 디인터리브가 행하여지고 있지 않은 상기 LDPC 부호의 LDPC 복호를, 상기 검사 행렬에 대하여, 상기 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하는 데이터 처리 장치.
  38. 인터리브가 되고, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치의 데이터 처리 방법에 있어서,
    상기 데이터 처리 장치가,
    검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가, 동일한 심볼에 포함되지 않도록, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하고,
    상기 역재배열 처리가 행하여진 상기 LDPC 부호의 LDPC 복호를 행하는 스텝을 포함하는 데이터 처리 방법.
  39. 데이터를 인터리브하는 데이터 처리 장치의 데이터 처리 방법에 있어서,
    LDPC(Low Density Parity Check) 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호가, 그 LDPC 부호의 2비트 이상의 부호 비트를 1개의 심볼로서 송신되고,
    로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서,
    상기 데이터 처리 장치가,
    상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행하는 스텝을 포함하는 데이터 처리 방법.
  40. 인터리브가 되고, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치에 있어서,
    상기 LDPC 부호는, 상기 LDPC 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호이고,
    로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서,
    상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하는 역재배열 수단과,
    상기 역재배열 처리가 행하여진 상기 LDPC 부호의 LDPC 복호를 행하는 LDPC 복호 수단을 구비하는 데이터 처리 장치.
  41. 제40항에 있어서, 상기 역재배열 수단은,
    LDPC 부호의 패리티 비트에 대응하는 부분인 패리티 행렬이 계단 구조로 되어 있는 검사 행렬에 따른 LDPC 부호화를 행함으로써 얻어지는 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행하고,
    상기 재배열 처리를 행함으로써 얻어지는 LDPC 부호를 대상으로 하여, 역재배열 처리를 행하고,
    상기 LDPC 복호 수단은, 상기 역재배열 처리가 행하여지고, 또한 상기 패리티 인터리브에 대응하는 디인터리브인 패리티 디인터리브가 행하여지고 있지 않은 상기 LDPC 부호의 LDPC 복호를, 상기 검사 행렬에 대하여, 상기 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하는 데이터 처리 장치.
  42. 인터리브가 되고, 2비트 이상의 부호 비트가 1개의 심볼로 되어 송신되어 오는 LDPC(Low Density Parity Check) 부호를 수신하는 데이터 처리 장치의 데이터 처리 방법에 있어서,
    상기 LDPC 부호는, 상기 LDPC 부호의 검사 행렬 중, 상기 LDPC 부호의 정보 비트에 대응하는 부분인 정보 행렬이 순회 구조로 되어 있는 LDPC 부호이고,
    로우 방향과 칼럼 방향으로 상기 LDPC 부호의 부호 비트를 기억하는 기억 수단의 상기 칼럼 방향으로 기입되고, 상기 로우 방향으로 판독되는 상기 LDPC 부호의 부호 비트가 심볼로 되는 경우에 있어서,
    상기 기억 수단의 상기 칼럼 방향으로, 상기 LDPC 부호의 부호 비트가 기입될 때의 기입 개시의 위치를, 상기 기억 수단의 칼럼마다 변경하는 칼럼 트위스트 인터리브를, 상기 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서 행함으로써 얻어지는 LDPC 부호를 대상으로 하여,
    상기 데이터 처리 장치가,
    상기 재배열 처리에 대응하는 반대의 재배열인 역재배열 처리를 행하고,
    상기 역재배열 처리가 행하여진 상기 LDPC 부호의 LDPC 복호를 행하는 스텝을 포함하는 데이터 처리 방법.
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