KR102051298B1 - 송신방법, 수신방법, 송신기 및 수신기 - Google Patents

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Abstract

부호어를 N/(B×D)개의 섹션으로 분할하고, 비트 퍼뮤테이션을 각 섹션의(B×D)×Q비트에 대해 적용하며, 각 섹션의 Q개의 각 비트그룹을 실수치 심벌에 매핑하고, 각 섹션의 Q×D개의 실수치 심벌에 대해 D개의 실수치 심벌을 요소로 하는 Q개의 각 D차원 벡터에 D행 D열의 직교행렬을 승산하며, 2개의 D차원 벡터로부터 구성되는 콘스텔레이션 블록은 동일한 의사순회블록의 2비트만을 부호화하고, 또한, 당해 2비트는 당해 2개의 D차원 벡터의 동일한 차원에 1비트씩 매핑된 것이다.

Description

송신방법, 수신방법, 송신기 및 수신기{TRANSMISSION METHOD, RECEPTION METHOD, TRANSMITTER, AND RECEIVER}
본 발명은 디지털통신 분야에 관한 것으로, 상세하게는 의사 순회(quasi-cyclic：QC) 저밀도 패리티검사(low-density parity-check：QC　LDPC) 부호와 함께 회전 콘스텔레이션(constellation)을 이용하는 통신시스템에 관한 것이다.
최근, 송신기에서는 예를 들어 부호어 비트를 인터리빙 하고 나서 실수치(real-valued) 심벌에 매핑하여 D개의 실수치 심벌마다 D차원 벡터에 D행 D열의 직교행렬을 승산하는(회전을 실행하는) 방법이 이루어지고 있다(예를 들어 비 특허문헌 1 참조).
비 특허문헌 1 : ETSI　EN　302　755　V1.1.1(DVB-T2규격) 비 특허문헌 2 : ETSI　EN　302　307　V1.1.1(DVB-S2규격) 비 특허문헌 3 : ETSI　EN　302　769　V1.1.1(DVB-C2규격)
그런데, 송신 측에서 회전을 실행하는 경우, 차원 수 D를 고려하지 않은 부호어 비트의 인터리빙에서는 수신기의 구조가 복잡해지게 해 버릴 우려가 있다.
그래서, 본 발명은 복수의 차원 수 D를 수신기가 사용하는 것에 기인하여 수신기의 구조가 복잡해져 버리는 것을 회피할 수 있는 새로운 부호어 비트의 인터리빙을 포함하는 송신방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명의 송신방법은, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 (repeat accumulate) 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신방법으로, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 상기 송신방법은, 상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션(bit permutation)을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하여, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누며, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 스텝과, 각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 스텝과, 각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 D차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하며, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과, 2개의 상기 D차원 회전 콘스텔레이션으로부터 1개의 콘스텔레이션 블록이 형성되며, 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함한다.
상기 송신방법에 의하면 복수의 차원 수 D를 수신기가 사용하는 것에 기인하여 수신기의 구조가 복잡하게 되어 버리는 것을 회피할 수 있다.
도 1은 의사순회 저밀도 패리티검사 부호와 함께 회전 콘스텔레이션을 이용하는 일반적인 송신기의 블록도,
도 2는 의사순회 저밀도 패리티검사 부호의 패리티검사 행렬의 일례를 나타내는 도면,
도 3은 의사순회 저밀도 패리티검사 부호용의 비트 인터리버의 일례를 나타내는 도면,
도 4는 도 3의 섹션 퍼뮤테이션의 일례를 나타내는 도면
도 5 (a)는 LDPC부호어의 복수 비트의 섹션 퍼뮤테이션 행렬에의 기입 처리의 일례를 나타내고, (b)는 섹션 퍼뮤테이션 행렬로부터의 LDPC부호어의 복수 비트의 판독처리의 일례를 나타내는 도면,
도 6은 도 3의 비트 인터리버에 2종류의 퍼뮤테이션의 기능을 추가한 비트 인터리버의 일례를 나타내는 도면,
도 7 (a)는 LDPC부호어의 복수 비트의 섹션 퍼뮤테이션 행렬에의 기입 처리의 일례를 나타내고, (b)는 LDPC부호어의 복수 비트의 섹션 퍼뮤테이션 행렬로부터의 판독처리의 일례를 나타내며, (c)는 LDPC 블록의 4 비트의 16-QAM 콘스텔레이션에의 매핑의 일례를 나타내고, (d)는 QAM 매퍼의 출력의 일례를 나타내며, (e)는 4차원 회전 콘스텔레이션의 쌍의 인접하는 4개의 복소 심벌(셀)에의 매핑의 일례를 나타내는 도면,
도 8은 비트 인터리버 출력의 비 회전 콘스텔레이션에의 매핑의 일례를 나타내는 도면
도 9는 비트 인터리버 출력의 콘스텔레이션 블록에의 매핑의 일례를 나타내는 도면,
도 10 (a)는 비 반복복호를 이용하는 일반적인 수신기의 블록도,
도 10 (b)는 반복복호를 이용하는 일반적인 수신기의 블록도,
도 11은 도 10 (b)의 반복 디코더의 더 상세한 블록도,
도 12는 의사순회 저밀도 패리티검사 부호용 병렬 반복 디코더의 구조를 나타내는 도면,
도 13은 의사순회 저밀도 패리티검사 부호용 병렬 비반복 디코더의 구조를 나타내는 도면,
도 14는 메모리뱅크에서의 LDPC 블록의 (소프트)비트의 1 기억 예를 나타내는 도면,
도 15는 메모리뱅크에서의 수신한 복소 심벌(셀)의 1 기억 예를 나타내는 도면,
도 16은 반복 디코더의 콤팩트하고 규칙적인 하드웨어 구조의 일례를 나타내는 도면,
도 17은 본 발명의 일 실시형태에 의한 LDPC 블록의 콘스텔레이션 블록에의 매핑의 일례를 나타내는 도면,
도 18은 본 발명의 일 실시형태에서의 송신기의 블록도,
도 19 (a)는 2개의 다차원 회전벡터의 복소 심벌에의 매핑의 일례를 나타내는 도면,
도 19 (b)는 2개의 다차원 회전벡터의 복소 심벌에의 매핑의 다른 예를 나타내는 도면,
도 19 (c)는 2개의 다차원 회전벡터의 복소 심벌에의 매핑의 또 다른 예를 나타내는 도면,
도 20은 도 18의 송신기에 의해 이루어지는 비트 인터리버의 출력 비트의 콘스텔레이션 블록에의 매핑의 일례를 나타내는 도면,
도 21 (a)는 도 20의 QAM 매핑 (스텝 2) 및 (스텝 4)의 상세를 나타내고, (b)는 도 20의 콘스텔레이션 로테이션 (스텝 3) 및 (스텝 4)의 상세를 나타내는 도면,
도 22는 PAM심벌의 비 회전 콘스텔레이션에의 매핑의 일례를 나타내는 도면,
도 23 (a)는 본 발명의 일 실시형태에서의 비 반복복호를 이용하는 수신기의 블록도,
도 23 (b)는 본 발명의 일 실시형태에서의 반복복호를 이용하는 수신기의 블록도,
도 24는 의사순회 저밀도 패리티검사 부호와 함께 회전 콘스텔레이션을 이용하는 일반적인 송신기의 다른 블록도,
도 25는 본 발명의 다른 실시형태에서의 1의 송신기의 블록도
도 26 (a)~(c)는 도 25의 컴포넌트 디 인터리버의 처리의 일례를 나타내는 도면,
도 27 (a)~(c)는 도 25의 컴포넌트 인터리버의 처리의 일례를 나타내는 도면,
도 28 (a)~(b)는 도 25의 셀 인터리버의 처리의 일례를 나타내는 도면,
도 29는 (a)~(b)는 도 25의 셀 인터리버의 처리의 다른 예를 나타내는 도면,
도 30 (a)~(b)는 도 25의 셀 인터리버의 출력 예를 나타내는 도면,
도 31 (a)는 본 발명의 다른 실시형태에서의 다른 송신기의 블록도,
도 31 (b)는 본 발명의 다른 실시형태에서의 또 다른 송신기의 블록도,
도 32는 본 발명의 다른 실시형태에서의 1의 수신기의 블록도,
도 33 (a)는 본 발명의 다른 실시형태에서의 반복복호를 이용하는 1의 수신기의 블록도,
도 33 (b)는 간략화된 반복복호를 이용하는 디코더의 블록도,
도 33 (c)는 도 32의 컴포넌트 인터리버의 실장의 상세한 블록도이다.
≪발명자에 의한 검토내용과 실시형태(1)≫
도 1은 의사순회 저밀도 패리티검사(QC　LDPC) 부호와 함께 회전 콘스텔레이션을 이용하는 일반적인 송신기(100)의 블록도를 나타낸다. 도 1의 블록도는 본 발명에 관한 블록만을 나타내고 있다.
송신기(100)는 LDPC 인코더(110), 비트 인터리버(120), QAM 매퍼(130), 콘스텔레이션 로테이터(140) 및 모듈레이터(150)를 포함한다.
송신기(100)는 입력으로 송신되는 정보를 포함하는 소정 길이의 바이너리(binary) 블록을 수신한다. 송신기(100)에서는 먼저 LDPC 인코더(110)가 저밀도 패리티검사 부호(예를 들어 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호)를 이용하여 각 정보블록을 부호화한다. 이 부호화처리는 정보블록의 에러 내성을 더 강하게 하기 위해 용장 비트의 계산과 당해 용장 비트를 정보블록에 부가하는 것을 포함한다.
그리고 비트 인터리버(120)가 부호화에 의해 얻은 LDPC부호어(이하에서는 「LDPC 블록」이라고 부른다)의 복수의 비트를 인터리브 한다(비트 인터리브).
다음에, QAM 매퍼(130)는 LDPC 블록의 인터리브 된 복수의 비트를 복소QAM(quadrature amplitude modulation) 심벌에 매핑한다. 복소 QAM 심벌의 실수 컴포넌트 및 허수 컴포넌트는 서로 독립으로 변조된다. 실수 및 허수 컴포넌트의 각각은 소정 수의 비트를 부호화한 것이다. 이 소정 수를 B로 표기한다. 따라서, 복소 QAM 심벌은 2×B비트를 부호화한 것이다. 실수 및 허수 컴포넌트는 각각 PAM(pulse amplitude modulation) 심벌 또는 ASK(amplitude shift keying) 심벌로 간주할 수 있다. 이 PAM심벌은 2B개의 값을 포함하는 이산집합으로부터 1개의 값을 취한다. B비트가 PAM심벌에 어떻게 매핑되는가는 잘 알려져 있으며, 본 발명에 직접 관련하지 않는다. 본 발명에 관련하는 측면은 각 FEC 블록이 2개로 1개의 복소 QAM 심벌이 되는(실) PAM심벌의 블록으로 변환되는 것이다.
단, QAM 매퍼(130)는 비트 인터리버(120)으로부터 출력되는 복수의 비트를 입력으로 하여, 연속하는 B비트를 1개의 PAM심벌에 매핑해 감으로써 PAM심벌을 연속해서 출력한다.
또, QAM 매퍼(130)는 인터리빙 후의 FEC 블록의 B비트의 각 그룹을 실수치 심벌(real-valued symbol)에 콘스텔레이션 매핑하는 콘스텔레이션 매퍼에 대응한다. 또, PAM심벌이 실수치 심벌에 대응한다.
패이딩 채널에서의 내성을 강하게 하기 위해 콘스텔레이션 로테이터(140)가 QAM 매퍼(130)에 의해 생성된 복수의 QAM 심벌에 대해 전용 변환을 적용하여 복수의 복소 심벌을 출력한다. 콘스텔레이션 로테이터(140)에 의한 변환처리는 복수의 QAM 심벌을 D개의 QAM 심벌로 나누어서, 각 D개의 QAM 심벌에서 D개의 PAM심벌을 요소로 하는 각 D차원 벡터에 D행 D열(D×D)의 평방 직교행렬을 승산 함으로써 실행된다. 즉, D차원 벡터를 V, D×D의 평방 직교행렬을 R로 한 경우, 콘스텔레이션 로테이터(140)는 D차원 회전벡터 VR=RV를 계산한다.
각 D차원 벡터의 D개의 PAM심벌의 조가 D차원 공간에서의 고유의 포인트를 나타내는 것으로 간주된다. 그러므로 DB의 조합이 D차원 콘스텔레이션을 형성한다. 따라서, 행렬 곱셈은 D차원 공간에서의 회전으로 간주된다. 본건 서류에서는 용어 「회전 콘스텔레이션(rotated constellation)」를 이용한다. 상기 D×D의 평방 직교행렬(회전행렬)의 특별한 구조만이 본 발명에 관련한다고 하는 것은 아니다.
콘스텔레이션 로테이터(140)에 의해 사용되는 직교행렬은 예를 들어 D차원 벡터의 각 차원의 요소의 값이 적어도 2개의 차원에 분산되게 되는 직교행렬이다.
이와 같은 직교행렬로 예를 들어 주 대각선상에 있는 전 요소의 절대치가 제 1 값과 동일하고, 주 대각선상에 없는 전 요소의 절대치가 제로가 아닌 제 2 값과 동일한 행렬을 들 수 있다. 단, 주 대각선은 i행 i열(i=1~D)로 이루어지는 대각선이다. 또, 이 행렬의 D개의 행의 배열 순을 바꾼 것, D개의 열의 배열 순을 바꾼 것, D개의 행의 배열 순과 D개의 열의 배열 순의 쌍방을 바꾼 것을 직교행렬로서 사용할 수 있다.
이 1 구체적인 예를 이하에 나타낸다.
직교행렬 R은,
Figure 112015000517935-pct00001
을 만족한다.
단, a, b는 실 파라미터이며, 부호 값(Sign Value) si ,j는
Figure 112015000517935-pct00002
이며,
실 파라미터는 a, b는,
Figure 112015000517935-pct00003
을 만족한다. 단, b≠0이다.
회전 콘스텔레이션을 이용한 통신시스템에서 고성능을 실현하기 위해서는 각 D차원 회전벡터의 요소인 D개의 변환 PAM심벌(각 회전 콘스텔레이션의 D개의 컴포넌트)이 D개의 다른 복소 심벌에 매핑될 필요가 있다. 또, 복소 심벌은 복소 셀 또는 셀이라고도 불린다. 또, 회전 콘스텔레이션의 D개의 컴포넌트는 그들이 영향을 받는 채널 페이딩(fading)이 가능한 한 무상관이 되도록 시간과 주파수로 확대되어 있는 것이 바람직하다. 이들 측면은 당해 기술분야에서 잘 알려져 있다.
마지막으로, 모듈레이터(150)가 복소 심벌을 변조하여 변조된 복소 심벌은 통신매체 상에서 전송된다. 변조 스킴은 예를 들어 OFDM(orthogonal frequency-division multiplexing)이라도 좋다. 시간과 주파수에서의 부가적인 인터리빙은 통상 시스템 다이버시티 증대를 위해 변조에 앞서서 실행된다.
본 발명의 목적의 하나는 LDPC 인코더(110)와 QAM 매퍼(130) 사이에 배치되는 비트 인터리버(120)가 QC　LDPC부호와 함께 회전 콘스텔레이션을 이용하는 시스템에서의 효율적인 수신기의 실장을 가능하게 하기 위해 어떻게 최적화될 수 있는가를 개시하는 것이다.
이하에 LDPC부호에 대해 그 특징 몇 개를 설명한다.
LDPC부호는 패리티검사 행렬(parity-check matrix：PCM)에 의해서 완전하게 정의되는 선형 오류정정부호이다. 패리티검사 행렬은 부호어 비트(변수 노드라고도 불린다)와 패리티검사(검사 노드라고도 불린다)와의 연결(connection)을 나타내는 2치의 소행렬(Sparse matrix)이다. 패리티검사 행렬의 열과 행은 각각 변수 노드와 검사 노드에 대응한다. 변수 노드와 검사 노드의 연결은 패리티검사 행렬에 있어서 “1”의 엔트리(행렬요소의 값 “1”)에 의해 표시된다.
QC　LDPC부호는 하드웨어 실장에 특히 적합한 구조이다. 사실, 오늘날 대부분의 규격이 QC　LDPC부호를 채용하고 있다. 이와 같은 QC　LDPC부호의 패리티검사 행렬은 순회행렬을 갖는 특별한 구조로 되어 있다. 순회행렬은 각 행이 1개 앞의 행의 요소를 1개 순회 시프트 한 것으로서, 1, 2, 또는 그 이상이 순회적으로 시프트된 대각선(cyclically-shifted diagonal)을 가질 수 있는 정방행렬(square matrix)이다. 각 순회행렬의 사이즈는 Q행 Q열(Q×Q)이며, Q는 QC　LDPC부호의 순회계수(cyclic factor)라고 불린다. 이와 같은 의사순회구조에 의해 Q개의 검사 노드를 병렬로 처리할 수 있게 되며, QC　LDPC부호는 효율적인 하드웨어 실장의 점에 있어는 분명 유리하다.
도 2는 순회계수 Q=8인 QC　LDPC부호의 패리티검사 행렬의 일례를 나타내며, 도 2의 패리티검사 행렬에는 1 또는 2의 순회적으로 시프트된 대각선을 갖는 순회행렬이 있다. 단, 도 2의 패리티검사 행렬에서는 값이 「1」인 행렬요소를 흑색 사각으로, 값이 「0」인 행렬요소를 백색 사각으로 나타내고 있다.
도 2의 QC　LDPC부호는 8×12=96비트의 블록을 8×18=144비트의 부호어로 부호화하는 부호이며, 부호화율은 96/144=2/3이다. 부호어 비트는 Q비트의 블록으로 분할된다. 이 Q비트의 블록을 본 건 서류를 통해서 순회블록 또는 의사순회블록이라고 부르며, 「QB」라고 표기한다.
도 2에 나타나는 패리티검사 행렬의 QC　LDPC부호는 리피트 어큐뮤레이트(repeat-accumulate：RA) QC　LDPC부호라고 불리는 특별한 종류의 QC　LDPC부호에 속한다. RA　QC　LDPC부호는 부호화의 용이성에서 잘 알려져 있고, 제 2세대의 DVB 규격(DVB-S2(비 특허문헌 2), DVB-T2(비 특허문헌 1), DVB-C2(비 특허문헌 3)) 등, 수많은 규격에 채용되어 있다. RA　QC　LDPC부호에서는 패리티검사 행렬의 패리티 비트에 대응하는 우측(패리티 부분)은 요소 「1」의 배치위치가 계단형상인 구조로 되어 있다. 이들의 측면은 당해 기술분야에 있어서 잘 알려져 있다. 또, 패리티검사 행렬의 좌측은 정보비트에 대응하는 부분(정보부분)이다.
다음에, QC　LDPC 블록의 구조에 특히 적합한 특별한 종류의 비트 인터리버에 대해서 그 특징 몇 개를 설명한다. 이 비트 인터리버는 병렬비트 인터리버로 불리며, 높은 병렬도에 의해 특징 지울 수 있다. 병렬비트 인터리버는 특히 효율적인 하드웨어 실장의 실현을 가능하게 한다.
도 3은 도 1에 나타내는 비트 인터리버(120)의 일례를 나타내며, QC　LDPC부호용의 병렬비트 인터리버(121)를 포함한다. 단, 본 예의 QC　LDPC부호에서는 1 부호어당 12 의사순회블록, 1 의사순회블록당 8비트(Q=8)이다. 또, 본건 서류에서는 1 부호어당의 의사순회블록 수를 N으로 표기한다.
1 LDPC 블록의 복수의 의사순회블록은 복수의 섹션(본건 서류에서는 인터리버 섹션 또는 비트 인터리버 섹션이라고도 부른다)으로 나눌 수 있고, 각 섹션은 섹션 퍼뮤테이션을 사용해서 따로따로 인터리브 된다. 각 섹션에 대해서 행해지는 섹션 퍼뮤테이션은 서로 동일한 규칙이어도 좋다. 1 섹션당 순회블록 수는 병렬비트 인터리버의 파라미터이며, 본건 서류를 통해서 이를 M으로 표기한다. 또, 도 3의 예에서는 M=4이다.
도 3의 예에서는 12 의사순회블록 QB1~QB12가 3개의 섹션 1~3으로 나누어진다. 섹션 1~3의 Q×M=8×4 비트는 병렬비트 인터리버(121)의 섹션 인터리버(121-1~121-3)에 의해 섹션 퍼뮤테이션을 사용해서 따로따로 인터리브 된다. 또, 인터리브는 비트그룹 C1~C24의 M=4비트에 그것이 대응하는 섹션에 포함되는 M=4개의 의사순회블록의 각각으로부터 1비트씩 매핑되도록 이루어진다.
이하, M=4, Q=8인 경우의 섹션 퍼뮤테이션의 일례에 대해서 도 3의 섹션 1을 대상으로 해서 도 4를 이용해서 설명한다.
섹션 인터리버(121-1)는 도 4에 나타내는 것과 같이 의사순회블록 QB1~QB4의 Q×M=8×4비트가 M=4비트로 이루어지는 Q=8개의 비트그룹 C1~C8에 매핑되도록 비트의 인터리브를 실행한다.
또, M=4, Q=8인 경우의 섹션 퍼뮤테이션에 대해서 도 3의 섹션 1을 대상으로 해서 도 5 (a), (b)를 이용하여 더 상세하게 설명한다. 도 5 (a), (b)의 하나의 정사각형은 LDPC부호어의 1비트에 대응한다.
섹션 인터리버(121-1)는 섹션 1의 Q×M=8×4비트를 입력되는 비트 순으로, 도 5 (a)에 나타내는 것과 같이 Q열 M행=8열 4행의 행렬(섹션 퍼뮤테이션 행렬)에 행 방향으로 기입하고, 도 5 (b)에 나타내는 것과 같이 기입한 Q×M=8×4비트를 이 행렬로부터 열 방향으로 판독하는 것과 등가인 처리를 실행한다. 또, 도 5 (a), (b)에는 각각 기입 순서 및 판독 순서를 화살표로 나타내고 있다.
또, 도 5 (a), (b)에서 설명한 인터리빙은 소위 컬럼­로 인터리빙이라고 불리는 것이다.
상술한 섹션 퍼뮤테이션이 실행됨으로써 섹션 인터리버의 출력은 M비트(행렬의 1열의 비트)의 그룹으로 이루어지며, M비트는 원(元)의 LDPC 블록의 M개의 다른 순회블록에 속한다.
또, 복수의 의사순회블록을 섹션으로 나누기 전에 LDPC 부호어에서의 의사순회블록의 배열 순을 소정의 퍼뮤테이션에 따라서 변경해도 좋으며, 당해 퍼뮤테이션은 의사순회블록 퍼뮤테이션(QB 퍼뮤테이션)이라고 불린다. 또, 의사순회블록 내의 Q비트의 배열 순을 변경하기 위해 부가적인 퍼뮤테이션이 각 의사순회블록의 Q비트에 적용되어도 좋으며, 당해 퍼뮤테이션은 의사순회블록 내 퍼뮤테이션(intra-QB 퍼뮤테이션)이라고 불리고, 전형적으로는 순회 시프트이다. 전형적으로는 시프트 값은 각 순회블록에서 다르나, 같아도 좋다.
도 6은 QB 퍼뮤테이션 및 intra-QB 퍼뮤테이션의 기능을 구비하는 비트 인터리버의 1 구성 예를 나타낸다.
비트 인터리버(120a)는 섹션 퍼뮤테이션을 실행하는 섹션 인터리버(121)에 더하여, 그 전단에 QB 퍼뮤테이션을 실행하는 QB 인터리버(123) 및 intra-QB 퍼뮤테이션을 실행하는 intra-QB 인터리버(125-1~125-12)를 구비하고 있다.
또, QB 퍼뮤테이션 및 intra-QB 퍼뮤테이션 중 어느 일방만을 실행하도록 해도 좋으며, 그들의 실행 순서가 역이라도 좋다.
QB 및 intra-QB 퍼뮤테이션은 통신성능의 최적화에 있어서 중요하나, 그들은 본 발명에는 직접 관련하지 않는다. 사실, QB 및 intra-QB 퍼뮤테이션은 LDPC부호의 정의의 일부로 간주할 수 있다. QB 퍼뮤테이션은 원(元)의 패리티검사 행렬에서의 의사순회블록의 열(列)의 퍼뮤테이션과 등가이다. 또, intra-QB 퍼뮤테이션에 의해 이루어지는 순회 시프트(intra-QB 순회 시프트)는 패리티검사 행렬에서의 원의 순회 시프트된 대각선을(qmodQ) 더 순회 시프트 하는 것과 등가이다. 단, q는 intra-QB 퍼뮤테이션에 의해 Q비트를 순회 시프트 시키는 시프트 값이다. 패리티검사 행렬의 동일 열에서의 모든 의사순회블록의 전 대각선에 대해서 동일한 시프트 값의 intra-QB 순회 시프트가 적용된다.
다음에, LDPC 블록의 복수의 QAM 콘스텔레이션에 대한 매핑 수법에 대해서 설명한다.
이 매핑 수법은 각 QAM 콘스텔레이션을 섹션 퍼뮤테이션 행렬의 인접하는 2개의 열에 매핑하는 것을 포함한다. 이것은 비트 인터리버의 파라미터 M(1 섹션 당 의사순회블록의 수)을 B(1 PAM 심벌 당의 비트 수)와 동일해지도록 선택하는 것과 등가이다. 따라서, 각 PAM심벌은 섹션 퍼뮤테이션 행렬의 1열에 있는 연속하는 B비트에 의해 변조된다(도 5 (a), (b) 참조). 이것은 레귤러(비 회전) QAM 콘스텔레이션에 있어는 바람직한 매핑 수법이다.
이 일례를 도 7 (a)~(d)를 이용해서 설명한다. 또, 도 7 (a)~(d)는 순회계수 Q=8, 16-QAM 콘스텔레이션(2개의 4-PAM으로 이루어지고, 4-PAM의 비트 수 B=2)인 경우의 1개의 섹션에 관한 것이다. 단, 도 7 (a), (b)의 하나의 정사각형은 LDPC부호어의 1비트에 대응한다. 또, 도 7 (d)의 하나의 정사각형은 1개의 PAM심벌(QAM 심벌의 실수 컴포넌트 또는 허수 컴포넌트)에 대응한다.
비트 인터리버(120)는 각 섹션에 있어서 도 7 (a)에 나타내는 것과 같이 Q×M=Q×B=8×2=16비트를 입력 순으로 Q열 M행=Q열 B행=8열 2행의 행렬에 행 방향에 기입하고, 도 7 (b)에 나타내는 것과 같이 기입한 16비트를 이 행렬로부터 열 방향으로 판독하는 것과 등가의 처리를 실행한다. 또, 도 7 (a), (b)에는 각각 기입 순 및 판독 순이 화살표로 표시되어 있다.
그리고 QAM 매퍼(130)는 도 7 (c)에 나타내는 것과 같이 이 행렬의 제 1 열의 2비트로부터 QAM 심벌의 실수 컴포넌트(4-PAM)를 만들어내서 출력하고, 이어서 행렬의 제 2 열의 2비트로부터 QAM 심벌의 허수 컴포넌트(4-PAM)를 만들어내서 출력한다. 이것이 반복해서 이루어진 결과 QAM 매퍼(130)의 출력은 도 7 (d)에 나타내는 것이 된다.
또, 통상 Q는 매우 크며, 예를 들어 DVB-T2 규격에서는 Q=360이다.
회전 콘스텔레이션이 사용되는 경우 콘스텔레이션 로테이터(140)는 QAM 매퍼(130)로부터 출력되는 인접하는 D개의 QAM 심벌의 D개의 PAM심벌(컴포넌트)에 제 1 회전처리를 적용하여 동일한 D개의 QAM 심벌의 나머지 D개의 컴포넌트에 제 2 회전처리를 적용한다. 그리고 콘스텔레이션 로테이터(140)는 제 1 회전처리의 결과를 실수 컴포넌트로 하고, 제 2 회전처리의 결과를 허수 컴포넌트로 한 복소 심벌(셀)을 출력한다. 또, 콘스텔레이션 로테이터(140)는 2개의 회전처리의 일방을 인접하는 D개의 QAM 심벌의 D개의 실수 컴포넌트에 적용하고, 타방을 동일한 D개의 QAM 심벌의 D개의 허수 컴포넌트에 적용하는 것이 바람직하다. 이 일례로 D=4인 경우를 도 7 (e)에 나타낸다. 단, 도 7 (e)의 하나의 정사각형은 복소 심벌(셀)의 하나의 컴포넌트를 나타낸다. 본건 서류에서는 연속하는(인접하는) D개의 복소 심벌(셀)을 콘스텔레이션 블록이라고 부른다.
따라서, 콘스텔레이션 블록은 2×B×D개의 부호어의 비트를 부호화한다. M=B에서 상술한 회전 토폴러지가 사용되는 경우, 각 콘스텔레이션 블록은 각 비트 인터리버 섹션의 M개의 각 의사순회블록이 연속하는 2×D비트를 부호화하는 것이 된다.
도 8 및 도 9의 각각은 비트 인터리버(120)의 출력의 비 회전 콘스텔레이션 및 (4차원 회전)콘스텔레이션 블록에의 매핑의 일례를 나타낸다. 단, 순회계수 Q가 24, 섹션 수가 8이다. 또, 도 8의 굵은 선으로 둘러싸인 2개의 정사각형의 조는 1개의 복소 심벌(셀)에 대응한다. 또, 도 9의 굵은 선으로 둘러싸인 8개의 정사각형의 조는 4차원의 회전 콘스텔레이션 블록에 대응한다. 이 콘스텔레이션 블록의 구조는 도 7 (e)에 나타내는 구조이다.
회전 콘스텔레이션에서의 상술한 LDPC 블록의 콘스텔레이션 블록에의 매핑 수법은 수신기의 구조를 더 복잡하게 해 버린다. 이것은 콘스텔레이션 블록에 대응하는 비트 인터리버 섹션의 각 의사순회블록에서 콘스텔레이션 블록에 매핑되는 비트 수가 회전 콘스텔레이션의 차원 수 D에 의존한다는 것에 의한다. 더 상세하게는, 상기에 설명한 것과 같이 콘스텔레이션 블록은 2×B×D개의 부호어의 비트를 부호화하는 것이므로 이 수는 2×D이다. 이것만이 반드시 문제는 아니다. 그러나 동일 수신기가 다양한 차원 수(예를 들어 1, 2, 4, 8)를 지원할 필요가 있는 경우에는 그 실장 효율이 저해된다. 이것은 특히 반복복호를 이용하는 수신기에 있어서 얘기될 수 있다.
이 이유를 더 이해하기 위해서는 LDPC 디코더의 구조를 더 엄밀하게 볼 필요가 있다. 도 10 (a) 및 도 10 (b)의 각각에 비 반복복호와 반복복호를 이용하는 수신기의 일반적인 블록도를 나타낸다. 또, 도 10 (a) 및 도 10 (b)의 설명에서 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고 중복 기재를 생략한다.
도 10 (a)의 수신기(200)는 디 모듈레이터(210) 및 비 반복디코더(220)(콘스텔레이션 디매퍼(230), 비트 디 인터리버(250) 및 LDPC 디코더(270)를 포함한다)를 구비한다. 또, 도 1 및 도 10 (a)로부터, 비 반복복호를 이용한 수신기(200)는 도 1의 송신기(100)에 대응한 구조로 되어 있다는 것을 알 수 있다.
디 모듈레이터(210)는 입력신호를 복조해서 N×Q/(2×B) 개의 복소 심벌(셀)을 출력한다.
콘스텔레이션 디매퍼(230)는 N×Q/(2×B) 개의 복소 심벌에 대해 디 로테이션과 QAM 디매핑을 실시하여 (소프트) 비트를 계산한다. 단, 콘스텔레이션 디매퍼(230)는 송신 측의 D차원 회전 콘스텔레이션의 D개의 변환 PAM심벌에 대응하는 D개의 컴포넌트로 나누어서 디 로테이션과 QAM 디매핑을 실시한다. 또, 수신기(200)의 구조가 송신기(100)의 구조와 유일하게 대응하고 있지 않은 것은 디 로테이션과 QAM 디매핑이 1개의 블록, 즉 콘스텔레이션 디매퍼(230)에 의해 실행되는 점이다. 이 2개의 동작을 결합해서 실행하는 것은 최적의 복호성능을 위한 필요조건이다.
비트 디 인터리버(250)는 복수의 (소프트)비트를 디 인터리빙 한다. 또, 디 인터리빙은 송신기(100)의 비트 인터리버(120)에 의해 인터리빙 되기 전의 순서에 되돌리기 위해 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다.
LDPC 디코더(270)는 디 인터리빙 된 복수의 (소프트)비트를 복호한다. 또, LDPC 디코더(270)에 의한 복호처리는 송신기(100)의 LDPC 인코더(110)가 부호화처리에 이용하는 LDPC부호에 의거한 처리가 된다.
도 10 (b)의 수신기(300)는 디 모듈레이터(210) 및 반복디코더(320)(콘스텔레이션 디매퍼(330), 비트 디 인터리버(250), 가산기(350), LDPC 디코더(370), 감산기(380) 및 비트 인터리버(390)를 포함한다) 구비한다. 단, 반복디코더(320)의 비트 디 인터리버(250)와 비트 인터리버(390)를 제외한 각 처리블록의 처리에 대한 설명은 도 11을 이용해서 후술한다.
비트 인터리버(390)는 입력되는 외부정보(extrinsic information)를 인터리빙 한다. 또, 외부정보의 인터리빙은 송신기(100)의 비트 인터리버(120)에 의해 이루어지는 인터리빙과 동일한 퍼뮤테이션의 규칙을 이용한다.
도 10 (b)의 블록도로부터, 반복복호는 콘스텔레이션 디매핑과 LDPC 복호를 반복해서 실행하는 기술이라는 것을 알 수 있다. 2개의 처리는 서로 외부정보(extrinsic information)를 교환하면서 함께 이루어진다. 따라서, 복호 성능이 매우 향상된다.
도 10 (b)의 반복디코더(220B)의 상세한 블록도를 도 11에 나타낸다. 또, 반복복호의 처리내용을 명료하게 하기 위해 도 11에서는 비트 인터리버(390)와 비트 디 인터리버(250)를 생략하고 있다. 이 구조에 있어서 특히 중요한 것은 3개의 메모리블록, 즉, 셀 메모리(315), APP 메모리(335), 버퍼메모리(355)이다. 셀 메모리(315)는 디 모듈레이터(210)에 의해 만들어진 복소 심벌(셀)을 기억한다. 이 셀 메모리(315)에 기억된 셀은 반복복호처리를 통해서 콘스텔레이션 디매퍼(330)에 이용된다. APP 메모리(335)는 비트의 사후확률(a-posteriori probability：APP)을 기억하며, 복호처리에 있어서 연속해서 갱신된다. 버퍼메모리(355)는 콘스텔레이션 디매퍼(330)에 의해 만들어지며 외부 사후확률정보(extrinsic a-posteriori probability information)를 계산하기 위해서 필요한 초기 사후확률을 기억한다.
또, 콘스텔레이션 디매퍼(330)는 콘스텔레이션 디매퍼(230)와 마찬가지로 디 로테이션과 QAM 디매핑을 1개의 블록에 의해 실행하는 것이다. 콘스텔레이션 디매퍼(330)는 송신 측의 D차원 회전 콘스텔레이션의 D개의 변환 PAM심벌에 대응하는 D개의 컴포넌트로 나누어서 디 로테이션과 QAM 디매핑을 실행한다.
도 11의 블록도를 참조하여 반복복호의 동작을 간결하게 설명한다.
최초의 반복(iteration)에서, 콘스텔레이션 디매퍼(330)는 LDPC 디코더(370)로부터 사전정보(a-priori information)를 수신하지 않고 셀 메모리(315)에 기억되어 있는 복소 심벌의 블라인드(사전정보에 의한 도움 없이) 디매핑을 실행한다. 이 디매핑은 셀 메모리(315)에 기억된 셀에서 소프트 비트를 인출하는 것을 포함한다. 디매핑에 의해 얻어진 소프트 비트(비트의 사후확률의 척도이며, 전형적으로는 대수우도 비로 표현된다)는 직접 APP 메모리(335)와 버퍼메모리(355)에 기입된다. 즉, 최초의 반복에서는 가산기(350)는 콘스텔레이션 디매퍼(330)의 출력에 대해 0을 가산해서 APP 메모리(335)에 출력한다.
LDPC부호어의 소프트 비트가 APP 메모리(335)에 기입되면 LDPC 디코더(370)는 APP 메모리(335)에 기입된 소프트 비트를 이용해서 1 이상의 LDPC 복호의 반복을 실행하고, 실행결과를 이용해서 APP 메모리(335)의 기억내용을 갱신한다. 또, LDPC 디코더(370)에 의한 복호처리는 송신기(100)의 LDPC 인코더(110)가 부호화처리에 이용하는 LDPC부호에 의거하는 처리가 된다. 이 처리내용은 당해 기술분야에 있어서 이미 알려져 있다.
1 이상의 LDPC 복호의 반복 후, 외부 반복이 콘스텔레이션 디매퍼(330)를 이용해서 실행된다. 이 외부 반복은 다음의 스텝 (A)~(C)를 포함한다.
(A) 감산기(380)는 APP 메모리(335)에 기억되어 있는 갱신된 사후확률에서 버퍼메모리(355)에 기억된 초기 사후확률을 감산함으로써 외부정보를 계산하고, 외부정보를 사전정보(a-priori information)로서 콘스텔레이션 디매퍼(330)에 인계한다.
(B) 콘스텔레이션 디매퍼(330)는 셀 메모리(315)에 기억되어 있는 셀과 사전정보를 사용해서 갱신 소프트 비트를 계산한다.
(C) 가산기(350)는 외부정보를 갱신 소프트 비트에 가산하고, 그 가산 결과를 APP 메모리(335)에 재차 기입한다.
단, LDPC 디코더(370)는 재차 APP 메모리(335)에 기입된 소프트 비트를 이용해서 1 이상의 LDPC 복호의 반복을 실행하고, 실행결과를 이용해서 APP 메모리(335)의 기억내용을 갱신한다.
또, 반복복호의 기본 원리는 당해 기술분야에서 잘 알려져 있다. 그러므로 더 이상의 설명은 생략한다.
그러나 본 발명을 이해하기 위해서 중요한 것은 QC　LDPC부호용의 병렬 반복 디코더의 보다 상세한 구조이다.
QC　LDPC부호용의 병렬 반복 디코더의 보다 상세한 1 구조 예를 비 회전 콘스텔레이션(도 8 참조)에 관해서 도 12에 나타낸다. 도 12에 1 구조 예를 나타내는 병렬 반복 디코더는 명료히 하기 위해서 제외한 셀 메모리를 제외하면 도 11에 나타내는 반복디코더(320)의 구조와 정확하게 일치하고 있다. 도 12의 병렬 반복 디코더의 구조는 높은 병렬도를 갖는다. 콘스텔레이션 디매퍼는 몇 개의 동일한 디매퍼를 가지며, 매우 높은 스루풋(throughput, 처리능력, 처리량)을 가능하게 한다. 높은 병렬도의 구조는 QC　LDPC부호의 고유의 병렬구조와 상술한 비트 인터리버의 구조에 의해 가능해진다. LDPC 디코더는 사이클릭 시프터와 검사 노드 유닛(도면에서는 CN유닛으로 표기)을 구비한다. 일방의 사이클릭 시프터는 APP 메모리로부터 순차 공급되는 의사순회블록 1개 분의 비트의 사후확률을 소정 수 순회 시프트한다. 검사 노드 유닛은 순회 시프트된 비트의 사후확률을 이용해서 복호를 실시하여 비트의 사후확률을 갱신한다. 타방의 사이클릭 시프터는 검사 노드 유닛으로부터 순차 공급되는 의사순회블록 1개 분의 갱신 후의 비트의 사후확률을 일방의 사이클릭 시프터에 의한 순회 시프트를 지우도록 소정 수 순회 시프트를 실시한다. 또, LDPC 디코더는 당해 기술분야에서 매우 잘 알려진 기술이다. 그러므로 더 상세한 설명은 생략한다.
또, QC　LDPC부호용 병렬 비반복 디코더의 1 구조 예를 도 13에 나타낸다. 병렬 비반복 디코더는 도 12에 1 구조 예를 나타내는 병렬 반복 디코더와 달리 버퍼 메모리가 없고, 가산기나 감산기도 없으며, 디매퍼는 사전정보의 입력을 갖지 않는다. 통상 셀 메모리도 없다.
도 12 및 도 13 각각의 복수의 디매퍼에 의해 요구되는 스루풋을 달성하기 위해 APP 메모리는 통상 몇 개의 메모리뱅크를 병렬에 사용해서 실장된다. 설계자는 메모리뱅크 수로 Q의 약수에서 임의로 선택할 수 있다. 본건 서류에서는 메모리뱅크 수를 P로 표기하며, 병렬도의 척도이다. 따라서, 메모리뱅크 수는 가장 중요한 설계 파라미터의 하나이다.
도 14는 APP 메모리의 메모리뱅크에서의 LDPC 블록의 (소프트)비트의 1 기억 예를 나타낸다. 단, Q=24, P=6이다. 또, 도 14의 하나의 정사각형은 LDPC 블록의 하나의 (소프트)비트를 나타내며, 정사각형 내의 숫자는 대응하는 메모리뱅크에서의 각 비트의 주소를 나타낸다. 명료하게 하기 위해 해칭된 복수의 정사각형은 제 1 메모리뱅크 내의 비트를 나타낸다.
도 14의 일례에서, 각 의사순회블록의 Q비트 중 Q/P비트(도 14의 일례에서는 Q/P=24/6=4비트)가 각 메모리뱅크에 기억된다는 것을 간단하게 알 수 있다. 또, 1 LDPC 블록당의 의사순회블록 수는 메모리뱅크의 사이즈를 결정하지만 메모리뱅크 수를 결정하지 않는다는 점은 주목할 만하다. 따라서, Q가 동일한 복수의 LDPC 블록 사이즈에 대해서 정확하게 동일 물리적 구조를 재이용할 수 있다.
이 실장의 새로운 관점은 동일한 뱅크메모리 구조가 도 11에 나타내는 셀 메모리(315)에도 사용된다는 점이다. 또, 셀 메모리(315)는 도 12에 나타내지 않으나, 반복복호의 불가결한 부분이다.
도 8에 나타내는 매핑이 사용되는 경우, 셀 메모리(315)의 메모리 배치는 도 15에 나타내는 것이 된다. 따라서, 복소 심벌(셀)의 실수 컴포넌트와 허수 컴포넌트는 각각 홀수 뱅크와 짝수 뱅크에 기억된다. 또, 도 15의 굵은 선으로 둘러싸인 2개의 정사각형의 조는 동일 셀의 실수 컴포넌트와 허수 컴포넌트의 조에 대응한다.
콘스텔레이션 디매퍼를 구성하는 복수의 디매퍼는 셀 메모리의 메모리뱅크와 APP 메모리의 메모리뱅크의 사이에 배치된다. 본 발명의 관점에 의하면 복수의 디매퍼도 디매퍼 뱅크로 나눌 수 있다. 디매퍼 뱅크 수는 메모리뱅크 수의 절반과 동일하다. 그 이유는 각 디매퍼가 다른 메모리뱅크에 기억되어 있는 실수 컴포넌트와 허수 컴포넌트의 쌍방에 액세스할 필요가 있다는 것에 의한다. 디매퍼 뱅크는 1 이상의 디매퍼를 포함한다. 디매퍼 뱅크 내의 디매퍼 수는 디매퍼의 총수가 Q의 약수 또는 배수가 되도록 선택되는 것이 바람직하다. 따라서, 도 15에 나타낸 시나리오에서는(Q=24) 디매퍼의 총수가 Q의 약수(1, 2, 3, 4, 6, 8, 12, 24) 또는 Q의 배수(24, 48, … 등 24의 임의의 배수)가 되도록 1 디매퍼 뱅크당 디매퍼 수는 1, 2, 4, 4의 임의의 배수로 할 수 있다. 이 1 디매퍼 뱅크 당의 디매퍼 수는 설계 파라미터이며, 반복복호에 의해 달성되는 최대 스루풋을 직접 결정한다.
도 12에 나타내는 배선도가 실제의 하드웨어 구조의 실장에 어떻게 효율적인가를 이해하는 것은 중요하다. 높은 병렬도와 로컬 데이터 전송의 덕분에, 도 16에 일례를 나타내는 하드웨어 구조는 매우 콤팩트하고 규칙적이 된다. 이것은 배선경로의 양, 따라서 신호전파 지연 및 하드웨어 면적을 현저하게 줄이며, 이에 의해 염가로 고속의 실장이 가능하게 된다. 도 16에서는 도 12의 가산기 및 감산기는 보다 명료하게 하기 위해서 디매퍼 뱅크에 포함되어 있는 것에 주의를 필요로 한다.
배선경로가 콤팩트해지는 주된 이유는 각 디매퍼 뱅크가 3개의 메모리(셀 메모리, APP 메모리, 버퍼 메모리)의 각각의 2개의 인접하는 메모리뱅크에 접속되는 것이다. 이들 메모리뱅크는 그들의 관련한 디매퍼 뱅크의 바로 가까운 장소에 간단하게 배치할 수 있다. LDPC 디코더의 블록 배치는 필연적으로 P/2(도 16의 예에서는 6/2=3) 개의 동일 슬라이스로 분할되어 효율적인 하드웨어 실장에 공헌한다.
상기 실장이 매우 효율적이므로 정확하게 동일 구조를 사용해서 회전 콘스텔레이션을 복호 가능하게 하는 것은 매우 바람직하다. 발명자는 상기 기술의 해결법(도 9 참조)을 사용하는 경우에 정확하게 동일 구조를 사용해서 회전 콘스텔레이션을 복호하는 것이 가능하지 않다는 사실을 깨달았다. 각 콘스텔레이션 블록이 각 의사순회블록의 인접하는 2×D비트를 부호화하기 위해 각 디매퍼는 2×D개의 메모리뱅크에 접속될 필요가 있다. 이는 다른 배선 배치가 D의 값마다 필요해지게 되므로 배선경로를 매우 복잡하게 한다.
또, 설계자의 자유도는 메모리뱅크 수(즉 LDPC 디코더의 병렬도)의 선택에 있어서 메모리뱅크 수가 2×D가 아니면 안 된다는 것에 의해 제한된다.
따라서, 비 반복복호 및 반복복호를 실시하는 LDPC 디코더의 각각에서 각 디매퍼 뱅크가 D의 값에 관계없이 2개의 메모리뱅크에만 접속되는 것은 매우 바람직하다. 본 발명은 이것을 달성하는 것이다.
이를 달성하기 위한 본 발명의 주된 관점에 의하면, LDPC 블록의 비트(비트 인터리버의 출력 비트)의 콘스텔레이션 블록에의 매핑이 콘스텔레이션 블록을 형성하는 2개의 D차원 벡터가 동일한 의사순회블록의 그룹으로부터 만들어지며, 이 2개의 D차원 벡터 각각이 동일한 의사순회블록의 1비트만 부호화하도록 실시된다.
이 1 구체 예로 Q=24, D=4의 경우를 도 17에 나타낸다. 도 17의 하나의 정사각형은 1개의 PAM심벌을 나타내며, 굵은 선으로 둘러싸인 2×D=2×4개의 PAM심벌이 콘스텔레이션 블록을 형성한다. 콘스텔레이션 블록 내의 해칭된 4개의 PAM심벌이(4차원 회전) 콘스텔레이션 블록의 일방의 4차원 회전 콘스텔레이션을 형성하고, 해칭되어 있지 않은 4개의 PAM심벌이 타방의 4차원 회전 콘스텔레이션을 형성한다. 도 9에 나타나는 기술과의 차이는 용이하게 이해할 수 있다.
구체적으로는, 이 매핑 배치는 파라미터 M(1비트 인터리버 섹션당 의사순회블록의 수)이 상기의 B 대신에 B×D와 동일해지도록 선택됨으로써 실현될 수 있다. 따라서, 비트 인터리버 섹션의 수는 N/B에서 N/(B×D)(예를 들어 도 9 및 도 17의 예에서는 8에서 2)로 감소한다.
이하, 본 발명의 주된 관점에 의한 상기의 매핑을 실행하는 본 실시형태의 송신기(100A)의 일례에 대해 도 18을 이용해서 설명한다.
B의 값으로 예를 들어 B=1, 2, 3, 4를 들 수 있고, D의 값으로 예를 들어 D=2, 4, 8을 들 수 있다. 단, B의 값 및 D의 값은 이에 한정되는 것은 아니다.
송신기(100A)는 LDPC 인코더(110), 비트 인터리버(120a), QAM 매퍼(130A), 콘스텔레이션 로테이터(140A) 및 모듈레이터(150)를 구비한다. 또, LDPC 인코더(110)와 모듈레이터(150)의 처리내용은 도 1의 송신기(100)에서의 설명을 적용할 수 있으므로 그 설명을 생략한다.
(스텝 1) 비트 인터리버(120a)는 의사순회블록 수 N의 LDPC 블록을 M=B×D개의 의사순회블록으로 이루어지는 N/M=N/(B×D)개의 섹션으로 분할한다. 비트 인터리버(120a)는 N/(B×D)개의 섹션을 따로따로 B×D개의 각 의사순회블록의 Q비트가 1비트씩 Q개의 비트그룹에 매핑되도록 Q×(B×D) 비트를 섹션 퍼뮤테이션을 사용해서 인터리브 한다(섹션 인터리빙). 이 섹션 인터리빙은 예를 들어 Q×M=Q×(B×D) 비트를 입력 순으로 Q열 M행=Q렬 (B×D)행의 섹션 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 Q×(B×D) 비트를 그 행렬로부터 열 방향으로 판독함으로써 등가인 처리를 실행함으로써 실현된다. 또, 행렬의 각 열의 B×D비트는 대응하는 섹션에 속하는 B×D개의 의사순회블록의 각각으로부터 1비트씩 매핑된 것이 된다. 또, 행렬의 각 열의 B×D비트로부터는 D개의 PAM심벌이 만들어진다.
(스텝 2)　QAM 매퍼(130A)는 비트 인터리버(120a)로부터 출력되는 연속하는 B비트의 각 그룹을 PAM심벌에 매핑한다.
(스텝 3) 콘스텔레이션 로테이터(140A)는 인접하는 2×D개의 PAM심벌의 각 그룹에 대해서, 인접하는 D개의 PAM심벌을 요소로 하는 제 1 D차원 벡터 및 인접하는 D개의 PAM심벌을 요소로 하는 제 2 D차원 벡터에 직교행렬을 승산함으로써 제 1 D차원 회전벡터 및 제 2 D차원 회전벡터를 계산한다( 제 1 회전 및 제 2 회전을 적용한다). 또, 승산에는 도 1의 콘스텔레이션 로테이터(140)에서 예시한 직교행렬이 이용된다. 즉, 콘스텔레이션 로테이터(140A)는 섹션 퍼뮤테이션 행렬의(2×j-1) 열의 1열 분의 비트로부터 만들어진 D개의 PAM심벌을 요소로 하는 제 1 D차원 벡터 및 2×j열의 1열 분의 비트로부터 만들어진 D개의 PAM심벌을 요소로 하는 제 2 D차원 벡터에 직교행렬을 승산함으로써 제 1 D차원 회전벡터 및 제 2 D차원 회전벡터를 계산한다( 제 1 회전 및 제 2 회전을 적용한다). 단, 승산에는 도 1의 콘스텔레이션 로테이터(140)에서 예시한 직교행렬이 이용된다. 또, 제 1 D차원 벡터 및 제 2 D차원 벡터가 1개의 콘스텔레이션 블록을 형성한다.
(스텝 4) 콘스텔레이션 로테이터(140A)는 제 1 D차원 회전벡터의 D개의 변환 PAM심벌을 인접하는 D개의 복소 심벌(셀) 또는 인접하지 않는 D개의 복소 심벌의 D개의 실수 또는 허수 컴포넌트에 매핑하고, 제 2 D차원 회전벡터의 D개의 변환 PAM심벌을 당해 D개의 셀의 나머지 D개의 실수 또는 허수 컴포넌트에 매핑하여 출력한다.
바람직하게는, 제 1 D차원 회전벡터 및 제 2 D차원 회전벡터의 각각의 D개의 변환 PAM심벌이 인접하는 D개의 셀의 D개의 실수 컴포넌트 및 D개의 허수 컴포넌트에 매핑된다. 또는, 제 1 D차원 회전벡터 및 제 2 D차원 회전벡터의 각각의 D개의 변환 PAM심벌이 인접하는 D개의 셀의 D개의 허수 컴포넌트 및 D개의 실수 컴포넌트에 매핑된다.
이 일례로 D=4인 경우의 매핑을 도 19 (a)에 나타낸다. 또, 도 19 (a) 및 후술하는 도 19 (b) 및 도 19 (c)에서는 1개의 정사각형은 1개의 변환 PAM심벌을 나타낸다. 정사각형 내의 숫자 1~4는 제 1 D차원 회전벡터의 변환 PAM심벌에 대응하고, 숫자 5~8은 제 2 D차원 회전벡터의 변환 PAM심벌에 대응한다. 단, 도 19 (a) 및 후술하는 도 19 (b) 및 도 19 (c)의 정사각형 내의 숫자와 도 17의 정사각형 내의 숫자가 일치하는 변환 PAM심벌은 서로 동일한 것이다.
또, 그 외의 2개의 매핑의 예를 각각도 19 (b) 및 도 19 (c)에 나타낸다.
(스텝 2)에서부터 (스텝 4)의 처리내용을 도 20에 나타낸다. 단, B=2, D=4이며, 2×D개의 변환 PAM심벌의 인접한 D개의 복소 심벌(셀)에의 매핑은 도 19 (a)에 나타내는 매핑이다.
또, 도 20의 (스텝 2) 및 (스텝 4)의 상세를 도 21(a)에, 도 20의 (스텝 3) 및 (스텝 4)의 상세를 도 21(b)에 나타낸다. 또, 도 21(a)에서 만들어진 PAM심벌의 비 회전 콘스텔레이션 블록에의 매핑의 결과를 도 22에 나타낸다. 단, 도 22는 D=4, Q=24이다. 또, 도 22의 하나의 정사각형은 1개의 PAM심벌을 나타내며, 정사각형 내의 숫자는 PAM심벌의 인덱스를 나타낸다.
이하, 도 18의 송신기(100A)에 대응하는 본 실시형태의 수신기(200A, 300A)에 대해 도 23 (a), 도 23 (b)를 이용해서 설명한다. 또, 도 23 (a) 및 도 23 (b)의 설명에서 도 10 (a), 도 10 (b)와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다.
수신기(200A)는 비 반복복호를 실시하는 수신기로, 디 모듈레이터(210) 및 비 반복디코더(220A)(콘스텔레이션 디매퍼(230), 비트 디 인터리버(250A), LDPC 디코더(270))를 구비한다.
수신기(300A)는 반복복호를 실시하는 수신기로, 디 모듈레이터(210) 및 반복디코더(320A)(콘스텔레이션 디매퍼(330), 비트 디 인터리버(250A), 가산기(350), LDPC 디코더(370), 감산기(380), 비트 인터리버(390))를 구비한다.
또, 콘스텔레이션 디매퍼(230, 330)는 QAM 매퍼(130A)에 의한 QAM 매핑과 콘스텔레이션 로테이터(140A)에 의한 로테이션(도 20의 스텝 2~4 참조)을 반영한 처리(디 로테이션 및 QAM 디매핑)를 1개의 블록에서 실행하는 것이다.
수신기(200A) 및 수신기(300A)가 구비하는 비트 디 인터리버(250A)는 N×Q개의 (소프트)비트를 N/M=N/(D×B)개의 섹션으로 분할한다. 그리고 비트 디 인터리버(250A)는 N/(B×D)개의 섹션에서 따로따로 Q×M=Q×(D×B)개의 (소프트)비트를 디 인터리브 한다(섹션 디 인터리빙). 또, 섹션 디 인터리빙은 송신기(100A)의 비트 인터리버(120a)에 의해 섹션 인터리빙 되기 전의 순서로 되돌리기 위해서 섹션 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 이 섹션 디 인터리빙은 예를 들어 Q×M=Q×(D×B)개의 소프트 비트를 입력 순으로 Q열 M행=Q렬(D×B) 행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 Q×(D×B)개의 소프트 비트를 그 행렬로부터 행 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
수신기(300A)가 구비하는 비트 인터리버(390)는 N×Q개의 외부정보를 N/M=N/(D×B)개의 섹션으로 분할한다. 그리고 비트 인터리버(390)는 N/(B×D)개의 섹션에서 따로따로 Q×M=Q×(D×B)개의 외부정보를 인터리브 한다. 또, 이 인터리빙은 송신기(100A)의 비트 인터리버(120a)에 의해 이루어지는 섹션 인터리빙과 같은 퍼뮤테이션의 규칙을 이용한다. 각 섹션의 외부정보의 인터리빙은 예를 들어 Q×M=Q×(D×B)개의 외부정보를 입력 순으로 Q열 M행=Q렬(D×B) 행의 섹션 퍼뮤테이션 행렬에 행 방향에 기입하고, 기입한 Q×(D×B)개의 외부정보를 그 행렬로부터 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
또, 비 반복디코더(220A) 및 반복디코더(320A)는 도 11 내지 도 16을 이용해서 설명한 상세 구조나 병렬 구조를 이용하는 것이 가능하다.
또, 송신기(100A)의 비트 인터리버(120a)에 섹션 인터리빙 전에 QB 퍼뮤테이션 및/또는 intra-QB 퍼뮤테이션을 실행하는 기능을 추가해도 좋다(도 6 참조). 이 경우, 비트 디 인터리버(250A)에 섹션 디 인터리빙 후에 intra-QB 퍼뮤테이션 및/또는 QB 퍼뮤테이션과 역의 규칙의 인터리빙을 실행하는 기능을 추가하고, 비트 인터리버(390)에 섹션 인터리빙 전에 QB 퍼뮤테이션 및/또는 intra-QB 퍼뮤테이션과 같은 규칙의 인터리빙을 실행하는 기능을 추가하면 좋다.
≪발명자에 의한 검토내용과 실시형태(2)≫
도 24는 의사순회 저밀도 패리티검사(QC　LDPC) 부호와 함께 회전 콘스텔레이션을 이용하는 일반적인 송신기의 다른 블록도를 나타낸다. 또, 도 24의 설명에서 도 1과 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다. 도 24의 블록도는 본 발명에 관련하는 블록만 나타내고 있다.
송신기(500)는 도 1의 송신기(100)에 컴포넌트 인터리버(530) 및 셀 인터리버(550)를 추가한 구조로 되어 있다.
컴포넌트 인터리버(530)는 각 D차원 회전벡터의 D개의 변환 PAM심벌(각 회전 콘스텔레이션의 D개의 컴포넌트)을 FEC 블록 전체에 확산하도록 인터리빙 한다. 또, 컴포넌트 인터리버(530)에는 통상 블록 인터리버가 이용되고 있다.
셀 인터리버(550)는 컴포넌트 인터리버(550)의 복수의 출력 셀을 의사 랜덤 비트 시퀀스(pseudo-random bit sequence：PRBS)를 사용해서 인터리빙 한다.
각 FEC 블록의 복수의 셀은 시간 인터리버와 주파수 인터리버에 의해 각각 시간과 주파수에 더 분산된다. 시간 인터리버와 주파수 인터리버는 셀 인터리버(550)와 모듈레이터(150) 사이에 배치되나, 도시의 간소화를 위해 생략하고 있다.
컴포넌트 인터리버(530)에 이용되는 블록 인터리버는 QC　LDPC부호의 의사 순회 구조와는 무관계하게 설계된다. 그러므로 블록 인터리버로 만들어진 컴포넌트 인터리버(530)는 LDPC부호의 의사 순회구조에 의거하는 병렬화를 용이하게 실시할 수가 없다. 컴포넌트 인터리버(530)가 병렬화에 적절하지 않으므로 특히 반복복호를 이용하는 수신기에 있어는 효율적인 실장을 방해할 수 있다.
따라서, 본 발명의 다른 목적은 고효율인 하드웨어 실장을 가능하게 하는, 본질적으로 병렬화가 가능한 컴포넌트 인터리버를 개시하는 것이다. 또한, 개시한 컴포넌트 인터리버가 비트 인터리버의 구조와 유사한 구조이다.
이하, 병렬화가 가능한 컴포넌트 인터리버를 포함하는 본 실시형태의 1의 송신기(500A)에 대해 도 25를 이용해서 설명한다. 또, 도 25의 설명에서 도 1 및 도 24와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다.
송신기(500A)는 LDPC 인코더(110), 비트 인터리버(115A), QAM 매퍼(130A), 컴포넌트 디 인터리버(510A), 콘스텔레이션 로테이터(520A), 컴포넌트 인터리버(530A), 셀 인터리버(550A) 및 모듈레이터(150)를 구비한다.
비트 인터리버(115A)는 M=B로 하여 의사순회블록 수 N의 LDPC 블록을 M개의 의사순회블록으로 이루어지는 N/M개의 섹션으로 분할한다. 비트 인터리버(115A)는 N/M개의 섹션을 따로따로 M개의 각 의사순회블록의 Q비트가 1비트씩 Q개의 비트그룹에 매핑되도록 Q×M비트를 섹션 퍼뮤테이션을 사용해서 인터리브 한다(섹션 인터리빙). 이 섹션 인터리빙은 예를 들어 Q×M비트를 입력 순으로 Q열 M행의 섹션 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 Q×M비트를 그 행렬로부터 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
컴포넌트 디 인터리버(510A)는 QAM 매퍼(130A)로부터 출력되는 N×Q/B개의 PAM심벌을 N/(B×D)개의 섹션으로 분할한다. 그리고 컴포넌트 디 인터리버(510A)는 N/(B×D)개의 섹션에서 따로따로 Q×D개의 PAM심벌(컴포넌트)을 디 인터리빙 한다(컴포넌트 디 인터리빙). 컴포넌트 디 인터리빙은 후술하는 컴포넌트 인터리버(530A)에 의한 컴포넌트 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 또, 컴포넌트 디 인터리버(510A)의 처리내용의 상세한 것은 후술한다.
콘스텔레이션 로테이터(520A)는 컴포넌트 디 인터리버(510A)의 각 섹션에 있어서 컴포넌트 디 인터리버(510A)로부터 연속해서 출력되는 D개의 PAM심벌을 벡터 요소로 하는 각 D차원 벡터에 직교행렬을 승산함으로써 D개의 변환 PAM심벌을 요소로 하는 D차원 회전벡터를 계산한다. 단, 승산에는 도 1의 콘스텔레이션 로테이터(140)에서 예시한 직교행렬이 이용된다.
또, 비트 인터리버(115A) 및 컴포넌트 디 인터리버(510A)의 기능에 의해 각 콘스텔레이션 블록이 동일한 의사순회블록의 2비트만을 부호화하고, 또한, 이 2비트는 이 2비트를 부호화한 콘스텔레이션 블록을 형성하는 2개의 D차원 벡터의 동일 차원에 1비트씩 매핑된다.
컴포넌트 인터리버(530A)는 N/(B×D)개의 섹션에서 따로따로 Q×D개의 변환 PAM심벌을 인터리빙 한다(컴포넌트 인터리빙). 이 섹션은 컴포넌트 디 인터리버(510A)의 섹션에 대응한다.
각 섹션에서의 컴포넌트 인터리빙은 예를 들어 Q×D개의 변환 PAM심벌(컴포넌트)을 입력 순으로 Q열 D행의 행렬에 열 방향으로 기입하고, 각 행에 적절한 순회 시프트(시프트 값는 0으로 Q-1의 사이)를 적용하여, 순회 시프트된 Q×D개의 변환 PAM심벌을 이 행렬로부터 행 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다. 이에 의해 각 D차원 회전벡터의 D개의 변환 PAM심벌은 섹션으로 가능한 한 균등하게 분산된다.
대응하는 각 섹션에서의 컴포넌트 디 인터리빙은 예를 들어 Q×D개의 PAM심벌을 입력 순으로 Q열 D행의 행렬에 행 방향으로 기입하고, 각 행에 컴포넌트 인터리버(530A)가 각 행에 적용하는 순회 시프트와 정확하게 역의 순회 시프트를 적용하며, 순회 시프트된 Q×D개의 PAM심벌을 이 행렬로부터 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
나아가, 순회 시프트는 셀 입도(粒度)에 따라서 적용된다. 즉, 시프트 값은 짝수, 즉, 2의 배수인 것이 바람직하다.
또, 비트 인터리버(115A) 및 컴포넌트 디 인터리버(510A)의 처리에 의해, 또, 비트 인터리버(115A) 및 후술하는 컴포넌트 디 인터리버(510B)의 처리에 의해, LDPC 블록의 비트(비트 인터리버의 출력 비트)의 콘스텔레이션 블록에의 매핑이 콘스텔레이션 블록을 형성하는 각 D차원 벡터가 동일한 의사순회블록의 그룹으로부터 만들어져서, D차원 벡터 각각이 동일한 의사순회블록의 1비트만 부호화하도록 실시되는 것이 이루어진 것이 된다.
TFS 비적용(non-TFS)의 경우, 각 섹션에서의 컴포넌트 인터리빙에 있어서 1개 앞의 행에 적용하는 순회 시프트보다 시프트 값이 Q/D 증가한 순회 시프트가 행렬의 각 행에 적용된다.
이 일례에 관한 컴포넌트 디 인터리버(510A) 및 컴포넌트 인터리버(530A)의 처리내용을 설명한다. 단, 컴포넌트 디 인터리버(510A) 및 컴포넌트 인터리버(530A)의 1 섹션에 대응하는 처리이다.
먼저, 컴포넌트 디 인터리버(510A)에 의한 컴포넌트 디 인터리빙 처리의 일례를 도 26(a)~(c)를 사용해서 설명한다. 단, Q=24, D=4인 경우이다. 또, 1개의 정사각형은 1개의 PAM심벌을 나타내며, 정사각형 내의 숫자는 PAM심벌의 입력되는 순번이다.
컴포넌트 디 인터리버(510A)는 도 26(a)에 나타내는 것과 같이 Q×D=24×4개의 PAM심벌을 입력 순으로 Q열 D행=24행 4열의 행렬에 행 방향으로 기입한다. 그리고 컴포넌트 디 인터리버(510A)는 도 26(b)에 나타내는 것과 같이 각 행의 요소를 -k×(Q/D)=-k×(24/4)=-k×6 PAM심벌 분 순회 시프트 시킨다. 또, k는 행 인덱스(0에서부터 시작된다)를 나타낸다. 또, 컴포넌트 디 인터리버(510A)는 도 26(c)에 나타내는 것과 같이 순회 시프트 후의 Q×D=24×4개의 PAM심벌을 이 행렬로부터 열 방향으로 판독한다. 또, 도 26(a), (c)에는 기입 순서와 판독 순서를 화살표로 나타내고 있다.
다음에, 컴포넌트 인터리버(530A)에 의한 컴포넌트 인터리빙 처리의 일례를 도 27(a)~(c)를 사용해서 설명한다. 단, Q=24, D=4인 경우이다. 또, 1개의 정사각형은 1개의 변환 PAM심벌(컴포넌트)을 나타내고, 정사각형 내의 숫자는 PAM심벌의 입력되는 순번이다. 또, 도 27(a)~(c)의 부가된 2 종류의 해칭은 최초의 2개의 4차원 회전벡터의 요소 각각을 나타내고 있다.
컴포넌트 인터리버(530A)는 도 27(a)에 나타내는 것과 같이 Q×D=24×4개의 변환 PAM심벌을 입력 순으로 Q열 D행=24행 4열의 행렬에 열 방향으로 기입한다. 그리고 컴포넌트 인터리버(510A)는 도 27(b)에 나타내는 것과 같이 각 행의 요소를 k×(Q/D)=k×(24/4)=k×6 변환 PAM심벌 분 순회 시프트 시킨다. 또, k는 행 인덱스(0에서부터 시작된다)를 나타낸다. 또, 컴포넌트 인터리버(530A)는 도 27(c)에 나타내는 것과 같이 순회 시프트 후의 Q×D=24×4개의 변환 PAM심벌을 이 행렬로부터 행 방향으로 판독한다. 또, 도 27(a), (c)에는 기입 순서와 판독 순서를 화살표로 나타내고 있다.
본 발명에서 개시되는 순회 시프트를 이용한 컴포넌트 인터리빙의 실장은 특히 반복복호를 이용한 수신기의 경우에 하드웨어의 복잡도를 충분히 경감한다고 하는 이점을 갖는다.
컴포넌트 인터리버(530A)는 행렬로부터 판독되는 연속하는 2개의 변환 PAM심벌을 순차 쌍으로 하여 복소 심벌에 매핑한다. 이 결과 1 섹션 당 D×Q/2개의 복소 셀을 얻을 수 있다.
셀 인터리버(550A)는 부가적으로 전 섹션의 N×Q/(2×B)개의 셀을 인터리빙 한다(셀 인터리빙). 이 셀 인터리빙은 예를 들어 N×Q/(2×B)개의 셀을 입력 순으로 Q/2열 N/B행의 행렬에 행 방향으로 기입하고, 기입한 N×Q/(2×B)개의 셀을 이 행렬로부터 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
여기서, 셀 인터리빙의 처리 예를 도 28 (a), (b), 도 29 (a), (b)를 사용해서 설명한다. 단, 도 28 (a), (b)는 Q=24, D=4, 1 LDPC 블록당 N/(B×D)=2 섹션에 관한 것이다. 또, 도 29 (a), (b)는 Q=24, D=2, 1 LDPC 블록당 N/(B×D)=4 섹션에 관한 것이다. 또, 도 28 (a), (b), 도 29 (a), (b)에는 각각 기입 순서 및 판독 순서를 화살표로 나타내고 있다. 또, 정사각형 내의 숫자는 셀의 입력된 순번을 나타낸다. 각 섹션에서 해칭된 정사각형은 최초의 D차원 회전 콘스텔레이션의 2×D개의 컴포넌트를 운반하는 D개의 복소 심벌(셀)을 나타낸다. 셀 인터리버(550A)가 파라미터 D에 의존하고 있지 않다는 사실을 명확하게 알 수 있다.
셀 인터리버(550A)는 도 28 (a), 도 29 (a)에 나타내는 것과 같이 96개의 셀을 입력 순으로 12열 8행의 행렬에 행 방향으로 기입하고, 도 28 (b), 도 29 (b)에 나타내는 것과 같이 기입한 96개의 셀을 이 행렬로부터 열 방향으로 판독한다.
셀 인터리버(550A)의 출력 예를 도 30 (a), (b)에 나타낸다. 단, 도 30 (a)는 도 28 (a), (b)의 처리결과를 나타내고, 도 30 (b)는 도 29 (a), (b)의 처리결과이다. 또, 도 30 (a), (b)에서는 1번째의 콘스텔레이션 블록의 D개의 셀에 해칭을 넣고 있다. 도 30 (a), (b)로부터, 이 1번째의 콘스텔레이션 블록의 D개의 셀이 LDPC 블록 전체에 상당히 균등하게 확산하고 있다는 것을 알 수 있다.
이하, 본 실시형태의 다른 송신기(500B)에 대해 도 31 (a)를 이용해서 설명한다. 단, 도 31 (a)의 설명에서 도 1, 도 24 및 도 25와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다.
도 25의 송신기(500A)에서는 컴포넌트 디 인터리버(510A)가 QAM 매퍼(130A)의 후단에 있는데 반해 도 31 (a)의 송신기(500B)에서는 컴포넌트 디 인터리버(510B)가 QAM 매퍼(130A)의 전단에 있는 점에서 다르다.
컴포넌트 디 인터리버(510B)는 비트 인터리버(115A)의 출력 순으로 B비트(1 PAM심벌 분의 비트)를 그룹으로 하고, 그 B비트의 그룹을 1개의 PAM심벌로 간주해서 컴포넌트 디 인터리버(510A)와 동일한 퍼뮤테이션을 사용해서 디 인터리브 한다.
이하, 본 실시형태의 또 다른 송신기(500C)에 대해 도 31 (b)를 이용해서 설명한다. 단, 도 31 (b)의 설명에서 도 1, 도 24, 도 25 및 도 31 (a)와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다.
도 31 (b)의 송신기(500C)는 도 31 (a)의 송신기(500B)의 QAM 매퍼(130A)에 의해 행해지는 매핑과 콘스텔레이션 로테이터(520A)에 의해 행해지는 로테이션을 1개의 블록, 즉, 회전 콘스텔레이션 매퍼(570)에 의해 실행한다. 이 경우, 직접 2×B×D비트가 회전 콘스텔레이션 블록에 매핑된다.
도 31 (b)의 배치는 보다 효율적인 실장을 가능하게 한다.
또, 송신기(500A, 500B, 500C)의 비트 인터리버(115A)에 섹션 인터리빙 전에 QB 퍼뮤테이션 및/또는 intra-QB 퍼뮤테이션을 실행하는 기능을 추가해도 좋다(도 6 참조).
도 31 (a), 도 31 (b)를 참조하면, 컴포넌트 디 인터리버(510B)는 컴포넌트 디 인터리빙을 비트에 적용하는 것이다. 비트 인터리버(115A)가 순회 시프트에 의거하는 intra-QB 퍼뮤테이션을 실시하는 경우, 컴포넌트 디 인터리버(510B)와 비트 인터리버(115A)는 순회 시프트에 의거하는 동일한 구조를 하고 있다. 그러므로 컴포넌트 디 인터리버(510B)를 비트 인터리버(115A)에 내장시킬 수 있다.
보다 구체적으로는, 컴포넌트 디 인터리버(510B)가 각 행에 실시하는 순회 시프트의 시프트 값을 당해 행에 매핑되는 B개의 의사순회블록에 실시하는 intra-QB 퍼뮤테이션에서의 순회 시프트의 시프트 값에 가산한다. 그리고 비트 인터리버(115B)는 M=B에서 M=B×D로 치환된 처리를 실행한다.
또, 상기에 설명한 것과 같이, intra-QB 퍼뮤테이션에서의 순회 시프트는 그 자체 QC　LDPC부호의 정의에 포함된다. 즉, 컴포넌트 디 인터리버(510B)가 실시하는 순회 시프트는 비트 인터리버(115A)가 실시하는 intra-QB 퍼뮤테이션에서의 순회 시프트와 함께 QC-LDPC부호의 정의에 포함시킬 수 있다.
따라서, 송신기의 컴포넌트 디 인터리버와 수신기의 대응하는 컴포넌트 인터리버는 하드웨어 실장에서 불필요한 것이 된다.
이하, 도 31 (b)의 송신기(500C)에 대응하는 본 실시형태의 수신기(700)에 대해 도 32를 이용해서 설명한다. 단, 도 32의 수신기(700)는 도 31 (b)의 송신기(500C)의 기능을 반영하며, 도 32의 수신기(700)는 도 25의 송신기(500A) 및 도 31 (a)의 송신기(500B)에도 대응한다. 또, 도 32의 설명에 있어서 도 10 (a), 도 10 (b)와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다.
수신기(700)는 디 모듈레이터(210), 셀 디 인터리버(720), 컴포넌트 디 인터리버(730), 회전 콘스텔레이션 디매퍼(740), 컴포넌트 인터리버(750), 비트 디 인터리버(760) 및 LDPC 디코더(270)를 구비한다.
셀 디 인터리버(720)는 송신기(500C)의 셀 인터리버(550A)에 의한 재배열 전의 배열로 되돌리기 위해 모듈레이터(210)에서 만들어진 N×Q/(2×B)개의 셀을 디 인터리브 한다(셀 디 인터리브). 이 셀 디 인터리빙은 셀 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 이 셀 디 인터리빙은 예를 들어 1 FEC 블록의 N×Q/(2×B)개의 셀을 입력 순으로 Q/2열 N/B행의 행렬에 열 방향으로 기입하고, 기입한 N×Q/(2×B)개의 셀을 이 행렬에서 행 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
컴포넌트 디 인터리버(730)는 송신기(500C)의 컴포넌트 인터리버(530A)에 의한 재배열 전의 배열로 되돌리기 위해 셀 디 인터리버(720)로부터 출력되는 N×Q/(2×B)개의 셀에서 N×Q/B개의 컴포넌트를 추출하고, 추출한 N×Q/B개의 컴포넌트를 N/(B×D)개의 섹션으로 나누어서, N/(B×D)개의 섹션에서 따로따로 Q×D개의 컴포넌트를 디 인터리빙 한다(컴포넌트 디 인터리빙). 이 컴포넌트 디 인터리빙은 컴포넌트 인터리버(530A)에 의해 실행되는 컴포넌트 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 각 섹션에서의 컴포넌트 디 인터리빙은 예를 들어 Q×D개의 컴포넌트를 입력 순으로 Q열 D행의 행렬에 행 방향으로 기입하고, 각 행에 당해 행에 컴포넌트 인터리버(530A)가 적용한 순회 시프트와는 정확하게 역의 순회 시프트를 적용하며, 순회 시프트된 Q×D개의 컴포넌트를 이 행렬에서 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
회전 콘스텔레이션 디매퍼(740)는 컴포넌트 디 인터리버(730)로부터 입력된 연속하는 2개의 컴포넌트를 쌍으로 한 셀을 차례차례 디매핑하여(소프트) 비트를 추출하여 컴포넌트 인터리버(750)에 출력한다. 또, 회전 콘스텔레이션 디매퍼(750)는 콘스텔레이션 디 로테이터와 QAM 디매핑을 1개의 블록으로 실시하는 것이다. 회전 콘스텔레이션 디매퍼(740)는 송신 측의 D차원 회전 콘스텔레이션의 D개의 변환 PAM심벌에 대응하는 D개의 컴포넌트로 나누어 디 로테이션과 QAM 디매핑을 실시한다. 이 2개의 동작을 결합해서 실장함으로써 복호 성능의 향상이 도모된다. 이 관점은 당해 기술분야에 있어서 잘 알려져 있다.
컴포넌트 인터리버(750)는 송신기(500C)의 컴포넌트 디 인터리버(510B)에 의한 재배열 전의 배열로 되돌리기 위해 회전 콘스텔레이션 디매퍼(740)로부터 출력되는 N×Q개의 (소프트)비트를 N/(B×D)개의 섹션으로 나누어서, N/(B×D)개의 섹션에서 따로따로 B(소프트)비트를 그룹(여기에서는 「(소프트) 비트그룹」이라고 한다)으로 하여 Q×D개의 (소프트)비트그룹을 인터리빙 한다(컴포넌트 인터리빙). 이 컴포넌트 인터리빙은 컴포넌트 디 인터리버(510B)에 의해 이루어지는 컴포넌트 디 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 각 섹션에서의 컴포넌트 인터리빙은 예를 들어 Q×D개의 (소프트)비트그룹을 입력 순으로 Q열 D행의 행렬에 열 방향으로 기입하고, 각 행에 당해 행에 컴포넌트 디 인터리버(510B)가 적용한 순회 시프트와는 정확하게 역의 순회 시프트를 적용해서 순회 시프트된 Q×D개의 (소프트)비트그룹을 이 행렬에서 행 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
비트 디 인터리버(760A)는 M=B로 하여 N×Q개의 (소프트)비트를 N/M개의 섹션으로 분할한다. 그리고 비트 디 인터리버(760)는 N/M개의 섹션에서 따로따로 Q×M개의 (소프트)비트를 디 인터리브 한다(섹션 디 인터리빙). 또, 섹션 디 인터리빙은 송신기(500C)의 비트 인터리버(115A)에 의해 섹션 인터리빙 되기 전의 순서로 되돌리기 위해 섹션 인터리빙과는 역의 퍼뮤테이션의 규칙을 이용한다. 이 섹션 디 인터리빙은 예를 들어 Q×M개의 소프트 비트를 입력 순으로 Q열 M행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 Q×M개의 소프트 비트를 그 행렬로부터 행 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
또, 송신기(500A, 500B, 500C)의 비트 인터리버(115A)에, 섹션 인터리빙 전에 QB 퍼뮤테이션 및/또는 intra-QB 퍼뮤테이션을 실행하는 기능을 추가하는 경우, 비트 디 인터리버(760)에, 섹션 디 인터리빙 후에 intra-QB 퍼뮤테이션 및/또는 QB 퍼뮤테이션과 역의 규칙의 인터리빙을 실행하는 기능을 추가하면 좋다.
송신기(500B, 500C)에 관해서 컴포넌트 디 인터리버(510B)를 비트 인터리버(115A)에 포함시킬 수 있는 것으로 설명하였다. 이와 마찬가지로, 컴포넌트 인터리버(750)에 의한 순회 시프트를 비트 디 인터리버(760)에 의해 실행되는 intra-QB 퍼뮤테이션에 관련하는 순회 시프트에 포함시킬 수 있다. 또, 컴포넌트 인터리버(750)에 의한 순회 시프트를 비트 디 인터리버(760)에 의해 실행되는 intra-QB 퍼뮤테이션에 관련하는 순회 시프트와 함께 LDPC부호의 정의에 포함시킬 수 있다. 따라서, 컴포넌트 인터리버(750)는 하드웨어에 실장할 필요가 없다. 단, 비트 인터리버(760)는 M=B에서 M=B×D로 치환하는 처리를 실행한다.
이것은 반복복호를 이용하는 수신기에 있어서 특히 유리하다.
이하, 반복복호를 이용하는 수신기(700A)에 대해 도 33 (a)를 이용해서 설명한다. 단, 도 33 (a)는 도 32의 셀 디 인터리버(720) 이후를 나타낸 것이다. 또, 도 33 (a)의 설명에 있어서 도 10 (a), 도 10 (b) 및 도 32와 실질적으로 동일한 처리를 실행하는 처리블록에는 동일한 부호를 부여하고, 중복 기재를 생략한다. 단, 송신기(500B, 500C)의 비트 인터리버(115A)에 대응하는 비트 인터리버와 비트 디 인터리버는 하드웨어에 필요가 없으므로 포함되어 있지 않다.
수신기(700A)는 컴포넌트 디 인터리버(730), 회전 콘스텔레이션 디매퍼(740A), 컴포넌트 인터리버(750), 가산기(770), LDPC 디코더(370), 감산기(780) 및 컴포넌트 디 인터리버(790)를 구비한다.
컴포넌트 디 인터리버(790)는 감산기(780)로부터 출력되는 N×Q개의 외부정보를 N/(B×D)개의 섹션으로 나누어서, N/(B×D)개의 섹션에서 따로따로 B개의 외부정보를 그룹(여기에서는 「외부정보 그룹」이라고 부른다)으로 하여 Q×D개의 외부정보 그룹을 디 인터리빙 한다(컴포넌트 디 인터리빙). 이 컴포넌트 디 인터리빙은 송신기(500B, 500C)의 컴포넌트 디 인터리버(510B)에 의해 이루어지는 컴포넌트 디 인터리빙과 같은 퍼뮤테이션의 규칙을 이용한다. 각 섹션에서의 컴포넌트 디 인터리빙은 예를 들어 Q×D개의 외부정보 그룹을 입력 순으로 Q열 D행의 행렬에 행 방향으로 기입하고, 각 행에 당해 행에 컴포넌트 디 인터리버(510B)가 적용한 순회 시프트와 정확하게 같은 순회 시프트를 적용해서, 순회 시프트된 Q×D개의 외부정보를 이 행렬에서 열 방향으로 판독함으로써 등가인 처리를 실행하는 것에 의해 실현된다.
또, 회전 콘스텔레이션 디매퍼(740A), 가산기(770), LDPC 디코더(370) 및 감산기(780)의 처리는 도 11을 이용해서 상세하게 설명한 콘스텔레이션 디매퍼(330), 가산기(350), LDPC 디코더(370) 및 감산기(380)의 처리내용과 실질적으로 동일하다.
컴포넌트 인터리버(750)와 컴포넌트 디 인터리버(790)는 반복복호 루프의 일부이다. 그러므로 이들이 순회 시프트를 사용해서 실행된 경우 반복복호 디코더의 실장이 매우 간단해진다. 이들이 실시하는 순회 시프트는 LDPC 디코더(370)가 이용하는 LDPC부호의 정의에 비트 디 인터리버의 순회 시프트와 함께 포함시키는 것이 가능하다. 따라서, 도 33 (b)에 나타내는 것과 같이 수신기(700B)의 구조를 수신기(700A)에서 회전 콘스텔레이션 디매퍼(740A)와 LDPC 디코더(370) 사이에서 컴포넌트 인터리버(750)와 컴포넌트 디 인터리버(790)를 제거한 구조로 할 수 있다.
이에 의해 회전 콘스텔레이션 디매퍼(740A)와 LDPC 디코더(370)를 더 간극 없이 결합하는 것이 가능하게 된다. 그 결과, 그들은 지연(latency) 없이 데이터를 교환할 수 있다. 그러므로 도 33 (b)의 수신기(700B)는 도 33 (a)의 수신기(700A)보다 실장 효율이 우수하다는 것은 분명하다.
반복복호 루프의 최적화에 더하여, 반복복호 루프 외에 있는 컴포넌트 인터리버(730)의 효율적인 실장을 가능하게 한다. 이것이 어떻게 실현되는가를 도 33(c)에 나타낸다.
도 28, 도 29에 나타내는 각 행에 있어서 셀 메모리(795)의 각 행의 Q/2개의 셀이 컴포넌트 디 인터리버(730)에 의해 판독되고 순회 시프트 되어 동일한 장소, 즉 동일한 주소에 기입되어 되돌려진다. 부가적인 메모리도 필요하지 않고, 순회 시프트는 FEC 블록 전체가 아니라 행 단위로 실행되므로 지연시간이 매우 작다.
≪보충≫
본 발명은 상기 실시형태에서 설명한 내용으로 한정되지 않으며, 본 발명의 목적과 그에 관련 또는 부수하는 목적을 달성하기 위한 어떠한 형태에 있어서도 실시 가능하며, 예를 들어 이하라도 좋다.
(1) 상기 실시형태는 하드웨어와 소프트웨어를 사용한 실장에 관한 것이라도 좋다. 상기 실시형태는 컴퓨팅 디바이스(프로세서)를 사용해서 실장 또는 실행되어도 좋다. 컴퓨팅 디바이스 또는 프로세서는 예를 들어 메인 프로세서/범용 프로세서(general purpose processor), 디지털신호 프로세서(DSP), ASIC(application specific integrated circuit), FPGA(field programmable gate array), 다른 프로그래머블 논리 디바이스 등이라도 좋다. 상기 실시형태는 이들 디바이스의 결합에 의해 실행되거나 혹은 실현되어도 좋다.
(2) 상기 실시형태는 프로세서에 의해, 또는 직접 하드웨어에 의해 실행되는 소프트웨어 모듈의 구조에 의해 실현되어도 좋다. 또, 소프트웨어 모듈과 하드웨어 실장의 조합도 가능하다. 소프트웨어 모듈은 다양한 종류의 컴퓨터 판독 가능한 스토리지 미디어, 예를 들어 RAM, EPROM, EEPROM, 플래시메모리, 레지스터, 하드디스크, CD-ROM, DVD 등에 보존되어도 좋다.
(3) 상기 실시형태(2)에 있어서 도 25, 도 31 (a) 및 도 31 (b)에 나타내는 것과 같이 셀 인터리버(550A)는 컴포넌트 인터리버(530A)의 후단에 배치하는 것으로 하였다. 이에 한정되지 않으며, 도 2 5및 도 31 (a)에서는 QAM 매퍼(130A)의 후단에 배치해도 좋고, 도 31 (b)에서는 비트 인터리버(115A)의 후단에 배치해도 좋다. 이 경우, 도 32에서는 셀 디 인터리버(720)는 컴포넌트 인터리버(750)의 후단에 배치하면 좋다.
≪보충(2)≫
실시형태 등에 관한 송신처리방법, 송신기, 수신처리방법 및 수신기와 그 효과에 대해서 정리한다.
제 1 송신방법은, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신방법으로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 상기 송신방법은, 상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하고, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누어서, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되며, 각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하며, 각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 당해 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 당해 직교행렬은 D차원 벡터의 각 차원의 요소의 값이 적어도 2개의 차원에 분산시키는 행렬이고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 상기 D차원 벡터로부터 형성되며, 각 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 각 스텝을 포함한다.
제 1 송신기는, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신기로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 상기 송신기는, 상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하고, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누어서, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 비트 인터리버와, 각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 콘스텔레이션 매퍼와, 각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 당해 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 당해 직교행렬은 D차원 벡터의 각 차원의 요소의 값이 적어도 2개의 차원에 분산시키는 행렬이고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 상기 D차원 벡터로부터 형성되어 각 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 콘스텔레이션 로테이터를 구비한다.
제 1 송신방법 또는 제 1 송신기에 의하면, 복수의 차원 수 D를 수신기가 사용하는 것에 기인하여 수신기의 구조가 복잡해져 버리는 것을 회피할 수 있다.
제 2 송신방법은 제 1 송신방법에 있어서,
상기 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q렬 (B×D)행의 섹션 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 당해 (B×D)×Q비트를 당해 섹션 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가이다.
제 2 송신방법에 의하면, 부호어에 대한 비트 퍼뮤테이션을 효율적으로 실시할 수 있다.
제 3 송신방법은, 제 1 송신방법에 있어서, N×Q/B개의 상기 변환 실수치 심벌의 N×Q/(2×B)개의 상기 복소 심벌에의 매핑을, 각 상기 D차원 회전 콘스텔레이션의 D개의 상기 변환 실수치 심벌이 D개의 연속하는 상기 복소 심벌의 D개의 실수 컴포넌트 또는 D개의 연속하는 상기 복소 심벌의 D개의 허수 컴포넌트에 매핑되도록 실행한다.
제 4 송신방법은 제 1 송신방법에 있어서, N×Q/B개의 상기 변환 실수치 심벌의 N×Q/(2×B)개의 상기 복소 심벌에의 매핑을, 동일한 상기 섹션에 속하는 연속하는 상기 비트그룹을 기초로 만들어진 2개의 상기 D차원 회전 콘스텔레이션의 각 D개의 상기 변환 실수치 심벌이 각각 동일한 연속하는 D개의 상기 복소 심벌에 매핑되도록 실행한다.
제 1 수신방법은, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신방법으로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 M=B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 상기 수신방법은, 수신한 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하는 디매핑을 실시하고, 디매핑에 의해 얻은 N×Q비트를 N/M=N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 송신기에 의해 이루어진 비트 퍼뮤테이션과는 역의 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해서 적용하는 각 스텝을 포함한다.
제 1 수신기는, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신기로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 M=B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 상기 수신기는, 수신한 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하는 디매핑을 실시하는 콘스텔레이션 디매퍼와, 디매핑에 의해 얻은 N×Q비트를 N/M=N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 송신기에 의해 이루어진 비트 퍼뮤테이션과는 역의 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해서 적용하는 비트 디 인터리버를 구비한다.
제 1 수신방법 또는 제 1 수신기에 의하면, 복수의 차원 수 D를 사용하는 경우에서도 수신기의 구조가 복잡해지는 것을 회피할 수 있다.
제 2 수신방법은, 제 1 수신방법에 있어서, 상기 역의 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q렬 (B×D)행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 당해 (B×D)×Q비트를 당해 섹션 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가이다.
제 2 수신기는, 제 1 수신기에 있어서, 상기 역의 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q렬 (B×D)행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 당해 (B×D)×Q비트를 당해 섹션 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가이다.
제 2 수신방법 및 제 2 수신기에 의하면, 디매핑의 결과 얻은 비트에 대한 원래의 배열로 되돌리는 처리를 효율적으로 실시할 수 있다.
제 3 수신기는, 제 1 수신기에 있어서, 상기 콘스텔레이션 디매퍼로부터 출력되는 N×Q비트를 기억하며, P개의 제 1 메모리뱅크에 병렬로 분할되고, P는 Q의 약수인 제 1 메모리를 더 구비하고, 상기 콘스텔레이션 디매퍼는 복수의 콘스텔레이션 디매퍼 유닛을 구비하고, 상기 복수의 콘스텔레이션 디매퍼 유닛은 P/2개의 디매퍼 뱅크로 분할되고, 각 상기 디매퍼 뱅크는 상기 제 1의 메모리의 2개의 인접하는 메모리뱅크에 액세스하도록 만들어져 있다.
제 3 수신기에 의하면, 수신기가 사용하는 차원 수 D에 의존하지 않는 간단한 구조의 수신기를 제공할 수 있다.
제 4 수신기는 제 3 수신기에 있어서, N×Q/(2×B)개의 상기 복소 심벌을 기억하며, P개의 제 2 메모리뱅크에 병렬로 분할된 제 2 메모리를 더 구비하며, 각 상기 디매퍼 뱅크는 상기 제 2 메모리의 2개의 인접하는 메모리뱅크에 더 액세스하도록 만들어져 있다.
제 4 수신기에 의하면, 수신기가 사용하는 차원 수 D에 의존하지 않는 간단한 구조의 수신기를 제공할 수 있다.
제 5 송신방법은, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신방법으로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 상기 송신방법은, B비트를 실수치 심벌에 매핑하며, D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 당해 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 당해 직교행렬은 D차원 벡터의 각 차원의 요소의 값이 적어도 2개의 차원에 분산시키는 행렬이며, N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 나누어서, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 당해 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회 시프트를 적용하며, 순회 시프트된 당해 Q×D개의 상기 변환 실수치 심벌을 당해 행렬에서 행 방향으로 판독하는 처리와 등가인 각 스텝을 포함한다.
제 2 송신기는, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신기로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 상기 송신기는, B비트를 실수치 심벌에 매핑하는 콘스텔레이션 매퍼와, D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 당해 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 당해 직교행렬은 D차원 벡터의 각 차원의 요소의 값이 적어도 2개의 차원에 분산시키는 행렬인 콘스텔레이션 로테이터와, N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 나누어서, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 당해 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회 시프트를 적용하며, 순회 시프트된 당해 Q×D개의 상기 변환 실수치 심벌을 당해 행렬에서 행 방향으로 판독하는 처리와 등가인 컴포넌트 인터리버를 구비한다.
제 5 송신방법 또는 제 2 송신기에 의하면, 제 1 콘스텔레이션 퍼뮤테이션이 부호어의 부호화에 이용하는 의사순회 저밀도 패리티검사 부호의 의사 순회 구조에 적합한 것이 되며, 높은 병렬도로 효율적인 제 1 콘스텔레이션 퍼뮤테이션을 실현할 수 있다.
제 6 송신방법은 제 5 송신방법에 있어서, 상기 제 1 컴포넌트 퍼뮤테이션 적용 후의 연속하는 2개의 상기 변환 실수치 심벌을 복소 심벌에 매핑하고, 복소 심벌 퍼뮤테이션을 N×Q/(2×B)개의 상기 복소 심벌에 적용하며, 상기 복소 심벌 퍼뮤테이션은 N×Q/(2×B)개의 상기 복소 심벌을 Q/2열 N/B행의 복소 심벌 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 N×Q/(2×B)개의 상기 복소 심벌을 당해 복소 심벌 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 스텝을 더 포함한다.
제 6 송신방법에 의하면, 동일한 D차원 회전 콘스텔레이션의 D개의 변환 PAM심벌을 전송하는 D개의 복소 심벌을 1개의 부호어로부터 만들어지는 복수의 복소 심벌에 있어서 상당히 균등하게 분산시킬 수 있다.
제 7 송신방법은 제 5 송신방법에 있어서, 상기 B비트를 실수치 심벌에 매핑한 결과 얻은 N×Q/B개의 상기 실수치 심벌을 N/(B×D)개의 섹션으로 나누어서, 제 2 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 실수치 심벌에 적용하며, 각 상기 섹션의 제 2 컴포넌트 퍼뮤테이션은 Q×D개의 상기 실수치 심벌을 Q열 D행의 제 2 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 당해 제 2 컴포넌트 퍼뮤테이션 행렬의 각 행에 상기 제 1 컴포넌트 퍼뮤테이션에서의 상기 순회 시프트와는 역의 순회 시프트를 적용하며, 순회 시프트된 당해 Q×D개의 상기 실수치 심벌을 당해 제 2 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 스텝을 더 포함한다.
제 7 송신방법에 의하면, 제 2 컴포넌트 퍼뮤테이션을 이용함으로써 복소 심벌 퍼뮤테이션에 의한 복소 심벌의 분산 효과가 제 1 컴포넌트 퍼뮤테이션으로 경감되지 않도록 하는 것이 가능해진다.
제 8 송신방법은 제 5 송신방법에 있어서, 상기 행렬의 k행에 적용하는 상기 순회 시프트는 k×Q/D이며, k는 0에서부터 시작되는 행 인덱스이다.
제 9 송신방법은 제 5 송신방법에 있어서, 상기 행렬의 k행에 적용하는 상기 순회 시프트는 짝수이다.
제 3 수신방법은, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신방법으로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 상기 수신방법은, N×Q/(2×B)개의 복소 심벌에 의거하는 N×Q/B개의 컴포넌트를 N/(B×D)개의 섹션으로 나누어서, 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 컴포넌트에 적용하며, 각 상기 섹션의 상기 컴포넌트 퍼뮤테이션은 Q×D개의 상기 컴포넌트를 Q열 D행의 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 당해 컴포넌트 퍼뮤테이션 행렬의 각 행에 송신 측에서의 순회 시프트와는 역의 순회 시프트를 적용하며, 순회 시프트된 당해 Q×D개의 상기 컴포넌트를 당해 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가이며, 컴포넌트 퍼뮤테이션 적용 후의 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하는 디매핑을 실시하는 각 스텝을 포함한다.
제 5 수신기는, D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신기로, 실수치 심벌은 B비트를 부호화한 것이고, 상기 부호어는 N개의 의사순회블록으로 이루어지며, 각 상기 의사순회블록은 Q비트로 이루어지고, 각 콘스텔레이션 블록은 동일한 B×D개의 의사순회블록으로부터 만들어진 2개의 D차원 벡터로부터 만들어지며, 각 상기 D차원 벡터는 B×D개의 의사순회블록 각각의 1비트로부터 만들어진 것이고, 상기 수신기는, N×Q/(2×B)개의 복소 심벌에 의거하는 N×Q/B개의 컴포넌트를 N/(B×D)개의 섹션으로 나누어서, 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 컴포넌트에 적용하며, 각 상기 섹션의 상기 컴포넌트 퍼뮤테이션은 Q×D개의 상기 컴포넌트를 Q열 D행의 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 당해 컴포넌트 퍼뮤테이션 행렬의 각 행에 송신 측에서의 순회 시프트와는 역의 순회 시프트를 적용하며, 순회 시프트된 당해 Q×D개의 상기 컴포넌트를 당해 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 컴포넌트 디 인터리버와, 컴포넌트 퍼뮤테이션 적용 후의 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하는 디매핑을 실시하는 회전 콘스텔레이션 디매퍼를 구비한다.
제 3 수신방법 또는 제 5 수신기에 의하면, 복수의 차원 수 D를 사용하는 경우에서도 수신기의 구조가 복잡하게 되는 것을 회피할 수 있어 컴포넌트 퍼뮤테이션이 부호어의 부호화에 이용하는 의사순회 저밀도 패리티검사 부호의 의사 순회 구조에 적합한 것이 되어, 높은 병렬도로 효율적인 컴포넌트 퍼뮤테이션을 실현할 수 있다.
본 발명은 의사순회 저밀도 패리티검사 부호와 함께 회전 콘스텔레이션을 이용하는 통신시스템에서 실행되는 송신방법 및 수신방법에서 이용할 수 있다.
100A, 500A, 500B, 500C 송신기
110 LDPC 인코더
115A, 120A 비트 인터리버
130A QAM 매퍼
140A 콘스텔레이션 로테이터
150 모듈레이터
200A, 300A, 700, 700A, 700B 수신기
210 디 모듈레이터
220A 비 반복 디코더
230, 330 콘스텔레이션 디매퍼
250A 비트 디 인터리버
270, 370 LDPC 디코더
320A 반복 디코더
350, 770 가산기
380, 780 감산기
390 비트 인터리버
510A, 510B 컴포넌트 디 인터리버
520A 콘스텔레이션 로테이터
530A 컴포넌트 인터리버
550A 셀 인터리버
570 회전 콘스텔레이션 매퍼
720 셀 디 인터리버
730 컴포넌트 디 인터리버
740, 740A 회전 콘스텔레이션 디매퍼
750 컴포넌트 인터리버
760 비트 디 인터리버
790 컴포넌트 디 인터리버

Claims (19)

  1. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 (repeat accumulate) 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신방법으로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 송신방법은,
    상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션(bit permutation)을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하여, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누며, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 스텝과,
    각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 스텝과,
    각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 D차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하며, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    2개의 상기 D차원 회전 콘스텔레이션으로부터 1개의 콘스텔레이션 블록이 형성되며, 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함하는 송신방법.
  2. 청구항 1에 있어서,
    상기 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q열 (B×D)행의 섹션 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 (B×D)×Q비트를 상기 섹션 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 송신방법.
  3. 청구항 1에 있어서,
    N×Q/B개의 상기 변환 실수치 심벌의 N×Q/(2×B)개의 상기 복소 심벌에의 매핑을,
    각 상기 D차원 회전 콘스텔레이션의 D개의 상기 변환 실수치 심벌이 D개의 연속하는 상기 복소 심벌의 D개의 실수 컴포넌트 또는 D개의 연속하는 상기 복소 심벌의 D개의 허수 컴포넌트에 매핑되도록 실행하는 송신방법.
  4. 청구항 1에 있어서,
    N×Q/B개의 상기 변환 실수치 심벌의 N×Q/(2×B)개의 상기 복소 심벌에의 매핑을,
    동일한 상기 섹션에 속하는 연속하는 상기 비트그룹을 기초로 만들어진 2개의 상기 D차원 회전 콘스텔레이션의 각 D개의 상기 변환 실수치 심벌이 각각 동일한 연속하는 D개의 상기 복소 심벌에 매핑되도록 실행하는 송신방법.
  5. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신방법으로,
    상기 부호어는 N개의 의사순회블록으로 이루어지고,
    각 상기 의사순회블록은 Q비트로 이루어지며,
    상기 부호어는 송신기에 의해 소정의 송신방법을 이용하여 송신되고,
    상기 송신방법은,
    상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하여, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누며, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 스텝과,
    각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 스텝과,
    각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 Ｄ차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하고, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    2개의 상기 Ｄ차원 회전 콘스텔레이션으로부터 1개의 콘스텔레이션 블록이 형성되며, 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함하고,
    상기 수신방법은,
    수신한 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는 (N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하여 디매핑을 실시하는 스텝과,
    디매핑에 의해 얻은 N×Q비트를 N/M=N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 상기 송신기에 의해 이루어진 비트 퍼뮤테이션과는 역의 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해서 적용하는 스텝을 포함하는 수신방법.
  6. 청구항 5에 있어서,
    상기 역의 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q열 (B×D)행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 (B×D)×Q비트를 상기 섹션 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 수신방법.
  7. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신기로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 송신기는,
    상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하여, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누며, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 비트 인터리버와,
    각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 콘스텔레이션 매퍼와,
    각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 Ｄ차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하고, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬이고, 2개의 상기 D차원 회전 콘스텔레이션으로부터 1개의 콘스텔레이션 블록이 형성되며, 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 콘스텔레이션 로테이터를 구비하는 송신기.
  8. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신기로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 부호어는 송신기에 의해서 소정의 송신방법을 이용하여 송신되며,
    상기 송신방법은,
    상기 부호어를 N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해 적용하여, 각 상기 섹션의 재배열된 (B×D)×Q비트를 M=(B×D) 비트로 이루어지는 Q개의 비트그룹으로 나누며, 상기 비트 퍼뮤테이션은 상기 의사순회블록의 Q비트가 Q개의 다른 비트그룹에 매핑되도록 적용되는 스텝과,
    각 상기 비트그룹의 각 B비트를 실수치 심벌에 매핑하는 스텝과,
    각 상기 비트그룹으로부터 만들어진 D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 Ｄ차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하고, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    2개의 상기 Ｄ차원 회전 콘스텔레이션으로부터 1개의 콘스텔레이션 블록이 형성되며, 상기 콘스텔레이션 블록의 2×D개의 변환 실수치 심벌이 D개의 복소 심벌에 매핑되고, 또한, 상기 D차원 회전 콘스텔레이션의 D개의 변환 실수치 심벌이 D개의 다른 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함하고,
    상기 수신기는,
    수신한 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는 (N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하여 디매핑을 실시하는 콘스텔레이션 디매퍼와,
    디매핑에 의해 얻은 N×Q비트를 N/M=N/(B×D)개의 섹션으로 분할하고, 각 상기 섹션은 M=B×D개의 상기 의사순회블록으로 이루어지며, 상기 송신기에 의해 이루어진 비트 퍼뮤테이션과는 역의 비트 퍼뮤테이션을 각 상기 섹션의 M×Q=(B×D)×Q비트에 대해서 적용하는 비트 디 인터리버를 구비하는 수신기.
  9. 청구항 8에 있어서,
    상기 역의 비트 퍼뮤테이션은 각 상기 섹션에 있어서 (B×D)×Q비트를 Q열 (B×D)행의 섹션 퍼뮤테이션 행렬에 열 방향으로 기입하고, 기입한 (B×D)×Q비트를 상기 섹션 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 수신기.
  10. 청구항 8에 있어서,
    상기 콘스텔레이션 디매퍼로부터 출력되는 N×Q비트를 기억하며, P개의 제 1 메모리뱅크로 분할되고, P는 Q의 약수인 제 1 메모리를 더 구비하며,
    상기 콘스텔레이션 디매퍼는 복수의 콘스텔레이션 디매퍼 유닛을 구비하고, 상기 복수의 콘스텔레이션 디매퍼 유닛은 P/2개의 디매퍼 뱅크로 분할되고, 각 상기 디매퍼 뱅크는 상기 제 1 메모리의 2개의 인접하는 메모리뱅크에 액세스하도록 만들어져 있는 수신기.
  11. 청구항 10에 있어서,
    N×Q/(2×B)개의 상기 복소 심벌을 기억하며, P개의 제 2 메모리뱅크로 병렬로 분할된 제 2 메모리를 더 구비하며,
    각 상기 디매퍼 뱅크는 상기 제 2 메모리의 2개의 인접하는 메모리뱅크에 액세스하도록 만들어져 있는 수신기.
  12. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신방법으로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 송신방법은,
    B비트를 실수치 심벌에 매핑하는 스텝과,
    D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하고, 상기 D차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D비트로부터 만들어진 D개의 실수치 심벌을 요소로 하며, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 나누고, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 상기 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 변환 실수치 심벌을 상기 제 1 상기 컴포넌트 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 스텝을 포함하는 송신방법.
  13. 청구항 12에 있어서,
    상기 제 1 컴포넌트 퍼뮤테이션 적용 후의 연속하는 2개의 상기 변환 실수치 심벌을 복소 심벌에 매핑하고, 복소 심벌 퍼뮤테이션을 N×Q/(2×B)개의 상기 복소 심벌에 적용하며, 상기 복소 심벌 퍼뮤테이션은 N×Q/(2×B)개의 상기 복소 심벌을 Q/2열 N/B행의 복소 심벌 퍼뮤테이션 행렬에 행 방향으로 기입하고, 기입한 N×Q/(2×B)개의 상기 복소 심벌을 상기 복소 심벌 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 스텝을 더 포함하는 송신방법.
  14. 청구항 12에 있어서,
    상기 B비트를 실수치 심벌에 매핑한 결과 얻은 N×Q/B개의 상기 실수치 심벌을 N/(B×D)개의 섹션으로 나누고, 제 2 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 실수치 심벌에 적용하며, 각 상기 섹션의 제 2 컴포넌트 퍼뮤테이션은 Q×D개의 상기 실수치 심벌을 Q열 D행의 제 2 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 상기 제 2 컴포넌트 퍼뮤테이션 행렬의 각 행에 상기 제 1 컴포넌트 퍼뮤테이션에서의 상기 순회 시프트와는 역의 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 실수치 심벌을 상기 제 2 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 스텝을 더 포함하는 송신방법.
  15. 청구항 12에 있어서,
    상기 제 1 컴포넌트 퍼뮤테이션 행렬의 k행에 적용하는 상기 순회 시프트는 k×Q/D이며, k는 0에서부터 시작되는 행 인덱스인 송신방법.
  16. 청구항 12에 있어서,
    상기 제 1 컴포넌트 퍼뮤테이션 행렬의 k행에 적용하는 상기 순회 시프트는 짝수인 송신방법.
  17. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신방법으로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 부호어는 송신기에 의해서 소정의 송신방법을 이용하여 송신되며,
    상기 송신방법은,
    B비트를 실수치 심벌에 매핑하는 스텝과,
    D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 Ｄ차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하고, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 분할하고, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 상기 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회시프트를 적용하여, 순회시프트된 Q×D개의 상기 변환 실수치 심벌을 상기 제 1 컴포넌트 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 스텝과,
    상기 제 1 컴포넌트 퍼뮤테이션 적용 후의 연속하는 2개의 상기 변환 실수치 심벌을 1개의 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함하고,
    상기 수신방법은,
    N×Q/(2×B)개의 복소 심벌에 의거하여 N×Q/B개의 컴포넌트를 N/(B×D)개의 섹션으로 나누고, 제 2 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 컴포넌트에 적용하며, 각 상기 섹션의 상기 제 2 컴포넌트 퍼뮤테이션은 Q×D개의 상기 컴포넌트를 Q열 D행의 제 2 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 상기 제 2 컴포넌트 퍼뮤테이션 행렬의 각 행에 상기 송신방법에서의 순회 시프트와는 역의 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 컴포넌트를 상기 제 2 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가이며,
    상기 제 2 컴포넌트 퍼뮤테이션 적용 후의 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하여 디매핑을 실시하는 스텝을 포함하는 수신방법.
  18. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 송신하는 송신기로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 송신기는,
    B비트를 실수치 심벌에 매핑하는 콘스텔레이션 매퍼와,
    D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하고, 상기 D차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D비트로부터 만들어진 D개의 실수치 심벌을 요소로 하며, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 콘스텔레이션 로테이터와,
    N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 나누고, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 상기 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 변환 실수치 심벌을 상기 제 1 컴포넌트 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 컴포넌트 인터리버를 구비하는 송신기.
  19. D차원 회전 콘스텔레이션을 이용하는 통신시스템에서의 리피트 어큐뮤레이트 의사순회 저밀도 패리티검사 부호를 포함하는 의사순회 저밀도 패리티검사 부호의 부호어를 수신하는 수신기로,
    상기 부호어는 N개의 의사순회블록으로 이루어지며,
    각 상기 의사순회블록은 Q비트로 이루어지고,
    상기 부호어는 송신기에 의해서 소정의 송신방법을 이용하여 송신되며,
    상기 송신방법은,
    B비트를 실수치 심벌에 매핑하는 스텝과,
    D개의 상기 실수치 심벌을 요소로 하는 D차원 벡터에 D행 D열의 직교행렬을 승산함으로써 상기 D차원 벡터를 D개의 변환 실수치 심벌을 요소로 하는 D차원 회전 콘스텔레이션으로 변환하며, 상기 Ｄ차원 벡터는 B×D개의 의사순회블록의 각각으로부터 1비트씩의 B×D 비트로부터 만들어진 D개의 실수치 심벌을 요소로 하고, 상기 직교행렬은 D차원 벡터의 각 차원의 요소의 값을 적어도 2개의 차원에 분산시키는 행렬인 스텝과,
    N×Q/B개의 상기 변환 실수치 심벌을 N/(B×D)개의 섹션으로 분할하고, 제 1 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 변환 실수치 심벌에 적용하며, 각 상기 섹션의 제 1 컴포넌트 퍼뮤테이션은 Q×D개의 상기 변환 실수치 심벌을 Q열 D행의 제 1 컴포넌트 퍼뮤테이션 행렬에 열 방향으로 기입하고, 상기 제 1 컴포넌트 퍼뮤테이션 행렬의 각 행에 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 변환 실수치 심벌을 상기 제 1 컴포넌트 퍼뮤테이션 행렬에서 행 방향으로 판독하는 처리와 등가인 스텝과,
    상기 제 1 컴포넌트 퍼뮤테이션 적용 후의 연속하는 2개의 상기 변환 실수치 심벌을 1개의 복소 심벌에 매핑되도록 N×Q/B개의 상기 변환 실수치 심벌을 N×Q/(2×B)개의 상기 복소 심벌에 매핑하는 스텝을 포함하고,
    상기 수신기는,
    N×Q/(2×B)개의 복소 심벌에 의거하여 N×Q/B개의 컴포넌트를 N/(B×D)개의 섹션으로 나누고, 제 2 컴포넌트 퍼뮤테이션을 각 상기 섹션의 Q×D개의 상기 컴포넌트에 적용하며, 각 상기 섹션의 상기 제 2 컴포넌트 퍼뮤테이션은 Q×D개의 상기 컴포넌트를 Q열 D행의 제 2 컴포넌트 퍼뮤테이션 행렬에 행 방향으로 기입하고, 상기 제 2 컴포넌트 퍼뮤테이션 행렬의 각 행에 상기 송신방법에서의 순회 시프트와는 역의 순회 시프트를 적용하여, 순회 시프트된 Q×D개의 상기 컴포넌트를 상기 제 2 컴포넌트 퍼뮤테이션 행렬에서 열 방향으로 판독하는 처리와 등가인 컴포넌트 디 인터리버와,
    상기 제 2 컴포넌트 퍼뮤테이션 적용 후의 N×Q/(2×B)개의 복소 심벌에 대해서 각각이 D개의 변환 실수치 심벌을 요소로 하는(N×Q)/(B×D)개의 상기 D차원 벡터를 기초로 만들어진 D차원 회전 콘스텔레이션에 의거하여 디매핑을 실시하는 회전 콘스텔레이션 디매퍼를 구비하는 수신기.
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