KR101472843B1

KR101472843B1 - 디스플레이 포트 기능 테스트 장치, 이를 이용하는디스플레이 포트 기능 테스트 시스템 및 방법

Info

Publication number: KR101472843B1
Application number: KR1020080067429A
Authority: KR
Inventors: 김택영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-07-11
Filing date: 2008-07-11
Publication date: 2014-12-15
Also published as: KR20100007023A; US7975181B2; US20100011249A1

Abstract

디스플레이 포트 기능 테스트 장치는 디스플레이 포트(Display Port; 이하, DP) 송신부, 에프 피 지 에이 (Field Programmable Gate Array; 이하, FPGA) 및 메모리를 포함한다. DP 송신부는 디스플레이 패널에 구비된 DP 타임 콘트롤러에 연결신호들을 전송한다. FPGA는 DP 타임 콘트롤러에 테스트 신호를 인가하거나, DP 송신부가 DP 타임 콘트롤러에 전송하는 연결신호들을 제어한다. 메모리는 연결신호들 또는 테스트 신호에 응답하여 DP 타임 콘트롤러가 출력하는 데이터를 기초로 DP 기능의 합격/불합격을 판정하는 소프트웨어가 탑재된다.

Description

디스플레이 포트 기능 테스트 장치, 이를 이용하는 디스플레이 포트 기능 테스트 시스템 및 방법{DEVICE FOR TESTING A DISPLAY PORT FUNCTION, AND SYSTEM AND METHODE FOR TESTING A DISPLAY PORT FUNCTION USING THE SAME}

본 발명은 디스플레이 포트의 기능 검사 시에 사용되는 디스플레이 포트 기능 테스트 장치, 이를 이용하는 디스플레이 포트 기능 테스트 시스템 및 방법에 관한 것이다.

최근 액정표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 및 고화질 텔레비전(High-Definition Television; HDTV) 등의 디스플레이 패널 발달에 따라, 대용량의 영상 데이터를 전송하기 위한 인터페이스(Interface)가 중요한 역할을 하고 있다.

인터페이스를 다양한 디스플레이 패널에 적용하기 위해 인터페이스의 표준을 만들어 사용하고 있다. 인터페이스는 디스플레이 패널들과 구동장치 등의 주변기기와의 연결을 담당하는 외부 인터페이스와 디스플레이 패널 내부 소자들간의 연결을 위한 내부 인터페이스로 분류된다.

일반적인 내부 인터페이스 표준으로서 엘 브이 디 에스(Low Voltage Differential Signalling; 이하, LVDS)가 사용되고 있다. LVDS는 사용자가 아날로그 및 디지털 신호 처리 블록을 별도의 보드인 스케일러 보드에 배치하여, 아날로그-디지털 변환기(A/D Converter)에 의해 디지털화된 데이터를 케이블을 이용하여 전송할 수 있도록 하는 기술이다. 여기서, LV(Low Voltage), 즉 저전압이라는 것은 LVDS가 표준 전압인 5V 대신에 3.3V 또는 1.5V를 사용한다는 의미이다. LVDS는 마더보드와 디스플레이 패널에서 보다 적은 수의 전선이 사용될 수 있기 때문에 랩탑 컴퓨터에서 광범위하게 사용된다.

일반적인 외부 인터페이스 표준으로서 디 브이 아이(Digital Video/Visual Interactive; 이하, DVI)가 사용되고 있다. DVI는 이미지를 디지털 데이터로 저장하였다가 컴퓨터의 모니터로 재생할 수 있는 동화상 기술이다.

최근에는 차세대 인터페이스로서 디스플레이 포트(Display Port; 이하, DP) 및 유 디 아이(Unified Display Interface; UDI)가 제안되고 있다. 특히, DP는 비디오 일렉트로닉스 표준화 협회(Video Electronics Standard Association; VESA)가 발표한 새로운 디지털 디스플레이 인터페이스 표준으로서, 일반적으로 분리되어 있는 내부 인터페이스 및 외부 인터페이스를 통합하는 기술이다. DP는 두 개의 인터페이스를 하나로 합치면서 테이터 대역폭을 넓혀, DVI에 비해 2배 이상인 10.8Gbps의 대역폭으로 1080p의 스트림 3개를 동시에 전달하여 고화질의 영상 신호 전송을 가능하게 한다.

또한, DP를 인터페이스로 적용한 디스플레이 패널은, 기존의 LVDS를 내부 인터페이스로 적용한 디스플레이 패널에서 외부 인터페이스인 DVI가 제공하는 신호를 디지털 신호로 출력하는 스케일러 보드가 삭제된다. 스케일러 보드가 삭제된 대신에 DP 기능을 수행하는 DP 타임 콘트롤러가 디스플레이 패널 내부의 인쇄회로 기판(Printed Circuit Board; PCB) 상에 구비되므로 경제적, 공간적 이점이 있다.

DP에 의하여 컴퓨터를 중심으로 HDTV, 프로젝터, 모니터, 캠코더 등의 상호 연결이 가능할 것으로 기대된다. 그러나, 디스플레이 패널의 공정 과정에서 DP 기능을 자동으로 검사하는 장치가 없으므로, DP 기능을 각각 검사자가 수동으로 진행하여야 하므로 DP 기능 테스트의 효율성이 떨어지는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점을 해결하기 위한 것으로, 본 발명의 목적은 디스플레이 포트의 기능을 자동으로 검사할 수 있는 디스플레이 포트 기능 테스트 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 디스플레이 포트 기능 테스트 장치를 이용하는 디스플레이 포트 기능 테스트 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 디스플레이 포트 기능 테스트 장치를 이용하는 디스플레이 포트 기능 테스트 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 디스플레이 포트 기능 테스트 장치는 디스플레이 포트(Display Port; 이하, DP) 송신부, 피 지 에이 (Field Programmable Gate Array; 이하, FPGA) 및 메모리를 포함한다. 상기 DP 송 신부는 디스플레이 패널에 구비된 DP 타임 콘트롤러에 연결신호들을 전송한다. 상기 FPGA는 상기 DP 타임 콘트롤러에 테스트 신호를 인가하거나, 상기 DP 송신부가 상기 DP 타임 콘트롤러에 전송하는 상기 연결신호들을 제어한다. 상기 메모리는 상기 연결신호들 또는 상기 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터를 기초로 DP 기능의 합격/불합격을 판정하는 소프트웨어를 탑재한다.

본 발명의 실시예에서, 상기 디스플레이 포트 기능 테스트 장치는 상기 소프트웨어에 의해 판정된 DP 기능의 합격/불합격의 결과를 표시하는 모니터를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 파워 온/오프 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 파워 온/오프 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 파워 온/오프의 정상 여부를 테스트할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 밝기 업/다운 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 단계적으로 듀티를 조절한 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 밝기의 업/다운의 정상 여부를 테스트할 수 있다. 상기 소프트웨어는 기준 데이터를 저장하고, 상기 FPGA가 제공한 상기 단계적으로 듀티를 조절한 펄스의 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터의 듀티를 상기 저장된 기준 데이터의 듀티와 비교하여, 상기 디스플레이 패널의 밝기의 업/다운의 정상 여부를 테스트할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 에러 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 정상범위 이외의 주파수를 갖는 테 스트 신호를 인가하여, 상기 디스플레이 패널의 에러 모드 전환의 정상 여부를 테스트할 수 있다.

본 발명의 실시예에서, 상기 연결신호들은 메인 채널을 통하여 인가되고, 상기 DP 타임 콘트롤러와 DP 송신부를 연결하는 메인 링크 신호들과, 보조 채널을 통하여 인가되고, 상기 DP 타임 콘트롤러를 제어하는 콘트롤 신호들을 포함할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 로우 파워 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 메인 링크 신호들을 차단하여, 상기 디스플레이 패널의 로우 파워 모드 전환의 정상 여부를 테스트할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 비스트(BIST: Built-In Self-Test;) 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 콘트롤 신호들을 차단하여, 상기 디스플레이 패널의 비스트 모드 전환의 정상 여부를 테스트 할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 세이프 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 영상 분배 증폭(Video Distribution Amplification; VDA) 개시 명령의 테스트 신호를 인가하여, 상기 디스플레이 패널의 세이프 모드 전환의 정상 여부를 테스트할 수 있다.

본 발명의 실시예에서, 상기 소프트웨어에 의해 진단(diagnostic) 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 진단 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 진단 모드 전환의 정상 여부를 테스트할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 디스플레이 포트 기능 테스트 시스템은 디스플레이 포트(Display Port; 이하, DP) 타임 콘트롤러를 구비하는 디스플레이 패널, DP 기능 테스트 장치 및 DP 타임 콘트롤러와 상기 DP 기능 테스트 장치를 연결하는 DP 케이블을 포함한다. 상기 DP 기능 테스트 장치는 상기 DP 타임 콘트롤러에 연결신호들을 전송하는 DP 송신부와, 상기 DP 타임 콘트롤러에 테스트 신호를 인가하거나, 상기 DP 송신부가 상기 DP 타임 콘트롤러에 전송하는 상기 연결신호들을 제어하는 에프 피 지 에이 (Field Programmable Gate Array; 이하, FPGA)와, 상기 연결신호들 또는 상기 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터를 기초로 DP 기능의 합격/불합격을 판정하는 소프트웨어가 탑재된 메모리를 포함한다.

상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 디스플레이 포트 기능 테스트 방법에서 파워 온/오프 테스트를 선택하는 경우, 디스플레이 패널에 구비되는 디스플레이 포트(Display Port; 이하, DP) 타임 콘트롤러에 파워 온/오프 펄스의 제1 테스트 신호를 인가한다. 상기 DP 타임 콘트롤러가 상기 제1 테스트 신호에 응답하여, 제1 데이터를 출력한다. 상기 제1 데이터를 기초로 디스플레이 패널의 파워 온/오프의 정상 여부를 테스트한다.

본 발명의 실시예에서, 상기 디스플레이 포트 기능 테스트 방법에서 밝기의 업/다운 테스트를 선택하는 경우, 상기 DP 타임 콘트롤러에 단계적으로 듀티를 조절한 펄스의 제2 테스트 신호를 인가한다. 상기 DP 타임 콘트롤러가 상기 제2 테스 트 신호에 응답하여, 제2 데이터를 출력한다. 상기 제2 데이터의 듀티를 기준 데이터의 듀티와 비교하여, 상기 디스플레이 패널의 밝기의 업/다운의 정상 여부를 테스트한다.

이러한 디스플레이 포트 기능 테스트 장치, 이를 이용하는 디스플레이 포트 기능 테스트 시스템 및 방법에 의하면, 디스플레이 포트의 기능을 자동으로 검사할 수 있으므로, 디스플레이 포트 기능 테스트의 효율성과 신뢰도를 높일 수 있다. 또한, 디스플레이 포트 기능 검사 항목의 선택, 추가 및 삭제가 소프트웨어의 설정에 의하여 용이하게 이루어 질 수 있다.

이하, 도면들을 참조하여 본 발명의 표시장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소 로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 포트 기능 테스트 시스템을 나타낸 블록도이다.

도 1을 참조하면, 디스플레이 포트(Display Port; 이하, DP) 기능 테스트 시스템(1)은 디스플레이 패널(30), DP 기능 테스트 장치(10) 및 DP 케이블(70)을 포함한다. 디스플레이 패널(30)은 내부의 인쇄회로 기판(Printed Circuit Board; PCB, 미도시) 상에 DP 타임 콘트롤러(50)를 구비한다. DP 케이블(70)은 디스플레이 패널(30) 내부의 DP 타임 콘트롤러(50)와 DP 기능 테스트 장치(10)를 연결한다.

DP 기능 테스트 장치(10)는 메모리(11), 에프 피 지 에이(Field Programmable Gate Array; 이하, FPGA) (13) 및 DP 송신부(15)를 포함한다. DP 기능 테스트 장치(10)는 디스플레이 패널(30) 내부의 DP 타임 콘트롤러(50)와 연결되어 DP 기능을 테스트 한다. 본 발명의 일 실시예에서는 메모리(11)와 FPGA(13)를 분리하였으나, 이는 논리적으로 분리하였을 뿐 하드웨어적으로 구분한 것은 아니다.

메모리(11)는 DP 기능의 테스트를 선택하고, 선택된 테스트의 개시 신호(21)를 FPGA(13)로 전송하는 기능을 수행하는 소프트웨어가 탑재된다. 또한, 상기 소프트웨어는 DP 타임 콘트롤러(50)가 출력하는 데이터(27)를 기초로 DP 기능의 합격/불합격 여부를 판정한다. 이에 대한 자세한 설명은 후술한다.

FPGA(13)는 선택된 테스트의 개시 신호(21)에 응답하여, 선택된 테스트에 따라 DP 타임 콘트롤러(50)에 테스트 신호(25)를 인가하거나, DP 송신부(15)가 DP 타임 콘트롤러에 전송하는 상기 연결신호들을 제어한다.

DP 송신부(15)는 DP 타임 콘트롤러(50)에 메인 채널(51) 및 보조 채널(53)을 통하여 연결신호들을 전송한다. 상기 연결신호들은 메인 링크 신호들과 콘트롤 신호들이 있다. 상기 메인 링크 신호들은 DP 타임 콘트롤러(50)와 DP 송신부(15)를 연결하는 신호로서, 메인 채널(51)을 통하여 DP 타임 콘트롤러(50)에 인가된다. 상기 콘트롤 신호들은 DP 타임 콘트롤러(50)를 제어하는 신호로서, 보조 채널(53)을 통하여 DP 타임 콘트롤러(50)에 인가된다.

DP 기능 테스트 장치(10)는 모니터(17)를 더 포함할 수 있다. 모니터(17)는 메모리(11)에 탑재된 상기 소프트웨어가 판정한 DP 기능의 합격/불합격의 결과를 표시한다.

상기 소프트웨어가 선택하는 DP 기능의 테스트 항목은 필요에 따라 선택, 부가 및 삭제가 가능하다. 테스트 항목은 예를 들어, 디스플레이 패널(30)의 파워 온/오프의 정상 여부를 테스트하는 파워 온/오프 테스트, 디스플레이 패널(30)의 밝기의 업/다운의 정상 여부를 테스트하는 밝기 업/다운 테스트, 정상범위 이외의 주파수가 입력될 때 디스플레이 패널(30)의 에러 모드 전환의 정상 여부를 테스트하는 에러 모드 전환 테스트, 디스플레이 패널(30)의 로우 파워 모드 전환의 정상 여부를 테스트하는 로우 파워 모드 전환 테스트, 디스플레이 패널(30)의 비스트(BIST; Built-In Self-Test) 모드 전환의 정상 여부를 테스트하는 비스트 모드 전환 테스트, 디스플레이 패널(30)의 세이프 모드 전환의 정상 여부를 테스트하는 세이프 모드 전환 테스트 및 디스플레이 패널(30)의 진단 모드 전환의 정상 여부를 테스트하는 진단(diagnostic) 모드 전환 테스트 등이 있다.

상기 소프트웨어에 의해 파워 온/오프 테스트가 선택될 때, FPGA(13)는 파워 온/오프 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 파워 온/오프 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 파워 온/오프 테스트 신호(25)를 인가한다.

FPGA(13)가 DP 타임 콘트롤러(50)에 인가하는 파워 온/오프 테스트 신호(25)는 하기하는 도 2에 도시된 바와 같이, 펄스 신호일 수 있다.

도 2는 본 발명의 일 실시예에 따른 파워 온/오프 테스트 신호를 설명하는 파형도이다.

도 2를 참조하면, 2.48V의 펄스 신호가 첫 번째 인가될 때, 디스플레이 패널(30)은 파워 온(Power On) 되어 영상을 표시하고, 2.48V의 펄스 신호가 두 번째 인가될 때, 디스플레이 패널(30)은 파워 오프(Power Off) 될 수 있다.

디스플레이 패널(30)의 파워 온(Power On) 및 파워 오프(Power Off)에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다. 결과 데이터(27)는 입력된 파워 온/오프 테스트 신호(25)에 따른 펄스 신호일 수 있다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 파워 온/오프 동작을 실행하는지 판정한다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

상기 소프트웨어에 의해 밝기의 업/다운 테스트가 선택될 때, 상기 소프트웨어는 밝기의 업/다운 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 밝기의 업/다운 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 밝기의 업/다운 테스트 신호(25)를 인가한다.

FPGA(13)가 DP 타임 콘트롤러(50)에 인가하는 밝기 업/다운 테스트 신호(25)는 하기하는 도 3에 도시된 바와 같이 단계적으로 듀티를 조절한 펄스 신호일 수 있다. 듀티는 (B/A)*100(%)로 정의된다.

도 3는 본 발명의 일 실시예에 따른 밝기 업/다운 테스트 신호를 설명하는 파형도이다.

도 3을 참조하면, 밝기 다운 테스트 신호는 1.65V의 펄스 신호일 수 있고, 밝기 업 테스트 신호는 0.83V의 펼스 신호일 수 있다.

밝기 업/다운 테스트는 단계적으로 듀티를 조절한 펄스 신호를 인가하는데, 듀티의 조절이나 단계의 수는 조정할 수 있다. 예를 들어, 밝기 다운을 5단계로 지정하고, 밝기 업을 5단계로 지정하여, 총 10단계의 듀티를 가진 펄스 신호로 밝기 업/다운을 테스트 할 수 있다.

펄스 신호의 듀티를 10단계로 조절할 경우, 예를 들어, 밝기 레벨 1은 듀티 61%, 밝기 레벨 2는 듀티 65%, 밝기 레벨 3은 듀티 69%, 밝기 레벨 4는 듀티 73%, 밝기 레벨 5는 듀티 77%, 밝기 레벨 6은 듀티 81%, 밝기 레벨 7은 듀티 85%, 밝기 레벨 8은 듀티 89%, 밝기 레벨 9는 듀티 93%, 밝기 레벨 10은 듀티 97%, 밝기 레벨 11은 듀티 100%로 설정할 수 있다.

DP 타임 콘트롤러(50)에 인가된 밝기 업/다운 테스트 신호(25)의 듀티에 따라, 디스플레이 패널(30)은 화면의 밝기가 밝아지거나 어두워진다. 밝기 업/다운 테스트는 예를 들어, 최대 밝기인 레벨 11부터 최소 밝기인 레벨 1까지 밝기 다운시키고, 다시 밝기 레벨 11까지 밝기 업시켜 테스트 할 수 있다.

디스플레이 패널(30)의 밝기 업/다운에 따라 DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다. 결과 데이터(27)는 입력된 밝기 업/다운 테스트 신호(25)에 따른 펄스 신호일 수 있다.

상기 소프트웨어는 밝기 업/다운에 대한 기준 데이터를 저장한다. 상기 소프트웨어에 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)가 입력되면, 출력된 데이터(27)의 듀티와 상기 저장된 기준 데이터의 듀티를 비교한다. 상기 비교 결과에 의하여 디스플레이 패널(30)이 정상적으로 밝기가 업/다운 되는지 판정한다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

상기 소프트웨어에 의해 에러 모드 전환 테스트가 선택될 때, 상기 소프트웨어는 에러 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 에러 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 정상범위 이외의 주파수를 갖는 테스트 신호(25)를 인가한다.

디스플레이 패널(30)은 정상범위 이외의 주파수를 갖는 테스트 신호(25)가 입력되면 에러 모드로 전환된다. 디스플레이 패널(30)이 에러 모드로 전환되면, 디스플레이 패널(30)은 약 15초 정도 블랙 패턴을 유지한 후에 절전모드로 전환된다.

디스플레이 패널(30)의 에러 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 에러 모드 전환을 실행하는지 판정한다. 정상범위 이외의 주파수를 갖는 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 에러 모드로 전환된 경우, DP 기능 중 에러 테스트는 합격이다.

상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

상기 소프트웨어에 의해 로우 파워 모드 전환 테스트가 선택될 때, 상기 소프트웨어는 로우 파워 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 로우 파워 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 송신 부(15)가 DP 타임 콘트롤러(50)에 전송하는 상기 메인 링크 신호들을 차단하도록 DP 송신부(15)를 제어한다.

상기 메인 링크 신호들이 차단되면, 디스플레이 패널(30)은 로우 파워 모드로 전환된다. 디스플레이 패널(30)이 로우 파워 모드로 전환되면, 디스플레이 패널(30)은 약 15초 정도 블랙 패턴을 유지한 후에 절전모드로 전환된다.

디스플레이 패널(30)의 로우 파워 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 로우 파워 모드 전환을 실행하는지 판정한다. 상기 메인 링크 신호들이 차단되었을 때, 디스플레이 패널(30)이 로우 파워 모드로 전환된 경우, DP 기능 중 로우 파워 모드 전환 테스트는 합격이다.

상기 소프트웨어에 의해 비스트 모드 전환 테스트가 선택될 때, 상기 소프트웨어는 비스트 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 비스트 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 송신부(15)가 DP 타임 콘트롤러(50)에 전송하는 상기 콘트롤 신호들을 차단하도록 DP 송신부(15)를 제어한다.

상기 콘트롤 신호들이 차단되면, 디스플레이 패널(30)은 DP 케이블이 연결되지 않은 것으로 인식되어 비스트 모드로 전환된다. 디스플레이 패널(30)이 비스트 모드로 전환되면, 디스플레이 패널(30)은 화이트, 블랙, 레드, 그린, 블루를 약 2초씩 표시한다.

디스플레이 패널(30)의 비스트 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 비스트 모드 전환을 실행하는지 판정한다. 상기 콘트롤 신호들이 차단되었을 때, 디스플레이 패널(30)이 비스트 모드로 전환된 경우, DP 기능 중 비스트 모드 전환 테스트는 합격이다.

상기 소프트웨어에 의해 세이프 모드 전환 테스트가 선택될 때, 상기 소프트웨어는 세이프 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 세이프 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러에 영상 분배 증폭(Video Distribution Amplification; 이하, VDA) 개시 명령의 테스트 신호(25)를 인가한다.

VDA 개시 명령의 테스트 신호(25)가 인가되면, 디스플레이 패널(30)은 세이프 모드로 전환된다. 디스플레이 패널(30)이 세이프 모드로 전환되면, 디스플레이 패널(30)은 VDA 해상도의 영상을 표시한다.

디스플레이 패널(30)의 세이프 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 세이프 모드 전환을 실행하는지 판정한다. VDA 개시 명령의 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 세이프 모드로 전환된 경우, DP 기능 중 세이프 테스트 모드 전환 테스트는 합격이다.

상기 소프트웨어에 의해 진단(diagnostic) 모드 전환 테스트가 선택될 때, 상기 소프트웨어는 진단 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 진단 모드 전환 테스트의 개시 신호(21)에 응답하여 DP 타임 콘트롤러에 진단 펄스의 테스트 신호(25)를 인가한다.

진단 펄스의 테스트 신호(25)가 인가되면, 디스플레이 패널(30)은 진단 모드로 전환된다.

디스플레이 패널(30)의 진단 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 진단 모드 전환을 실행하는지 판정한다. 진단 펄스의 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 진단 모드로 전환된 경우, DP 기능 중 진단 모드 전환 테스트는 합격이다.

사용자는 필요에 따라, 기능 테스트의 항목을 선택할 수 있으며, DP 기능이 추가되면 상기 소프트웨어를 다시 설정하여 새로운 기능 테스트의 항목 추가가 가능하다.

도 4는 본 발명의 일 실시예에 따른 디스플레이 포트 기능 테스트 항목의 순서가 설정되어 모니터에 표시되는 화면의 일례이다.

도 4를 참고하면, DP 기능 테스트는 파워 온/오프 테스트, 밝기 업/다운 테스트, 세이프 모드 전환 테스트, 비스트 모드 전환 테스트, 진단 모드 전환 테스트, 로우 파워 모드 전환 테스트 및 에러 모드 전환 테스트를 순서대로 진행한다.

사용자는 필요에 따라 상기 소프트웨어를 설정하여 용이하게 DP 기능 테스트 항목들의 순서를 변경할 수 있으며, DP 기능 테스트의 항목을 용이하게 선택 또는 삭제할 수 있다. 모니터 화면의 오른쪽 테이블은 밝기 업/다운 테스트를 위한 밝기 레벨 1부터 레벨 11까지 듀티를 설정한 일례이다. 상기 밝기 레벨의 수 및 듀티는 필요에 따라 설정할 수 있다.

도 5는 도 4의 디스플레이 포트 기능 테스트가 합격되어 모니터에 표시되는 화면의 일례이다.

도 5를 참조하면, DP 기능 테스트가 합격되면 모니터상에는 OK 메시지가 화면의 하단부에 표시된다. 이 경우, 작업자의 필요에 따라 다시 테스트를 진행하거나, 테스트를 종료하는 것이 가능하다.

도 6은 도 4의 디스플레이 포트 기능 테스트가 불합격되어 모니터에 표시되는 화면의 일례이다.

도 6을 참고하면, DP 기능 테스트 중 세이프 모드 전환 테스트가 불합격한 경우이다. DP 기능 테스트가 불합격되면 모니터상에는 NG 메시지가 화면의 하단부에 표시된다. 이 경우, 작업자의 필요에 따라 다시 테스트를 진행하거나, 테스트를 종료하는 것이 가능하다.

일반적으로 DP 기능 테스트는 수동으로 이루어 지므로, 각 검사시 마다 테스트 신호를 인가하고, 외부의 키패드(Keypad)를 확인하여 테스트한다. 그러나 본 발명에 의한 DP 기능 테스트 장치를 이용하여 테스트하는 경우, 디스플레이 패널의 제조시에 외부의 키패드(Keypad)를 연결할 필요 없이, DP 기능의 자동 테스트가 가능하다.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 디스플레이 포트 기능 테스트 방법을 나타낸 순서도들이다.

도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 포트 기능 테스트는 파워 온/오프 테스트(단계 S100), 밝기 업/다운 테스트(단계 S200), 에러 모드 전환 테스트(단계 S300), 로우 파워 모드 전환 테스트(단계 S400), 비스트 모드 전환 테스트(단계 S500), 세이프 모드 전환 테스트(단계 S600) 및 진단 모드 전환 테스트(단계 S700)의 순서로 진행된다.

그러나, 도 7a 및 도 7b에 나타낸 순서도는 일례에 불과하며, DP 기능 테스트 항목은 도 1에 도시된 메모리(11)에 탑재된 상기 소프트웨어의 설정으로 인해 일부만 선택하거나, 순서를 바꾸거나, 새로운 테스트 항목을 추가할 수 있다.

이하, 도 1 내지 도 7b을 참고하여, DP 기능 테스트 방법에 대해서 설명한 다.

먼저, DP 기능 테스트가 시작됨에 따라, 파워 온/오프 테스트의 선택 여부가 체크된다(단계 S110). 파워 온/오프 테스트가 선택되지 않으면, 상기 파워 온/오프 테스트가 선택될 때까지 대기한다.

파워 온/오프 테스트가 선택되면, 파워 온/오프 테스트가 진행된다(단계 S130). 예를 들어, 파워 온/오프 테스트가 진행되면, 상기 소프트웨어는 파워 온/오프 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 파워 온/오프 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 파워 온/오프 테스트 신호(25)를 인가한다.

FPGA(13)가 DP 타임 콘트롤러(50)에 인가하는 파워 온/오프 테스트 신호(25)는 일 예로 도 2에 도시된 바와 같이, 펄스 신호일 수 있다. 예를 들어, 2.48V의 펄스 신호가 첫 번째 인가될 때, 디스플레이 패널(30)은 파워 온(Power On) 되어 영상을 표시하고, 2.48V의 펄스 신호가 두 번째 인가될 때, 디스플레이 패널(30)은 파워 오프(Power Off) 될 수 있다.

디스플레이 패널(30)의 파워 온(Power On) 및 파워 오프(Power Off)에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다. 출력된 결과 데이터(27)는 입력된 파워 온/오프 테스트 신호(25)에 따른 펄스 신호일 수 있다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 파워 온/오프 동작을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 파워 온/오프 테스트의 합격여부를 판정한다(단계 S150). 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

파워 온/오프 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 파워 온/오프 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 밝기의 업/다운 테스트의 선택 여부가 체크된다(단계 S210). 밝기의 업/다운 테스트가 선택되지 않으면, DP 기능은 합격으로 판정된다. 밝기의 업/다운 테스트가 선택되면, 밝기의 업/다운 테스트가 진행된다(단계 S230).

예를 들어, 밝기의 업/다운 테스트가 진행되면, 상기 소프트웨어는 밝기의 업/다운 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 밝기의 업/다운 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 밝기의 업/다운 테스트 신호(25)를 인가한다.

FPGA(13)가 DP 타임 콘트롤러(50)에 인가하는 밝기 업/다운 테스트 신호(25)는 일 예로 도 3에 도시된 바와 같이 단계적으로 듀티를 조절한 펄스 신호일 수 있다. 듀티는 (B/A)*100(%)로 정의된다. 예를 들어, 밝기 다운 테스트 신호는 1.65V의 펄스 신호일 수 있고, 밝기 업 테스트 신호는 0.83V의 펼스 신호일 수 있다.

밝기 업/다운 테스트는 단계적으로 듀티를 조절한 펄스 신호를 인가하는데, 듀티의 조절이나 단계의 수는 조정할 수 있다. 예를 들어, 밝기 다운을 5단계로 지정하고, 밝기 업을 5단계로 지정하여 총 10단계의 듀티를 가진 펄스 신호로 밝기 업/다운을 테스트 할 수 있다.

DP 타임 콘트롤러(50)에 인가된 밝기 업/다운 테스트 신호(25)에 따라, 디스플레이 패널(30)은 화면의 밝기가 듀티에 따라 밝아지거나 어두워진다. 디스플레이 패널(30)의 밝기 업/다운에 따라 DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다. 결과 데이터(27)는 입력된 밝기 업/다운 테스트 신호(25)에 따른 펄스 신호일 수 있다.

상기 소프트웨어는 밝기 업/다운에 대한 기준 데이터를 저장한다. 상기 소프트웨어에 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)가 입력되면, 출력된 데이터(27)의 듀티와 상기 저장된 기준 데이터의 듀티를 비교한다.

상기 비교 결과에 의하여 디스플레이 패널(30)이 정상적으로 밝기가 업/다운 되는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 밝기 업/다운 테스트의 합격여부를 판정한다(단계 S250). 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

밝기 업/다운 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 밝기 업/다운 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 에러 모드 전환 테스트의 선택 여부가 체크된다(단계 S310). 에러 모드 전환 테스트가 선택되지 않으면, DP 기능은 합격으로 판정된다. 에러 모드 전환 테스트가 선택되면, 에러 모드 전환 테스트가 진행된다(단계 S330).

예를 들어, 에러 모드 전환 테스트가 진행되면, 상기 소프트웨어는 에러 모 드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 에러 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러(50)에 정상범위 이외의 주파수를 갖는 테스트 신호(25)를 인가한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 에러 모드 전환을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 에러 모드 전환 테스트의 합격여부를 판정한다(단계 S350).

정상범위 이외의 주파수를 갖는 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 에러 모드로 전환된 경우, DP 기능 중 에러 모드 전환 테스트는 합격이다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

에러 모드 전환 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 에러 모드 전환 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 로우 파워 모드 전환 테스트의 선택 여부가 체크된다(단계 S410). 로우 파워 모드 전환 테스트가 선택되지 않으면, DP 기능은 합격으로 판정 된다. 로우 파워 모드 전환 테스트가 선택되면, 로우 파워 모드 전환 테스트가 진행된다(단계 S430).

예를 들어, 로우 파워 모드 전환 테스트가 진행되면, 상기 소프트웨어는 로우 파워 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 로우 파워 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 송신부(15)가 DP 타임 콘트롤러(50)에 전송하는 상기 메인 링크 신호들을 차단하도록 DP 송신부(15)를 제어한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 로우 파워 모드 전환을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 로우 파워 모드 전환 테스트의 합격여부를 판정한다(단계 S450).

상기 메인 링크 신호들이 차단되었을 때, 디스플레이 패널(30)이 로우 파워 모드로 전환된 경우, DP 기능 중 로우 파워 모드 전환 테스트는 합격이다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

로우 파워 모드 전환 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 로우 파워 모드 전환 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 비스트 모드 전환 테스트의 선택 여부가 체크된다(단계 S510). 비스트 모드 전환 테스트가 선택되지 않으면, DP 기능은 합격으로 판정된다. 비스트 모드 전환 테스트가 선택되면, 비스트 모드 전환 테스트가 진행된다(단계 S530).

예를 들어, 비스트 모드 전환 테스트가 진행되면, 상기 소프트웨어는 비스트 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 비스트 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 송신부(15)가 DP 타임 콘트롤러(50)에 전송하는 상기 콘트롤 신호들을 차단하도록 DP 송신부(15)를 제어한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 비스트 모드 전환을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 비스트 모드 전환 테스트의 합격여부를 판정한다(단계 S550).

상기 콘트롤 신호들이 차단되었을 때, 디스플레이 패널(30)이 비스트 모드로 전환된 경우, DP 기능 중 비스트 모드 전환 테스트는 합격이다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

비스트 모드 전환 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 비스트 모드 전환 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 세이프 모드 전환 테스트의 선택 여부가 체크된다(단계 S610). 세이프 모드 전환 테스트가 선택되지 않으면, DP 기능은 합격으로 판정된다. 세이프 모드 전환 테스트가 선택되면, 세이프 모드 전환 테스트가 진행된다(단계 S630).

예를 들어, 세이프 모드 전환 테스트가 진행되면, 상기 소프트웨어는 세이프 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 세이프 모드 전환 테스트의 개시 신호(21)에 응답하여, DP 타임 콘트롤러에 영상 분배 증폭(Video Distribution Amplification; 이하, VDA) 개시 명령의 테스트 신호(25)를 인가한다.

디스플레이 패널(30)의 세이프 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다. 상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 세이프 모드 전환을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이 터(27)를 기초로 DP 기능 중 세이프 모드 전환 테스트의 합격여부를 판정한다(단계 S650).

VDA 개시 명령의 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 세이프 모드로 전환된 경우, DP 기능 중 세이프 모드 전환 테스트는 합격이다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

세이프 모드 전환 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 세이프 모드 전환 테스트가 합격이면, 다음 테스트로 진행된다.

다음 테스트로서, 진단 모드 전환 테스트의 선택 여부가 체크된다(단계 S710). 진단 모드 전환 테스트가 선택되지 않으면, DP 기능은 합격으로 판정된다. 진단 모드 전환 테스트가 선택되면, 진단 모드 전환 테스트가 진행된다(단계 S730).

예를 들어, 진단 모드 전환 테스트가 진행되면, 상기 소프트웨어는 진단 모드 전환 테스트의 개시 신호(21)를 FPGA(13)에 인가한다. FPGA(13)는 진단 모드 전환 테스트의 개시 신호(21)에 응답하여 DP 타임 콘트롤러에 진단 펄스의 테스트 신호(25)를 인가한다.

진단 펄스의 테스트 신호(25)가 인가되면, 디스플레이 패널(30)은 진단 모드로 전환된다. 디스플레이 패널(30)의 진단 모드 전환에 따라, DP 타임 콘트롤러(50)는 결과 데이터(27)를 상기 소프트웨어로 출력한다.

상기 소프트웨어는 DP 타임 콘트롤러(50)로부터 출력된 데이터(27)를 분석하여 디스플레이 패널(30)이 정상적으로 진단 모드 전환을 실행하는지 판정한다. 즉, 상기 소프트웨어는 출력된 데이터(27)를 기초로 DP 기능 중 진단 모드 전환 테스트의 합격여부를 판정한다(단계 S750).

진단 펄스의 테스트 신호(25)가 인가되었을 때, 디스플레이 패널(30)이 진단 모드로 전환된 경우, DP 기능 중 진단 모드 전환 테스트는 합격이다. 상기 판정된 결과(29)는 모니터(17)로 전송되어 모니터(17) 상에 표시될 수 있다.

진단 모드 전환 테스트가 불합격이면, DP 기능은 불합격으로 판정된다. 진단 모드 전환 테스트가 합격이면, DP 기능은 합격으로 판정된다.

DP 기능 테스트가 합격한 경우에 모니터에 표시되는 화면의 일례는 도 5와 같다. DP 기능 테스트가 불합격한 경우에 모니터에 표시되는 화면의 일례는 도 6과 같다.

사용자는 필요에 따라, DP 기능 테스트의 항목을 선택할 수 있으며, DP 기능이 추가되면 상기 소프트웨어를 다시 설정하여 새로운 기능 테스트의 항목 추가가 가능하다.

이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 디스플레이 포트의 기능을 자동으로 테스트 하므로, 디스플레이 포트의 기능 테스트의 효율성 및 신뢰도를 높일 수 있다.

또한, 디스플레이 포트 기능 검사 항목의 선택, 추가 및 삭제가 소프트웨어의 설정에 의하여 용이하게 이루어지므로 경제적이다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

<도면의 주요부분에 대한 부호의 설명>

1 : 디스플레이 포트 기능 테스트 시스템

10 : 디스플레이 포트 기능 테스트 장치

11 : 메모리 13 : 에프 피 지 에이

15 : 디스플레이 포트 송신부 17 : 모니터

30 : 디스플레이 패널

50 : 디스플레이 포트 타임 콘트롤러 70 : 디스플레이 포트 케이블

Claims

디스플레이 패널에 구비된 디스플레이 포트(Display Port; 이하, DP) 타임 콘트롤러에 연결신호들을 전송하는 DP 송신부;

상기 DP 타임 콘트롤러에 테스트 신호를 인가하거나, 상기 DP 송신부가 상기 DP 타임 콘트롤러에 전송하는 상기 연결신호들을 제어하는 에프 피 지 에이 (Field Programmable Gate Array; 이하, FPGA); 및

상기 연결신호들 또는 상기 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터를 기초로 DP 기능의 합격 또는 불합격을 판정하는 소프트웨어가 탑재된 메모리를 포함하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 판정된 DP 기능의 합격 또는 불합격의 결과를 표시하는 모니터를 더 포함하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 파워 온 또는 파워 오프 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 파워 온 또는 파워 오프 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 파워 온 또는 파워 오프의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 밝기 업 또는 밝기 다운 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 단계적으로 듀티를 조절한 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 밝기의 업 또는 밝기 다운의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제4항에 있어서, 상기 소프트웨어는 기준 데이터를 저장하고, 상기 FPGA가 제공한 상기 단계적으로 듀티를 조절한 펄스의 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터의 듀티를 상기 저장된 기준 데이터의 듀티와 비교하여, 상기 디스플레이 패널의 밝기의 업 또는 밝기 다운의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 에러 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 정상범위 이외의 주파수를 갖는 테스트 신호를 인가하여, 상기 디스플레이 패널의 에러 모드 전환의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 연결신호들은

메인 채널을 통하여 인가되고, 상기 DP 타임 콘트롤러와 DP 송신부를 연결하는 메인 링크 신호들과, 보조 채널을 통하여 인가되고, 상기 DP 타임 콘트롤러를 제어하는 콘트롤 신호들을 포함하는 디스플레이 포트 기능 테스트 장치.
제7항에 있어서, 상기 소프트웨어에 의해 로우 파워 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 메인 링크 신호들을 차단하여, 상기 디스플레이 패널의 로우 파워 모드 전환의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제7항에 있어서, 상기 소프트웨어에 의해 비스트(BIST: Built-In Self-Test) 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 콘트롤 신호들을 차단하여, 상기 디스플레이 패널의 비스트 모드 전환의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 세이프 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 영상 분배 증폭(Video Distribution Amplification; VDA) 개시 명령의 테스트 신호를 인가하여, 상기 디스플레이 패널의 세이프 모드 전환의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
제1항에 있어서, 상기 소프트웨어에 의해 진단(diagnostic) 모드 전환 테스트가 선택될 때, 상기 FPGA는 상기 DP 타임 콘트롤러에 진단 펄스의 테스트 신호를 인가하여, 상기 디스플레이 패널의 진단 모드 전환의 정상 여부를 테스트하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 장치.
디스플레이 포트(Display Port; 이하, DP) 타임 콘트롤러를 구비하는 디스플레이 패널;

상기 DP 타임 콘트롤러에 연결신호들을 전송하는 DP 송신부와, 상기 DP 타임 콘트롤러에 테스트 신호를 인가하거나, 상기 DP 송신부가 상기 DP 타임 콘트롤러에 전송하는 상기 연결신호들을 제어하는 에프 피 지 에이 (Field Programmable Gate Array; 이하, FPGA)와, 상기 연결신호들 또는 상기 테스트 신호에 응답하여 상기 DP 타임 콘트롤러가 출력하는 데이터를 기초로 DP 기능의 합격 또는 불합격을 판정하는 소프트웨어가 탑재된 메모리를 포함하는 DP 기능 테스트 장치; 및

상기 DP 타임 콘트롤러와 상기 DP 기능 테스트 장치를 연결하는 DP 케이블을 포함하는 디스플레이 포트 기능 테스트 시스템.
제12항에 있어서, 상기 소프트웨어는 파워 온 또는 파워 오프 테스트, 밝기 업 또는 밝기 다운 테스트, 세이프 모드 전환 테스트, 비스트 모드 전환 테스트, 진단 모드 전환 테스트, 로우 파워 모드 전환 테스트 및 에러 모드 전환 테스트 중 적어도 하나 이상을 선택하는 것을 특징으로 하는 디스플레이 포트 기능 테스트 시스템.
파워 온 또는 파워 오프 테스트를 선택하는 단계;

디스플레이 패널에 구비되는 디스플레이 포트(Display Port; 이하, DP) 타임 콘트롤러에 파워 온 또는 파워 오프 펄스의 제1 테스트 신호를 인가하는 단계;

상기 DP 타임 콘트롤러가 상기 제1 테스트 신호에 응답하여, 제1 데이터를 출력하는 단계; 및

상기 제1 데이터를 기초로 디스플레이 패널의 파워 온 또는 파워 오프의 정상 여부를 테스트하는 단계를 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

밝기의 업 또는 밝기 다운 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 단계적으로 듀티를 조절한 펄스의 제2 테스트 신호를 인가하는 단계;

상기 DP 타임 콘트롤러가 상기 제2 테스트 신호에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터의 듀티를 기준 데이터의 듀티와 비교하여, 상기 디스플레이 패널의 밝기의 업 또는 밝기 다운의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

에러 모드 전환 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 정상범위 이외의 주파수를 갖는 제2 테스트 신호를 인가하는 단계;

상기 DP 타임 콘트롤러가 상기 제2 테스트 신호에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터를 기초로 상기 디스플레이 패널의 에러 모드 전환의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

로우 파워 모드 전환 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 제공되는 메인 링크 신호들을 차단하는 단계;

상기 DP 타임 콘트롤러가 상기 메인 링크 신호들의 차단에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터를 기초로 상기 디스플레이 패널의 로우 파워 모드 전환의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

비스트(Built-In Self-Test; BIST) 모드 전환 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 제공되는 콘트롤 신호들을 차단하는 단계;

상기 DP 타임 콘트롤러가 상기 콘트롤 신호들의 차단에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터를 기초로 상기 디스플레이 패널의 비스트 모드 전환의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

세이프 모드 전환 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 영상 분배 증폭(Video Distribution Amplification; VDA) 개시 명령 신호의 제2 테스트 신호를 인가하는 단계;

상기 DP 타임 콘트롤러가 상기 제2 테스트 신호에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터를 기초로 상기 디스플레이 패널의 세이프 모드 전환의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.
제14항에 있어서,

진단(Diagnostic) 모드 전환 테스트를 선택하는 단계;

상기 DP 타임 콘트롤러에 진단 펄스의 제2 테스트 신호를 인가하는 단계;

상기 DP 타임 콘트롤러가 상기 제2 테스트 신호에 응답하여, 제2 데이터를 출력하는 단계; 및

상기 제2 데이터를 기초로 상기 디스플레이 패널의 진단 모드 전환의 정상 여부를 테스트하는 단계를 더 포함하는 디스플레이 포트 기능 테스트 방법.