KR101467580B1 - 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치 - Google Patents

복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치 Download PDF

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Abstract

본 발명은 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치에 관한 것이다. 본 발명의 금융 자동화기기에는 하나의 마스터 디바이스(100)가 구비된다. 상기 마스터 디바이스(100)에는 슬레이브 디바이스(200)에 발생한 이상상태를 감지하여 리셋제어신호를 출력하는 마스터 CPU(110)가 구비된다. 이때, 상기 마스터 CPU(110)는 제1GPIO단자(112)를 통해 인에이블신호를 출력한 상태에서 제2GPIO단자(112)를 통해 리셋제어신호를 출력한다. 상기 마스터 디바이스(100)에 연결되는 슬레이브 디바이스(200)가 복수 개 구비된다. 상기 슬레이브 디바이스(200)에는 초기화를 위해 기준 클럭신호를 발생시키는 클럭신호발생부(220)가 구비된다. 또 상기 마스터 CPU(110)에서 리셋제어신호가 전송되면, 상기 클럭신호발생부(220)로부터 발생된 클럭신호를 차단하는 클럭신호처리부(230)가 구비된다. 또 상기 클럭신호처리부(230)에 의해 클럭신호가 차단되면, 통신선로상에 발생한 노이즈신호를 무시할 수 있을 정도의 지연시간이 경과한 후 실제적으로 슬레이브 CPU(250)를 초기화하기 위한 리셋신호를 발생시키는 리셋신호발생부(240)가 구비된다. 여기서, 상기 리셋신호는 상기 슬레이브 CPU(250)에 구비된 리셋단자로 직접 인가된다. 이와 같은 본 발명에 의하면, 외부 노이즈로부터 강인성을 보이면서 신속하고 정확하게 슬레이브 디바이스를 초기화할 수 있는 이점이 있다.
마스터, 슬레이브, 초기화, 노이즈, 원샷 트리거, 시정수

Description

복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치{A METHOD AND AN APPARATUS FOR DEVICE RESETTING OF AUTOMATIC TELLER MACHINE WITH COMPOSITE DEVICE}
본 발명은 금융 자동화기기에 관한 것으로, 특히 슬레이브 디바이스를 안정되게 초기화하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치에 관한 것이다.
금융 자동화기기는 금융서비스와 관련하여 장소 및 시간에 구애받지 않고, 은행 직원 없이도 입금 또는 출금과 같은 기본적인 금융 서비스를 보조할 수 있는 자동화 장치이다. 상기 금융자동화기기는 입출금 여부에 따라 현금출금기와 현금입출금기로 구분될 수 있으며, 최근 들어 현금 입출금은 물론 수표(Check) 입출금, 통장 정리, 지로요금 납부, 티켓 발매 등 여러 용도로 사용되고 있다.
이와 같이 상기 금융 자동화기기의 기능이 다양해짐에 따라, 상기 금융 자동화기기는 그 기능의 일부를 각각 담당하여 제어하도록 복수 개의 제어디바이스로 구성된다. 즉, 상기 금융 자동화기기는 상기 금융 자동화기기 내부에 설치된 각종 센서를 제어하는 디바이스, 각종 액츄에이터의 구동을 제어하는 디바이스 등과 같 은 슬레이브 디바이스와, 상기 슬레이브 디바이스의 이상상태를 감지하고, 상기 감지여부에 따라 해당 슬레이브 디바이스를 초기화시키는 마스터 디바이스로 구성된다.
이때, 상기 슬레이브 디바이스를 초기화시키기 위한 방법이 이미 많이 제안되었다.
도 1a 및 도 1b에는 일반적인 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치의 블록 구성도가 도시되어 있다.
먼저, 도 1a를 보면, 마스터 디바이스(10)에는 슬레이브 디바이스(20)의 이상상태를 감지하고, 상기 감지결과에 따라 리셋신호를 생성 및 출력하는 마스터 CPU(12)가 구비된다. 그리고, 상기 출력된 리셋신호를 소정 신호레벨로 변환하고 이를 상기 슬레이브 디바이스(20)에게 전송하는 제1통신인터페이스부(14)가 구비된다. 상기 제1통신인터페이스부(14)는, 비교적 원거리 통신 시 안정된 신호레벨로 증폭하여 전송하기 위한 RS-232 드라이버, RS-485 드라이버, CAN 통신 드라이버 등을 말한다.
상기 슬레이브 디바이스(20)에는 상기 제1통신인터페이스부(14)로부터 전송된 리셋신호를 원신호레벨로 변환하는 제2통신인터페이스부(22)가 구비된다. 상기 제2통신인터페이스부(22)는 상기 제1통신인터페이스부(14)와 대응되는 드라이버이다. 그리고, 상기 제2통신인터페이스부(22)에 의해 원신호레벨로 변환된 리셋신호를 전송받고 초기화되는 슬레이브 CPU(24)가 구비된다.
이러한 구성을 갖는 도 1a의 복합 디바이스를 갖는 금융 자동화기기의 디바 이스 초기화 방법은, 소프트웨어 초기화(soft-reset)방법으로, 통신라인을 이용한 명령어 송수신으로 이루어진다. 즉, 상기 마스터 CPU(12)가 상기 슬레이브 디바이스(200)의 이상상태 감지 시 정해진 통신프로토콜을 이용하여 리셋신호를 전송하면, 상기 슬레이브 CPU(24)는 상기 전송된 리셋신호를 판독하고, 그 판독결과 리셋신호이면, 상기 슬레이브 CPU(24)는 초기화되는 것이다.
이와 같은 'Soft-Reset' 초기화방법은, 노이즈(Noise)에 강인성이 보장되어 오류로 인해 상기 슬레이브 CPU(24)가 초기화되는 경우는 발생되지 않는다.
하지만, 상기 마스터 CPU(12)로부터 발생된 리셋신호가 상기 슬레이브 CPU(24)로 전송되는데 소요되는 전송시간과, 상기 슬레이브 CPU(24)가 상기 전송된 리셋신호를 판단하는데 소요되는 판단시간에 따라 상기 슬레이브 디바이스(20)를 초기화시키는데까지는 수십msec에서 수백msec의 지연시간이 발생된다. 더욱이 상기 마스터 디바이스(10)와 슬레이브 디바이스(20)의 이격거리가 멀수록 연결되는 통신회선이 길어져 초기화에 소요되는 시간은 더욱 길어지게 된다. 따라서, 상기 금융 자동화기기에서 지폐의 이송은 매우 빠른 속도로 이루어지고 있는데, 상기 슬레이브 디바이스(20)에 이상상태 발생 시 상기 슬레이브 CPU(24)가 늦게 초기화된다면, 그에 따른 경제적 손실이 발생될 수 있다.
다음, 도 1b를 보면, 마스터 디바이스(30) 및 슬레이브 디바이스(40)에는 마스터 CPU(32)로부터 출력된 리셋신호를 입출력하는 버퍼(34)(42)가 구비된다. 상기 버퍼(34)(42)는, 상기 리셋신호가 전송될 때 신호가 감쇠되는 성질에 따라 이를 원래의 신호크기로 맞춰주는 역할을 한다. 이하에서는 상기 마스터 디바이스(30)에 구비된 버퍼(34)를 제1버퍼라 하고, 상기 슬레이브 디바이스(40)에 구비된 버퍼(42)를 제2버퍼라 한다.
상기 마스터 디바이스(30)에서 상기 제1버퍼(34)는 마스터 CPU(32)의 'Reset enable'단자(36)와 'Reset signal'단자(38)와 연결 구성되고, 상기 슬레이브 디바이스(40)에서 상기 제2버퍼(42)는 슬레이브 CPU(44)의 'Reset'단자(46)와 연결 구성된다. 상기 'Reset enable'단자(36) 및 'Reset signal'단자(38)는 GPIO(Global Peripheral Input Output)단자이다.
상기 설명되지 않은 마스터 CPU(32) 및 슬레이브 CPU(44)는, 도 1a의 설명과 동일하므로 생략한다.
이러한 구성을 갖는 도 1b의 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법은, 하드웨어 초기화(Hard-Reset)방법으로, 직접 연결된 슬레이브 CPU(44)의 리셋단자(46)에 리셋신호가 인가되면, 강제적으로 상기 슬레이브 CPU(44)가 초기화된다. 구체적으로, 마스터 CPU(32)에 의해 슬레이브 디바이스(40)의 이상상태가 감지되면, 상기 마스터 CPU(32)는 'Reset enable'단자(36)를 통해 인에이블신호를 인가한 상태에서, 'Reset signal'단자(38)를 통해 리셋신호를 출력한다. 그러면, 제1버퍼(34) 및 제2버퍼(42)를 통해 전송된 리셋신호는 슬레이브 CPU(44)의 'Reset'단자(46)에 인가되어 상기 슬레이브 CPU(44)가 초기화된다.
이와 같은 'Hard-Reset' 초기화방법은, 도 1a의 'Soft-Reset'방법과 같은 지연시간이 발생되지는 않는다.
하지만, 상기 마스터 CPU(32)로부터 슬레이브 CPU(44)까지의 통신선로 상에 서, 액츄에이터의 구동이나 정전기와 같은 외란에 의해 짧은 시간의 노이즈신호(N)가 발생되면, 상기 발생된 노이즈신호(N)가 상기 슬레이브 CPU(44)의 'Reset'단자(46)로 바로 인가되게 된다. 이에 따라, 상기 슬레이브 디바이스(40)에 이상상태가 발생되지 않았는데도 불구하고, 상기 슬레이브 CPU(44)가 초기화되는 오류가 발생될 수 있다
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로서, 외부 노이즈로부터 강인성이 보장되면서도 신속하고 안정되게 슬레이브 디바이스를 초기화하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 적어도 하나 이상의 슬레이브 디바이스; 그리고 상기 슬레이브 디바이스의 이상상태를 감지하고, 상기 감지결과 이상상태가 감지된 슬레이브 디바이스를 초기화시키기 위한 리셋제어신호를 출력하는 마스터 디바이스;를 포함하여 구성되고, 상기 슬레이브 디바이스는 상기 출력된 리셋제어신호가 전송되면, 소정 지연시간이 경과한 다음 초기화된다.
상기 마스터 디바이스는, 상기 슬레이브 디바이스의 이상상태를 감지하고, 상기 감지결과 이상상태가 감지되면, 소정 펄스폭을 갖는 리셋제어신호를 출력하는 마스터 CPU; 그리고 상기 인가된 리셋제어신호를 일정 신호레벨로 변환하는 제1통신인터페이스부;를 포함하여 구성되고, 상기 마스터 CPU는 인에이블 신호를 출력하는 제1GPIO단자와, 상기 인에이블 신호 출력 시 상기 리셋제어신호를 출력하는 제2GPIO단자를 포함하여 구성된다.
상기 슬레이브 디바이스는, 상기 슬레이브 디바이스가 정상 동작되게 기준 클럭신호를 발생시키는 클럭신호발생부; 상기 제1통신인터페이스부로부터 리셋제어신호가 전송되면, 그 리셋제어신호를 원래 신호레벨로 변환하는 제2통신인터페이스부; 상기 제2통신인터페이스부로부터 상기 리셋제어신호가 전달되면, 상기 클럭신호발생부로부터 발생된 클럭신호를 상기 리셋제어신호의 펄스폭만큼 차단하는 클럭신호처리부; 상기 클럭신호가 차단됨에 따라 리셋신호를 발생시키는 리셋신호발생부; 그리고 상기 발생된 리셋신호를 직접 연결된 리셋단자로 입력받아 초기화되는 슬레이브 CPU;를 포함하여 구성된다.
상기 클럭신호처리부는, 상기 제2통신인터페이스부 및 클럭신호발생부의 출력신호를 각각 입력받는 제1낸드게이트; 그리고 상기 제1낸드게이트의 출력신호를 입력받는 제2낸드게이트를 포함하여 구성된다.
상기 리셋신호발생부는 상기 지연시간이 경과한 다음 상기 리셋신호를 출력하는 원샷 트리거(One-Shot Trigger)를 포함하여 구성된다.
상기 지연시간은 시정수 'R * C * K'에 의해 설정된다. 여기서, 'R'은 원샷 트리거에 연결된 저항을 말하고, 'C'는 원샷 트리거에 연결된 캐패시터를 말하고, 'K'는 상수를 말한다.
상기 리셋제어신호의 펄스폭은 상기 시정수보다 크다.
상기 리셋신호발생부는, 상기 시정수보다 작은 펄스폭을 갖는 노이즈신호가 입력되는 경우 상기 리셋신호를 미발생시킨다.
본 발명의 다른 특징에 따르면, 마스터 디바이스의 마스터 CPU가 슬레이브 디바이스의 이상상태를 감지하는 이상상태 감지단계; 상기 감지결과 상기 슬레이브 디바이스의 이상상태가 감지되면, 상기 마스터 CPU는 소정 펄스폭을 갖는 리셋제어신호를 생성하여 상기 슬레이브 디바이스에게 전송하는 리셋제어신호 전송단계; 상기 리셋제어신호가 상기 슬레이브 디바이스로 전송되면, 원샷 트리거(One-Shot Trigger)에 의해 일정 지연시간이 경과한 후 슬레이브 CPU를 실제적으로 초기화시키기 위한 리셋신호가 발생되는 리셋신호 발생단계; 그리고 상기 발생된 리셋신호에 의해 상기 슬레이브 CPU가 초기화되는 초기화단계;를 포함한다.
상기 리셋제어신호 전송단계는, 상기 마스터 CPU가 제1GPIO단자를 통해 인에이블 신호를 인가한 후 제2GPIO단자를 통해 리셋제어신호를 출력한다.
상기 리셋제어신호는 상기 원샷 트리거에 설정된 시정수보다 큰 펄스폭으로 출력된다.
상기 리셋신호 발생단계에서, 상기 원샷 트리거는 설정된 시정수보다 작은 펄스폭을 갖는 노이즈신호가 입력되는 경우 리셋신호를 미발생시킨다.
상기 초기화단계에서, 상기 리셋신호는 상기 슬레이브 CPU의 리셋단자로 직접 인가된다.
이와 같은 구성을 갖는 본 발명의 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치에 따르면, 슬레이브 CPU의 리셋단자로 리셋신호가 직접 인가되게 연결 구성하여 지연시간없이 신속하고 정확하게 슬레이브 디바이스를 초기화할 수 있는 효과가 있다.
또한, 통신선로 상에 노이즈신호가 발생하더라도 그 노이즈신호에 의해 슬레 이브 디바이스가 초기화되는 오류를 방지할 수 있다.
따라서, 금융 자동화기기의 동작 신뢰도가 향상되는 효과를 기대할 수 있다.
이하, 본 발명에 의한 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법 및 장치를 첨부된 도면에 도시된 바람직한 실시 예를 참고하여 상세하게 설명한다.
도 2에는 본 발명의 바람직한 실시 예에 따른 금융 자동화기기의 디바이스 초기화 장치의 블록 구성도가 도시되어 있고, 도 3에는 도 2의 클럭신호처리부 및 리셋신호발생부의 상세 회로도가 도시되어 있다.
도 2를 설명하면, 금융 자동화기기에는 하나의 마스터 디바이스(100)와 그 마스터 디바이스(100)와 연결되는 적어도 하나의 슬레이브 디바이스(200)로 구성된다. 상기 슬레이브 디바이스(200)는 상기 금융 자동화기기 내에 설치된 각종 액츄에이터의 동작을 제어하는 디바이스, 상기 금융 자동화기기 내에 설치된 각종 센서의 동작제어 및 그 출력값을 리드하는 디바이스 등을 말하고, 본 실시예에서는 설명의 편의상 하나의 슬레이브 디바이스(200)가 구성된 것으로 설명한다.
상기 마스터 디바이스(100)에는 상기 슬레이브 디바이스(200)의 이상상태를 감지하고, 그 이상상태가 발생한 상기 슬레이브 디바이스(200)를 초기화하는 마스터 CPU(110)가 구비된다. 상기 마스터 CPU(110)에는 인에이블 신호를 출력하는 제1GPIO(Global Peripheral Input Output)단자(112)와, 상기 인에이블 신호가 출력된 다음 상기 슬레이브 디바이스(200)를 초기화시키기 위한 리셋제어신호를 출력하 는 제2GPIO단자(114)가 구비된다. 여기서, 상기 인에이블 신호는, 상기 슬레이브 디바이스(200)가 정상동작 시 로우레벨 상태를 갖고, 상기 슬레이브 디바이스(200)에 이상상태 발생 시 하이레벨 상태를 갖는다. 그리고, 상기 리셋제어신호는, 상기 슬레이브 디바이스(200)가 정상동작 시 하이레벨 상태를 갖고, 상기 슬레이브 디바이스(200)에 이상상태 발생 시 로우레벨 상태를 갖는다. 이때, 상기 리셋제어신호는, 상기 슬레이브 디바이스(200)에 이상상태 발생 시 아래에서 설명되는 원샷 트리거(One-Shot Trigger)(242)에 설정된 지연시간(시정수)보다 큰 시간동안 로우레벨 상태가 유지되는 것이 바람직하다.
또한, 상기 마스터 디바이스(100)에는 제1통신인터페이스부(120)가 구비된다. 상기 제1통신인터페이스부(120)는, RS-232 드라이버, RS-485 드라이버, CAN 통신 드라이버 등으로, 비교적 원거리 통신 시 입력신호를 증폭하여 출력하는 역할을 수행한다. 여기서, 상기 제1통신인터페이스부(120)는, 상기 인에이블 신호가 로우레벨 상태인 경우(즉, 디스에이블 상태)에는 하이레벨신호를 출력하고, 상기 인에이블 신호가 하이레벨 상태인 경우(즉, 인에이블 상태)에는 상기 제2GPIO단자(114)를 통해 전송되는 리셋제어신호를 입력받아 출력한다.
상기 슬레이브 디바이스(200)에는 상기 마스터 디바이스(100)의 제1통신인터페이스부(120)로부터 전송된 리셋제어신호를 전송받는 제2통신인터페이스부(210)가 구비된다. 상기 제2통신인터페이스부(210)는 상기 제1통신인터페이스부(130)와 대응되는 드라이버이다. 그리고, 상기 원샷 트리거(242)의 출력신호가 하이레벨 상태를 유지하도록 기준 클럭신호를 발생하는 클럭신호발생부(220)가 구비된다. 또한, 상기 제2통신인터페이스부(210)로부터 리셋제어신호(즉, 로우레벨신호)가 입력되면, 상기 클럭신호발생부(220)로부터 발생된 클럭신호를 차단하는 클럭신호처리부(230)가 구비된다. 여기서, 상기 클럭신호처리부(230)는 상기 제2통신인터페이스부(210)로부터 하이레벨신호가 입력되면, 상기 클럭신호발생부(220)로부터 출력된 클럭신호를 반전하여 출력하고, 상기 제2통신인터페이스부(210)로부터 로우레벨신호가 입력되면, 상기 클럭신호발생부(220)로부터 출력된 클럭신호를 차단하고 로우레벨신호를 출력한다. 또 상기 클럭신호처리부(230)로부터 로우레벨신호가 출력되면, 상기 슬레이브 디바이스(200)를 실제적으로 초기화하기 위한 리셋신호를 발생시키는 리셋신호발생부(240)가 구비된다. 여기서, 상기 리셋신호는 상기 슬레이브 디바이스(200)가 정상상태인 경우 하이레벨 상태를 갖고, 상기 슬레이브 디바이스(200)가 이상상태인 경우 로우레벨 상태를 갖도록 출력된다. 또 상기 리셋신호발생부(240)로부터 발생한 리셋신호(즉, 로우레벨신호)가 정해진 리셋단자(252)를 통해 인가되면, 초기화되는 슬레이브 CPU(250)가 구비된다.
도 3에는 클럭신호처리부 및 리셋신호발생부의 상세 회로도가 도시되어 있다. 도 3을 보면, 상기 클럭신호처리부(230)에는 상기 제2통신인터페이스부(210) 및 클럭신호발생부(220)의 출력신호를 각각 입력단(a)(b)을 통해 입력받아 논리연산을 수행하는 제1낸드게이트(232)와, 상기 제1낸드게이트(232)의 출력단(c)을 통해 출력되는 출력신호를 두 개의 입력단(d)(e)을 통해 재입력받아 논리연산을 수행하는 제2낸드게이트(234)가 구비된다. 즉, 상기 제1낸드게이트(232)는, 상기 제1낸드게이트(232)의 입력단(a)으로 클럭신호가 인가되고 입력단(b)으로 하이레벨신호 가 입력되면, 출력단(c)을 통해 클럭신호를 출력한다. 이와는 달리, 상기 제1낸드게이트(232)는, 상기 제1낸드게이트(232)의 입력단(a)으로 클럭신호가 인가되고 입력단(b)으로 로우레벨신호가 입력되면, 출력단(c)을 통해 하이레벨신호를 출력한다. 상기 제2낸드게이트(234)는 상기 제1낸드게이트(232)로부터 클럭신호가 입력단(d)(e)을 통해 입력되면, 출력단(f)을 통해 반전된 클럭신호를 출력하고, 반면 상기 제1낸드게이트(232)로부터 하이레벨신호가 입력되면, 로우레벨신호를 출력한다.
그리고, 상기 리셋신호발생부(240)에는 상기 클럭신호발생부(230)로부터 로우레벨신호가 전달되면, 상기 슬레이브 디바이스(200)를 실제적으로 초기화하기 위한 리셋신호를 발생시키는 원샷 트리거(One-Shot Trigger)(242)가 구비된다. 상기 원샷 트리거(242)는 상기 클럭신호처리부(230)로부터 반전된 클럭신호가 전달되면, 하이레벨신호를 출력하다가, 상기 클럭신호처리부(230)로부터 로우레벨신호가 전달되면, 소정의 지연시간이 경과된 후 로우레벨신호를 출력하게 된다. 이때, 상기 로우레벨신호가 상기 리셋신호가 되는 것이다. 상기 지연시간은 상기 원샷 트리거(242)에 연결된 시정수(R1, C1)에 의해 결정되는데, 상기 시정수(T)는, 'K * R1 * C1'에 의해 산출되고, 여기서 'K'는 원샷 트리거(242)의 종류에 따라 결정되는 계수(예:0.37)이고, 'R1'은 저항이고, 'C1'은 캐패시터를 말한다. 여기서, 상기 시정수(T)는 통신선로 상에서 발생되는 노이즈신호의 발생시간보다 충분히 크게 설정되어야 한다. 이는 통시선로상에 노이즈신호가 발생하더라도 이를 무시하도록 하기 위함이다. 상기 원샷 트리거(242)의 출력단자(Q)에는 저항(R2)을 사이에 두고 제1트랜지스터(TR1)의 베이스단자와 연결되고, 상기 제1트랜지스터(TR1)의 콜렉터단자에는 저항(R3)을 매개하여 전원(VDD)이 연결되고, 에미터단자에는 접지가 연결된다. 상기 제1트랜지스터(TR1)의 콜렉터단자와 연결된는 제2트랜지스터(TR2)가 구비된다. 상기 제2트랜지스터(TR2)의 베이스단자에는 저항(R4)와 저항(R5)가 병렬로 연결되고, 에미터단자에는 접지가 연결된다. 또한, 상기 제2트랜지스터(TR2)의 콜렉터단자에는 저항(R6)을 매개하여 전원(VDD)이 연결되고, 상기 슬레이브 CPU(250)의 리셋단자(252)가 연결된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명의 바람직한 실시 예에 따른 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법을 도면을 참조하여 단계별로 상세하게 설명한다. 도 4에는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법이 흐름도로 도시되어 있고, 도 5a에는 슬레이브 디바이스가 이상상태인 경우 각 지점의 파형 예시도가 도시되어 있고, 도 5b에는 슬레이브 디바이스가 정상상태인 경우 각 지점의 파형 예시도가 도시되어 있고, 도 5c에는 슬레이브 디바이스가 정상동작 중 노이즈가 발생된 상태를 보인 파형 예시도가 도시되어 있다.
도 4를 참조하면, 금융 자동화기기에 전원이 공급되어 구동이 개시되면, 마스터 디바이스(100)의 마스터 CPU(110)는 슬레이브 디바이스(200)의 이상상태를 감시하기 시작한다. 그리고, 상기 슬레이브 디바이스(200)의 슬레이브 CPU(250)는 클럭신호발생부(220)가 클럭신호를 발생하도록 제어한다(S100).
상기 마스터 CPU(110)의 감시결과 상기 슬레이브 디바이스(200)의 이상상태 가 감지되면(S102), 상기 마스터 CPU(110)는 제1GPIO단자(112)를 통해 인에이블신호를 출력한 다음 제2GPIO단자(114)를 통해 리셋제어신호를 출력한다(S104). 즉, 도 5a를 참조하면, 상기 마스터 CPU(110)는 상기 제1GPIO단자(112)의 출력신호(A)를 로우레벨 상태에서 하이레벨 상태(즉, 인에이블 상태)로 전환한 상태에서, 상기 제2GPIO단자(114)의 출력신호(B)를 하이레벨 상태에서 로우레벨 상태(즉, 리셋제어신호)로 전환한다. 이때, 상기 마스터 CPU(110)는 상기 리셋제어신호를 원샷 트리거(242)에 설정된 시정수(T)보다 큰 펄스시간(W)동안 상기 로우레벨 상태를 유지하여 출력하도록 한다.
그러면, 상기 제1통신인터페이스부(120)는 상기 제2GPIO단자(114)에서 출력되는 리셋제어신호를 증폭하여 제2통신인터페이스부(210)로 전송한다. 그리고, 상기 제2통신인터페이스부(210)는 상기 리셋제어신호를 원신호레벨로 변환하고, 그 리셋제어신호를 클럭신호처리부(230)로 전달한다. 이때, 상기 리셋제어신호는 도 5a에서 'C'와 같다.
제106단계에서, 상기 클럭신호처리부(230)는 상기 제2통신인터페이스부(210)로부터 리셋제어신호가 전달되면, 상기 클럭신호발생부(220)로부터 발생한 클럭신호를 차단한다. 즉, 도 5a를 다시 참조하면, 제1낸드게이트(232)는 'b'입력단을 통해 입력된 로우레벨신호(즉, 리셋제어신호)(C)와 'a'입력단을 통해 입력되는 클럭신호(D)에 기초하여 논리연산을 수행하고 'c'출력단을 통해 하이레벨신호를 출력한다. 이는 다시 제2낸드게이트(234)의 두 입력단(d)(e)으로 입력되어 상기 제2낸드게이트(234)에 의해 논리연산이 수행된다. 그리고, 상기 제2낸드게이트(234)는 출 력단(f)을 통해 로우레벨신호를 출력한다. 즉, 상기 클럭신호처리부(230)의 출력신호(E)는 상기 리셋제어신호(즉, 로우레벨신호)가 인가되는 시간(W)동안 로우레벨 상태를 유지한다.
상기 클럭신호처리부(230)에 의해 클럭신호가 차단되고 로우레벨신호가 입력되면, 상기 원샷 트리거(242)는 상기 슬레이브 CPU(250)가 실제적으로 초기화되도록 리셋신호를 출력한다(S108). 즉, 상기 클럭신호처리부(230)로부터 로우레벨신호가 전송되면, 상기 원샷 트리거(242)는 동작 특성에 따라 상기 로우레벨신호가 전송된 시점(t1)부터 시정수(T)만큼의 지연시간이 지난 시점(t2)까지는 하이레벨신호를 출력하다가, 상기 시정수(T)만큼의 지연시간이 지난 시점(t2)부터는 로우레벨신호를 출력한다. 그러면, 상기 원샷 트리거(242)에서 출력되는 로우레벨신호에 의해 제1트랜지스터(TR1)는 단락되고, 상기 제1트랜지스터(TR1)의 콜렉터단자는 하이레벨신호를 출력한다. 그리고, 상기 출력된 하이레벨신호에 따라 제2트랜지스터(TR2)는 통전되어 그 콜렉터단자로 로우레벨신호를 출력한다(도 5a에서 'F').
이에 따라, 슬레이브 CPU(250)의 리셋단자(252)에는 상기 제2트랜지스터(TR2)의 출력신호가 하이레벨 상태에서 로우레벨 상태로 인가됨에 따라 상기 슬레이브 CPU(250)는 초기화된다(S110).
이와 같이 상기 슬레이브 CPU(250)에 구비된 리셋단자(252)에 리셋신호가 바로 인가되도록 직접 연결 구성됨으로써, 신속하고 정확하게 슬레이브 디바이스(200)가 초기화될 수 있다.
한편, 제102단계에서, 상기 마스터 CPU(110)의 감시결과 상기 슬레이브 디바 이스(200)가 정상상태인 경우(S102의 '아니오'), 상기 마스터 CPU(110)는 상기 슬레이브 디바이스(200)를 계속해서 감시한다. 그와 같이, 상기 슬레이브 디바이스(200)가 정상상태로 동작 중인 경우의 각 지점의 파형도는 도 5b와 같다. 도 5b를 보면, 상기 마스터 CPU(110)는 제1GPIO단자(112)의 출력신호(A)를 로우레벨 상태(즉, 디스에이블 상태)로 유지하고, 제2GPIO단자(114)의 출력신호(B)를 하이레벨 상태로 유지한다. 그러면, 제1통신인터페이스부(120)는 입력되는 제1GPIO단자(112)의 출력신호(A)에 따라 증폭된 하이레벨신호를 지속적으로 출력한다. 그러면, 상기 제2통신인터페이스부(210)는 상기 증폭된 하이레벨신호를 전달받고, 그 하이레벨신호를 원신호레벨로 변환한 다음 그 변환된 하이레벨신호(C)를 상기 제1낸드게이트(232)의 'b'입력단으로 전달한다. 물론, 상기 제1낸드게이트(232)의 'a'입력단에는 클럭신호발생부(220)로부터 전달되는 클럭신호(D)가 입력되고 있음은 당연하다. 이에 따라, 상기 제1낸드게이트(232)는 상기 두개의 입력신호, 즉 하이레벨신호(C) 및 클럭신호(D)에 기초하여 논리연산을 수행하고, 상기 논리연산 수행결과 클럭신호(D)를 출력단(c)을 통해 출력한다. 그러면, 제2낸드게이트(234)는 상기 제1낸드게이트(232)로부터 출력된 클럭신호(D)를 두개의 입력단(d)(e)에 각각 입력받고, 반전된 클럭신호(E)를 출력단(f)을 통해 출력한다. 상기 반전된 클럭신호(E)가 원샷 트리거(242)에 입력되면, 상기 원샷 트리거(242)는 동작 특성에 따라 하이레벨신호를 지속적으로 유지/출력한다. 상기 원샷 트리거(242)의 출력단(Q)을 통해 유지/출력되는 하이레벨신호에 따라 제1트랜지스터(TR1)는 통전되어 그 콜렉터단자는 로우레벨 상태를 갖는다. 상기 로우레벨 상태에 따라 제2트랜지스터(TR2) 는 단락되고, 그 콜렉터단자는 하이레벨 상태(F)를 갖는다. 이에 따라, 상기 슬레이브 CPU(250)의 리셋단자(252)에는 상기 제2트랜지스터(TR2)로부터 출력되는 하이레벨신호(F)가 인가되어, 상기 슬레이브 CPU(250)는 초기화되지 않고 정상 동작하게 된다.
상기와 같이 상기 슬레이브 보드(200)가 정상상태로 동작 중 통신선로 상에 외란에 의한 노이즈신호가 발생될 수 있다. 이러한 경우를 도 5c를 참조하여 설명한다. 도 5c는 상기 슬레이브 디바이스가 정상상태 동작 중 노이즈신호가 발생된 상태를 보인 파형 예시도이다. 도 5c에 도시된 바와 같이, 상기 마스터 CPU(110)의 출력신호(A)(B)가 디스에이블 상태임에도 불구하고, 제1통신인터페이스부(120)와 제2통신인터페이스부(210) 사이에 발생된 노이즈신호가 상기 제2통신인터페이스부(210)로 입력되면, 상기 제2통신인터페이스부(210)는 상기 입력된 노이즈신호를 상기 클럭신호처리부(230)로 전달한다. 그러면, 상기 클럭신호처리부(230)는 상기 제2통신인터페이스부(210)의 출력신호(C)와 클럭신호발생부(220)의 출력신호(D)를 입력받아 논리연산을 수행한다. 이에 따라, 상기 클럭신호처리부(230)의 출력신호(E)는 상기 노이즈신호가 발생한 시간(N)동안만 로우레벨 상태를 갖는다(도 5b 참조). 그러나, 상기 원샷 트리거(242)는 상기 클럭신호처리부(230)로부터 출력된 로우레벨신호가 입력되더라도, 원샷 트리거(242)의 동작 특성에 따라 시정수(T)동안은 그 출력신호를 하이레벨 상태로 유지한다. 따라서, 상기 원샷 트리거(242)에 설정된 시정수(T)를 상기 노이즈신호가 갖는 시간(N) 이상으로 설정하기만하면, 노이즈신호가 발생하더라도 상기 리셋신호발생부(240)는 하이레벨신호(F)를 그대로 유지하여 상기 슬레이브 CPU(250)가 초기화되는 오류는 발생하지 않게된다.
이와 같이 상기 실시 예에 설명되고 있는 본 발명은 외부 노이즈로부터 강인성을 보이면서 신속하고 정확하게 슬레이브 디바이스를 초기화할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명의 속하는 기술분야의 통상 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
도 1a 및 도 1b는 일반적인 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치의 블록 구성도.
도 2는 본 발명의 바람직한 실시 예에 따른 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치의 블록 구성도.
도 3은 도 2의 클럭신호처리부 및 리셋신호발생부의 상세 회로도.
도 4는 본 발명의 바람직한 실시 예에 따른 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법의 흐름도.
도 5a는 슬레이브 디바이스가 이상상태인 경우 각 지점의 파형 예시도.
도 5b는 슬레이브 디바이스가 정상상태인 경우 각 지점의 파형 예시도.
도 5c는 슬레이브 디바이스가 정상상태 동작 중 노이즈가 발생된 상태를 보인 파형 예시도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 마스터 디바이스 110 : 마스터 CPU
112 : 제1GPIO단자 114 : 제2GPIO단자
120 : 제1통신인터페이스부 200 : 슬레이브 디바이스
210 : 제2통신인터페이스부 220 : 클럭신호발생부
230 : 클럭신호처리부 240 : 리셋신호발생부
250 : 슬레이브 CPU 252 : 리셋단자

Claims (13)

  1. 적어도 하나 이상의 슬레이브 디바이스; 그리고
    상기 슬레이브 디바이스의 이상상태를 감지하고, 상기 감지결과 이상상태가 감지된 슬레이브 디바이스를 초기화시키기 위한 리셋제어신호를 미리 설정된 제1 시간 동안 출력하는 마스터 디바이스;를 포함하여 구성되고,
    상기 슬레이브 디바이스는 상기 출력된 리셋제어신호가 적어도 미리 설정된 제2 시간 동안 입력되는 경우 초기화되는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  2. 제 1항에 있어서, 상기 마스터 디바이스는,
    상기 슬레이브 디바이스의 이상상태를 감지하고, 상기 감지결과 이상상태가 감지되면, 상기 제1 시간 동안 리셋제어신호를 출력하는 마스터 제어부; 그리고
    상기 출력된 리셋제어신호를 상기 슬레이브 디바이스로 전송하는 제1통신인터페이스부;를 포함하여 구성되고,
    상기 마스터 제어부는 인에이블 신호를 출력하는 제1단자와, 상기 인에이블 신호 출력 시 상기 리셋제어신호를 출력하는 제2단자를 포함하여 구성됨을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  3. 제 2항에 있어서, 상기 슬레이브 디바이스는,
    상기 슬레이브 디바이스가 정상 동작되게 기준 클럭신호를 발생시키는 클럭신호발생부;
    상기 제1통신인터페이스부로부터 리셋제어신호를 입력받는 제2통신인터페이스부;
    상기 제2통신인터페이스부에 상기 리셋제어신호가 입력되면, 상기 클럭신호발생부로부터 발생된 클럭신호를 차단하는 클럭신호처리부;
    상기 클럭신호가 차단됨에 따라 리셋신호를 발생시키는 리셋신호발생부; 그리고
    상기 발생된 리셋신호를 입력받아 초기화되는 슬레이브 제어부;를 포함하여 구성됨을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  4. 제 3항에 있어서, 상기 클럭신호처리부는,
    상기 제2통신인터페이스부 및 클럭신호발생부의 출력신호를 각각 입력받는 제1낸드게이트; 그리고
    상기 제1낸드게이트의 출력신호를 입력받는 제2낸드게이트를 포함하여 구성됨을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  5. 제 4항에 있어서,
    상기 리셋신호발생부는 상기 클럭신호가 상기 제2 시간 동안 차단됨에 따라 상기 리셋신호를 출력하는 원샷 트리거(One-Shot Trigger)를 포함하여 구성됨을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  6. 제 5항에 있어서,
    상기 제2 시간은 시정수 'R * C * K'에 의해 설정되는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
    여기서, R; 원샷 트리거에 연결된 저항
    C; 원샷 트리거에 연결된 캐패시터
    K; 상수
  7. 제 6항에 있어서,
    상기 리셋제어신호가 출력되는 상기 제1 시간은 상기 원샷트리거에 설정된 상기 제2 시간 동안 출력되는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  8. 제 7항에 있어서,
    상기 리셋신호발생부는, 상기 제2 시간보다 짧은 신호가 입력되는 경우 상기 리셋신호를 미발생시키는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 장치.
  9. 마스터 디바이스의 마스터 제어부가 슬레이브 디바이스의 이상상태를 감지하는 이상상태 감지단계;
    상기 감지결과 상기 슬레이브 디바이스의 이상상태가 감지되면, 상기 마스터 제어부는 리셋제어신호를 미리 설정된 제1 시간 동안 상기 슬레이브 디바이스에게 출력하는 리셋제어신호 전송단계;
    상기 리셋제어신호가 상기 슬레이브 디바이스로 전송되면, 상기 리셋제어신호가 적어도 미리 설정된 제2 시간 동안 입력되는 경우 원샷 트리거(One-Shot Trigger)에 의해 슬레이브 제어부를 초기화시키기 위한 리셋신호가 발생되는 리셋신호 발생단계; 그리고
    상기 발생된 리셋신호에 의해 상기 슬레이브 제어부가 초기화되는 초기화단계;를 포함하는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법.
  10. 제 9항에 있어서, 상기 리셋제어신호 전송단계는,
    상기 마스터 제어부가 제1단자를 통해 인에이블 신호를 인가한 후 제2단자를 통해 리셋제어신호를 출력하는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법.
  11. 제 9항 또는 제 10항에 있어서,
    상기 리셋제어신호가 출력되는 상기 제1 시간은 상기 원샷 트리거에 설정된 상기 제2 시간보다 더 긴 시간동안 출력되는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법.
  12. 제 11항에 있어서, 상기 리셋신호 발생단계에서,
    상기 원샷 트리거는 설정된 상기 제2 시간보다 짧은 신호가 입력되는 경우 리셋신호를 미발생시키는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법.
  13. 제 11항에 있어서, 상기 초기화단계에서,
    상기 리셋신호는 상기 슬레이브 제어부의 리셋단자로 직접 인가되는 것을 특징으로 하는 복합 디바이스를 갖는 금융 자동화기기의 디바이스 초기화 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073016U (ja) * 1993-06-08 1995-01-17 株式会社チノー 中央処理装置のリセット回路
KR20000008184A (ko) * 1998-07-10 2000-02-07 서평원 선택적 리셋 제어 장치
KR20050048925A (ko) * 2003-11-20 2005-05-25 현대모비스 주식회사 복합마이컴형 제품 및 슬레이브 리셋 방법
KR20050107065A (ko) * 2004-05-07 2005-11-11 주식회사 대우일렉트로닉스 복합 시스템의 리셋 제어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073016U (ja) * 1993-06-08 1995-01-17 株式会社チノー 中央処理装置のリセット回路
KR20000008184A (ko) * 1998-07-10 2000-02-07 서평원 선택적 리셋 제어 장치
KR20050048925A (ko) * 2003-11-20 2005-05-25 현대모비스 주식회사 복합마이컴형 제품 및 슬레이브 리셋 방법
KR20050107065A (ko) * 2004-05-07 2005-11-11 주식회사 대우일렉트로닉스 복합 시스템의 리셋 제어 방법

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