KR101465361B1 - Interposer substrate and method of manufacturing the interposer substrate - Google Patents

Interposer substrate and method of manufacturing the interposer substrate Download PDF

Info

Publication number
KR101465361B1
KR101465361B1 KR20130103971A KR20130103971A KR101465361B1 KR 101465361 B1 KR101465361 B1 KR 101465361B1 KR 20130103971 A KR20130103971 A KR 20130103971A KR 20130103971 A KR20130103971 A KR 20130103971A KR 101465361 B1 KR101465361 B1 KR 101465361B1
Authority
KR
South Korea
Prior art keywords
electrode pattern
lower plate
forming
electrode
interposer substrate
Prior art date
Application number
KR20130103971A
Other languages
Korean (ko)
Inventor
서수정
박화선
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Priority to KR20130103971A priority Critical patent/KR101465361B1/en
Application granted granted Critical
Publication of KR101465361B1 publication Critical patent/KR101465361B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Abstract

Disclosed is an interposer substrate. The interposer substrate includes a lower plate and an upper plate, an insulating layer which is located between the lower plate and the upper plate and combines the lower plate and the upper plate, and a through electrode which penetrates the lower plate, the insulating layer, and the upper plate.

Description

인터포저 기판 및 이의 제조방법{INTERPOSER SUBSTRATE AND METHOD OF MANUFACTURING THE INTERPOSER SUBSTRATE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an interposer substrate and an interposer substrate,

본 발명은 인터포저 기판 및 이의 제조방법에 관한 것으로서, 집적회로의 전극과 인쇄회로기판의 전극을 전기적으로 연결시켜 주는 인터포저 기판 및 이의 제조방법에 관한 것이다. The present invention relates to an interposer substrate and a method of manufacturing the same, and more particularly, to an interposer substrate for electrically connecting an electrode of an integrated circuit and an electrode of a printed circuit board, and a method of manufacturing the same.

인터포저 기판이란 미세 공정으로 제작된 집적회로(Integrated Circuit, IC)의 입출력 패드(I/O pad) 크기가 인쇄회로기판(Printed Circuit Board, PCB)의 입출력 패드 크기가 맞지 않을 경우 집적회로와 인쇄회로기판 사이에 추가적으로 삽입되어 집적회로(Integrated Circuit, IC)의 입출력 패드(I/O pad)와 인쇄회로기판(Printed Circuit Board, PCB)의 입출력 패드를 전기적으로 연결시키는 미세회로 기판을 의미한다. Interposer Substrate refers to the size of the I / O pad of a microfabricated integrated circuit (IC) when the size of the input / output pad of the printed circuit board (PCB) And a microcircuit board which is further inserted between circuit boards to electrically connect an input / output pad of an integrated circuit (IC) and an input / output pad of a printed circuit board (PCB).

이러한 인터포저 기판은 일반적으로 기판을 관통하여 홀을 통하여 집적회로의 입출력 패드와 인쇄회로기판의 입출력 패드를 전기적으로 연결하는 실리콘 관통 홀 비아(Through Silicon Via, TSV) 기술을 채용하는데, 실리콘 관통홀 비아를 이용한 삼차원 회로 집적 기술은 현재 전기적 성능 향상, 초소형 부품 개발, 개발 비용 절감 등의 이유로 각광을 받고 있다. Such an interposer substrate generally employs a through silicon via (TSV) technique for electrically connecting an input / output pad of an integrated circuit to an input / output pad of a printed circuit board through a hole through a substrate, The three-dimensional circuit integration technology using vias is currently in the spotlight due to the improvement of electrical performance, the development of ultra-small parts, and the reduction of development cost.

다만, 종래의 인터포저 기판에 적용되는 관통전극은 두께가 약 500㎛ 이상인 실리콘 기판을 관통하도록 홀을 형성한 후 기판의 하부면으로부터 상기 관통홀을 채우도록 도금 공정을 수행하여 형성되었는데, 상기와 같은 공정을 통해 인터포저 기판의 관통전극을 형성할 경우, 두꺼운 실리콘 기판에 관통홀을 형성하기 위한 까다로운 공정기술, 설비 등이 필요할 뿐만 아니라 관통전극을 형성하기 위한 도금 공정 시간이 많이 소요되며 도금 공정의 특성으로 인하여 관통전극 내부에 공극(Void)이 형성되는 불량이 발생될 수 있다.However, the penetrating electrode applied to the conventional interposer substrate is formed by forming a hole to penetrate a silicon substrate having a thickness of about 500 μm or more and then performing a plating process to fill the through hole from the lower surface of the substrate. When the penetrating electrode of the interposer substrate is formed through the same process, a complicated process technology and equipment for forming the through hole in the thick silicon substrate are required, and the plating process time for forming the penetrating electrode is long, There is a possibility that voids are formed inside the penetrating electrode.

본 발명의 일 목적은 관통전극을 형성하기 위한 도금 공정 시간을 현저하게 감소시킬 수 있고, 관통전극 내에 공극이 형성되는 것을 방지할 수 있는 인터포저 기판을 제공하는 것이다. It is an object of the present invention to provide an interposer substrate capable of significantly reducing the plating process time for forming the penetrating electrode and preventing formation of voids in the penetrating electrode.

본 발명의 다른 목적은 상기 인터포저 기판을 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the interposer substrate.

본 발명의 실시예에 따른 인터포저 기판은 하부 플레이트, 상기 하부 플레이트와 이격된 상부 플레이트, 상기 하부 플레이트와 상기 상부 플레이트 사이에 위치하고, 상기 하부 플레이트와 상기 상부 플레이트를 결합시키는 절연막 및 상기 하부 플레이트, 상기 절연막 및 상기 상부 플레이트를 관통하는 관통전극을 포함한다. The interposer substrate according to an embodiment of the present invention includes a lower plate, an upper plate spaced apart from the lower plate, an insulating layer which is disposed between the lower plate and the upper plate and connects the lower plate and the upper plate, And a through electrode penetrating the insulating film and the upper plate.

일 실시예에 있어서, 상기 관통전극은 상기 하부 플레이트를 관통하는 제1 전극부, 상기 절연막을 관통하는 제2 전극부 및 상기 상부 플레이트를 관통하는 제3 전극부를 포함할 수 있고, 이 경우, 상기 제2 전극부의 단면적은 상기 제1 및 제3 전극부의 단면적보다 크거나 같을 수 있다. In one embodiment, the penetrating electrode may include a first electrode portion passing through the lower plate, a second electrode portion passing through the insulating film, and a third electrode portion passing through the upper plate. In this case, The cross-sectional area of the second electrode portion may be greater than or equal to the cross-sectional area of the first and third electrode portions.

일 실시예에 있어서, 상기 하부 플레이트는 상기 상부 플레이트와 동일한 두께를 가질 수 있다. In one embodiment, the lower plate may have the same thickness as the upper plate.

본 발명의 실시예에 따른 인터포저 기판의 제조방법은 하부 플레이트의 상부면에 전극 패턴을 형성하는 단계; 상기 전극 패턴에 의해 노출된 상기 하부 플레이트의 상부면 영역에 절연막을 형성하는 단계; 상기 절연막 상부에 상기 전극 패턴을 노출시키는 제1 관통홀이 형성된 상부 플레이트를 부착시키는 단계; 상기 하부 플레이트에 상기 전극 패턴을 노출시키는 제2 관통홀을 형성하는 단계; 및 상기 전극 패턴을 이용하여 상기 제1 및 제2 관통홀을 채우도록 전해 도금 공정을 진행하는 단계를 포함할 수 있다. A method of manufacturing an interposer substrate according to an embodiment of the present invention includes: forming an electrode pattern on an upper surface of a lower plate; Forming an insulating film on an upper surface region of the lower plate exposed by the electrode pattern; Attaching an upper plate having a first through hole for exposing the electrode pattern on the insulating film; Forming a second through hole exposing the electrode pattern on the lower plate; And advancing the electrolytic plating process to fill the first and second through holes using the electrode pattern.

이와 달리, 본 발명의 실시예에 따른 인터포저 기판의 제조방법은 하부 플레이트의 상부면에 전극 패턴을 형성하는 단계; 상기 전극 패턴에 의해 노출된 상기 하부 플레이트의 상부면 영역에 절연막을 형성하는 단계; 상기 절연막 상부에 상부 플레이트를 부착시키는 단계; 상기 상부 플레이트에 상기 전극 패턴의 상부면을 노출시키는 제1 관통홀을 형성하고 상기 하부 플레이트에 상기 전극 패턴의 하부면을 노출시키는 제2 관통홀을 형성하는 단계; 및 상기 전극 패턴을 이용하여 상기 제1 및 제2 관통홀을 채우도록 전해 도금 공정을 진행하는 단계를 포함할 수 있다. Alternatively, a method of fabricating an interposer substrate according to an embodiment of the present invention includes forming an electrode pattern on an upper surface of a lower plate; Forming an insulating film on an upper surface region of the lower plate exposed by the electrode pattern; Attaching an upper plate on the insulating film; Forming a first through hole exposing an upper surface of the electrode pattern on the upper plate and forming a second through hole exposing a lower surface of the electrode pattern on the lower plate; And advancing the electrolytic plating process to fill the first and second through holes using the electrode pattern.

일 실시예에 있어서, 상기 전극 패턴을 형성하기 위하여 상기 하부 플레이트 상부면 상에 도전막을 형성하고, 상기 도전막 상부에 상기 전극 패턴에 대응하는 포토레지스터 패턴을 형성하며, 상기 포토레지스터 패턴을 마스크로 이용한 식각 공정을 통하여 상기 도전막을 패터닝할 수 있다. In one embodiment, a conductive film is formed on the upper surface of the lower plate to form the electrode pattern, a photoresist pattern corresponding to the electrode pattern is formed on the conductive film, and the photoresist pattern is used as a mask The conductive film can be patterned through an etching process.

일 실시예에 있어서, 상기 전해 도금 공정은 상기 전극 패턴에 양의 전압을 인가하고 구리 소스에 음의 전압을 인가하여 수행될 수 있다.In one embodiment, the electroplating process may be performed by applying a positive voltage to the electrode pattern and applying a negative voltage to the copper source.

상술한 본 발명에 따르면, 전극 패턴으로부터 제1 및 제2 관통홀을 채우도록 도금이 동시에 진행되므로 관통전극 형성 시간을 현저하게 감소시킬 수 있을 뿐만 아니라, 관통홀 중앙부분에 위치한 전극 패턴으로부터 도금이 양쪽으로 진행되므로 관통 전극 내부에 공극이 형성되는 것을 방지할 수 있다. According to the present invention, since the plating progresses simultaneously to fill the first and second through holes from the electrode pattern, not only the through-hole forming time can be remarkably reduced, but also the plating can be performed from the electrode pattern located at the center of the through- It is possible to prevent the formation of voids in the penetrating electrode.

도 1은 본 발명의 실시예에 따른 인터포저 기판을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 인터포저 기판의 제조방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 인터포저 기판을 설명하기 위한 공정도이다. 1 is a cross-sectional view illustrating an interposer substrate according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing an interposer substrate according to an embodiment of the present invention.
3A to 3H are process diagrams illustrating an interposer substrate according to an embodiment of the present invention.

이하, 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들에 대해서만 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, embodiments of the present invention will be described in detail. It is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the term "comprises" or "having" is intended to designate the presence of stated features, elements, etc., and not one or more other features, It does not mean that there is none.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

<인터포저 기판><Interposer substrate>

도 1은 본 발명의 실시예에 따른 인터포저 기판을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating an interposer substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 인터포저 기판(100)은 하부 플레이트(110), 상부 플레이트(120), 절연막(130) 및 관통전극(140)을 포함한다. Referring to FIG. 1, an interposer substrate 100 according to an embodiment of the present invention includes a lower plate 110, an upper plate 120, an insulating layer 130, and a penetrating electrode 140.

하부 플레이트(110) 및 상부 플레이트(120)는 각각 실리콘 웨이퍼, 유리 기판, 사파이어 기판, AlN 기판, 세라믹 기판 등일 수 있다. 예를 들면, 하부 플레이트(110) 및 상부 플레이트(120)는 각각 실리콘 웨이퍼일 수 있다. 하부 플레이트(110)와 상부 플레이트(120)의 두께는 서로 다를 수도 있고 동일할 수도 있다. The lower plate 110 and the upper plate 120 may each be a silicon wafer, a glass substrate, a sapphire substrate, an AlN substrate, a ceramic substrate, or the like. For example, the lower plate 110 and the upper plate 120 may each be a silicon wafer. The thicknesses of the lower plate 110 and the upper plate 120 may be different from each other or may be the same.

절연막(130)은 하부 플레이트(110)와 상부 플레이트(120) 사이에 위치하고, 하부 플레이트(110)와 상부 플레이트(120)를 서로 결합시킨다. 절연막(130)은 전기적 절연성을 갖고 하부 플레이트(110)와 상부 플레이트(120)를 접착시킬 수 있는 물질로 형성될 수 있고, 절연막(130)의 물질은 특별히 제한되지 않는다. 절연막(130)의 두께는 특별히 제한되지 않으나 하부 플레이트(110)와 상부 플레이트(120)를 안정적으로 접착시킬 수 있는 최소 두께로 형성되는 것이 바람직하다. The insulating layer 130 is positioned between the lower plate 110 and the upper plate 120 and couples the lower plate 110 and the upper plate 120 to each other. The insulating layer 130 may be formed of a material having electrical insulation and capable of bonding the lower plate 110 and the upper plate 120, and the material of the insulating layer 130 is not particularly limited. The thickness of the insulating layer 130 is not particularly limited, but is preferably formed to a minimum thickness capable of stably bonding the lower plate 110 and the upper plate 120.

관통전극(140)은 하부 플레이트(110), 절연막(130) 및 상부 플레이트(120)를 관통하도록 형성된다. 관통전극(140)은 전기 전도성이 우수하고 도금이 가능한 물질로 형성될 수 있다. 예를 들면, 관통전극(140)은 상대적으로 가격이 저렴하며 도금성이 우수한 구리(Cu)로 형성될 수 있다. 관통전극(140)의 형상은 특별히 제한되지 않는다. 예를 들면, 관통전극(140)의 단면은 원, 타원, 사각형 등의 형상을 가질 수 있다. The penetrating electrode 140 is formed to penetrate the lower plate 110, the insulating film 130, and the upper plate 120. The penetrating electrode 140 may be formed of a material having excellent electrical conductivity and being platable. For example, the penetrating electrode 140 may be formed of copper (Cu), which is relatively inexpensive and has excellent plating ability. The shape of the penetrating electrode 140 is not particularly limited. For example, the cross-section of the penetrating electrode 140 may have a shape such as a circle, an ellipse, or a square.

관통전극(140)은 하부 플레이트(110)를 관통하는 제1 전극부(141), 절연막(130)을 관통하는 제2 전극부(142) 및 상부 플레이트(120)를 관통하는 제3 전극부(143)를 포함한다. 제1 내지 제3 전극부(141, 142, 143)의 단면 면적은 서로 동일할 수도 있고, 서로 다를 수도 있다. 일 예로, 제1 내지 제3 전극부(141, 142, 143)의 단면 면적은 서로 동일할 수 있다. 다른 예로, 제1 전극부(141)와 제3 전극부(143)의 단면 면적은 서로 동일하고, 제1 및 제3 전극부(141, 143)의 단면 면적은 제2 전극부(142)의 단면 면적보다 작을 수 있다.
The penetrating electrode 140 includes a first electrode part 141 passing through the lower plate 110, a second electrode part 142 passing through the insulating film 130, and a third electrode part passing through the upper plate 120 143). The cross-sectional areas of the first to third electrode parts 141, 142 and 143 may be the same or different from each other. For example, the cross-sectional areas of the first to third electrode portions 141, 142, and 143 may be equal to each other. Sectional area of the first and third electrode parts 141 and 143 is equal to that of the second electrode part 142. In other words, Sectional area.

<인터포저 기판의 제조방법><Method of Manufacturing Interposer Substrate>

도 2는 본 발명의 일 실시예에 따른 인터포저 기판의 제조방법을 설명하기 위한 순서도이고, 도 3a 내지 도 3h는 본 발명의 실시예에 따른 인터포저 기판을 설명하기 위한 공정도이다. FIG. 2 is a flow chart for explaining a method of manufacturing an interposer substrate according to an embodiment of the present invention, and FIGS. 3A to 3H are process drawings for explaining an interposer substrate according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 인터포저 기판의 제조방법은 하부 플레이트 상부면 상에 전극 패턴을 형성하는 단계(S110), 하부 플레이트의 상부면 중 전극 패턴이 형성되지 않은 영역 상에 절연막을 형성하는 단계(S120), 전극 패턴에 대응하는 제1 관통홀이 형성된 상부 플레이트를 절연막에 부착시키는 단계(S130), 하부 플레이트에 전극 패턴을 노출시키는 제2 관통홀을 형성하는 단계(S140) 및 전극 패턴으로부터 제1 관통홀과 제2 관통홀을 동시에 채우도록 전해 도금 공정을 수행하여 관통 전극을 형성하는 단계(S150)를 포함한다. Referring to FIG. 2, a method of fabricating an interposer substrate according to an embodiment of the present invention includes forming an electrode pattern on an upper surface of a lower plate (S110), forming an electrode pattern on an upper surface of the lower plate A step S130 of attaching an upper plate having a first through hole corresponding to the electrode pattern to the insulating film, and a step of forming a second through hole exposing the electrode pattern on the lower plate S140) and forming a through electrode by performing an electrolytic plating process so as to simultaneously fill the first through holes and the second through holes from the electrode pattern (S150).

도 2와 함께 도 3a 내지 도 3c를 참조하면, 하부 플레이트(110)의 상부면 상에 전극 패턴(242)을 형성하는 단계(S110)에 있어서, 하부 플레이트(210)로는 실리콘 웨이퍼, 유리 기판, 사파이어 기판, AlN 기판, 세라믹 기판 등이 사용될 수 있고, 바람직하게는 실리콘 웨이퍼가 사용될 수 있다. 전극 패턴(242)을 형성하기 위하여, 우선 하부 플레이트(210) 상부면에 도전성 물질, 예를 들면, 구리(Cu)를 증착하여 도전막(242a)을 형성할 수 있다. 그 후, 도전막(242a) 상부에 전극 패턴(242)에 대응하는 포토레지스터 패턴(10)을 형성하고, 리소그라피 공정을 통하여 도전막(242a)을 패터닝함으로써 전극 패턴(242)을 형성할 수 있다. 전극 패턴(242)은 다양한 형상으로 형성될 수 있다. 예를 들면, 전극 패턴(242)은 원형, 타원, 사각형 등의 형상으로 형성될 수 있다. Referring to FIGS. 3A and 3C together with FIG. 2, in the step S110 of forming the electrode pattern 242 on the upper surface of the lower plate 110, the lower plate 210 may be a silicon wafer, A sapphire substrate, an AlN substrate, a ceramic substrate, or the like can be used, and preferably a silicon wafer can be used. In order to form the electrode pattern 242, a conductive material, for example, copper (Cu) may be deposited on the upper surface of the lower plate 210 to form the conductive film 242a. Thereafter, a photoresist pattern 10 corresponding to the electrode pattern 242 is formed on the conductive film 242a, and the conductive pattern 242a is patterned through a lithography process to form the electrode pattern 242 . The electrode pattern 242 may be formed in various shapes. For example, the electrode pattern 242 may be formed in a shape of a circle, an ellipse, a square, or the like.

도 2와 함께 도 3d 및 도 3e를 참조하면, 하부 플레이트(210)의 상부면 중 전극 패턴(242)이 형성되지 않은 영역 상에 절연막(230)을 형성하는 단계에 있어서, 절연막(230)은 전기적 절연성을 가지면서 접착성을 갖는 물질로 형성될 수 있다. 절연막(230)은 전극 패턴(242)의 두께와 동일한 두께를 갖도록 형성될 수 있다. 절연막(230)을 형성하는 공정은 특별히 제한되지 않는다. 예를 들면, 절연막(230)은 스핀 코팅 등의 방법으로 형성될 수 있다. 구체적으로, 전극 패턴(242) 및 포토레지스터 패턴(10)이 형성된 하부 플레이트(210)의 상부면 상에 절연막 형성 물질을 스핀 코팅의 방법으로 도포하여 절연층(230a)을 형성한 후 포토레지스터 패턴(10)을 제거함으로써 전극 패턴(242) 상부에 위치하는 절연층(230a) 부분을 제거하여 절연막(230)을 형성할 수 있다. Referring to FIGS. 3 and 3E together with FIG. 2, in the step of forming the insulating layer 230 on a region where the electrode pattern 242 is not formed in the upper surface of the lower plate 210, And may be formed of a material having an electrical insulating property and an adhesive property. The insulating film 230 may be formed to have a thickness equal to the thickness of the electrode pattern 242. [ The step of forming the insulating film 230 is not particularly limited. For example, the insulating film 230 may be formed by a method such as spin coating. More specifically, an insulating layer forming material is applied on the upper surface of the lower plate 210 on which the electrode pattern 242 and the photoresist pattern 10 are formed by a spin coating method to form an insulating layer 230a, The insulating layer 230 can be formed by removing the insulating layer 230a located above the electrode pattern 242 by removing the insulating layer 230. [

도 2와 함께 도 3f를 참조하면, 전극 패턴(242)에 대응하는 제1 관통홀(221)이 형성된 상부 플레이트(220)를 절연막(230)에 부착하는 단계에 있어서, 상부 플레이트(220)로는 실리콘 웨이퍼, 유리 기판, 사파이어 기판, AlN 기판, 세라믹 기판 등이 사용될 수 있고, 바람직하게는 실리콘 웨이퍼가 사용될 수 있다. 상부 플레이트(220)를 관통하는 제1 관통홀(221)은 레이저 천공이나 화학적 건식 또는 습식 식각의 방법으로 형성될 수 있다. 제1 관통홀(221)의 직경은 전극 패턴(242)의 직경과 동일하거나 이보다 작을 수도 있다. 제1 관통홀(221)의 직경이 전극 패턴(242)의 직경보다 큰 경우, 이 후 진행되는 도금 공정을 통해 제1 관통홀(221)을 채우는 과정에서 제1 관통홀(221)의 일부 영역이 도전성 물질로 채워지지 않는 불량이 발생할 수 있다. Referring to FIG. 3F together with FIG. 2F, in the step of attaching the upper plate 220 having the first through holes 221 corresponding to the electrode pattern 242 to the insulating layer 230, A silicon wafer, a glass substrate, a sapphire substrate, an AlN substrate, a ceramic substrate, or the like can be used, and preferably a silicon wafer can be used. The first through hole 221 passing through the upper plate 220 may be formed by laser drilling, chemical dry etching or wet etching. The diameter of the first through-hole 221 may be equal to or less than the diameter of the electrode pattern 242. When the diameter of the first through-hole 221 is larger than the diameter of the electrode pattern 242, a portion of the first through-hole 221 is formed in the process of filling the first through- A failure that is not filled with the conductive material may occur.

한편, 제1 관통홀(221)은 상부 플레이트(220)가 절연막(230)에 부착된 후에 형성될 수도 있다. 예를 들면, 관통홀이 형성되지 않은 상부 플레이트(220)를 절연막(230) 상에 부착한 후 레이저 천공이나 화학적 건식 또는 습식 식각의 방법으로 전극 패턴(242)을 노출시키기 위한 제1 관통홀(221)을 상부 플레이트(220)에 형성할 수 있다. The first through hole 221 may be formed after the upper plate 220 is attached to the insulating film 230. For example, after the upper plate 220 on which the through holes are not formed is attached on the insulating film 230, the first through holes (not shown) for exposing the electrode patterns 242 by laser drilling, chemical dry etching or wet etching 221 may be formed on the upper plate 220.

도 2와 함께 도 3g를 참조하면, 하부 플레이트(210)에 전극 패턴(242)을 노출시키는 제2 관통홀(211)을 형성하는 단계에 있어서, 제2 관통홀(211)은 레이저 천공이나 화학적 건식 또는 습식 식각의 방법으로 형성될 수 있다. 제2 관통홀(211)의 직경은 제1 관통홀(221)의 직경과 실질적으로 동일한 것이 바람직하다. 즉, 제2 관통홀(211)의 직경은 전극 패턴(242)의 직경과 동일하거나 이보다 작을 수 있다. 제2 관통홀(211)의 직경이 전극 패턴(242)의 직경보다 큰 경우, 이 후 진행되는 도금 공정을 통해 제2 관통홀(211)을 채우는 과정에서 제2 관통홀(211)의 일부 영역이 도전성 물질로 채워지지 않는 불량이 발생할 수 있다.Referring to FIG. 3G together with FIG. 3G, in the step of forming the second through-hole 211 for exposing the electrode pattern 242 to the lower plate 210, the second through- May be formed by dry or wet etching. The diameter of the second through-hole 211 is preferably substantially the same as the diameter of the first through-hole 221. That is, the diameter of the second through hole 211 may be equal to or smaller than the diameter of the electrode pattern 242. When the diameter of the second through-hole 211 is larger than the diameter of the electrode pattern 242, in a process of filling the second through-hole 211 through a subsequent plating process, A failure that is not filled with the conductive material may occur.

도 2와 함께 도 3h를 참조하면, 전극 패턴(242)으로부터 제1 관통홀(221, 도 3g)과 제2 관통홀(211, 도 3g)을 동시에 채우도록 전해 도금 공정을 수행하여 관통 전극(240)을 형성하는 단계에 있어서, 전극 패턴(242)에 음의 전압을 인가하고 구리(Cu) 소스(미도시)에 양을 전압을 인가한 상태에서 전해 도금 공정을 진행할 수 있다. 이와 같은 전해 도금 공정을 진행하는 경우, 전극 패턴(242)의 하부면 및 상부면으로부터 제2 관통홀(211)과 제1 관통홀(221)을 각각 채우는 제1 전극부(241)와 제3 전극부(243)가 동시에 성장하게 되고, 그 결과 제1 및 제3 전극부(241, 243)는 전극 패턴(242)과 함께 관통전극(240)을 형성하게 된다. Referring to FIG. 3H together with FIG. 2, an electrolytic plating process is performed so as to simultaneously fill the first through holes 221 (FIG. 3G) and the second through holes 211 (FIG. 3G) from the electrode pattern 242, The electrolytic plating process can be performed in a state where a positive voltage is applied to the electrode pattern 242 and a positive voltage is applied to a copper (Cu) source (not shown). When the electrolytic plating process is performed, the first electrode portion 241 filling the second through hole 211 and the first through hole 221 from the lower surface and the upper surface of the electrode pattern 242, The electrode portions 243 are simultaneously grown so that the first and third electrode portions 241 and 243 together with the electrode pattern 242 form the penetrating electrode 240.

상술한 본 발명에 따르면, 전극 패턴으로부터 제1 및 제2 관통홀을 채우도록 도금이 동시에 진행되므로 관통전극 형성 시간을 현저하게 감소시킬 수 있을 뿐만 아니라, 관통홀 중앙부분에 위치한 전극 패턴으로부터 도금이 양쪽으로 진행되므로 관통 전극 내부에 공극이 형성되는 것을 방지할 수 있다. According to the present invention, since the plating progresses simultaneously to fill the first and second through holes from the electrode pattern, not only the through-hole forming time can be remarkably reduced, but also the plating can be performed from the electrode pattern located at the center of the through- It is possible to prevent the formation of voids in the penetrating electrode.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. It can be understood that it is possible.

100: 인터포저 기판 110: 하부 플레이트
120: 상부 플레이트 130: 절연막
140: 관통전극100: interposer substrate 110: lower plate
120: upper plate 130: insulating film
140: penetrating electrode

Claims (7)

삭제delete 삭제delete 삭제delete 하부 플레이트의 상부면에 전극 패턴을 형성하는 단계;
상기 전극 패턴에 의해 노출된 상기 하부 플레이트의 상부면 영역에 절연막을 형성하는 단계;
상기 절연막 상부에 상기 전극 패턴을 노출시키는 제1 관통홀이 형성된 상부 플레이트를 부착시키는 단계;
상기 하부 플레이트에 상기 전극 패턴을 노출시키는 제2 관통홀을 형성하는 단계; 및
상기 전극 패턴을 이용하여 상기 제1 및 제2 관통홀을 채우도록 전해 도금 공정을 진행하는 단계를 포함하는 인터포저 기판의 제조방법.
Forming an electrode pattern on an upper surface of the lower plate;
Forming an insulating film on an upper surface region of the lower plate exposed by the electrode pattern;
Attaching an upper plate having a first through hole for exposing the electrode pattern on the insulating film;
Forming a second through hole exposing the electrode pattern on the lower plate; And
And advancing an electrolytic plating process to fill the first and second through holes using the electrode pattern.
하부 플레이트의 상부면에 전극 패턴을 형성하는 단계;
상기 전극 패턴에 의해 노출된 상기 하부 플레이트의 상부면 영역에 절연막을 형성하는 단계;
상기 절연막 상부에 상부 플레이트를 부착시키는 단계;
상기 상부 플레이트에 상기 전극 패턴의 상부면을 노출시키는 제1 관통홀을 형성하고 상기 하부 플레이트에 상기 전극 패턴의 하부면을 노출시키는 제2 관통홀을 형성하는 단계; 및
상기 전극 패턴을 이용하여 상기 제1 및 제2 관통홀을 채우도록 전해 도금 공정을 진행하는 단계를 포함하는 인터포저 기판의 제조방법.
Forming an electrode pattern on an upper surface of the lower plate;
Forming an insulating film on an upper surface region of the lower plate exposed by the electrode pattern;
Attaching an upper plate on the insulating film;
Forming a first through hole exposing an upper surface of the electrode pattern on the upper plate and forming a second through hole exposing a lower surface of the electrode pattern on the lower plate; And
And advancing an electrolytic plating process to fill the first and second through holes using the electrode pattern.
제4항 또는 제5항에 있어서, 상기 전극 패턴을 형성하는 단계는,
상기 하부 플레이트 상부면 상에 도전막을 형성하는 단계;
상기 도전막 상부에 상기 전극 패턴에 대응하는 포토레지스터 패턴을 형성하는 단계; 및
상기 포토레지스터 패턴을 마스크로 이용한 식각 공정을 통하여 상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 인터포저 기판의 제조방법.
The method according to claim 4 or 5, wherein the forming of the electrode pattern comprises:
Forming a conductive film on the upper surface of the lower plate;
Forming a photoresist pattern corresponding to the electrode pattern on the conductive film; And
And patterning the conductive film through an etching process using the photoresist pattern as a mask.
제4항 또는 제5항에 있어서,
상기 전해 도금 공정은 상기 전극 패턴에 양의 전압을 인가하고 구리 소스에 음의 전압을 인가하여 수행되는 것을 특징으로 하는 인터포저 기판의 제조방법.
The method according to claim 4 or 5,
Wherein the electrolytic plating process is performed by applying a positive voltage to the electrode pattern and applying a negative voltage to the copper source.
KR20130103971A 2013-08-30 2013-08-30 Interposer substrate and method of manufacturing the interposer substrate KR101465361B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130103971A KR101465361B1 (en) 2013-08-30 2013-08-30 Interposer substrate and method of manufacturing the interposer substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130103971A KR101465361B1 (en) 2013-08-30 2013-08-30 Interposer substrate and method of manufacturing the interposer substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR20140129283A Division KR101490085B1 (en) 2014-09-26 2014-09-26 Interposer substrate

Publications (1)

Publication Number Publication Date
KR101465361B1 true KR101465361B1 (en) 2014-11-25

Family

ID=52291630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130103971A KR101465361B1 (en) 2013-08-30 2013-08-30 Interposer substrate and method of manufacturing the interposer substrate

Country Status (1)

Country Link
KR (1) KR101465361B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022215907A1 (en) * 2021-04-06 2022-10-13 (주)포인트엔지니어링 Positive electrode oxide film-based interposer for electrical connection and manufacturing method therefor, semiconductor package and manufacturing method therefor, multi-stage stacked-type semiconductor device and manufacturing method therefor, display and manufacturing method therefor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110065693A (en) * 2009-12-10 2011-06-16 주식회사 하이닉스반도체 Stack package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110065693A (en) * 2009-12-10 2011-06-16 주식회사 하이닉스반도체 Stack package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022215907A1 (en) * 2021-04-06 2022-10-13 (주)포인트엔지니어링 Positive electrode oxide film-based interposer for electrical connection and manufacturing method therefor, semiconductor package and manufacturing method therefor, multi-stage stacked-type semiconductor device and manufacturing method therefor, display and manufacturing method therefor

Similar Documents

Publication Publication Date Title
CN103650650B (en) Printed circuit board and manufacturing methods
TWI530238B (en) Chip package substrate and method for manufacturing same
TW201446084A (en) Printed circuit board and method for manufacturing same
TWI556382B (en) Packaging substrate and a method for fabricating the same
TW201446103A (en) Circuit board and method for manufacturing same
KR20160010960A (en) Printed circuit board and manufacturing method thereof
US10211119B2 (en) Electronic component built-in substrate and electronic device
TWI573506B (en) Method for manufacturing printed circuit board
US20140042122A1 (en) Method of manufacturing printed circuit board
TW201618622A (en) Circuit board and manufacturing method for same
KR101465361B1 (en) Interposer substrate and method of manufacturing the interposer substrate
TWI771534B (en) Wiring board and manufacturing method thereof
JP2009099964A (en) Method of manufacturing wiring board
KR20170041530A (en) Printed circuit board and method of manufacturing the same
TWI691243B (en) Manufacturing method for printed circuit board
KR101490085B1 (en) Interposer substrate
TW201507564A (en) Printed circuit board and method for manufacturing same
KR101044106B1 (en) A landless printed circuit board and a fabricating method of the same
KR100999515B1 (en) Manufacturing method of printed circuit board
TWI644368B (en) Package substrate, method for making the same, and package structure having the same
KR101179716B1 (en) Printed Circuit Board AND Manufacturing Method for Printed Circuit Board
KR101009118B1 (en) A method for manufacturing of landless printed circuit board
KR100942820B1 (en) Manufacturing method of printed circuit board using electrolytic plating lead
US20150129291A1 (en) Printed circuit board and method of manufacturing printed circuit board
KR101534856B1 (en) Printed circuit board and method for fabricating the same

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180917

Year of fee payment: 5