KR101444993B1 - Ｃｍｏｓ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상 - Google Patents

Ｃｍｏｓ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상 Download PDF

Info

Publication number
KR101444993B1
KR101444993B1 KR1020120035714A KR20120035714A KR101444993B1 KR 101444993 B1 KR101444993 B1 KR 101444993B1 KR 1020120035714 A KR1020120035714 A KR 1020120035714A KR 20120035714 A KR20120035714 A KR 20120035714A KR 101444993 B1 KR101444993 B1 KR 101444993B1
Authority
KR
South Korea
Prior art keywords
photoresist
strip
photoresist pattern
portions
pattern
Prior art date
Application number
KR1020120035714A
Other languages
English (en)
Other versions
KR20130079077A (ko
Inventor
밍 펭 시에
칭 유 장
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130079077A publication Critical patent/KR20130079077A/ko
Application granted granted Critical
Publication of KR101444993B1 publication Critical patent/KR101444993B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

방법은 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 제1 부분에 대해 노광(light-exposure)을 수행하는 단계를 포함하며, 포토레지스트 패턴의 제2 부분은 광에 노출되지 않는다. 광 산(photo-acid) 반응 물질이 포토레지스트 패턴의 제1 부분과 제2 부분 상에 코팅된다. 광 산 반응 물질은 포토레지스트 패턴과 반응을 하여 막을 형성한다. 그런 후 포토레지스트 패턴과 반응하지 않은 광 산 반응 물질의 부분들은 제거되고, 막이 포토레지스트 패턴 상에서 남겨진다.

Description

ＣＭＯＳ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상 {SELECTIVE BIAS COMPENSATION FOR PATTERNING STEPS IN CMOS PROCESSES}
본 발명은 집적 회로의 컴포넌트를 형성하기 위한 패턴화 공정에 관한 것이며, 보다 구체적으로는 패턴화 공정들에서의 바이어스들이 보상되는 패턴화 공정에 관한 것이다.
집적 회로의 형성시, 집적 회로의 컴포넌트들은 바람직한 형상을 형성하도록 패턴화될 필요가 있다. 일반적인 패턴화 공정은 포토레지스트를 형성하는 단계, 리소그래피 마스크를 이용하여 포토레지스트를 노광시키는 단계, 포토레지스트를 패턴화하는 단계, 및 패턴화된 포토레지스트를 이용하여 포토레지스트 아래의 층을 에칭하는 단계를 포함한다. 그 결과, 패턴화된 포토레지스트의 레이아웃이 아래의 층들로 전사된다. 그 후, 포토레지스트는 제거된다.
포토레지스트의 패턴화에서, 광학 근접 효과와 같은 다양한 인자들은 포토레지스트의 패턴들이 각각의 리소그래피 마스크에서의 패턴들로부터 이탈되도록 한다. 이러한 이탈을 바이어스(bias)라고 칭할 수 있다. 포토레지스트 라인들의 라인 말단들에서와 같은 어떠한 위치들에서, 바이어스는 다른 곳에서보다 더욱 중요하다. 바이어스의 비균일성은 집적 회로 제조 공정들에서 문제들을 야기시킨다.
방법은 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 제1 부분에 대해 노광(light-exposure)을 수행하는 단계를 포함하며, 포토레지스트 패턴의 제2 부분은 광에 노출되지 않는다. 광 산 반응(photo-acid reactive) 물질이 포토레지스트 패턴의 제1 부분과 제2 부분 상에 코팅된다. 광 산 반응 물질은 포토레지스트 패턴과 반응을 하여 막을 형성한다. 그런 후 포토레지스트 패턴과 반응하지 않은 광 산 반응 물질의 부분들은 제거되고, 막이 포토레지스트 패턴 상에서 남겨진다.
실시예들에 따르면, 포토레지스트들과 같은 마스크들의 부분들은 선택적으로 확대될 수 있다. 이에 따라, 라인 말단 바이어스가 보상될 수 있다. 실시예들에 따른 방법들은 또한 이와 달리 이중 패턴화 기술들을 이용하여 형성될 필요가 있는 패턴들을 형성하는데 이용될 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 6은 몇몇의 예시적인 실시예들에 따른 패턴화 공정들에서의 중간 스테이지들의 단면도들과 평면도들이다.
도 7 내지 도 15는 대안적인 예시적 실시예들에 따른 패턴화 공정들에서의 중간 스테이지들의 단면도들과 평면도들이다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 하지만, 본 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명적 개념들을 제공하는 것임을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
패턴화 공정들에서의 바이어스들이 보상되는 다양한 예시적인 실시예들에 따른 패턴화 공정들이 제공된다. 아래에 있는 피처들의 패턴화에서 이용되는, 포토레지스트 패턴들을 형성하기 위한 중간 스테이지들이 예시적인 실시예들에 따라 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1 내지 도 6은 몇몇의 예시적인 실시예들에 따른 집적 회로 컴포넌트들의 형성에서의 단면도들과 평면도들을 도시한다. 도 1을 살펴보면, 기판(20)이 제공된다. 기판(20)은 반도체 기판, 예컨대 실리콘 기판일 수 있다. 층(22)이 기판(20) 위에 형성되고, 이것은 패턴화될 층이다. 몇몇의 예시적인 실시예들에서, 층(22)은 비제한적인 예시로서, 유전체 영역, 도전 영역, 게이트 전극 및 게이트 유전체, 비아 등을 비롯한, 다양한 유형들의 집적 회로 컴포넌트들을 형성하기 위해 이용될 수 있다. 다른 실시예들에서, 후속하여 형성된 포토레지스트 패턴들은 기판(20)에서 집적 회로 컴포넌트들을 형성하기 위한 것이며, 이러한 집적 회로 컴포넌트들은 웰 영역, 확산 영역, 얕은 트렌치 격리 영역 등을 포함할 수 있다. 이에 따라, 이러한 실시예들에서, 층(22)은 형성되지 않고, 후속하여 도포되는 포토레지스트(24)가 기판(20) 상에 도포될 수 있다.
몇몇 실시예들에서, 포토레지스트(24)가 블랭켓 층(blanket layer)으로서 층(22) 위에 도포된다. 그런 후, 리소그래피 마스크(26)를 이용하여 포토레지스트(24)를 노광시킨다. 리소그래피 마스크(26)는 광을 투과시키는 투명한 부분들(26A)과, 광을 차단시키는 불투명한 부분(26B)을 포함한다. 광(27)을 이용한 포토레지스트(24)의 노광 이후, 포토레지스트(24)의 일부분들이 제거되고, 포토레지스트(24)의 잔존 부분들은 제거되지 않은 채로 남겨진다. 포토레지스트(24)의 잔존 부분들을 이후부터 포토레지스트 패턴들(28)이라고 칭한다. 몇몇의 예시적인 실시예들에서, 광(27)에 노출된 포토레지스트(24)의 부분들은 제거되는 반면에, 포토레지스트(24)의 노출되지 않은 부분들은 제거되지 않는다. 대안적인 실시예들에서, 광(27)에 노출되지 않은 포토레지스트(24)의 부분들은 제거되는 반면에, 포토레지스트(24)의 노출된 부분들은 제거되지 않는다. 포토레지스트 패턴(28)은 각각의 폭들보다 상당히 큰 각각의 길이를 갖는 포토레지스트 스트립(strip)들일 수 있다.
도 2는 라인/스트립의 형상을 갖는 예시적인 몇몇의 포토레지스트 패턴들(28)의 평면도를 나타낸다. 몇몇의 포토레지스트 패턴들(28)의 라인 말단들은 다른 몇몇의 포토레지스트 패턴들(28)의 라인 말단들과 마주할 수 있다. 리소그래피 효과로 인해, 포토레지스트 패턴들(28)의 라인 말단들은 바람직한 위치들로부터 리세싱(recess)될 수 있다. 예를 들어, 점선들(29)은 포토레지스트 패턴들(28)의 라인 말단들의 바람직한 위치들을 나타내며, 바람직한 위치들은 또한 리소그래피 마스크(26)의 불투명한 부분들(26B)과 투명한 부분들(26A)(도 2에서는 도시되지 않음, 도 1을 참조바란다) 사이의 계면들이다. 하지만, 포토레지스트 패턴들(28)의 라인 말단들의 실제 위치들은 점선들(29)로부터 리세싱될 수 있다. 바람직한 위치(29)와 실제 위치(28')간의 거리(D)를 패턴화 바이어스라고 칭한다.
평면도인 도 3a를 참조하면, 리소그래피 마스크(30)가 포토레지스트 패턴들(28) 위에 놓여진다. 도시된 예시적인 실시예들에서, 포토레지스트 패턴들(28)의 몇몇의 라인 말단 부분들(이후부터 포토레지스트(Photo Resist; PR) 부분들(28A)라고 칭한다)은 리소그래피 마스크(30)의 투명한 패턴들(30A)과 중첩한다. 포토레지스트 패턴들(28)의 몇몇의 다른 부분들(이후부터 PR 부분들(28B)라고 칭한다)은 리소그래피 마스크(30)의 불투명한 패턴들(30B)과 중첩한다. 몇몇의 실시예들에서, PR 부분들(28A)은 모두 포토레지스트 패턴들(28)의 라인 말단 부분들을 포함한다. PR 부분들(28B)은 포토레지스트 패턴들(28)의 중간 부분들을 포함할 수 있다.
도 3b는 도 3a에서 도시된 구조물의 단면도를 나타내며, 이 단면도는 도 3a에서의 3B-3B 라인을 따라 절단한 평면으로부터 얻어진 것이다. 광(32)을 리소그래피 마스크(30)를 통해 포토레지스트 패턴들(28)에 투사시킴으로써 노광이 수행된다. 이에 따라, PR 부분들(28A)이 광(32)에 노출된다. 리소그래피 마스크(30)의 불투명한 부분들(30B)은 광(32)을 차단시키기 때문에, PR 부분들(28B)은 광(32)에 노출되지 않는다. 노광의 결과로서, PR 부분들(28A)에서 광 산(photo acid)이 생성된다. PR 부분들(28A, 28B)은, 광(32)에 대한 노출 전에, 광 산을 포함할 수 있거나 또는 포함하지 않을 수 있다는 것을 자각할 것이다. PR 부분들(28A)의 노광은 PR 부분들(28A)에서 추가적인 광 산의 생성을 야기시킨다. 그 결과로서, PR 부분들(28A)에서의 광 산 농도는 증가되어 PR 부분들(28B)에서의 광 산 농도보다 높아진다.
도 4를 참조하면, 광 산 반응 물질(34)이 포토레지스트 패턴들(28) 상에 코팅된다. 광 산 반응 물질(34)은 PR 부분들(28A)과 PR 부분들(28B)의 윗면과 측벽들과 접촉한다. 몇몇의 실시예들에서, 광 산 반응 물질(34)은 폴리머를 포함한다. 광 산 반응 물질(34)은 또한 포토레지스트 패턴들(28)에서 광 산을 억제시키기 위해 퀀처(quencher)를 포함할 수 있다. 이에 더하여, 광 산 반응 물질(34)은 실리콘 필터와 같은 추가적인 물질들을 포함할 수 있다. 추가적인 물질들은 결과적인 막(36)의 치수(임계 치수)를 제어하고, 에칭 선택성을 향상시키는 것과 같은 기능들을 가질 수 있다. 예시적인 실시예에서, 광 산 반응 물질(34) 내의 폴리머는 클라리언트 코포레이션에 의해 제조된 레지스트 강화 리소그래피 지원 케미컬 시링크(Resist Enhancement Lithography Assisted Chemical Shrink; RELACE)를 포함한다. 대안적인 실시예들에서, 시링크 폴리머 물질은 크로스 링커, 퀀처, Si, 계면활성제, 및/또는 열산 발생제(Thermal Acid Generator; TAG) 등을 더 포함할 수 있다.
그 후, 베이킹(baking) 공정이 수행된다. 몇몇의 예시적인 실시예들에서, 베이킹은 약 30초와 약 3.0분 사이의 시구간 동안에 수행될 수 있다. 베이킹의 온도는 약 23℃와 약 200℃ 사이일 수 있거나, 또는 약 100℃와 약 130℃ 사이일 수 있다. 베이킹 공정 동안, 광 산 반응 물질(34)은 PR 부분들(28A)에서의 광 산과 반응하고, 이로써 PR 부분들(28A)의 윗면과 측벽들 상에 막(36)이 형성된다. 몇몇의 실시예들에 따르면, 막(36)ggg은 물에서 용해가능하지 않다. PR 부분들(28B)도 또한 광 산을 포함할 수 있기 때문에, 막(36)은 PR 부분들(28B)의 윗면과 측벽들 상에도 형성될 수 있다. PR 부분들(28B)이 광 산을 포함하지 않는 실시예들에서, PR 부분들(28B) 상에는 실질적으로 어떠한 막(36)도 형성되지 않는다. PR 부분들(28B)에서 광 산이 존재하는 경우, 이러한 광 산의 농도는 PR 부분들(28A)에서의 광 산의 농도보다 낮기 때문에, PR 부분들(28B) 상에서의 막(36)의 두께(T2)는 PR 부분들(28A) 상에서의 막(36)의 두께(T1)보다 작다. 몇몇의 예시적인 실시예들에서, 두께(T2)는 두께(T1)의 약 95퍼센트보다 작다. 두께(T1)는 도 3a와 도 3b에서 도시된 단계에서 PR 부분들(28A)의 노광을 증가시킴으로써 증가될 수 있다. 반응 이후, 광 산 반응 물질(34)의 반응되지 않은 부분들은 제거된다. 몇몇의 예시적인 실시예들에서, 광 산 반응 물질(34)의 반응되지 않은 부분들은 물에서 용해된다. 막(36)은 물에서 용해가능하지 않기 때문에 제거되지 않고 남게 된다.
평면도인 도 5를 참조하면, 광 산 반응 물질(34)의 반응 및 반응되지 않은 부분들의 제거 이후, 결과적인 패턴들은 포토레지스트 패턴들(28)과 막(36)을 포함한다. 포토레지스트 패턴들(28)과 막(36)의 결합 패턴들의 크기는 포토레지스트 패턴들(28)의 크기 이상으로 증가된다. 패턴들의 이러한 확대는 기판(20)의 주면(도 4)에 대해 평행한 횡측 방향들로 진행한다. PR 부분들(28A)에 인접한 부분의 크기 증가는 PR 부분들(28B)에 인접한 부분의 크기 증가보다 크다. PR 부분들(28A)은 라인 말단 부분들이기 때문에, 보다 큰 증가가 포토레지스트 패턴들(28)의 형성에서 적어도 부분적으로 도 1과 도 2에서 도시된 단계에서 생성된 라인 말단 바이어스(D)(도 2)를 보상한다. 몇몇의 실시예들에서, 광 산 반응 물질(34)(도 4)에서의 퀀처의 양을 조정함으로써, 막(36)의 두께들(T1, T2)(도 4를 참조바란다)이 조정될 수 있고, 바이어스(D)에 대한 보상량이 조정될 수 있다.
포토레지스트 패턴들(28)과 막(36)은 합동으로 에칭 마스크로서 이용되고, 이로써 하위층(22)(도 4)이 패턴화될 수 있다. 도 6은 도 4에서 도시된 층(22)의 (패턴화 이후의) 잔존 부분들일 수 있는 결과적인 패턴들(40)의 평면도를 개략적으로 나타낸다. 패턴들(40)의 라인 말단 부분들은 패턴들(40)의 중간 부분들의 폭(W1)보다 큰 폭(W2)을 가질 수 있다. 몇몇의 예시적인 실시예들에서, 폭(W2)은 폭(W1)보다 약 5퍼센트, 또는 약 50퍼센트만큼 클 수 있다. 이에 따라, (PR 패턴들(28)과 막(36)을 포함한) 패턴화 마스크의 증가된 크기가 아래의 패턴들(40)로 전사된다.
위에서 설명한 실시예들에서, 포토레지스트 패턴들(28) 각각은 도시된 하나의 말단을 가지며, 나머지 다른 말단은 도시되지 않는다. 포토레지스트 패턴들(28)의 도시된 말단들이 광에 노출되는 단계(도 3a와 도 3b) 동안에, 포토레지스트 패턴들(28) 각각 또는 이 패턴들 중의 몇몇의 패턴들의 나머지 다른 말단이 또한 광에 노출될 수 있다는 것을 유념한다. 따라서, 두께(T2)(도 4)를 갖는 막(36)이 또한 포토레지스트 패턴들(28)의 도시되지 않은 말단들 상에서 형성된다.
도 7a 내지 도 15는 대안적인 실시예들에 따른 몇몇 패턴들의 형성에서의 중간 스테이지들의 단면도들과 평면도들을 나타낸다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 규정되지 않는 한, 도 1 내지 도 6에서 도시된 실시예에서 동일한 참조 번호들로 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 7a 내지 도 15에서 도시된 실시예의 형성 세부사항은 도 1 내지 도 6에서 도시된 실시예들에서 발견될 수 있다.
도 7a를 참조하면, 포토레지스트 패턴들(28)이 형성된다. 몇몇의 예시적인 실시예들에 따르면, 포토레지스트 패턴들(28)의 형성은 블랭켓(blanket) 포토레지스트 층(24)을 도포하는 단계, 리소그래피 마스크(26)를 이용하여 포토레지스트 층(24)을 노광시키는 단계, 및 포토레지스트 층(24)의 일부분을 제거하는 단계를 포함한다. 이에 따라 포토레지스트 층(24)의 잔존 부분들은 포토레지스트 패턴들(28)을 형성한다. 도 7b는 포토레지스트 패턴들(28)의 평면도를 도시한다. 도 7a에서의 단면도는 도 7b에서 7A-7A 라인을 따라 절단한 평면으로부터 얻어진 것이다.
도 8a 및 도 8b는 포토레지스트 패턴들(28)의 일부분의 노광에서의 평면도와 단면도를 각각 나타낸다. 도 8b에서의 단면도는 도 8a에서 8B-8B 라인을 따라 절단한 평면으로부터 얻어진 것이다. 리소그래피 마스크(30)가 포토레지스트 패턴들(28) 위에 위치한다. 포토레지스트 패턴들(28) 중의 하나의 포토레지스트 패턴의 PR 부분(28A)은 리소그래피 마스크(30)의 투명한 부분과 중첩하며, PR 부분들(28B)은 리소그래피 마스크(30)의 불투명한 부분과 중첩한다. 도 8b에서 도시된 바와 같이, PR 부분(28A)은 광(32)으로부터의 노광을 받게되며, 이에 따라 보다 많은 광 산이 PR 부분(28A)에서 생성된다. 이에 따라 PR 부분들(28B)은 PR 부분(28A)에서의 광 산 농도보다 낮은 광 산 농도를 갖는다.
다음으로, 도 9에서 도시된 바와 같이, 광 산 반응 물질(34)이 PR 부분들(28A, 28B) 상에서 코팅된다. 광 산 반응 물질(34)과 광 산의 반응을 통해 막(36)을 형성하도록 베이킹 공정이 수행된다. PR 부분들(28B) 상에서의 막(36)의 두께(T2)는 PR 부분(28A) 상에서의 막(36)의 두께(T1)보다 작다. 그 후, 광 산 반응 물질(34)의 반응되지 않은 부분들은 제거된다. PR 부분(28A)의 대향 측벽들상의 막(36)의 부분들은 실질적으로 동일한 두께를 갖는다는 것이 관찰된다. 이에 따라, PR 부분(28A)과 막(36)을 포함한 결과적인 에칭 마스크의 크기 증가는 PR 부분(28A)의 위치에 자가 정렬된다.
도 10은 막(36)과 막(36) 아래에 있는 포토레지스트 패턴들(28)을 포함한 결과적인 패턴의 평면도를 도시한다. 도 10에서의 에칭 마스크 패턴들 중 하나는 이제 좁은 부분과 넓은 부분(37)을 포함한다. 다음으로, 도 10에서 도시된 막(36)과 PR 부분들(28A, 28B)은 예컨대 도 7a에서의 층(22)을 에칭하여, 도 11에서와 같은 패턴들(40)을 형성하기 위한 에칭 마스크로서 이용된다. 패턴들(40)은 층(22)의 잔존 부분들이다.
통상적인 공정들에서, 도 11에서의 패턴들(40)의 넓은 부분의 형성은 이중 패턴화 공정들을 통해 달성될 필요가 있을 수 있다. 하지만, 이중 패턴화 공정은 오버레이 오정렬로부터 고충을 겪는데, 그 이유는 두 개의 패턴화 공정들에서 생성된 패턴들은 정확하게 정렬되지 않을 수 있기 때문이다. 포토레지스트 패턴들이 서로 매우 근접해 있을 때, 두 개의 패턴화 공정들에서 생성된 패턴들의 오정렬은 집적 회로의 산출량과 성능에 대해 심각한 영향을 미칠 수 있다. 하지만, 본 실시예들에 따른 도 10에서의 넓은 패턴(37)의 형성은 X 방향으로 자가 정렬된다. Y 방향으로 오정렬이 존재할 수 있고, 넓은 부분(37)은 Y 방향으로 정확하게 위치되지 않을 수 있지만, Y 방향으로의 오정렬은 X 방향으로의 오정렬보다 작은 영향을 미친다.
도 12 내지 도 15는 트렌치들의 형성에서의 중간 스테이지들의 평면도들을 나타낸다. 도 12를 참조하면, 포토레지스트(28)가 형성되어 패턴화되고, 이 포토레지스트(28) 내에 트렌치들(44)이 형성된다. 다음으로, 도 13을 참조하면, 리소그래피 마스크(30)가 포토레지스트(28) 위에 위치된다. 리소그래피 마스크(30)의 음영처리된 부분들은 광을 차단시키는 불투명한 부분들(30B)을 나타내는 반면에, 리소그래피 마스크(30)의 음영처리되지 않은 부분들은 투명한 부분(30A)을 나타낸다. 몇몇의 예시적인 실시예들에서, 불투명한 부분들(30B)은 트렌치들(44) 각각의 하나의 말단 부분 또는 양쪽 말단 부분들과 중첩한다. 불투명한 부분들(30B)은 또한 트렌치들(44)의 말단 부분들을 에워싸는 PR 부분들(28B)과 중첩한다. 리소그래피 마스크(30)의 투명한 부분(30A)은 도 12에서 도시된 패턴의 잔존 부분과 중첩한다. 예를 들어, 리소그래피 마스크(30)의 투명한 부분(30A)은 트렌치들(44) 각각의 중간 부분들 및 트렌치들(44)의 중간 부분들의 양쪽상의 PR 부분들(28A)과 중첩할 수 있다. 다음으로, 광(32)이 투사되어 PR 부분들(28A)을 노광시키고, PR 부분들(28B)은 노광되지 않는다. 그런 후 리소그래피 마스크(30)는 제거된다.
후속하는 단계들에서, 광 산 반응 물질(34)(미도시됨, 도 4에서 도시된 것과 유사함)이 도 13에서 도시된 구조물 상에 코팅되고, 이로써 광 산 반응 물질(34)은 도 13에서와 같은 PR 부분들(28A) 및 PR 부분들(28B)과 접촉한다. 베이킹 공정 이후, 막(36)이 형성된다. 도 14는 포토레지스트(28)와 막(36)의 결합된 패턴들의 평면도를 도시한다. 트렌치들(44)의 중간 부분들에서, 보다 많은 막(36)이 형성되며, 이에 따라 결과적인 트렌치들(44)은 중간 부분들에서 좁아지는 것이 관찰된다. 트렌치들(44)의 부분들은 말단부들에서 보다 넓어진다.
도 15는 포토레지스트 패턴들(28) 아래에 있는 층(48)에서 형성된 트렌치들(46)의 평면도를 나타낸다. 도 14에서의 포토레지스트 패턴들(28)과 막(36)은 층(48)을 에칭하기 위한 에칭 마스크로서 이용된다. 이에 따라, 도 14에서의 트렌치들(44)의 패턴들은 층(48)에서의 트렌치들(46)로 전사된다. 몇몇의 실시예들에서, 층(48)은 유전체 층일 수 있으며, 트렌치들(46)은 금속 라인들, 금속 게이트들 등을 유전체 층(48)에서 형성하기 위해 이용될 수 있으며, 트렌치들(46) 내에 금속을 채우기 위해 다마신(damascene) 공정들이 이용될 수 있다. 라인 말단부들에서, 층(48)을 에칭하기 위한 패턴화 바이어스는 보다 중요하기 때문에, 도 14에서 도시된 트렌치 패턴은 트렌치들(46)의 말단들에서의 증가된 바이어스를 보상할 수 있다. 그 이유는 트렌치들의 중간 부분들은 일반적으로 보다 작은 바이어스를 갖기 때문이다. 이에 따라, 도 14에서 도시된 바와 같이, 트렌치들(44)의 중간 부분은 실시예들에 따라 좁아진다. 이것은 말단 부분들을 넓히는 것에 상응한다.
실시예들에 따르면, 포토레지스트들과 같은 마스크들의 부분들은 선택적으로 확대될 수 있다. 이에 따라, 라인 말단 바이어스가 보상될 수 있다. 실시예들에 따른 방법들은 또한 이와 달리 이중 패턴화 기술들을 이용하여 형성될 필요가 있는 패턴들을 형성하는데 이용될 수 있다.
실시예들에 따르면, 방법은 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 제1 부분에 대해 노광(light-exposure)을 수행하는 단계를 포함하며, 포토레지스트 패턴의 제2 부분은 광에 노출되지 않는다. 광 산(photo-acid) 반응 물질이 포토레지스트 패턴의 제1 부분과 제2 부분 상에 코팅된다. 광 산 반응 물질은 포토레지스트 패턴과 반응을 하여 막을 형성한다. 그런 후 포토레지스트 패턴과 반응하지 않은 광 산 반응 물질의 부분들은 제거되고, 막이 포토레지스트 패턴 상에 남겨진다.
다른 실시예들에 따르면, 방법은 층 위에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴의 제1 부분에서의 광 산의 광 산 농도를 증가시키는 단계를 포함하며, 포토레지스트 패턴의 제2 부분에서의 광 산의 제2 광 산 농도는 실질적으로 증가되지 않는다. 포토레지스트 패턴의 제1 부분과 제2 부분 상에 폴리머가 코팅된다. 그 후 폴리머와 포토레지스트 패턴이 베이킹(bake)되고, 포토레지스트 패턴에서의 광 산은 폴리머와 반응을 하여 막을 형성한다. 포토레지스트 패턴의 제1 부분과 중첩하는 막의 제1 부분은 제1 두께를 가지며, 포토레지스트 패턴의 제2 부분과 중첩하는 막의 제2 부분은 제1 두께보다 작은 제2 두께를 갖는다. 포토레지스트 패턴과 반응하지 않은 폴리머의 부분들은 제거된다. 포토레지스트 패턴의 제1 부분과 제2 부분 및 막은 포토레지스트 패턴 아래의 층을 에칭하기 위한 에칭 마스크로서 이용된다.
또 다른 실시예들에 따르면, 방법은 기판 위에 포토레지스트를 도포하는 단계, 제1 포토레지스트 노광 단계에서 포토레지스트를 노광시키는 단계, 포토레지스트를 현상하여 포토레지스트 스트립을 형성하는 단계, 및 제2 포토레지스트 노광 단계에서 포토레지스트 스트립의 말단 부분을 노광시키는 단계를 포함한다. 포토레지스트 스트립의 중간 부분은 노광되지 않는다. 제2 포토레지스트 노광 단계 이후, 포토레지스트 스트립의 중간 부분과 말단 부분 상에 광 산 반응 물질이 코팅되며, 광 산 반응 물질은 포토레지스트 스트립의 측벽과 접촉한다. 광 산 반응 물질과 포토레지스트 스트립은 베이킹되고, 포토레지스트 스트립에서의 광 산은 광 산 반응 물질과 반응을 하여 물에서 용해되지 않는 막을 형성한다. 그런 후 포토레지스트 스트립과 반응하지 않은 광 산 반응 물질의 부분들은 물에서 용해되며, 막은 물에서 용해되지 않는다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 패턴화 공정을 위한 선택적인 바이어스 보상 방법에 있어서,
    포토레지스트 패턴을 형성하는 단계로서, 상기 포토레지스트 패턴은 상기 포토레지스트에 의해 둘러싸인 스트립형(strip-shaped) 트렌치를 갖고, 상기 스트립형 트렌치는 중간 부분 및 상기 중간 부분의 대향하는 단부들 상의 말단 부분들을 포함하는 것인, 상기 포토레지스트 패턴 형성 단계;
    상기 포토레지스트 패턴의 제1 부분에 대해 노광(light-exposure)을 수행하는 단계로서, 상기 포토레지스트 패턴의 제2 부분은 광에 노출되지 않고, 상기 포토레지스트 패턴의 상기 제1 부분은 상기 중간 부분의 대향하는 측부들 상의 포토레지스트 부분들을 포함하고, 상기 제2 부분은 상기 스트립형 트렌치의 말단 부분들에 노출된 에지(edge)를 갖는 포토레지스트 패턴의 부분들을 포함하는 것인, 상기 노광 수행 단계;
    상기 포토레지스트 패턴의 상기 제1 부분과 상기 제2 부분 상에 광 산(photo-acid) 반응 물질을 코팅하는 단계;
    막을 형성하기 위해 상기 광 산 반응 물질과 상기 포토레지스트 패턴을 반응시키는 단계; 및
    상기 포토레지스트 패턴과 반응하지 않은 상기 광 산 반응 물질의 부분들을 제거하는 단계로서, 상기 막은 상기 포토레지스트 패턴 상에 남겨지는 것인, 상기 제거 단계
    를 포함하는, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 광 산 반응 물질과 상기 포토레지스트 패턴을 반응시키는 단계는 상기 광 산 반응 물질과 상기 포토레지스트 패턴을 베이킹(baking)하는 단계를 포함하는 것인, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  5. 패턴화 공정을 위한 선택적인 바이어스 보상 방법에 있어서,
    층 위에 포토레지스트 패턴을 형성하는 단계로서, 상기 포토레지스트 패턴은 상기 포토레지스트에 의해 둘러싸인 스트립형(strip-shaped) 트렌치를 갖고, 상기 스트립형 트렌치는 중간 부분 및 상기 중간 부분의 대향하는 단부들 상의 말단 부분들을 포함하는 것인, 상기 포토레지스트 패턴 형성 단계;
    상기 포토레지스트 패턴의 제1 부분에서 광 산(photo acid)의 광 산 농도를 증가시키는 단계로서, 상기 포토레지스트 패턴의 제2 부분에서의 광 산의 제2 광 산 농도는 증가되지 않으며, 상기 포토레지스트 패턴의 상기 제1 부분은 상기 중간 부분의 대향하는 측부들 상의 포토레지스트 부분들을 포함하고, 상기 제2 부분은 상기 스트립형 트렌치의 말단 부분들에 노출된 에지(edge)를 갖는 포토레지스트 패턴의 부분들을 포함하는 것인, 상기 광 산 농도 증가 단계;
    상기 포토레지스트 패턴의 상기 제1 부분과 상기 제2 부분 상에 폴리머를 코팅하는 단계;
    상기 폴리머와 상기 포토레지스트 패턴을 베이킹(bake)하는 단계로서, 상기 포토레지스트 패턴에서의 광 산은 상기 폴리머와 반응을 하여 막을 형성하고, 상기 포토레지스트 패턴의 상기 제1 부분과 중첩하는 상기 막의 제1 부분은 제1 두께를 가지며, 상기 포토레지스트 패턴의 상기 제2 부분과 중첩하는 상기 막의 제2 부분은 상기 제1 두께보다 작은 제2 두께를 갖는 것인, 상기 베이킹 단계;
    상기 포토레지스트 패턴과 반응하지 않은 상기 폴리머의 부분들을 제거하는 단계; 및
    상기 막 및 상기 포토레지스트 패턴의 상기 제1 부분과 상기 제2 부분을 상기 포토레지스트 패턴 아래의 층을 에칭하기 위한 에칭 마스크로서 이용하는 단계
    를 포함하는, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  6. 제 5 항에 있어서,
    상기 광 산 농도 증가 단계는 상기 포토레지스트 패턴의 상기 제1 부분을 광에 노출시키는 단계를 포함하며, 상기 포토레지스트 패턴의 상기 제2 부분은 광에 노출되지 않는 것인, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  7. 제 5 항에 있어서,
    상기 막은 상기 포토레지스트 패턴의 상기 제1 부분의 윗면과 측벽들 상에서 형성되는 것인, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  8. 제 5 항에 있어서,
    상기 포토레지스트 패턴과 반응하지 않은 상기 폴리머의 부분들을 제거하는 단계는 물을 이용하여 상기 폴리머의 부분들을 용해시키도록 수행되는 것인, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  9. 패턴화 공정을 위한 선택적인 바이어스 보상 방법에 있어서,
    기판 위에 포토레지스트를 도포하는 단계;
    제1 포토레지스트 노광 단계에서 상기 포토레지스트를 노광시키는 단계;
    제1 포토레지스트 스트립, 제2 포토레지스트 스트립 및 제3 포토레지스트 스트립을 형성하기 위해 상기 포토레지스트를 현상하는 단계로서, 상기 제1 포토레지스트 스트립, 상기 제2 포토레지스트 스트립 및 상기 제3 포토레지스트 스트립은 서로 평행하고, 상기 제2 포토레지스트 스트립과 상기 제3 포토레지스트 스트립이 상기 제1 포토레지스트 스트립의 대향하는 측들에 있는 것인, 상기 포토레지스트 현상 단계;
    제2 포토레지스트 노광 단계에서 상기 제1 포토레지스트 스트립의 제1 말단 부분 및 중간 부분을 노광시키는 단계로서, 상기 제1 포토레지스트 스트립의 제2 말단 부분은 노광되지 않는 것인, 상기 제2 포토레지스트 노광 단계;
    상기 제2 포토레지스트 노광 단계 이후, 상기 제1 포토레지스트 스트립, 상기 제2 포토레지스트 스트립 및 상기 제3 포토레지스트 스트립 상에 광 산(photo-acid) 반응 물질을 코팅하는 단계;
    상기 광 산 반응 물질과 상기 제1 포토레지스트 스트립, 상기 제2 포토레지스트 스트립 및 상기 제3 포토레지스트 스트립을 베이킹(baking)하는 단계로서, 상기 제1 포토레지스트 스트립에서의 광 산은 상기 광 산 반응 물질과 반응을 하여 물에서 용해되지 않는 막을 형성하는 것인, 상기 베이킹 단계; 및
    상기 광 산 반응 물질의 남은 부분들을 물에서 용해시키는 단계로서, 상기 막은 물에서 용해되지 않는 것인, 상기 용해 단계
    를 포함하는, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
  10. 제 9 항에 있어서,
    상기 제1 포토레지스트 스트립 아래의 층을 에칭하기 위한 에칭 마스크로서 상기 막 및 상기 제1 포토레지스트 스트립, 상기 제2 포토레지스트 스트립 및 상기 제3 포토레지스트 스트립을 이용하는 단계
    를 더 포함하는, 패턴화 공정을 위한 선택적인 바이어스 보상 방법.
KR1020120035714A 2011-12-22 2012-04-05 Ｃｍｏｓ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상 KR101444993B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/335,618 US8795540B2 (en) 2011-12-22 2011-12-22 Selective bias compensation for patterning steps in CMOS processes
US13/335,618 2011-12-22

Publications (2)

Publication Number Publication Date
KR20130079077A KR20130079077A (ko) 2013-07-10
KR101444993B1 true KR101444993B1 (ko) 2014-09-26

Family

ID=48637715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120035714A KR101444993B1 (ko) 2011-12-22 2012-04-05 Ｃｍｏｓ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상

Country Status (3)

Country Link
US (1) US8795540B2 (ko)
KR (1) KR101444993B1 (ko)
CN (1) CN103177937B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327842A (zh) * 2020-02-28 2021-08-31 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525077B1 (ko) * 2003-12-15 2005-11-01 매그나칩 반도체 유한회사 반도체 소자의 미세 패턴 형성방법
JP2009230106A (ja) * 2008-02-28 2009-10-08 Tokyo Electron Ltd 半導体装置の製造方法及びレジスト塗布・現像処理システム
US20100119982A1 (en) * 2008-11-10 2010-05-13 Koutarou Sho Etching method and manufacturing method of semiconductor device
KR101080908B1 (ko) * 2008-12-24 2011-11-09 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1205514C (zh) * 2002-01-14 2005-06-08 旺宏电子股份有限公司 消除由化学收缩辅助清晰度提高的平印工艺中轮廓失真的方法
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
KR20060062392A (ko) * 2004-12-03 2006-06-12 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
JP5354420B2 (ja) * 2007-12-11 2013-11-27 出光興産株式会社 環状化合物、フォトレジスト基材、フォトレジスト組成物、微細加工方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525077B1 (ko) * 2003-12-15 2005-11-01 매그나칩 반도체 유한회사 반도체 소자의 미세 패턴 형성방법
JP2009230106A (ja) * 2008-02-28 2009-10-08 Tokyo Electron Ltd 半導体装置の製造方法及びレジスト塗布・現像処理システム
US20100119982A1 (en) * 2008-11-10 2010-05-13 Koutarou Sho Etching method and manufacturing method of semiconductor device
KR101080908B1 (ko) * 2008-12-24 2011-11-09 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Also Published As

Publication number Publication date
CN103177937A (zh) 2013-06-26
KR20130079077A (ko) 2013-07-10
CN103177937B (zh) 2015-11-18
US20130164938A1 (en) 2013-06-27
US8795540B2 (en) 2014-08-05

Similar Documents

Publication Publication Date Title
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US11841617B2 (en) Method of forming a narrow trench
US8309462B1 (en) Double spacer quadruple patterning with self-connected hook-up
KR20070122049A (ko) 이중 노광 공정을 이용한 미세 패턴 형성방법
KR20090070474A (ko) 반도체 소자의 미세 패턴 형성 방법
KR100505690B1 (ko) 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
US8048764B2 (en) Dual etch method of defining active area in semiconductor device
KR100886221B1 (ko) 포토레지스트 패턴 보호막 형성방법 및 이것을 이용한 미세패턴 형성방법
KR101444993B1 (ko) Ｃｍｏｓ 공정들에서의 패턴화 단계들을 위한 선택적인 바이어스 보상
KR100511094B1 (ko) 반도체 소자의 키 정렬 방법
US6686129B2 (en) Partial photoresist etching
KR100642393B1 (ko) 반도체소자의 패턴 형성방법
KR100827472B1 (ko) 반도체 포토리소그래피 공정의 오버레이 마크 및 형성 방법
US9285677B2 (en) Lithography process on high topology features
KR101161797B1 (ko) 반도체 소자의 미세패턴 형성방법
KR20120025761A (ko) 반도체 소자의 오버레이 버니어 형성 방법
CN107479338B (zh) 结构上的光致抗蚀剂图案制作工艺
KR20100080169A (ko) 반도체소자의 미세패턴 형성방법
KR100524811B1 (ko) 반도체장치의미세패턴형성방법
KR100932326B1 (ko) 반도체 소자의 패턴 형성방법
KR20080060549A (ko) 반도체 소자의 트렌치 형성 방법
KR20060075045A (ko) 반도체소자의 제조방법
JP2003092242A (ja) 半導体装置の製造方法
KR20070002269A (ko) 반도체 소자의 리세스 게이트 형성방법
KR19990079278A (ko) 반도체소자의 패터닝방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170911

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180905

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190910

Year of fee payment: 6