KR101444544B1 - 스캔 구동 회로 - Google Patents

스캔 구동 회로 Download PDF

Info

Publication number
KR101444544B1
KR101444544B1 KR1020120137325A KR20120137325A KR101444544B1 KR 101444544 B1 KR101444544 B1 KR 101444544B1 KR 1020120137325 A KR1020120137325 A KR 1020120137325A KR 20120137325 A KR20120137325 A KR 20120137325A KR 101444544 B1 KR101444544 B1 KR 101444544B1
Authority
KR
South Korea
Prior art keywords
terminal
transistor
circuit
level shift
signal
Prior art date
Application number
KR1020120137325A
Other languages
English (en)
Other versions
KR20130133641A (ko
Inventor
청-신 수
Original Assignee
시트로닉스 테크놀로지 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시트로닉스 테크놀로지 코퍼레이션 filed Critical 시트로닉스 테크놀로지 코퍼레이션
Publication of KR20130133641A publication Critical patent/KR20130133641A/ko
Application granted granted Critical
Publication of KR101444544B1 publication Critical patent/KR101444544B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은, 디코딩 회로, 복수의 레벨 시프트 구동 회로, 및 제어 회로를 포함하는 스캔 구동 회로에 관한 것이다. 디코딩 회로는 디코딩 제어 신호에 따라 디코딩 신호를 산출한다. 복수의 레벨 시프트 구동 회로가 디코딩 회로에 연결되고 디코딩 신호에 따라 순서대로 스캔 신호를 산출한다. 제어 회로는 복수의 레벨 시프트 구동 회로에 연결된다. 제어 회로는 디코딩 제어 신호에 따라 제1 제어 신호 및 제2 제어 신호를 산출하고, 복수의 레벨 시프트 구동 회로의 턴온 및 턴오프를 제어하기 위해 제1 및 제2 제어 신호를 복수의 레벨 시프트 구동 회로에 송신한다. 따라서, 본 발명에 따른 제어 회로를 이용하여, 각각의 레벨 시프트 구동 회로의 회로 영역은 감소될 수 있고, 그에 따라 비용 역시 감소될 수 있다.

Description

스캔 구동 회로{SCAN DRIVING CIRCUIT}
본 발명은 일반적으로 스캔 구동 회로에 관한 것이고, 구체적으로는 회로 영역을 절약할 수 있는 스캔 구동 회로에 관한 것이다.
향상된 기술 발전의 현시대에서, LCD(liquid crystal display)는 TV, 컴퓨터 스크린, 노트북 컴퓨터, 모바일 폰, 또는 PDA(personal digital assistant)와 같은 전자 디스플레이 제품에 널리 적용되어 왔다. LCD는 데이타 드라이버들, 스캔 드라이버들, 및 LCD 패널을 포함한다. LCD 패널은 픽셀 어레이를 갖는다. 스캔 드라이버는 픽셀 어레이 내의 여러 픽셀 행을 순서대로 턴온하고, 데이터 드라이버에 의해 픽셀로 출력된 픽셀 데이터를 스캐닝하여 이미지를 디스플레이하는 데 이용된다.
일반적인 스캔 드라이버는 디코딩 회로 및 복수의 레벨 시프트 드라이버를 포함한다. 디코딩 회로는 디코딩 제어 신호에 따라 디코딩 신호를 복수의 레벨 시프트 드라이버에게 출력한다. 복수의 레벨 시프트 드라이버는 디스플레이 패널을 스캐닝하기 위해 디코딩 신호에 따라 스캔 신호를 순서대로 산출한다. 다시 말하면, LCD 패널의 구동 방법은 게이트를 내부 유닛을 턴온하기 위한 제어부로서 이용한다. 그 후, 소스는 디스플레이 패널 내의 액정의 배향(orientation)을 제어하기 위해 정확한 전압을 공급한다. 게이트의 출력 전압이 고전압(VGH: high voltage) 및 저기준 전압(VGL: low reference voltage)을 포함하기 때문에, 고전압 장치가 채용되어야만 한다. 이것의 스캔 구동 회로는 레벨 시프트 드라이버를 이용하여 스캔 신호를 고전압(VGH) 및 저기준 전압(VGL)으로 올려야 한다. 그에 의해, 회로 영역이 더 커진다.
도 1은 종래 기술에 따른 레벨 시프트 드라이버의 회로도를 도시한다. 도면에 도시된 바와 같이, 종래 기술에 따른 레벨 시프트 드라이버는 제1 레벨 시프트 유닛(10'), 제2 레벨 시프트 유닛(20'), 및 출력 구동 유닛(30')을 포함한다. 제1 레벨 시프트 유닛(10')은 디코딩 신호(GI)의 레벨을 수신하고 시프트하고, 시프트된 디코딩 신호를 제2 레벨 시프트 유닛(20')에게 송신하기 위해 이용된다. 제1 레벨 시프트 유닛(10')에 의해 레벨 시프트된 디코딩 신호(GI)는 다시 시프트된다. 그 후, 제2 레벨 시프트 유닛(20')은 두 번 시프트된 디코딩 신호(GI)를 출력 구동 유닛(30')으로 송신한다. 두 번 시프트된 디코딩 신호(GI)에 따라, 출력 구동 유닛(30')은 디스플레이 패널을 스캐닝하기 위한 스캔 신호를 산출한다.
그럼에도 불구하고, 종래 기술에 따르면, 레벨 시프트 드라이버들의 3개의 레벨이 스캔 신호의 레벨을 시프트하기 위해 이용된다. 그에 의해, 적어도 10개의 고전압 트렌지스터 및 2개의 저항이 레벨 시프트 드라이버의 세트를 완성하기 위해 이용되어야 한다. 그 결과, 종래 기술에 따른 스캔 구동 회로의 영역은 증가되고, 비용도 증가된다.
그에 따라, 본 발명은, 각각의 레벨 시프트 회로의 회로 영역을 감소키고 그에 따라 비용을 감소시키기 위한 제어 회로를 이용하는 새로운 스캔 구동 회로를 제공한다. 따라서, 앞서 기술된 문제가 해결될 수 있다.
본 발명의 목적은, 각각의 레벨 시프트 구동 회로의 회로 영역을 감소시켜 비용을 감소시키기 위한 제어 회로를 이용하는 스캔 구동 회로를 제공하는 것이다.
본 발명에 따른 스캔 구동 회로는 디코딩 회로, 복수의 레벨 시프트 구동 회로, 및 제어 회로를 포함한다. 디코딩 회로는 디코딩 제어 신호에 따라 디코딩 신호를 산출한다. 복수의 레벨 시프트 구동 회로는 디코딩 회로에 연결되고 디코딩 신호에 따라 순서대로 스캔 신호를 산출한다. 제어 회로는 복수의 레벨 시프트 구동 회로에 연결된다. 제어 회로는 디코딩 제어 신호에 따라 제1 제어 신호 및 제2 제어 신호를 산출하고, 복수의 레벨 시프트 구동 회로의 턴온과 턴오프을 제어하기 위해 제1 및 제2 제어 신호를 복수의 레벨 시프트 구동 회로로 송신한다. 그에 따라, 본 발명에 따른 제어 회로를 이용하여, 각각의 레벨 시프트 구동 회로의 회로 영역이 감소될 수 있고, 그에 따라 비용도 감소될 수 있다.
도 1은 종래 기술에 따른 레벨 시프트 드라이버의 회로도를 도시한다.
도 2는 본 발명의 실시예에 따른 스캔 구동 회로의 블록도를 도시한다.
도 3은 본 발명의 실시예에 따른 레벨 시프트 드라이버의 회로도를 도시한다.
도 4는 본 발명의 실시예에 따른 스캔 구동 회로의 파형을 도시한다.
도 5는 본 발명의 실시예에 따른 바이어스 생성 회로의 회로도를 도시한다.
본 발명의 구조, 특징 및 효율성이 더 이해되고 인식되도록 하기 위하여, 본 발명의 상세한 설명이 실시예들 및 첨부 도면들과 함께 이하와 같이 제공된다.
도 2는 본 발명의 실시예에 따른 스캔 구동 회로의 블록도를 도시한다. 도면에서 도시된 바와 같이, 본 발명에 따른 스캔 구동 회로는 디코딩 회로(10), 복수의 레벨 시프트 구동 회로(20~27), 및 제어 회로(30)를 포함한다. 디코딩 회로(10)는 디코딩 제어 회로에 따라 디코딩 신호를 산출한다. 본 실시예에 따르면, 디코딩 제어 신호는 3-비트 디코딩 제어 신호(D2D1D0)이다. 디코딩 회로(10)는 3-비트 디코딩 제어 신호에 따라 8-비트 디코딩 신호(GI7~GI0)를 산출한다. 그 후, 디코딩 회로(10)는 8-비트 디코딩 신호(GI7~GI0)를 복수의 레벨 시프트 구동 회로(20~27)에게 송신하여 복수의 레벨 시프트 구동 회로(20~27) 중 어느 것이 순서대로 스캔 신호(G0~G7)를 출력할지 결정하고 그에 따라 디스플레이 패널을 스캐닝한다.
제어 회로(30)는 복수의 레벨 시프트 구동 회로(20~27)에 연결된다. 제어 회로(30)는 디코딩 제어 신호(D2D1D0)에 따라 제1 제어 신호(BOEC) 및 제2 제어 신호(OEHB)를 산출하고, 복수의 레벨 시프트 구동 회로의 인에이블링 또는 디스에이블링을 제어하기 위해 제1 및 제2 제어 신호들(BOEC, OEHB)을 복수의 레벨 시프트 구동 회로(20~27)로 송신한다. 즉, 디코딩 신호(GI7~GI0) 및 제1 및 제2 제어 신호들(BOEC, OEHB)에 따라, 복수의 레벨 시프트 구동 회로(20~27) 중 오직 하나가 스캔 신호를 한번에 출력할 것이다. 제어 회로(30)에 의해 산출된 제1 및 제2 제어 신호들(BOEC, OEHB)은 다음 단계의 레벨 시프트 구동 회로가 스캔 신호를 산출하는 것을 인에이블링하기 전에 복수의 레벨 시프트 구동 회로(20~27)의 컷오프(cutoff)를 확실히 하기 위해 이용된다. 예를 들어, 제어 회로(30)가 제1 및 제2 제어 신호(BOEC, OEHB)를 산출하고 복수의 레벨 시프트 구동 회로(20~27)에서의 제1 레벨 시프트 구동 회로(20)를 인에이블링하는 경우에, 제어 회로(30)가 제2 레벨 시프트 구동 회로(21)를 인에이블링하기 위해 다시 제1 및 제2 제어 신호(BOEC, OEHB)를 다시 산출하기 전에, 제어 회로(30)는 제1 레벨 시프트 구동 회로(20)가 컷오프되었다는 것을 확실히 할 것이다. 그에 의해, 본 발명에 따른 제어 회로(30)를 이용함으로써, 각각의 복수의 레벨 시프트 구동 회로(20~27)의 회로 영역은 감소될 수 있고, 따라서 비용도 감소될 수 있다. 이하에서는, 각각의 복수의 레벨 시프트 구동 회로(20~27)의 구조가 기술될 것이다.
도 3 및 도 4는 본 발명의 실시예에 따른, 레벨 시프트 구동기의 회로도와 스캔 구동 회로의 파형을 각각 도시한다. 도면들에서 도시된 바와 같이, 복수의 레벨 시프트 구동 회로(20~27)에서의 제1 레벨 시프트 구동 회로(20)를 예시로서 취하면, 본 실시예에 따른 제1 레벨 시프트 구동 회로(20)는 제1 트랜지스터(200), 제2 트랜지스터(202), 제3 트랜지스터(204), 제4 트랜지스터(206), 제5 트랜지스터(208), 제6 트랜지스터(210), 및 제7 트랜지스터(212)를 포함한다. 제1 트랜지스터(200)의 제어부는 제1 제어 신호(BOEC)를 수신하기 위해 이용된다. 제1 트랜지스터(200)의 제1 단자는 제1 전원(VGH)을 수신하기 위해 제1 전력 단자에 연결된다. 제2 트랜지스터(202)의 제어부는 제1 트랜지스터(200)의 제2 단자와 연결된다. 제2 트랜지스터(202)의 제1 단자는 제1 전원(VGH)을 수신하기 위해 제1 전력 단자에 연결된다. 또한, 제2 트랜지스터(202)의 제2 단자는 스캔 신호(G0)를 출력하기 위해 제1 레벨 시프트 구동 회로(20)의 출력(Gout)에 연결된다. 제3 트랜지스터(204)의 제어부는 입력에서 디코딩 신호(GI0)를 수신하기 위해 이용된다. 제3 트랜지스터(204)의 제1 단자는 제1 트랜지스터(200)의 제2 단자와 제2 트랜지스터(202)의 제어부에 연결된다. 제3 트랜지스터(204)의 제2 단자는 그라운드(GND)에 연결된다. 제4 트랜지스터(206)의 제어부는 디코딩 신호(GI0)를 수신하기 위해 이용된다. 제4 트랜지스터(206)의 제1 단자는 제2 전원(MV)을 수신하기 위해 제2 전력 단자에 연결된다. 제5 트랜지스터(208)의 제어부는 제4 트랜지스터(206)의 제2 단자에 연결된다. 제5 트랜지스터(208)의 제1 단자는 제2 트랜지스터(202)의 제2 단자 및 출력(Gout)에 연결된다. 제5 트랜지스터(208)의 제2 단자는 기준 전압(VGL)을 수신한다. 제6 트랜지스터(210)의 제어부는 출력(Gout)에 연결된다. 제6 트랜지스터(210)의 제1 단자는 제4 트랜지스터(206)의 제2 단자 및 제5 트랜지스터(208)의 제어부에 연결된다. 게다가, 제7 트랜지스터(212)의 제어부는 제2 제어 신호(OEHB)를 수신한다. 제7 트랜지스터(212)의 제1 단자는 제6 트랜지스터(210)의 제2 단자에 연결된다. 제7 트랜지스터(212)의 제2 단자는 기준 전압(VGL)을 수신한다. 이하에서는, 제1 레벨 시프트 구동 회로(20)가 어떻게 동작하는지가 기술될 것이다.
도 4를 참조한다. 3 비트 디코딩 제어 신호(D2D1D0)는 순서대로 000, 001, 010,..., 111이다. 3 비트 디코딩 제어 신호(D2D1D0)에 따라, 디코딩 회로(10)는 디코딩 신호(GI0~GI7)를 산출하고 복수의 레벨 시프트 구동 회로(20~27)에게 송신한다. 예를 들어, 3 비트 디코딩 제어 신호(D2D1D0)가 000인 경우에, 디코딩 회로(10)는 하이(high) 레벨 디코딩 신호(GI0)를 산출하고 제1 레벨 시프트 구동 회로(20)에게 출력하는 한편, 다른 디코딩 신호들(GI1~GI7)을 로우(low)로 유지한다; 3 비트 디코딩 제어 신호(D2D1D0)가 001인 경우에, 디코딩 회로(10)는 하이 레벨 디코딩 신호(GI1)를 산출하고 제2 레벨 시프트 구동 회로들(21)에게 출력하는 한편, 다른 디코딩 신호들(GI0, GI2~GI7)을 로우로 유지한다. 다른 조건들도 유추를 통해 추론될 수 있다.
제어 회로(30)는 디코딩 제어 신호(D2D1D0)의 최하위 비트(LSB: D0)에 따라 제1 및 제2 제어 신호(BOEC, OEHB)를 산출할 것이다. 또한, 제어 회로(30)는 제1 및 제2 제어 신호들(BOEC, OEHB)을 복수의 레벨 시프트 구동 회로(20~27)에게 송신할 것인데, 이들 구동 회로(20~27)는 디코딩 신호들(GI0~GI7)과 제1 및 제2 제어 신호들(BOEC, OEHB)에 따라 출력(Gout)에서 스캔 신호를 산출할 것이다. 본 실시예에 따르면, 복수의 레벨 시프트 구동 회로들(20~27)에서의 제1 레벨 시프트 구동 회로(20)가 예로서 이용된다. 디코딩 제어 신호(D2D1D0)가 000인 경우에, 디코딩 회로(10)는 하이 레벨 디코딩 신호(GI0)를 산출하고 제1 레벨 시프트 구동 회로(20)에게 출력한다. 제1 레벨 시프트 구동 회로(20)의 입력은 디코딩 신호(GI0)를 수신한다. 이때, 디코딩 신호(GI0)의 레벨은 하이이지만, 제1 제어 신호(BOEC)의 레벨은 그라운드(GND)이고, 제2 제어 신호(OEHB)의 레벨은 기준 전압(VGL)이다. 그에 의해, 제1, 제3, 및 제5 트랜지스터(200, 204, 208)는 턴온되지만, 제2, 제4, 제6, 및 제7 트랜지스터(202, 206, 210, 212)는 컷오프된다. 따라서, 제1 레벨 시프트 구동 회로(20)의 출력(Gout)에서의 스캔 신호(G0)의 레벨은 로우이다. 그 후, 스캔 구동 회로 및 구동 회로(20~27)들의 전압 레벨은, 전압 레벨과 구동 회로들(20~27)이 모두 차단되는 것을 보장하기 위해 스캔 신호를 출력하지 않을 것이다.
그러면, 디코딩 신호(GI0)의 레벨은 여전히 하이이다. 제1 제어 신호(BOEC)의 레벨은 로우(즉, GND)에서 하이(즉, BIAS 전압)로 변한다; 제2 제어 신호(OEHB)의 레벨은 로우[즉, 기준 전압(VGL)]에서 하이(즉, VGH)로 변한다. 본 발명의 실시예에 따른 제1 제어 신호(BOEC)의 레벨은 GND 또는 BIAS 전압으로 한정되지 않는다. 그에 의해, 제1 트랜지스터(200)는 고정된 전류가 흐르게 되어 턴온된다; 제3 트랜지스터(204)는 턴온되는데, 이는 제2 트랜지스터(202) 또한 턴온되게 한다. 따라서, 출력(Gout)에서의 스캔 신호(G0)는 올라간다. 원래, 제4 및 제6 트랜지스터(206, 210)는 컷오프되어 있고, 제5 및 제7 트랜지스터(206, 210)가 턴온되어 있다. 출력(Gout)에서의 스캔 신호(G0)가 올라가는 경우에, 제6 트랜지스터(210)는 컷오프 상태에서 턴온 상태로 변한다. 제6 트랜지스터(210)의 턴온은 제5 트랜지스터(208)를 컷오프시키고 출력(Gout)에서의 스캔 신호(G0)의 레벨을 VGH로 변경시킨다. 디코딩 제어 신호(D2D1D0)가 000에서 001로 변하는 경우에, 디코딩 회로(10)는 00000001에서 00000010으로 변하는 디코딩 신호(GI7GI6GI5GI4GI3GI2GI1GI0)를 산출하고 제1 레벨 시프트 구동 회로(20)에게 출력한다. 디코딩 신호(GI1)의 레벨은 하이로 변한다. 이 순간에, 제1 제어 신호(BOEC)의 레벨은 그라운드(GND) 레벨이고, 레벨 시프트 구동 회로들(20~27)에서의 제1 트랜지스터(200)를 고정된 전류가 흐르는 턴온 상태에서 완전한 턴온 상태로 변경시킨다. 제2 제어 신호(OEHB)의 레벨은 그라운드(GND)이고, 레벨 시프트 구동 회로들(20~27)에서의 제7 트랜지스터(212)를 턴온 상태에서 컷오프 상태로 변경시킨다. 디코딩 신호(GI7GI6GI5GI4GI3GI2GI1GI0)에서의 GI0의 레벨은 하이에서 로우로 변하고, 그에 의해 제1 레벨 시프트 구동 회로(20)에서의 제3 트랜지스터(204)가 턴온 상태에서 컷오프 상태로 변한다; 제2 트랜지스터(202)는 턴온 상태에서 컷오프 상태로 변한다; 제4 트랜지스터(206)는 컷오프 상태에서 턴온 상태로 변한다; 제5 트랜지스터(208)는 컷오프 상태에서 턴온 상태로 변한다. 게다가, 출력(Gout)에서의 스캔 신호(G0)의 레벨은 제1 전원(VGH)의 레벨에서 기준 전압(VGL)의 레벨로 내려간다; 그리고 제6 트랜지스터(210)는 턴온 상태에서 컷오프 상태로 변한다. 이때, 복수의 레벨 시프트 구동 회로(20~27)의 출력(Gout)에서의 스캔 신호(G7G6G5G4G3G2G1G0)는 00000001에서 00000000로 변한다. 잠시 후에, 제1 제어 신호(BOEC)의 레벨은 로우(즉, GND)에서 하이(즉, BIAS 전압)로 변한다; 제2 제어 신호(OEHB)의 레벨은 로우(즉, 기준 전압 VGL)에서 하이(즉, 제1 전원 VGH)로 변한다. 그에 의해, 복수의 레벨 시프트 구동 회로(20~27)에서의 제1 트랜지스터(200)는 고정 전류가 흐르면서 턴온 상태에 있게 되고, 제3 트랜지스터(204)는 턴온 상태에 있게 된다. 그럼에도 불구하고, 디코딩 신호(GI1)의 레벨이 하이이기 때문에, 레벨 시프트 구동 회로(21)에서의 제3 트랜지스터(204)는 턴온 상태에 있게 되는데, 이는 제2 트랜지스터(202)를 턴온한다. 그에 의해, 출력(Gout)에서의 스캔 신호(G0)는 올라갈 것이다. 원래, 제4 트랜지스터(206)와 제6 트랜지스터(210)는 컷오프되어 있고, 제5 트랜지스터(208)와 제7 트랜지스터(212)는 턴온되어 있다. 출력(Gout)에서의 스캔 신호(G0)가 올라가기 때문에, 제6 트랜지스터(210)는 컷오프 상태에서 턴온 상태로 변할 것인데, 이는 제5 트랜지스터(208)를 컷오프시킬 것이고 출력(Gout)에서의 스캔 신호의 레벨을 제1 전원(VGH)의 레벨로 변경시킬 것이다. 결과적으로, 다음 레벨 시프트 구동 회로(21)의 출력(Gout)에서의 스캔 신호(G1)의 레벨은 기준 전압(VGL)에서 제1 전원(VGH)으로 변할 것이다. 따라서, 복수의 레벨 시프트 구동 회로(21~27)의 출력(Gout)에서의 스캔 신호(G6G5G4G3G2G1G0)는 00000001에서 00000000으로, 그 후 00000010 등으로 변할 것이다.
다시 도 2를 참조한다. 본 발명에 따른 제어 회로(30)는 인에이블 회로(32)와 레벨 시프트 유닛(34)를 포함한다. 인에이블 회로(32)는 디코딩 제어 신호(D2D1D0)에 따라 인에이블 신호(OE)를 수신하고 산출하기 위해 이용된다. 레벨 시프트 유닛(34)은 인에이블 회로(32)에 연결되고 제1 및 제2 제어 신호들(BOEC, OEHB)을 산출하기 위해 인에이블 신호(OE)의 레벨을 시프트한다. 인에이블 회로(32)는 딜레이 유닛(320) 및 로직 유닛(322)을 포함한다. 딜레이 유닛(320)은 디코딩 제어 신호(D2D1D0)의 최하위 비트(D0)를 딜레이시키고 딜레이 신호(DD0)를 산출하기 위해 이용된다. 로직 유닛(322)은 제1 입력 및 제2 입력을 가진다. 로직 유닛(322)의 제1 입력은 딜레이 신호(DD0)를 수신하기 위해 이용된다; 로직 유닛(322)의 제2 입력은 디코딩 제어 신호(D2D1D0)의 최하위 비트(D0)를 수신하기 위해 이용된다. 로직 유닛(322)은 딜레이 신호(DD0) 및 디코딩 제어 신호(D2D1D0)의 최하위 비트(D0)에 따라 인에이블 신호(OE)를 산출한다. 본 실시예에 따르면, 로직 유닛(322)는 XOR 게이트이다. 물론, 본 실시예에 따른 XOR 게이트는 또 다른 로직 회로에 의해 대체될 수 있다. 당업자는 쉽게 이것을 수정할 수 있다. 따라서, 본 실시예에 따라, 및 디코딩 제어 신호(D2D1D0)의 최하위 비트(D0)에 따라 로직 유닛(322)을 이용함으로써 인에이블 신호(OE)를 산출하는 관련된 기술은 모두 본 발명의 범위 내에 있다.
더욱이, 본 발명에 따른 제어 회로(30)는 레벨 시프트 유닛(34)에 연결되고 레벨 시프트 유닛(34)의 출력 신호(OEH)에 따라 제1 제어 신호(BOEC)를 산출하는 바이어스 생성 회로(36)를 더 포함한다. 게다가, 바이어스 생성 회로(36)는 복수의 레벨 시프트 구동 회로(20~27) 내에서 바이어스 전류를 생성한다. 도 3을 다시 참조한다. 제1 및 제3 트랜지스터(200, 204)가 동시에 컷오프되는 경우에 그 사이의 노드 전압이 플로팅(floating)하기 때문에, 제2 트랜지스터(202)의 턴온 및 컷오프 상태를 불명확하게 만들고, 따라서 모든 레벨 시프트 구동 회로(20~27)의 동작에 영향을 미친다. 그에 의해, 턴온 상태에 있거나 또는 고정된 전류로 턴온 상태에 있는 제1 트랜지스터(200)가 제3 트랜지스터(204)와 동시에 컷오프되는 경우에, 바이어스 생성 회로(36)는 여전히 바이어스 전류를 생성할 것이다. 바이어스 전류는 제1 트랜지스터(200)를 통해 흘러서, 제1 및 제3 트랜지스터(200, 204) 간의 노드 전압을 제1 전원(VGH) 또는 그라운드(GND)와 같은 고정된 전압으로 유지할 것이고, 따라서 제2 트랜지스터(202)를 컷오프 또는 턴온 상태로 유지할 것이다. 따라서, 바이어스 생성 회로(36)에 의해 생성된 바이어스 전류를 이용함으로써, 레벨 시프트 구동 회로들(20~27)에 의한 에러 작동이 방지될 수 있다.
도 5는 본 발명의 실시예에 따른 바이어스 생성 회로의 회로도를 도시한다. 도면에서 도시된 바와 같이, 본 발명에 따른 바이어스 생성 회로(36)는 제1 임피던스 디바이스(360), 제1 전류원(362), 제1 스위치(364), 및 제2 스위치(366)를 포함한다. 제1 임피던스 디바이스(360)의 제1 단자는 제1 전원(VGH)을 수신하기 위해 제1 전력 단자에 연결된다. 제1 전류원(362)의 제1 단자는 임피던스 디바이스(360)의 제2 단자에 연결된다; 제1 전류원(362)의 제2 단자는 그라운드(GND)에 연결된다. 제1 스위치(364)의 제1 단자는 제1 임피던스 디바이스(360)의 제2 단자 및 제1 전류원(362)의 제1 단자에 연결된다. 또한, 제1 스위치(364)의 제2 단자는 바이어스 생성 회로(36)의 출력에 연결된다. 제1 스위치(364)는 레벨 시프트 유닛(34)의 출력 신호(OEH)에 의해 제어된다. 제2 스위치(366)의 제1 단자는 바이어스 생성 회로(36)의 출력에 연결된다; 제2 스위치(366)의 제2 단자는 그라운드(GND)에 연결된다. 제2 스위치(366)는 레벨 시프트 유닛(34)의 출력(OEH)에 의해 제어된다. 게다가, 본 실시예에 따른 바이어스 생성 회로(36)는 전류 미러 회로이다. 따라서, 본 발명에 따른 바이어스 생성 회로(36)는 레벨 시프트 구동 회로(20~27)에서 에러 액션들을 방지하기 위해 바이어스 전류를 생성할 수 있다.
요약하면, 본 발명에 따른 스캔 구동 회로는 디코딩 회로, 복수의 레벨 시프트 구동 회로, 및 제어 회로를 포함한다. 디코딩 회로는 디코딩 제어 신호에 따라 디코딩 신호를 산출한다. 복수의 레벨 시프트 구동 회로는 디코딩 회로에 연결되고 디코딩 신호에 따라 스캔 신호를 순서대로 산출한다. 제어 회로는 복수의 레벨 시프트 구동 회로에 연결된다. 제어 회로는 디코딩 제어 신호에 따라 제1 제어 신호 및 제2 제어 신호를 산출하고, 복수의 레벨 시프트 구동 회로의 턴온 및 턴오프를 제어하기 위해 이들에게 제1 및 제2 제어 신호를 송신한다. 따라서, 본 발명에 따른 제어 회로를 이용하여, 각각의 레벨 시프트 구동 회로의 회로 영역은 감소될 수 있고, 그에 따라 비용도 감소될 수 있다.
따라서, 본 발명은 이것의 신규성, 진보성, 및 이용가능성에 기한 법률 요건을 갖췄다. 그러나, 앞선 기술은 본 발명의 실시예들에 불과하고 본 발명의 범위나 범주를 제한하려고 이용된 것은 아니다. 본 발명의 청구항들에 기술된 모양, 구조, 특징, 또는 사상에 따라 이루어진 그런 동등한 변경들 또는 수정들은 본 발명의 첨부된 청구항들에 포함된다.

Claims (8)

  1. 스캔 구동 디바이스로서,
    디코딩 제어 신호에 따라 디코딩 신호를 산출하는 디코딩 회로;
    상기 디코딩 회로에 연결되고, 상기 디코딩 신호에 따라 스캔 신호를 산출하는 복수의 레벨 시프트 구동 회로; 및
    상기 복수의 레벨 시프트 구동 회로에 연결되고, 상기 디코딩 제어 신호에 따라 제1 제어 신호 및 제2 제어 신호를 산출하고, 상기 제1 제어 신호 및 상기 제2 제어 신호를 상기 복수의 레벨 시프트 구동 회로 모두에게 동시에 송신하는 제어 회로 - 상기 제1 제어 신호는 상기 복수의 레벨 시프트 구동 회로 모두의 인에이블링을 제어하고, 상기 제2 제어 신호는 상기 복수의 레벨 시프트 구동 회로 모두의 컷오프를 제어함 -
    를 포함하는 스캔 구동 디바이스.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 디코딩 제어 신호의 최하위 비트에 따라 상기 디코딩 신호를 산출하는 스캔 구동 디바이스.
  3. 제1항에 있어서,
    상기 레벨 시프트 구동 회로는,
    상기 제1 제어 신호를 수신하기 위한 제어부를 갖고, 제1 전력 단자에 연결된 제1 단자를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 단자에 연결된 제어부를 갖고, 상기 제1 전력 단자에 연결된 제1 단자를 가지며, 상기 레벨 시프트 구동 회로의 출력에 연결된 제2 단자를 갖는 제2 트랜지스터;
    상기 디코딩 신호를 수신하기 위한 제어부를 갖고, 상기 제1 트랜지스터의 상기 제2 단자 및 상기 제2 트랜지스터의 상기 제어부에 연결된 제1 단자를 갖고, 그라운드에 연결된 제2 단자를 갖는 제3 트랜지스터;
    상기 디코딩 신호를 수신하기 위한 제어부를 갖고, 제2 전력 단자에 연결된 제1 단자를 갖는 제4 트랜지스터;
    상기 제4 트랜지스터의 제2 단자에 연결된 제어부를 갖고, 상기 제2 단자 및 상기 제2 트랜지스터의 상기 출력에 연결된 제1 단자를 가지며, 기준 전압을 수신하기 위한 제2 단자를 갖는 제5 트랜지스터;
    상기 출력에 연결된 제어부를 갖고, 상기 제4 트랜지스터의 상기 제2 단자 및 상기 제5 트랜지스터의 상기 제어부에 연결된 제1 단자를 갖는 제6 트랜지스터;
    상기 제2 제어 신호를 수신하기 위한 제어부를 갖고, 상기 제6 트랜지스터의 제2 단자에 연결된 제1 단자를 가지며, 상기 기준 전압을 수신하기 위한 제2 단자를 갖는 제7 트랜지스터
    를 포함하는 스캔 구동 디바이스.
  4. 제1항에 있어서,
    상기 제어 회로는,
    상기 디코딩 제어 신호에 따라 인에이블 신호를 수신하고 산출하는 인에이블 회로; 및
    상기 인에이블 회로에 연결되고, 상기 제1 제어 신호 및 상기 제2 제어 신호를 산출하기 위해 상기 인에이블 신호의 레벨을 시프트하는 레벨 시프트 유닛
    을 포함하는 스캔 구동 디바이스.
  5. 제4항에 있어서,
    상기 제어 회로는, 상기 레벨 시프트 유닛에 연결되고 상기 레벨 시프트 유닛의 출력 신호에 따라 상기 제1 제어 신호를 산출하는 바이어스 생성 회로를 더 포함하는 스캔 구동 디바이스.
  6. 제5항에 있어서,
    상기 바이어스 생성 회로는 전류 미러 회로인 스캔 구동 디바이스.
  7. 제5항에 있어서,
    상기 바이어스 생성 회로는,
    상기 제1 전력 단자에 연결된 제1 단자를 갖는 임피던스 디바이스;
    상기 임피던스 디바이스의 제2 단자에 연결된 제1 단자를 갖고, 그라운드에 연결된 제2 단자를 갖는 전류원;
    상기 임피던스 디바이스의 상기 제2 단자 및 상기 전류원의 상기 제1 단자에 연결된 제1 단자를 갖고, 상기 바이어스 생성 회로의 출력에 연결된 제2 단자를 갖고, 상기 레벨 시프트 유닛의 상기 출력 신호에 의해 제어되는 제1 스위치; 및
    상기 바이어스 생성 회로의 상기 출력에 연결된 제1 단자를 갖고, 상기 그라운드에 연결된 제2 단자를 가지며, 상기 레벨 시프트 유닛의 상기 출력 신호에 의해 제어되는 제2 스위치
    를 포함하는 스캔 구동 디바이스.
  8. 제4항에 있어서,
    상기 인에이블 회로는,
    상기 디코딩 제어 신호를 딜레이시키기 위해 이용되는 딜레이 유닛; 및
    상기 딜레이된 디코딩 제어 신호를 수신하기 위해 상기 딜레이 유닛에 연결된 제1 단자를 갖고, 상기 디코딩 제어 신호를 수신하기 위한 제2 단자를 갖고, 상기 디코딩 제어 신호 및 상기 딜레이된 디코딩 제어 신호에 따라 상기 인에이블 신호를 산출하는 로직 유닛
    을 포함하는 스캔 구동 디바이스.
KR1020120137325A 2012-05-29 2012-11-29 스캔 구동 회로 KR101444544B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101119228A TWI457909B (zh) 2012-05-29 2012-05-29 Scan the drive circuit
TW101119228 2012-05-29

Publications (2)

Publication Number Publication Date
KR20130133641A KR20130133641A (ko) 2013-12-09
KR101444544B1 true KR101444544B1 (ko) 2014-09-24

Family

ID=49669633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120137325A KR101444544B1 (ko) 2012-05-29 2012-11-29 스캔 구동 회로

Country Status (3)

Country Link
US (1) US9378667B2 (ko)
KR (1) KR101444544B1 (ko)
TW (1) TWI457909B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160078802A1 (en) * 2014-09-15 2016-03-17 Xi'an Novastar Tech Co., Ltd. Led display control method and control card, led display screen system
TWI559274B (zh) * 2014-11-25 2016-11-21 Sitronix Technology Corp Display the drive circuit of the panel
US10283065B2 (en) * 2015-11-25 2019-05-07 Lg Display Co., Ltd. Display device and driving method thereof
CN108447436B (zh) * 2018-03-30 2019-08-09 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置
CN109637415A (zh) * 2018-12-29 2019-04-16 武汉华星光电技术有限公司 扫描信号生成方法、装置及电子设备
US11114148B1 (en) * 2020-04-16 2021-09-07 Wuxi Petabyte Technologies Co., Ltd. Efficient ferroelectric random-access memory wordline driver, decoder, and related circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021177A (ko) * 1998-09-26 2000-04-15 구자홍 티에프티-엘시디(tft－lcd)의 게이트 구동회로
KR20050000802A (ko) * 2003-06-25 2005-01-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
KR20060044547A (ko) * 2004-03-23 2006-05-16 세이코 엡슨 가부시키가이샤 표시 드라이버 및 전자 기기
KR20060094999A (ko) * 2005-02-25 2006-08-30 엘지.필립스 엘시디 주식회사 발광 표시장치와 그의 구동방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539979B1 (ko) * 2003-09-16 2006-01-11 삼성전자주식회사 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
CN101577102B (zh) 2008-05-08 2011-09-28 联咏科技股份有限公司 扫描驱动器
CN101826864A (zh) 2009-03-06 2010-09-08 扬智科技股份有限公司 位准移位装置
TWI412015B (zh) * 2010-03-01 2013-10-11 Novatek Microelectronics Corp 用於一液晶顯示器之閘極驅動器及驅動方法
KR101772582B1 (ko) * 2011-07-06 2017-08-30 삼성전자주식회사 음전압을 제공하는 비휘발성 메모리 장치
US8824237B2 (en) * 2012-04-25 2014-09-02 Mediatek Inc. Pre-decoder for dual power memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021177A (ko) * 1998-09-26 2000-04-15 구자홍 티에프티-엘시디(tft－lcd)의 게이트 구동회로
KR20050000802A (ko) * 2003-06-25 2005-01-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
KR20060044547A (ko) * 2004-03-23 2006-05-16 세이코 엡슨 가부시키가이샤 표시 드라이버 및 전자 기기
KR20060094999A (ko) * 2005-02-25 2006-08-30 엘지.필립스 엘시디 주식회사 발광 표시장치와 그의 구동방법

Also Published As

Publication number Publication date
US9378667B2 (en) 2016-06-28
KR20130133641A (ko) 2013-12-09
US20130321363A1 (en) 2013-12-05
TW201349210A (zh) 2013-12-01
TWI457909B (zh) 2014-10-21

Similar Documents

Publication Publication Date Title
US10424242B2 (en) Gate drive circuit having shift register circuit and inverting circuit for outputting an output signal
KR101444544B1 (ko) 스캔 구동 회로
US8686987B2 (en) Output circuit, data driver and display device
US8165262B2 (en) Shift register of a display device
TWI433459B (zh) 雙向移位暫存器
TWI415052B (zh) 開關裝置與應用該開關裝置之移位暫存器電路
US10043474B2 (en) Gate driving circuit on array substrate and liquid crystal display (LCD) using the same
US7605793B2 (en) Systems for display images including two gate drivers disposed on opposite sides of a pixel array
US8054280B2 (en) Data driver with bias voltage control circuit and display apparatus having the same
US8933919B2 (en) Liquid crystal panel driving circuit for display stabilization
US8711077B2 (en) LCD driving circuit in which shift register units are driven by a first clock signal of fixed duty/amplitude and a second clock signal of variable duty/amplitude
KR101824139B1 (ko) 게이트 드라이버-온-어레이 구동 회로 및 구동 방법
JP2000322020A (ja) 双方向シフトレジスタ、および、それを用いた画像表示装置
US8633921B2 (en) Data driving circuit and liquid crystal display device including the same
CN110264971B (zh) 防闪屏电路及方法、驱动电路、显示装置
TWI521495B (zh) 顯示面板、閘極驅動器與控制方法
KR20140109675A (ko) 게이트 드라이버 및 디스플레이 구동 회로.
KR101452645B1 (ko) 디코딩 및 스캔 드라이버
JP2014142457A (ja) 表示装置
KR102433746B1 (ko) 게이트 드라이브 ic와 이를 포함한 표시장치
US8274505B2 (en) Driving method and device for a display
TWI486943B (zh) 電壓準位移位器
US20150161959A1 (en) Driving Method and Driving Device thereof
CN102708827A (zh) 扫描驱动电路
US9799284B1 (en) Driving device having low charging/discharging power consumption

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170908

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180904

Year of fee payment: 5