KR101431937B1 - 관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생 - Google Patents

관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생 Download PDF

Info

Publication number
KR101431937B1
KR101431937B1 KR1020127021259A KR20127021259A KR101431937B1 KR 101431937 B1 KR101431937 B1 KR 101431937B1 KR 1020127021259 A KR1020127021259 A KR 1020127021259A KR 20127021259 A KR20127021259 A KR 20127021259A KR 101431937 B1 KR101431937 B1 KR 101431937B1
Authority
KR
South Korea
Prior art keywords
stress
sige
substrate
sleeve
vias
Prior art date
Application number
KR1020127021259A
Other languages
English (en)
Other versions
KR20120104638A (ko
Inventor
빅터 모로즈
Original Assignee
시놉시스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시놉시스, 인크. filed Critical 시놉시스, 인크.
Publication of KR20120104638A publication Critical patent/KR20120104638A/ko
Application granted granted Critical
Publication of KR101431937B1 publication Critical patent/KR101431937B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

대략적으로 말해서, 집적 회로 디바이스는, 기판을 관통하는 비아를 포함하는 기판, 비아 내의 변형된 도전성 제 1 재료로서, 기판 속으로 제 1 응력을 도입하는 경향이 있는, 그 제 1 재료, 및 비아 내의 변형된 제 2 재료로서, 제 1 응력을 적어도 부분적으로 상쇄하는 제 2 응력을 기판 속으로 도입하는 경향이 있는, 그 제 2 재료를 포함한다. 실시형태에서, SiGe이 실리콘 웨이퍼 내의 비아의 내측벽 상에서 에피텍셜로 성장된다. 다음으로, SiO2는 SiGe의 내표면 상에 형성되고, 금속이 중심 아래로 형성된다. SiGe에 의해 도입된 응력은 그 금속에 의해 도입된 응력에 반대로 작용하는 경향이 있고, 그에 의해 실리콘에서의 바람직하지 않은 응력을 감소 또는 제거하고 TSV에 근접한 트랜지스터들의 배치를 허용한다.

Description

관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생 {RECLAIMING USABLE INTEGRATED CIRCUIT CHIP AREA NEAR THROUGH-SILICON VIAS}
본 발명은 관통 실리콘 비아들을 갖는 집적 회로 디바이스들에 관한 것이고, 더 상세하게는 관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적을 재생하기 위한 기술에 관한 것이다.
반도체 재료들 이를테면 실리콘 및 게르마늄은 압저항 효과 (piezoresistance effect) (전기 저항의 기계적 응력-유도 변화) 를 나타내는 것으로 오랫동안 알려져 왔다. 예를 들면, 참조에 의해 여기에 원용된, C.S. Smith의 "Piezoresistance effect in germanium and silicon", Phys. Rev., vol. 94, pp. 42-49 (1954) 참조. 압저항 효과는 어떤 종류의 압력 센서들 및 변형 게이지들을 위한 기초를 형성하였지만, 최근에서야 그것은 집적 회로의 제조에서 주목받기 시작했다.
개개의 트랜지스터들의 레벨에서 집적 회로 디바이스들의 거동에 대한 응력의 영향을 모델링하기 위한 방법들이 개발되었다. 이들 방법들은, 예를 들면, TCAD (Technology Computer Aided Design) 시스템을 이용한 전체 스케일 분석 (full-scale analysis); 및 참조에 의해 여기에 원용된 2005년 12월 1일자로 출원 Docket No. SYNP 0693-1의 U.S. 특허 출원 No. 11/291,294에 기재된 방법을 포함한다.
개개의 트랜지스터들의 레벨에서의 응력의 영향을 분석하기 위한 다양한 방법들에 의해 특성화된 거동들은 거시적 레벨에서 회로의 후속 분석을 위해 디바이스의 회로 레벨 파라미터들 (예를 들면, SPICE 파라미터들) 을 도출하기 위하여 사용될 수 있다. 그러한 분석은 회로가 의도된 대로 동작할지, 그리고 어떤 마진 (margin) 을 갖는지 또는 디자인 또는 레이아웃이 수정될 필요가 있는지 예측하는 것을 도울 수 있다. 트랜지스터 채널 영역들에서 STI (shallow trench isolation) 영역들에 의해 유발된 응력에 의해 영향을 받는 트랜지스터들을 위해, 응력 분석에 따라, 예상 보다 더 약한 것으로 판명되는 임의의 트랜지스터의 폭을 증가시키는 것과 같은, 어떤 일반적인 경험 법칙 (rules-of-thumb) 을 적용하는 것에 의해 수정들이 종종 이루어질 수 있다. 다른 기법들이 또한 알려진 바람직하지 않은 응력을 완화시키거나, 알려진 바람직한 응력을 도입하거나 또는 단지 레이아웃 전체에 걸쳐 균일성을 향상시키기 위하여 사용될 수 있다. 참조에 의해 여기에 원용된, U.S. 특허 공개 No. 2007-0202663, Docket No. SYNP 0858-1 참조.
집적 회로 스케일링이 각 기술 노드 (technology node) 에 대해 점점 더 곤란해짐에 따라, 3D (three-dimensional) 집적 기술들이 필요한 집적 밀도를 달성하기 위해 실행가능한 대안들로서 등장했다. 3D 집적은 시스템 성능을 향상시키고 회로 블록들의 이종 집적 (heterogeneous integration) 을 허용한다. 많은 3D 집적 기술들은 관통 실리콘 비아 (through-silicon via; TSV) 를 사용한 수직 인터커넥트 (interconnect) 를 포함한다. 이들 구조들은 폭넓게 변화하는 기계적 특성들을 갖는 다양한 재료로 이루어지는 복잡한 기하학적 구조 (complex geometry) 이다. 제조 프로세스 동안, 이들 기하학적 구조들은 주위 실리콘에 열기계적 응력 (thermo-mechanical stress) 들을 도입하는 열적인 사이클링을 겪는다. TSV는 또한 활성 실리콘에서 열적인 불일치 응력 (thermal mismatch stress) 을 도입하고 캐리어 이동도에 영향을 준다. 이들 응력은 TSV 근처의 전자 및 정공 이동도를 변경하고, 그에 의해 바람직하지 않은 트랜지스터 변화를 도입한다.
이들 응력에 대한 통상적인 대응은 그들 주변에 제외 구역 (exclusion zone) 을 정의하고 그 제외 구역 내부에 트랜지스터들을 배치하는 것을 피하는 것이다. 통상적인 5㎛ 직경 TSV에 대하여, 제외 구역은 5-10 ㎛ 폭 만큼 클 수 있고, 이는 180 내지 500㎛2의 각 TSV에 대한 사용할 수 없는 면적으로 옮겨진다. 칩당 약 10,000 TSV를 예측하는 로드맵으로, 이것은 TSV의 사용에 기인하여 손실되는, 그렇지 않으면 사용가능한 공간이 칩마다 막대한 1.8mm2 - 5mm2에 이르게 된다. 그 면적의 일부를 재생하여 그것이 유익하게 이용될 수 있게 하는 방법들을 찾는 것이 매우 바람직하다.
요약
대략적으로 말해서, 집적 회로 디바이스는, 기판을 관통하는 비아를 포함하는 기판, 비아 내의 변형된 도전성 (strained electrically conductive) 제 1 재료로서, 기판으로 제 1 응력을 도입하는 경향이 있는, 그 제 1 재료, 및 비아 내의 변형된 제 2 재료로서, 제 1 응력을 적어도 부분적으로 상쇄하는 제 2 응력을 기판으로 도입하는 경향이 있는, 그 제 2 재료를 포함한다. 실시형태에서, SiGe가 실리콘 웨이퍼 내의 비아의 내측벽 상에서 에피텍셜로 성장된다. 다음으로, SiO2는 SiGe의 내표면 상에 형성되고, 도전성 금속이 중심에 형성된다. SiGe에 의해 도입된 응력은 그 금속에 의해 도입된 응력에 반대로 작용하는 경향이 있고, 그에 의해 실리콘에서의 바람직하지 않은 응력을 감소 또는 제거하고 TSV에 매우 근접한 트랜지스터들의 배치를 허용한다.
본 발명의 위의 요약은 본 발명의 몇몇 양태들의 기본적인 이해를 제공하기 위하여 제공된다. 이 요약은 본 발명의 핵심적인 또는 임계적인 엘리먼트들을 식별하거나 또는 본 발명의 범위를 기술하도록 의도되지 않았다. 그의 유일한 목적은 나중에 제시되는 더 상세한 설명의 도입부로서 간략화된 형태로 본 발명의 몇몇 개념들을 제시하는 것이다. 본 발명의 특정 양태들은 청구항, 명세서 및 도면들에 기재되어 있다.
본 발명은 본 발명의 특정 실시형태들과 관련하여 설명되고 다음의 도면들을 참조한다:
도 1은 TSV가 주위 실리콘 속으로 도입하는 몇몇 응력을 정성적으로 보여주는 도면이다.
도 2a는 4개의 TSV를 포함하는 실리콘 기판의 영역의 간략화된 구조의 평면도이다.
도 2b는 도 2a의 박스 (220) 아래의 3차원 체적의 사시도이다.
도 2c는 도 2b의 파선 (224) 으로 표시되는 바처럼 도 2a의 체적에서 xy-평면의 평면도이다.
도 3a는 도 2c의 선 (226) 에 따른 캐리어 이동도 변화의 플롯이다.
도 3b는 도 2c의 선 (228) 에 따른 캐리어 이동도 변화의 플롯이다.
도 4는 본 발명의 특징들에 따라 수정된, 도 2a의 실리콘 기판 영역의 평면도이다.
도 5는 도 4의 TSV들 중 하나의 사시도이다.
도 6은 본 발명의 특징들을 포함하는 TSV의 다른 실시형태의 사시도이다.
도 7은 본 발명의 양태들을 사용하여 디바이스를 제조하는 기법의 플로우차트이다.
도 8a-도 8e (총칭하여 도 8) 은 본 발명의 양태들을 포함하는 TSV의 형성을 위한 제조 단계들의 시퀀스를 예시한다.
도 9는 본 발명의 양태들을 포함하는 소프트웨어를 구현하기 위해 사용될 수 있는 컴퓨터 시스템의 간략화된 블록도이다.
상세한 설명
다음의 설명은 당업자가 본 발명을 제조 및 사용하는 것을 가능하게 하기 위하여 제시되고, 특정 애플리케이션 및 그의 요건들의 맥락에서 제공된다. 개시된 실시형태에 대한 다양한 변형은 당업자에게는 손쉽게 명백해질 것이며, 여기에 정의된 일반 원리는 본 발명의 사상 및 범위를 벗어남이 없이 다른 실시형태 및 애플리케이션들에 적용될 수도 있다. 따라서, 본 발명은 나타낸 실시형태로 한정되도록 의도된 것이 아니라, 여기에 개시된 원리 및 특징들과 부합하는 최광의 범위가 부여되야 한다.
TSV의 응력 결과
TSV의 응력 결과는 웨이퍼 재료의 결정학적 방향들에 상대적인 웨이퍼 및 리소그래피 배향 (lithographic orientation) 에 의존하여 변화할 수 있다. 여기에서 사용된 바처럼, 웨이퍼 배향은 그의 법선 방향에 의해 정의되고, 현재 {100} 방향족 (family of direction) 이 반도체 제조에 있어서 표준이다. 결정학적 대칭 때문에, {100} 족에서의 모든 특정 방향들은 같은 압저항 특성을 갖는다. 웨이퍼 배향 방향족은 여기에서 중괄호로 표기되지만, 특정 방향이 여기에서 언급되는 경우, 그것은 소괄호에, 이를테면 (100) 와 같이, 둘러싸인다. 또한 여기에 사용되는 바처럼, 웨이퍼는 "주 평탄 (primary flat)" 방향을 갖는다. 역사적으로, 웨이퍼는, 원주를 따라 평탄한 하나의 섹션을 제외하고는, 일반적으로 디스크 형상이었다. 웨이퍼의 "주 평탄" 방향은 여기에서 그 평탄한 섹션에 평행한 방향으로 정의된다. 대부분의 현대의 웨이퍼들은 더이상 평탄한 섹션을 갖지 않지만, "주 평탄" 방향을 정의하기 위하여 (노치와 같은) 몇몇 다른 특징 (feature) 을 사용한다; 심지어 더 이상 평탄한 섹션이 존재하지 않더라도, 그 특징에 의해 정의된 방향은 여전히 여기에서 "주 평탄 방향 (primary flat direction) " 으로 지칭된다. 또한, 대부분의 현대의 리소그래피 프로세스들은 모든 트랜지스터들을 그들의 세로 방향이 <110> 결정학적 방향족에 있도록 배향시킨다. <110> 방향으로 배향된 트랜지스터는 때때로, "표준 배향 (standard orientation)"을 갖는 것으로서 여기에서 지칭된다. 다시, 여기에 사용된 바처럼, 리소그래피 배향 방향족이 각괄호로 표기되지만, 특정 방향이 여기에서 언급되는 경우, 그것은 꺾쇠괄호에, 이를테면 [110] 와 같이, 둘러싸인다. <110> 족에서의 모든 특정 방향들은 같은 압저항 특성을 갖는다. 여기에 사용된 바처럼, 트랜지스터의 "세로" 방향은 트랜지스터에서 전류 흐름에 평행한 방향이고, 트랜지스터의 "가로" 방향은 트랜지스터에서 전류 흐름에 십자형 (cross-wise) 을 이루는 방향이다. 양쪽 모두는 "측면" 방향들로 고려되며, 기판 표면에 평행한 것을 의미한다. "수직" 방향은 "측면" 방향에 수직하다.
도 1은 TSV가 주위 실리콘 속으로 도입하는 몇몇 응력을 정성적으로 보여주는 도면이다. TSV를 갖는 실리콘 웨이퍼의 제조 프로세스 동안, 구조가 섭씨 250도와 같은 고온으로부터, 아래로 상온 (~섭씨 25도) 까지의 냉각을 겪는다. 구조가 냉각됨에 따라, 실리콘 및 구리 재료들 양자 모두는 수축되지만, 구리는 실리콘 보다 더 수축된다. 이것은 구리에서의 인장 변형을 일으키고, 이는 차례로 화살표 (110) 로 표시한 바처럼 TSV 원주에 법선 방향으로 (즉, 반지름 방향으로) 실리콘에서의 인장 응력을 일으킨다. 법선 방향의 인장 응력은 또한, 화살표 (112) 로 표시한 바처럼 TSV 원주에 접선 방향으로 실리콘에서의 압축 응력을 일으킨다. 응력의 크기 (magnitude) 는 TSV 근처에서 가장 뚜렷하고, TSV의 에지로부터의 거리가 증가함에 따라 하락한다. 또한, 실리콘은 결정 격자 구조에 고정되기 때문에, 응력은 또한 결정 축에 상대적으로 상이한 각위치 (angular position) 들에서 소량 만큼 다른 경향이 있다. 여기에 사용된 바처럼, 응력의 특정 방향 성분은 그것이 압축성 (compressive) 이면 네가티브로 고려되거나 또는 그것이 인장성 (tensile) 이면 포지티브로 고려된다.
각 TSV에서의 구리 도체 주위 SiO2 유전체 배리어는 실리콘 속으로 도입된 응력에 영향을 미치지만, 구리에서 일부의 응력을 흡수하거나 완화하는 것에 의해 그렇게 한다는 것에 유의한다. 즉, SiO2는 어느정도 유연하고, 냉각 동안 구리에 의해 당겨질 때 반지름 방향 안쪽으로 어느 정도 연신 (stretch) 될 것이다. 이 효과는 냉각 후에 구리가 보유하는 물리적 디포메이션 (즉, 변형) 을 감소시키지만, 상당한 변형이 여전히 잔류한다. 도 1에 예시된 바처럼 바로 그 잔류 변형이 응력을 실리콘 속으로 도입하게 된다.
도 2a, 도 2b 및 도 2c (총칭하여 도 2) 는 4개의 TSV (212, 214, 216 및 218) 를 포함하는 실리콘 기판 (210) 의 영역의 간략화된 구조를 예시한다. 도 2a는 그 영역의 평면도이다. 이 실시형태에서, 웨이퍼는 (001) 결정 방향으로 배향되고, 주 평탄부는 [110] 방향에 평행하게 배향되고, 이는 도면에 도시된 바처럼 x 축과 동일하다. 각 TSV는 SiO2 절연 배리어에 의해 둘러싸인 원형 구리 비아에 의해 평면도로 표시되지만, 다른 재료들이 다른 실시형태들에서 도체 및 절연 배리어 양자 모두에 사용될 수 있다.
캐리어 이동도 (그리고 따라서 트랜지스터 성능) 에 대한 이들 응력의 효과를 이해하기 위하여, 응력은 FEM (finite element method) 기반 3D 시뮬레이터를 사용하여 모델링 및 분석될 수 있다. 여기에 기재된 몇몇 시뮬레이션들에서 TSV는 구리이고 나머지에서 그것은 텅스텐이다. 실리콘 결정 격자의 대칭성에 기인한 간략화에서, 반사성 경계 조건 (reflective boundary condition) 들은 박스 (220) 로 표시되는 바처럼 하나의 TSV (212) 의 1/4만의 응력 결과들을 시뮬레이팅하는 것을 허용하는 것으로 가정된다. 방향 x 및 y는 박스 (220) 의 선들 상에서 식별된다. 도 2b는 박스 (220) 아래의 3차원 체적의 사시도이다. 이 도면은 방향 x, y 및 z 를 식별한다. 박스 (220) 위에 상부 부분 (222) 이 있고, 이는 웨이퍼 상부의 인터커넥트 구조의 기계적 효과들을 근사하기 위한 시뮬레이팅된 도말 재료 (smear material) 이며 그의 구성 요소들의 기계적 특성들로부터 도출되는 기계적 특성들을 갖는다. 예를 들어, TSV 피치가 15미크론이면, TSV 직경은 3미크론일 수 있고 배리어 두께는 0.18미크론일 수 있다. 도 2c는 도 2b의 파선 (224) 으로 표시된 바처럼 상부 실리콘 표면 (220) 아래 2 nm에 위치된 도 2b의 구조에서 z-법선 평면의 평면도이다.
시뮬레이션에서, 도 2c의 평면에서의 캐리어 이동도 변화는 [001] 웨이퍼 배향 및
Figure 112012064875232-pct00001
주 평탄 배향에 대해 결정된다. n-실리콘 웨이퍼의 활성 영역에서의 캐리어 이동도 변화는 p-실리콘 웨이퍼에서의 그것보다 현저히 더 작다는 것을 알아냈다.
도 3a는, 도 2c의 z-법선 평면에 놓여 있고 x축에 평행하고 xz 평면에서 10nm 떨어진 (즉, y=10nm) 인, 도 2c의 선 (226) 을 따른 캐리어 이동도 변화의 플롯이다. 도 3b는, 도 2c의 z-법선 평면에 놓여 있고 y축에 평행하고 yz 평면에서 10nm 떨어진 (즉, x=10nm) 인, 도 2c의 선 (228) 을 따른 캐리어 이동도 변화의 플롯이다. n-실리콘 또는 p-실리콘 웨이퍼 재료와 구리 또는 텅스텐 TSV 재료의 각 조합에 대해 하나씩 4개의 플롯들이 각 도면에 도시되어 있다. 양쪽 모두의 도면들에서 캐리어 이동도 변화는 배리어 에지에서 배리어 에지로부터 약 10 미크론의 거리까지의 거리의 함수로서 플롯되어 있다. 플롯들은 오직 열적 불일치 응력만을 가정하고 텅스텐 성막 프로세스로부터의 임의의 내재 응력 (built-in stress) 은 고려하지 않았음에 유의한다.
기계적 응력에 기인한 캐리어 이동도의 변화는 위치에 의존함을 알 수 있다. 캐리어 이동도 영향은 TSV에 더 가까운 위치들에 대해서는 더 높고 TSV로부터 더 먼 위치들에 대해서는 더 낮다. 또한 캐리어 이동도 영향은 n-실리콘 및 p-실리콘에서 상이하고, TSV로부터의 방향에 따라 상이하고, TSV의 재료 특성에 따라 상이하다. n-실리콘에서, 캐리어 이동도는 TSV로부터의 임의의 방향 및 거리에서 약간만 영향을 받는다. 구리 TSV가 p-실리콘에서 캐리어 이동도에 대해 미치는 영향이 가장 현저하다. p-실리콘에서 x 방향을 따른 캐리어 이동도는 범위가 TSV 바로 인근의 약 25%의 감소에서 TSV로부터 약 5미크론의 거리에서의 5% 만의 감소까지 이른다. 반면에, y 방향을 따른 캐리어 이동도는 범위가 TSV 바로 인근의 약 25%의 증가에서 TSV로부터 약 5미크론의 거리에서의 5% 만의 증가까지 이른다. 도 3a 및 도 3b에 도시되지는 않았지만, 시뮬레이션들은 또한, TSV의 중심에 중심을 둔 고정 반경 아크 (fixed radius arc) 를 따라, 캐리어 이동도의 변화가 x-축에서의 네가티브에서 y-축에서의 포지티브로 점진적으로 천이한다는 것을 드러낸다.
이동도에 대한 효과가 TSV에 매우 가까이에서 현저하기 때문에, 종래 기술은 일반적으로 내부에 트랜지스터 배치를 피해야할 "회피 구역 (keep-away zone)" 또는 "제외 구역 (exclusion zone)" 을 규정한다. 예를 들면, 참조에 의해 여기에 원용되는 Vandevelde 등의 “Thermo-mechanics of 3D-Wafer Level and 3D Stacked IC Packaging Technologies” 9th Int. Conf. on Therm., Mech. and Multi-Physics Simulations and Exper. in Microelec. and Micro-Systems, (EuroSimE), 2008, pp. 1-7에서, 회피 구역은 p-채널 및 n-채널 트랜지스터들에 대해 따로, 그리고 [110] 결정 방향에 평행하고 가로 놓인 트랜지스터 전류 방향 위치들에 대해 따로 규정된다. 회피 구역은, TSV의 중심에 중심을 두고, 이동도 변화의 크기가 5%를 초과하는 TSV의 중심으로부터 (모든 각위치들에 대한) 최대 거리와 동일한 반경을 갖는 원으로서 정의되는 것으로 보인다. Vandevelde 등에 의해 연구된 특정 재료들에 대해, 회피 구역은 특히 p-채널 트랜지스터들 및 더 큰 TSV 직경에 대해 아주 크다는 것을 알아냈다.
칩 면적 재생
도 4는 TSV에 인접한 제외 구역의 일부 또는 전부의 재생을 허용하여, 이들 면적들이 트랜지스터에 사용될 수 있는 방식으로 수정된 도 2a의 실리콘 기판 영역의 평면도이다. 4개의 TSV (412, 414, 416 및 418) 이 도 4에 도시되어 있다. 각 TSV는 종래 구조에서 처럼 유전체 배리어 재료 (422) 에 의해 둘러싸인, 금속 도체 재료 (420) 를 포함한다. 하지만, TSV (412, 414, 416 및 418) 에서, 각 TSV 내의 유전체 배리어 재료 (422) 를 둘러싸는 추가 응력 보상 재료 (424) 가 또한 존재한다. 도체 (420) 재료는 바람직하게는 금속이고, 도 4에서 그것은 구리이다. 다른 실시형태들에서, 그것은 텅스텐 또는 임의이 다른 도전성 재료일 수 있다. 유전체 배리어 (422) 재료는 바람직하게는 SiO2이지만, 또 다른 실시형태들에서 그것은 임의의 다른 재료일 수 있다. 응력 보상 재료 (424) 는, 사이즈 및 재료 함량 양쪽 모두에 있어서, 선택되어 도체 재료 (420) 에 의해 도입된 것에 적어도 부분적으로 반대되는 응력을 주위 실리콘 속으로 도입한다. 예를 들면, 도체 재료가 주위 실리콘 속으로 반지름 방향으로 인장 응력을 도입하는 경향이 있는 금속인 경우, 응력 보상 재료 (424) 는 바람직하게는, 주위 실리콘 속으로 반지름 방향으로 압축 응력을 도입하는 경향이 있는 SiGe이다. 2개의 재료들이 실리콘 속으로 도입하는 경향이 있는 응력은 비아에 상대적으로 측면으로 적어도 한 방향에서 크기가 서로 적어도 부분적으로 상쇄된다.
여기에 사용된 바처럼, 기판에 작용하는 다른 응력 소스들 없이, 변형된 재료가 존재할 때 특정 응력이 기판에 존재하고 변형된 재료가 존재하지 않을 때 특정 응력이 존재하지 않는 경우, 재료는 특정 응력을 기판으로 도입하는 "경향이 있다". 하지만, 논의를 간결성을 위해, 다른 응력 소스들로부터 추가의 기여후에, 기판에 발생되는 순 응력이 상이한 경우에도, 재료는 때때로 여기에서 특정 응력을 기판으로 "도입한다" 고 한다. 즉, 용어 "경향이 있다" 는 것은 단지 논의의 간결성을 위해 때때로 여기에서 생략된다.
도 5는 도 4의 TSV 들 중 하나인 412의 사시도이다. 응력 보상 재료 (424) 는 도체 재료 (420) 와 대략 같은 수직 깊이를 갖는 슬리브 (sleeve) 또는 실린더 (cylinder) 를 형성하는데, 이는 본 기술에서 그들 양자 모두가 이면까지 웨이퍼를 통해 계속 연장된다는 것을 의미한다. 여기의 구조적인 도면들과 마찬가지로, 도 5는 스케일 (scale) 대로 그려지게 의도되지 않았다. 여기에 사용된 바처럼, 응력 보상 재료 (422) 의 슬리브는, 또 다른 재료의 슬리브 (유전체 재료 (422)) 에 의해 도체 재료 (420) 로부터 분리되더라도, 도체 재료 (420) 를 "둘러싼다"고 한다는 것에 유의한다.
주위 재료(들) 에 도입된 응력의 플롯들이 또한 도 5에 도시되어 있다. 이들 플롯들은 X-방향의 실리콘 속으로 연장되는 재료의 영역들에서의 반지름 방향의 응력을 보여주지만, 커브들의 형태는 실리콘 속으로의 어느 반지름 방향에서도 대략 동일하다. 커브 (510) 는 도전성 재료 (420) 가 그 재료 (420) 의 에지로부터 여러 거리에 위치된 영역들에서 주위 재료들 속으로 도입하는 경향이 있는 반지름 방향 응력을 기술한다. 이 실시형태에서 응력이 인장성 (즉 포지티브) 이고, 그의 크기는 재료 (420) 의 에지 인근에서 최대이고, TSV (412) 로부터 거리가 증가함에 따라 하락한다. (여기에서 사용되는 바처럼 TSV (412) 외부 에지로도 고려되는) 실리콘에서의 홀의 내부 에지에서, 응력은 s1의 크기를 갖는다. 마찬가지로, 커브 (512) 는 응력 보상 재료 (424) 가 그 재료 (424) 의 외부 에지로부터 여러 거리에 위치된 영역들에서 주위 재료들로 도입하는 경향이 있는 반지름 방향 응력을 기술한다. 이 실시형태에서 응력이 압축성 (즉 네가티브) 이고, 또 그의 크기는 재료 (424) 의 에지 인근에서 최대이고, TSV (412) 로부터 거리가 증가함에 따라 하락한다. TSV (412) 의 외부 에지에서, 응력 보상 재료 (424) 가 실리콘 속으로 도입하는 경향이 있는 응력은 s2의 크기를 갖는다. 도 5의 실시형태에서, 응력이 완전히 상쇄되어 인접 실리콘에서 TSV에 의해 도입된 순 응력이 제로가 되도록 s1=s2이다. 또한, 도 5의 실시형태에서, 응력이 계속 완전히 상쇄되어 실리콘 속으로의 모든 거리들에서 TSV에 의해 도입된 순 응력이 제로가 되도록, 2개의 응력 성분들은 실리콘 속으로 동일한 거리에서 동일하게 하락하는 경향이 있다. 이것은 도 5의 커브 (514) 에 의해 예시된다.
다른 실시형태들에서, 응력이 완전히 상쇄되거나, 또는 그들이 실리콘 속으로의 모든 거리에서 정확하게 서로 상쇄되는 것은 필수적이지 않다. 설계, 레이아웃 또는 제조 프로세스에 의해 순 응력이 허용될 수 있거나 또는 수용될 수 있는 한, 논-제로 순 응력이 받아들여질 수 있다. 도전성 재료 (420) 에 의해 도입된 응력 크기의 어떠한 변화도 여기에서 유리한 것으로 고려된다. 몇몇 목적을 위해, 응력 보상 재료 (424) 가 실리콘 속으로 도입하는 응력이 도전성 재료 (420) 의 응력을 보상하는 것보다 크면, 예를 들어, 응력 엔지니어링 (stress engineering) 은 하나의 부호의 응력에 알맞지만, 도체 재료 (420) 가 반대 부호의 응력을 도입하면 심지어 유리할 수도 있다. 또한 구리 및 다른 금속들에 의해 도입되는 응력은 포지티브이지만, 또 다른 도전성 재료 (420) 는 네가티브 응력을 도입하는 경향이 있을 수도 있음에 유의한다. 그렇다면, 실리콘 속으로 포티지브 응력을 도입하는 응력 보상 재료 (424) 를 위한 재료가 선택되야 한다.
응력 보상 재료 (424) 때문에, 트랜지스터 (이를테면 430) (도 4) 는 TSV 의 에지에 매우 가깝게 배치될 수 있고, 그에 의해 그렇지 않았다면 제외 구역으로 손실되었을 칩 면적을 재생한다. 트랜지스터 (430) 는, 예를 들면, TSV (412) 로부터 X-축을 따라 위치된, P-채널 트랜지스터이고 TSV (412) 에 매우 가까워 그것이 제외 구역에 내부에 있게 된다. 여기에 사용된 바처럼, 기판 몸체 자체에 배치되거나 또는 위에 놓이는 층에 배치되는, 트랜지스터 또는 다른 집적 피쳐의 부분들 간에 구별은 의도되지 않았다. 예를 들면, 웰 (well), 확산부 (diffusion), STI 영역들, 게이트 유전체 층들, 게이트 도체들 및 캡층 재료를 포함하는, 집적 회로의 모든 피쳐들은 모두 여기에서 동등하게 기판 "상에" 또는 기판 "내에" 중 어느 일방에 있는 것으로 기술되고 2개 단어들 사이에 구별은 의도되지 않았다.
위에서 제시된 바처럼, TSV들 내의 도체에 대해 종종 언급되는 2개 예의 재료들은 구리 및 텅스텐이다. 텅스텐 도체에 기인하여 실리콘 속으로 도입되는 응력은 그의 내부 구조에 기인하고 온도에 독립적이다. 응력 보상 재료 (424) 로서 SiGe에 기인하여 실리콘 속으로 도입되는 응력은 또한 그의 내부 구조에 기인하고 또한 온도에 독립적이다. 그러므로, 도 5의 커브 (514) 처럼 도시된 순 응력은 미리 정의된 동작 범위의 모든 온도에 대해 일정할 수 있다. 하지만, 구리 응력은 상이하다. 그것은 위에서 설명된 바처럼 열적 불일치에 기인하여 생성되고 온도에 따라 감소된다. 그러므로, SiGe가 응력 보상 재료 (424) 로서 사용되고 도체 (420) 가 구리이면, 재료들의 조합에 기인하여 실리콘 속으로 도입된 순 응력은 동작 동안 디바이스가 가열됨에 따라 달라질 것이다. 그러므로, 재료들의 조합으로,디바이스가 어떤 미리 결정된 온도에 있을 때 실리콘에서 (제로와 같은) 원하는 순 응력을 달성하도록 SiGe 조성 및 두께가 선택되는 것이 바람직하며, 그것은 미리 결정된 온도로부터 벗어나는 온도들에서 그 응력 레벨 위아래로 달라질 것이라는 것을 인식한다. 다르게는, SiGe와 같은 결정질 재료 대신에, 응력 보상 재료 (424) 는 원하는 동작 온도 범위에 대해 구리에 반대되는 열적 불일치 응력을 도입하는 또 다른 비정질 재료일 수도 있다.
도 5의 TSV에서, 버퍼 재료 (422) 는 SiO2이고, 도체 (420) 와 주위 도핑된 실리콘 사이에 유전체 배리어의 기능을 제공한다. 종래의 TSV에서, 이 배리어가 반지름 방향으로 더 두꺼워질수록 , 도체 (420) 와 실리콘 사이에 커패시턴스가 더 작아진다. 응력 보상 재료 (424) 는 바람직하게는 불순물로 도핑되지 않는데, 왜냐하면 불순물은 응력 보상 재료의 전기 전도도 (electrical conductance) 를 증가시키기 때문이다. 따라서 미도핑 응력 보상 재료를 사용하는 것은 도체 (420) 와 도전성 실리콘 사이에 추가 유전체 두께를 제공하며, 커패시턴스를 더 감소시키는 추가 혜택을 제공한다.
도 6은 도 4의 TSV (412, 414, 416 및 418) 들의 각각을 대신할 수 있는 TSV (602) 의 다른 실시형태의 사시도이다. 그것은, 도체 재료 (420) 를 둘러싸는 2개의 별개 재료들 (422 및 424) 즉, 유전체 기능을 수행하는 하나와 응력 상쇄를 제공하는 하나 대신에, TSV (602) 가 그러한 2개의 기능들을 단일 재료 (624) 로 결합시킨다는 점을 제외하고는, 도 5의 TSV와 유사하다. 예를 들면, 재료 (624) 는 도체 재료 (620) 가 주위 실리콘 속으로 도입하는 경향이 있는 응력을 적어도 부분적으로 상쇄하는 응력을 주위 실리콘 속으로 도입하는 경향이 있는 불순물을 함유하는 유전체 재료일 수도 있다.
도 6에 도시된 플롯들은 도 5에 도시된 플롯들과 유사하다. 커브 (610) 는 도전성 재료 (620) 가 그 재료 (620) 의 에지로부터 여러 거리에 위치된 영역들에서 주위 재료들 속으로 도입하는 경향이 있는 반지름 방향 응력을 기술한다. 이 실시형태에서 응력이 인장성 (즉 포지티브) 이고, 그의 크기는 재료 (620) 의 에지 인근에서 최대이고, TSV (602) 로부터 거리가 증가함에 따라 하락한다. TSV (602) 외부 에지에서, 응력은 s1의 크기를 갖는다. 마찬가지로, 커브 (612) 는 결합된 유전체/응력 보상 재료 (624) 가 그 재료 (624) 의 에지로부터 여러 거리에 위치된 영역들에서 주위 재료들로 도입하는 경향이 있는 반지름 방향 응력을 기술한다. 이 실시형태에서 응력이 압축성 (즉 네가티브) 이고, 또 그의 크기는 재료 (624) 의 에지 인근에서 최대이고, TSV (602) 로부터 거리가 증가함에 따라 하락한다. TSV (602) 의 외부 에지에서, 재료 (624) 가 실리콘 속으로 도입하는 경향이 있는 응력이 s2의 크기를 갖는다. 도 6의 실시형태에서, 응력이 완전히 상쇄되어, 인접 실리콘에서 TSV에 의해 도입된 순 응력이 제로가 되도록 s1=s2이다. 또한, 도 6의 실시형태에서, 응력이 계속 완전히 상쇄되어 실리콘 속으로 모든 거리들에서 TSV에 의해 도입된 순 응력이 제로가 되도록, 2개의 응력 성분들은 실리콘 속으로의 동일한 거리에서 동일하게 하락하는 경향이 있다. 이것은 도 6의 커브 (614) 에 의해 예시된다.
도 5의 실시형태와 마찬가지로, 다른 실시형태들에서, 도전성 재료 (620) 에 의해 도입된 응력은 네가티브일 수도 있고 재료 (624) 에 의해 도입된 응력은 포지티브일 수도 있다. 응력이 완전히 상쇄될 필요도, 또는 그들이 실리콘 속으로의 모든 거리들에서 정확하게 서로 상쇄될 필요도, 또는 실리콘에서의 순 응력이 도체 (620) 단독으로부터의 그것보다 더 크거나 또는 더 작은 크기를 가질 필요도 없다. 바람직하게는 순 응력은 크기가 더 작지만, 몇몇 목적을 위해 재료 (624) 에 의해 도입된 응력이 보상하는 것 보다 더 크면 심지어 유리할 수도 있다. 또, 재료 (624) 에 의해 실리콘 속으로 도입된 응력 때문에, 트랜지스터는 TSV 의 에지에 매우 가깝게 배치될 수 있고, 그에 의해 그렇지 않았다면 제외 구역으로 손실되었을 칩 면적을 재생한다.
응력 보상 재료가 도전성 재료 (420) 에 인접하고, 유전체 재료가 응력 보상 재료를 둘러싸는, 도 5의 배열에 비해 유전체 재료 및 응력 보상 재료가 교환되는 여전히 다른 실시형태들이 존재한다는 것이 인식될 것이다. 이 배열은 도 5의 그것보다 덜 바람직한데, 왜냐하면 도 5 배열은 SiO2와 같은 유전체 재료에 의해 주어지는 부분적인 응력 경감을 허용하여 응력 보상 재료에 의해 도전성 재료 상에 가해지 힘들을 완화하거나 그 반대 경우도 마찬가지이기 때문이다. 버퍼가 없으면, 이들 힘들은 균열 (cracking) 을 일으킬 가능성이 더 높다. 한 재료 또는 다른 하나의 하나 보다 많은 슬리브 또른 서로 인터리빙된 2 종류의 재료의 슬리브들을 포함하여, 다른 이점 및 단점들을 갖는, 더 추가의 실시형태들이 가능하다는 것이 인식될 것이다. 여전히 또한, 여전히 상이한 재료 또는 재료들의 추가적인 슬리브들이 추가될 수 있다. 더욱 더, 응력 보상 재료로서 SiGe의 하나 이상의 슬리브들이 그의 반지름 방향 두께에 걸쳐 불균일한 Ge 몰분율 (mole fraction) 을 갖게 성장될 수 있다. 또 다른 변화들이 분명해질 것이다. 도 5 및 6의 실시형태를 포함하는 다수의 실시형태들에 대하여, 응력 보상 층이 응력 유발 도체의 수직 깊이에 필적하는 수직 깊이를 갖는 것이 바람직한데, 이것은 응력 하락률이 유사해지는 원인이 되기 때문이다. 또한 응력 보상 층은 그것의 차지하는 측면 면적을 최소화하기 위하여 얇은 것이 바람직하다. Cu 응력을 보상하기 위하여 SiGe를 사용하는 하나의 현저한 이점은 수십 나노미터의 SiGe가 수 미크론의 직경을 갖는 Cu에 의해 생성된 응력을 상쇄하는데 충분하다는 것이다.
디바이스 제조 방법
도 7은 본 발명의 양태들을 이용하는 디바이스를 제조하는 기법의 플로우차트이다. 도 5의 실시형태에서 처럼 별개의 재료들이 유전체 배리어 재료 (422) 및 응력 보상 재료 (424) 에 사용될 것이라고 가정된다. 또한, 다음의 정보: 웨이퍼내의 홀의 직경, 홀의 깊이 (즉, 최종 박화 단계 후의 웨이퍼의 두께), TSV 도체 재료의 기계적 특성, 및 제조후 도체 재료가 나타내게될 변형은 이미 알고 있다고 가정한다. 단계 (710) 에서, 이 정보에 기초하여, 도체 재료가 주위 기판 재료에 도입하는 경향이 있을 응력 분포가 추정된다. Synopsys, Inc.로부터 이용가능한 Sentaurus 툴과 같은 TCAD 시뮬레이터를 이용하여 만들어질 수 있는 추정치는 유전체 배리어 재료 (422) 의 기계적 특성들을 고려하는 것이 바람직하며, 그의 유연도 (softness) 가 도체 재료 (420) 에서 변형을 감소시키는 정도를 포함한다. 반지름 방향의 균일성은 간략화하여 가정될 수 있지만, 바람직하게는 기판의 결정 격자 구조가 대신 고려된다.
일 실시형태에서, 추정치는 미리결정된 형태를 갖는 등식의 계수로서 계산되거나 또는 바람직하게는 추정치는 TSV 주변 "대상 (subject)" 영역 내부의 복수의 위치들의 각각에서의 응력 값들을 나타내는 값들의 매트릭스로서 단지 계산된다. 통상적으로 대상 영역은 TSV를 둘러싸는 직사각형 또는 원형일 것이고, 이전에 가정된 제외 구역을 포함할 만큼 크지만, 특정 실시형태에서, 대상 영역은 더 작거나 또는 더 클 수 있고 축들에 관하여 대칭적일 필요가 없고, TSV를 둘러쌀 필요도 없고, 심지어 TSV에 인접할 필요도 없다. 예를 들면, 하나 이상의 트랜지스터들이 X-축을 따라 TSV로부터 이격된 직사각형 영역에 배치될 것이라는 것이 미리 알려지면, 그 직사각형 영역 내에서만 응력을 계산할 필요가 있다.
또한, 기판의 표면 상의 또는 그 보다 약간 아래의 위치들에서만 응력을 계산할 필요가 있는데, 그것은 트랜지스터의 전류가 흐르는 곳이기 때문이다. 하지만, 표면 아래의 위치들에서의 응력 분포는 또한 표면에서의 값들을 계산하기 위하여 필요할 수도 있다. 도체 재료 (420) 가 텅스텐과 같은 그 자신의 내부 격자 구조를 갖는 실시형태에서, 이러한 재료에서의 반지름 방향의 불균일성 역시 고려될 수 있다. 도체 재료 (420) 에서의 변형이 구리에 대한 것과 같이 열적 불일치에 기인하여 일어나는 실시형태에서, 내부 그레인 구조를 고려하는 것은 그의 무작위성 (randomness) 에 기인하여 곤란하다. 대신에 균일한 반지름 방향의 변형이 이들 재료들에 대해 가정된다.
도체 재료로부터의 응력 분포가 추정되고 나면, 이 정보는 단계 (712) 에서 사용되어 응력 보상 재료 (424) 에 대한 제형 (formulation) 및 두께를 결정한다. SiGe 응력 보상 재료에 대하여, 그 제형에 필요한 주요 값은 Ge 몰분율이다. 대략적으로, Ge 몰분율 및 재료 두께는 함께 TSV에 바로 인접한 기판으로 도입되는 응력 (도 5의 s2) 을 결정하는 반면, SiGe 재료의 슬리브가 기판 속으로 수직하게 연장되는 깊이는 대략적으로 커브 (512) 의 형상을 결정한다. 통상적인 경우로서 SiGe 슬리브의 깊이가 도체 (420) 의 깊이와 같으면, 커브 (512) 의 형상은 도체 도입된 응력으로부터 곡선 (510) 의 향상을 대략적으로 반영할 것이다. 그러므로, 대략적인 상쇄가 필요한 전부인 경우, 필요한 Ge 몰분율 및 재료 두께는 s2의 값에 의해 색인되는 미리 계산된 룩업 테이블로부터 결정될 수 있다.
다르게는, 기판에서의 원하는 위치들의 원하는 순 응력 분포 (예를들면, 0) 를 달성하기 위하여 SiGe 슬리브의 두께 및/또는 Ge 몰분율에 대한 더 정확한 값들은, SiGe 슬리브에 의해 기판에 도입된 응력 분포를 시뮬레이팅하는 것과 잘 알려진 수치 최적화 기법을 이용하여 Ge 몰분율 및 두께를 변화시키는 것에 의해 계산될 수 있다. 실리콘 기판에서 TSV의 내측벽 상에 에피텍셜로 성장된 SiGe는 실리콘의 결정 격자 구조와 유사한 결정 격자 구조를 가질 것이라는 것에 유의한다. 결과적으로, 에픽텍셜로 성장된 SiGe 응력 보상 재료에 의해 기판으로 도입된 응력은 도체 재료에 의해 실리콘 속으로 도입된 것과 매우 유사한 반지름 방향 균일성으로부터 편차를 나타낼 것이고, 꽤 잘 일치된 응력 상쇄를 초래한다.
결정질 기판으로 도입된 응력이 균일하게 반지름 방향이 아니기 때문에, 기판의 표면 상의 대상 영역 내의 대부분의 지점들에서, 도체 재료 (420) 에 의해 야기된 응력은 논제로 (non-zero) 접선 성분을 갖는다. 하지만, 응력 벡터의 반지름 방향 성분이 응력 보상 재료에 의해 가장 영향을 받는다. 그러므로, 여기에 사용된 바처럼, 특정 지점에서의 응력의 "부분적인 상쇄" 는 그 지점에서의 응력의 반지름 방향 벡터 성분의 크기의 감소를 지칭한다. "적어도 부분적인 상쇄"는 반지름 방향 성분의 크기를 제로 또는 심지어 그를 넘게 감소시키는 것을 포함할 수도 있는 반지름 방향 성분의 크기의 감소를 지칭한다. 즉, 용어 "적어도 부분적인 상쇄"는, 원래 응력 벡터의 반지름 방향 성분의 크기 보다 반지름 방향 성분의 결과적인 크기가 더 큰 경우에도, 응력의 반지름 방향 성분의 부호를 반전 (reversal) 을 포함한다.
SiGe 슬리브 (424) 의 Ge 몰분율 및 두께에 대한 값들이 결정된 후에, 단계 (714) 에서 디바이스가 제조된다. 종래 제조 프로세스에서 TSV 형성 단계들이 삽입되는 점에서 차별화되는 TSV 형성을 포함하는, 적어도 3개의 주된 종류의 제조 프로세스가 논의된다. 제 1 종류에서 TSV들이 전위 처리 (front-end processing) 전에 (즉, 확산 및 STI들과 같은 기판의 표면 아래의 구조들의 형성 전에) 형성된다. 제 2 종류에서 TSV들이 전위 처리 후와 후위 처리전에 (즉, 층간 유전체, 접점 및 인터커넥트들과 같은 트랜지스터 위의 구조들의 형성 전에) 형성된다. 제 3 종류에서, TSV들이 후위 처리가 실질적으로 완료될 때까지 형성되지 않는다. 편의상, 제 1, 제 2 및 제 3 종류들은 때때로 여기에서 "비아 우선 (via first)", "비아 중간 (via middle)" 및 "비아 최종 (via last)" 프로세스들로 각각 지칭된다. 본 발명의 양태들은 이들 종류의 제조 프로세스들 전부에 포함될 수 있다.
도 8a-도 8e (총칭하여 도 8) 은 본 발명의 양태들을 포함하는 TSV의 형성을 위한 제조 단계들의 시퀀스를 예시한다. 그 예시는 "비아 우선" 또는 "비아 중간" 프로세스들에 대한 것이고, "비아 최종" 프로세스들에서의 사용을 위해 시퀀스를 어떻게 적응시킬지는 분명해질 것이다. 도 8a는 실리콘 기판 (810) 의 영역을 보여주는데, 그 위에는 이미 옥사이드 층 (812) 과, 예를 들면 나이트라이드 또는 저 k 유전체 (low-k dielectric) 일 수도 있는 상부 층 (814) 이 형성되어 있다. 층들 (812 및 814) 에서의 재료들은 본 발명의 목적을 위해 중요하지 않지만, 단 그것들은 실리콘이 아니어야 하고 그것들은 다음에 설명되는 바처럼 패턴화 가능해야 한다. 층들 (812 및 814) 은 디바이스 제조에 관련된 다른 이유들을 위해 형성되어, 그것들은 부가적인 프로세스 단계들을 수반하지 않는다.
다음으로 층들 (812 및 814) 은 TSV들이 위치될 홀들을 노출시키기 위하여 패턴화되고 다음으로 홀들은 잘 알려진 수단에 의해, TSV들을 위해 기판속 깊이 식각된다. 도 8b는 도 8a의 기판 영역을 보여주는데, 그 속으로 홀 (816) 이 TSV를 위해 식각되어 있다. 홀은 깊이가 대략 20-50 미크론이고 직경이 2-5 미크론이다.
다음으로, 도 8c에 도시된 바처럼, SiGe 재료 (424) 가 TSV 홀 (816) 들에서 에피텍셜로 성장된다. 단계 (710) 에서 결정된 바처럼 원하는 응력 프로파일에 따라, SiGe 재료는 예를 들면 20-30% 정도의 Ge 몰분율을 가질 수도 있고 그의 두께는 수십 나노미터 정도일 수도 있다. SiGe 에피텍시는 많은 제조 프로세스들에서의 다른 단계들에 사용되는 잘 알려진 기법이고, 독자는 그 상세들에 대해 익숙할 것이다. 그것은 예를 들면 가스 상 선택적 에피텍시 프로세스 또는 임의의 다른 적합한 에피텍셜 성장 프로세스를 이용하여 수행될 수도 있다. 도 8c에 도시된 바처럼, SiGe 필름 (424) 은 홀의 저부뿐만 아니라 TSV 홀 (816) 의 측벽들을 덮는다.
다음으로, 종래의 유전체 버퍼 옥사이드 (422) 가 CVD 또는 열적 산화와 같은 알려진 수단에 의해 내표면들 상에 형성된다. 도 8d에 도시된 바처럼, 옥사이드 (422) 는 측벽 및 저부를 포함하여, 홀 (816) 내의 SiGe 재료의 내표면을 덮는다. 다음으로, 또한 도 8d에 도시된 바처럼, 홀은 도체 재료 (420) 로 충전된다. 예를 들면, 얇은 Cu 씨드가 PVD를 이용하여 증착되고, 다음으로 홀의 나머지는 Cu 전기도금을 이용하여 충전된다.
최종적으로, 도 8e에 도시된 바처럼, 도체 재료 (420), 옥사이드 (422) 및 응력 보상 재료 (424) 가 이면에 노출될 때까지, 예를 들면, 그라인딩 프로세스에 의해, 이면으로부터 웨이퍼가 박화된다. 이것은, 도 5에 도시된 바처럼, 웨이퍼의 전체 깊이를 통해 연장되는 도체 재료 (420), 및 그의 전체 깊이를 둘러싸는 SiGe 슬리브를 갖는 TSV 구조를 초래한다. 다음으로 집적 회로 디바이스의 나머지 피쳐들이 임의의 적합한 방식으로, 통상적으로 종래 기법들을 사용하여 적용된다. 특히, 그렇지 않았다면 제외 구역으로 고려되었을 내부에 잘, 도 4에 도시된 바처럼 TSV에 가깝게, 트랜지스터들이 형성된다. 예를 들면, 종래에 TSV의 에지로부터 5미크론 정도의 제외 구역을 보증하는 재료들 및 재료 치수들에 비해, 여기에 설명된 바처럼 응력 보상 재료 (424) 를 포함하게 되면 TSV의 에지로부터 0.5 미크론 정도의 영역까지 제외 구역을 감소시킬 수 있다. 즉, 확산 영역에서 가장 가까운 지점이 TSV의 에지로부터 오직 0.5 미크론이 되도록 트랜지스터들이 배치될 수 있다. 프로세스의 최적화는 제외 구역을 심지어 그 이상으로 감소시킬 수 있다.
컴퓨터 시스템
도 9는 본 발명의 양태들을 포함하는 소프트웨어를 구현하기 위해 사용될 수 있는 컴퓨터 시스템 (910) 의 간략화된 블록도이다. 컴퓨터 시스템 (910) 은 통상적으로 버스 서브시스템 (912) 을 통해 다수의 주변 디바이스들과 통신하는 프로세서 서브시스템 (914) 을 포함한다. 이들 주변 디바이스들은, 메모리 서브시스템 (926) 및 파일 저장 서브시스템 (928) 을 포함하는 저장 서브시스템 (924),사용자 인터페이스 입력 디바이스들 (922), 사용자 인터페이스 출력 디바이스들 (920), 및 네트워크 인터페이스 서브시스템 (916) 을 포함할 수도 있다. 입력 및 출력 디바이스들은 컴퓨터 시스템 (910) 과의 사용자 상호작용을 허용한다. 네트워크 인터페이스 서브시스템 (916) 은, 통신 네트워크 (918) 에 대한 인터페이스를 포함하는, 외부 네트워크에 대한 인터페이스를 제공하고, 통신 네트워크 (918) 를 통해 다른 컴퓨터 시스템 내의 대응하는 인터페이스 디바이스들에 연결된다. 통신 네트워크 (918) 는 많은 상호접속된 컴퓨터 시스템들 및 통신 링크들을 포함할 수도 있다. 이들 통신 링크들은 유선 링크, 광학 링크, 무선 링크, 또는 정보 통신을 위한 임의의 다른 메카니즘일 수도 있다. 일 실시형태에서 통신 네트워크 (918) 는 인터넷이지만, 다른 실시형태들에서, 통신 네트워크 (918) 는 임의의 적합한 컴퓨터 네트워크일 수도 있다.
네트워크 인터페이스들의 물리적 하드웨어 컴포넌트들은 때때로 NIC (network interface card) 들로 지칭되지만, 그것들은 카드 형태일 필요는 없다: 가령 그것들은 집적 회로 (IC) 및 마더보드 상에 직접 장착된 접속기들의 형태일 수도 있거나 또는 컴퓨터 시스템의 타 컴포넌트들과 함께 단일 집적 회로 칩 상에 제조된 매크로셀들의 형태일 수도 있다.
사용자 인터페이스 입력 디바이스들 (922) 은 키보드, 포인팅 디바이스 이를테면 마우스, 트랙볼, 터치패드 또는 그래픽 태블릿, 스캐너, 디스플레이에 포함된 터치 스크린, 오디오 입력 디바이스들 이를테면 음성 인식 시스템, 마이크로폰 및 다른 타입의 입력 디바이스들을 포함할 수도 있다. 일반적으로, 용어 "입력 디바이스" 의 사용은 정보를 컴퓨터 시스템 (910) 으로 또는 컴퓨터 네트워크 (918) 상으로 입력하기 위한 모든 가능한 타입들의 디바이스들 및 방식들을 포함하도록 의도된다.
사용자 인터페이스 출력 디바이스 (920) 는, 디스플레이 서브시스템, 프린터, 팩스 머신, 또는 비시각적 디스플레이 이를테면 오디오 출력 디바이스들을 포함할 수도 있다. 디스플레이 서브시스템은 CRT (cathode ray tube), 플랫패널 디바이스 이를테면 LCD (liquid crystal display), 프로젝션 디바이스, 또는 시각적 이미지를 생성하기 위한 어떤 다른 메카니즘을 포함할 수도 있다. 디스플레이 서브시스템은 또한 오디오 출력 디바이스를 통해서와 같은 비시각적 디스플레이를 제공할 수도 있다. 일반적으로, 용어 "출력 디바이스" 의 사용은 정보를 컴퓨터 시스템 (910) 으로부터 사용자에게 또는 다른 머신 또는 컴퓨터 시스템으로 출력하기 위한 모든 가능한 타입들의 디바이스들 및 방식들을 포함하도록 의도된다.
저장 서브시스템 (924) 은 본 발명의 어떤 양태들의 기능을 제공하는 데이터 구조 (data construct) 및 기본 프로그래밍 (basic programming) 을 저장한다. 예를 들면, 도 7의 컴퓨터 구현 단계들의 기능을 구현하는 다양한 모듈들이 저장 서브시스템 (924) 에 저장될 수도 있다. 이들 소프트웨어 모듈들은 일반적으로 프로세서 서브시스템 (914) 에 의해 실행된다.
메모리 서브시스템 (926) 은 프로그램 실행 동안 명령들 및 데이터의 저장을 위한 메인 RAM (random access memory; 930) 및 고정된 명령들이 저장되는 ROM ( read only memory; 932) 을 포함하는 다수의 메모리들을 통상적으로 포함한다. 파일 저장 서브시스템 (928) 은 프로그램 및 데이터 파일들을 위한 지속적 저장을 제공하고, 하드 디스크 드라이브, 플로피 디스크 드라이브와 함께 연관된 리무버블 매체, CDROM 드라이브, 광학 드라이브 또는 리무버블 매체 카트리지를 포함할 수도 있다. 본 발명의 특정 실시형태들의 기능을 구현하는 데이터베이스 및 모듈은 하나 이상의 CD-ROM과 같은 컴퓨터 판독가능 매체 상에 제공될 수도 있고 (또는 통신 네트워크 (918) 를 통해 컴퓨터 시스템 (910) 에 통신될 수도 있고), 파일 저장 서브시스템 (928) 에 의해 저장될 수도 있다. 호스트 메모리 (926) 는 특히, 프로세서 서브시스템 (914) 에 의해 실행될 때 컴퓨터 시스템으로 하여금 여기에 기재된 바처럼 기능들을 동작 또는 수행하게 하는 컴퓨터 명령들을 포함한다. 여기에 사용된 바처럼, "호스트" 또는 "컴퓨터" 내에 또는 "호스트" 또는 "컴퓨터"상에 실행된다고 하는 프로세스 및 소프트웨어는 컴퓨터 명령들 및 데이터를 위한 임의의 다른 로컬 또는 원격 저장을 포함하는 호스트 메모리 서브시스템 (926) 에서의 그러한 컴퓨터 명령들 및 데이터에 응답하여 프로세서 서브시스템 (914) 상에서 실행된다.
버스 서브시스템 (912) 은 컴퓨터 시스템 (910) 의 다양한 컴포넌트들 및 서브시스템으로 하여금 의도된 대로 서로 통신하게 하기 위한 메카니즘을 제공한다. 버스 서브시스템 (912) 은 단일 버스로서 개략적으로 도시되어 있지만, 버스 서브시스템의 다른 실시형태들은 다수의 버스들을 사용할 수도 있다.
컴퓨터 시스템 (910) 자체는 개인용 컴퓨터, 휴대 컴퓨터, 워크스테이션, 컴퓨터 단말기, 네트워크 컴퓨터, 텔리비젼, 메인프레임, 또는 임의의 다른 데이터 프로세싱 시스템 또는 사용자 디바이스를 포함하는 다양한 타입일 수 있다. 컴퓨터 및 네트워크의 계속 변화하는 성질에 기인하여, 도 9에 도시된 컴퓨터 시스템 (910) 의 설명은 본 발명의 바람직한 실시형태들을 예시하는 목적을 위한 특정 예로서만 의도된다. 도 9에 도시된 컴퓨터 시스템보다 더 많거나 더 적은 컴포넌트들을 갖는, 컴퓨터 시스템 (910) 의 많은 다른 구성 (configuration) 들이 가능하다.
또한, 여기에 설명된 바처럼, 선행 값 (predecessor value) 이 소정 값에 영향을 주면, 그 소정 값은 그 선행 값에 "응답적 (responsive)" 이다. 개재하는 프로세싱 엘리먼트, 단계 또는 기간이 존재하면, 소정 값은 여전히 선행 값에 "응답적" 일 수 있다. 개재하는 프로세싱 엘리먼트 또는 단계가 하나 보다 많은 값을 결합하면, 프로세싱 엘리먼트 또는 단계의 출력은 값 입력들의 각각에 "응답적"인 것으로 고려된다. 소정 값이 선행 값과 동일하면, 이것은 단지 소정 값이 여전히 선행 값에 "응답적" 인 것으로 고려되는 디제너레이트 케이스 (degenerate case) 이다. 다른 값에 대한 소정 값의 "의존성 (dependency)" 이 유사하게 정의된다.
본 발명의 바람직한 실시형태들에 대한 이전의 설명은 예시 및 설명의 목적을 위하여 제공되었다. 이것은 본 발명을 개시된 바로 그 형태들로 한정하거나 또는 망라하는 것으로 의도되지 않았다. 명백하게, 많은 수정 및 변화들이 당업자에게 분명해질 것이다. 특히, 그리고 비한정적으로, 설명되거나, 제안되거나 또는 이 특허 출원의 배경 부분에서 참조에 의해 원용된 어느 그리고 모든 변화들은 구체적으로 말해서 본 발명의 실시형태들의 여기의 설명들로 참조에 의해 원용된다. 여기에 설명된 실시형태들은 본 발명의 원리들 및 그의 실제 애플리케이션을 가장 잘 설명하기 위하여 선택되고 기재되어 있고, 그에 의해 당업자가 여러 실시형태들을 위하여 그리고 고려된 특정 용도에 알맞은 다양한 변경들로 본 발명을 이해하는 것을 가능하게 한다. 본 발명의 범위는 다음 청구항들 및 그의 등가물들에 의해 정의되도록 의도된다.
우리는 다음을 청구한다:

Claims (45)

  1. 집적 회로 디바이스로서,
    기판을 관통하는 비아 (via) 를 포함하는 상기 기판;
    상기 비아 내의 변형된 도전성 (strained electrically conductive) 제 1 재료로서, 상기 기판 속으로 제 1 응력을 도입하는 경향이 있는, 상기 제 1 재료; 및
    상기 비아 내의 변형된 제 2 재료로서, 상기 기판 속으로 제 2 응력을 도입하는 경향이 있으며, 상기 제 2 응력은 적어도 상기 기판의 대상 영역 내에서 상기 제 1 응력을 적어도 부분적으로 상쇄시키도록 하는, 상기 제 2 재료를 포함하는, 집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력으로부터 발생되는 상기 대상 영역 내부의 순 응력이 상기 제 1 응력의 크기보다 더 작은 크기를 갖는, 집적 회로 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력으로부터 발생되는 상기 대상 영역 내부의 순 응력이 실질적으로 제로인, 집적 회로 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력 중 하나는 그의 반지름 방향 성분이 압축성이고, 다른 하나는 그의 반지름 방향 성분이 인장성인, 집적 회로 디바이스.
  5. 제 1 항에 있어서,
    상기 기판의 상기 대상 영역 내에 적어도 부분적으로 놓이는 트랜지스터를 더 포함하는, 집적 회로 디바이스.
  6. 제 1 항에 있어서,
    상기 대상 영역이 상기 비아를 둘러싸는, 집적 회로 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 재료가 상기 비아 내의 상기 제 1 재료를 둘러싸는, 집적 회로 디바이스.
  8. 제 1 항에 있어서,
    상기 기판은 결정질이고, 상기 비아는 상기 비아를 둘러싸는 상기 기판의 내측벽을 정의하고, 상기 제 2 재료는 상기 비아의 상기 내측벽 상에 에피텍셜로 성장되는, 집적 회로 디바이스.
  9. 제 8 항에 있어서,
    상기 기판은 실리콘이고, 상기 제 2 재료는 SiGe인, 집적 회로 디바이스.
  10. 제 8 항에 있어서,
    상기 비아 내에 있으며 상기 제 1 재료와 상기 제 2 재료를 분리시키는 버퍼 재료를 더 포함하고, 상기 버퍼 재료는 상기 제 1 재료 및 상기 제 2 재료 중에 하나 또는 양자 모두의 변형의 일부를 흡수하는 경향이 있는, 집적 회로 디바이스.
  11. 제 10 항에 있어서,
    상기 버퍼 재료는 SiO2를 포함하는, 집적 회로 디바이스.
  12. 제 1 항에 있어서,
    상기 비아 내에 있으며 상기 제 1 재료를 둘러싸는 유전체 재료를 더 포함하는, 집적 회로 디바이스.
  13. 제 12 항에 있어서,
    상기 유전체 재료는 상기 제 1 재료와 상기 제 2 재료를 분리시키고, 상기 제 1 재료 및 상기 제 2 재료 중에 하나 또는 양자 모두의 변형의 일부를 흡수하는 경향이 있는, 집적 회로 디바이스.
  14. 제 1 항에 있어서,
    상기 제 2 재료는 불순물로 도핑되지 않는, 집적 회로 디바이스.
  15. 집적 회로 디바이스로서,
    실리콘 기판을 관통하는 비아 (via) 를 포함하는, 상기 실리콘 기판;
    상기 비아 내의 금속 도체; 및
    상기 비아 내에 있으며 상기 도체를 둘러싸는 SiGe의 슬리브를 포함하는, 집적 회로 디바이스.
  16. 제 15 항에 있어서,
    상기 비아는 상기 비아를 둘러싸는 상기 실리콘 기판의 내측벽을 정의하고, 상기 SiGe는 상기 비아 내의 상기 실리콘 기판의 상기 내측벽 상에 에피텍셜로 성장되는, 집적 회로 디바이스.
  17. 제 15 항에 있어서,
    상기 비아 내에 있으며 상기 금속 도체를 둘러싸는 유전체 배리어 슬리브를 더 포함하는, 집적 회로 디바이스.
  18. 제 17 항에 있어서,
    상기 유전체 배리어 슬리브는 상기 금속 도체로부터 상기 SiGe의 슬리브를 분리시키는, 집적 회로 디바이스.
  19. 제 18 항에 있어서,
    상기 유전체 배리어 슬리브는 SiO2를 포함하는, 집적 회로 디바이스.
  20. 제 15 항에 있어서,
    상기 비아는 상기 비아를 둘러싸는 상기 실리콘 기판의 내측벽을 정의하고,
    상기 SiGe는 상기 비아 내의 상기 실리콘 기판의 상기 내측벽 상에서 에피텍셜로 성장되고,
    상기 비아 내에 있으며 상기 금속 도체를 둘러싸고 상기 금속 도체로부터 상기 SiGe의 슬리브를 분리시키는 SiO2 슬리브를 더 포함하는, 집적 회로 디바이스.
  21. 제 15 항에 있어서,
    상기 SiGe의 슬리브는 불순물로 도핑되지 않는, 집적 회로 디바이스.
  22. 집적 회로 디바이스의 형성 방법으로서,
    기판을 관통하는 비아 (via) 를 포함하는 상기 기판을 제공하는 단계;
    상기 비아 내의 변형된 도전성 (strained electrically conductive) 제 1 재료를 제공하는 단계로서, 상기 제 1 재료는 상기 기판 속으로 제 1 응력을 도입하는 경향이 있는, 상기 제 1 재료를 제공하는 단계; 및
    상기 비아 내의 변형된 제 2 재료를 제공하는 단계로서, 상기 제 2 재료는 상기 기판 속으로 제 2 응력을 도입하는 경향이 있으며, 상기 제 2 응력은 적어도 상기 기판의 대상 영역 내에서 상기 제 1 응력을 적어도 부분적으로 상쇄시키도록 하는, 상기 제 2 재료를 제공하는 단계를 포함하는, 집적 회로 디바이스의 형성 방법.
  23. 제 22 항에 있어서,
    상기 도전성 제 1 재료가 상기 기판에 도입하는 경향이 있는 응력 분포를 시뮬레이팅하는 단계를 더 포함하고,
    상기 비아 내의 변형된 제 2 재료를 제공하는 단계는 상기 시뮬레이팅하는 단계로부터 상기 응력 분포에 의존하는 물리적 특징을 갖는 제 2 재료를 제공하는 단계를 포함하는, 집적 회로 디바이스의 형성 방법.
  24. 제 22 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력으로부터 발생되는 상기 대상 영역 내부의 순 응력이 상기 제 1 응력의 크기보다 더 작은 크기를 갖는, 집적 회로 디바이스의 형성 방법.
  25. 제 22 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력으로부터 발생되는 상기 대상 영역 내부의 순 응력이 실질적으로 제로인, 집적 회로 디바이스의 형성 방법.
  26. 제 22 항에 있어서,
    상기 제 1 응력 및 상기 제 2 응력 중 하나는 그의 반지름 방향 성분이 압축성이고, 다른 하나는 그의 반지름 방향 성분이 인장성인, 집적 회로 디바이스의 형성 방법.
  27. 제 22 항에 있어서,
    상기 기판의 상기 대상 영역 내에 적어도 부분적으로 트랜지스터를 형성하는 단계를 더 포함하는, 집적 회로 디바이스의 형성 방법.
  28. 제 22 항에 있어서,
    상기 대상 영역이 상기 비아를 둘러싸는, 집적 회로 디바이스의 형성 방법.
  29. 제 22 항에 있어서,
    상기 제 2 재료가 상기 비아 내의 상기 제 1 재료를 둘러싸는, 집적 회로 디바이스의 형성 방법.
  30. 제 22 항에 있어서,
    상기 기판은 결정질이고, 상기 비아는 상기 비아를 둘러싸는 상기 기판의 내측벽을 정의하고, 상기 비아 내의 변형된 제 2 재료를 제공하는 단계는 상기 비아의 상기 내측벽 상에 에피텍셜로 상기 제 2 재료를 성장시키는 단계를 포함하는, 집적 회로 디바이스의 형성 방법.
  31. 제 30 항에 있어서,
    상기 기판은 실리콘이고, 상기 제 2 재료는 SiGe인, 집적 회로 디바이스의 형성 방법.
  32. 제 31 항에 있어서,
    상기 SiGe의 슬리브는 불순물로 도핑되지 않는, 집적 회로 디바이스의 형성 방법.
  33. 제 30 항에 있어서,
    상기 비아에 버퍼 재료를 제공하는 단계를 더 포함하고, 상기 버퍼 재료는 상기 제 1 재료와 상기 제 2 재료를 분리시키고, 상기 버퍼 재료는 상기 제 1 재료 및 상기 제 2 재료 중에 하나 또는 양자 모두의 변형의 일부를 흡수하는 경향이 있는, 집적 회로 디바이스의 형성 방법.
  34. 제 33 항에 있어서,
    상기 버퍼 재료는 SiO2를 포함하는, 집적 회로 디바이스의 형성 방법.
  35. 제 22 항에 있어서,
    상기 비아 내에 있으며 상기 제 1 재료를 둘러싸는 유전체 재료를 제공하는 단계를 더 포함하는, 집적 회로 디바이스의 형성 방법.
  36. 제 35 항에 있어서,
    상기 유전체 재료는 상기 제 1 재료와 상기 제 2 재료를 분리시키고, 상기 제 1 재료 및 상기 제 2 재료 중에 하나 또는 양자 모두의 변형의 일부를 흡수하는 경향이 있는, 집적 회로 디바이스의 형성 방법.
  37. 집적 회로의 형성 방법으로서,
    실리콘 기판을 관통하는 비아 (via) 를 포함하는, 상기 실리콘 기판을 제공하는 단계;
    상기 비아 내의 금속 도체를 형성하는 단계; 및
    상기 비아 내에 있으며 상기 도체를 둘러싸는 SiGe의 슬리브를 형성하는 단계를 포함하는, 집적 회로의 형성 방법.
  38. 제 37 항에 있어서,
    상기 비아는 상기 비아를 둘러싸는 상기 실리콘 기판의 내측벽을 정의하고,
    상기 SiGe의 슬리브를 형성하는 단계는 상기 비아 내의 상기 실리콘 기판의 상기 내측벽 상에 에피텍셜로 상기 SiGe의 슬리브를 성장시키는 단계를 포함하는, 집적 회로의 형성 방법.
  39. 제 38 항에 있어서,
    상기 금속 도체가 상기 실리콘 기판 속으로 도입하는 경향이 있는 응력 분포를 시뮬레이팅하는 단계, 및 상기 시뮬레이팅하는 단계로부터 상기 응력 분포에 의존하여 원하는 Ge 몰분율을 결정하는 단계를 더 포함하고,
    에피텍셜로 상기 SiGe의 슬리브를 성장시키는 단계는 상기 원하는 Ge 몰분율을 나타내도록 상기 SiGe를 성장시키는 단계를 포함하는, 집적 회로의 형성 방법.
  40. 제 38 항에 있어서,
    상기 금속 도체가 상기 실리콘 기판에 도입하는 경향이 있는 응력 분포를 시뮬레이팅하는 단계를 더 포함하고,
    에피텍셜로 상기 SiGe의 슬리브를 성장시키는 단계는 상기 시뮬레이팅하는 단계로부터 상기 응력 분포에 의존하여 반지름 방향의 두께로 상기 SiGe를 성장시키는 단계를 포함하는, 집적 회로의 형성 방법.
  41. 제 37 항에 있어서,
    상기 비아 내에 있으며 상기 금속 도체를 둘러싸는 유전체 배리어 슬리브를 형성하는 단계를 더 포함하는, 집적 회로의 형성 방법.
  42. 제 41 항에 있어서,
    상기 유전체 배리어 슬리브는 상기 금속 도체로부터 상기 SiGe의 슬리브를 분리시키는, 집적 회로의 형성 방법.
  43. 제 42 항에 있어서,
    상기 유전체 배리어 슬리브는 SiO2를 포함하는, 집적 회로의 형성 방법.
  44. 제 37 항에 있어서,
    상기 비아는 상기 비아를 둘러싸는 상기 실리콘 기판의 내측벽을 정의하고,
    상기 비아에 SiO2 슬리브를 형성하는 단계로서, 상기 SiO2 슬리브는 상기 금속 도체를 둘러싸고 상기 금속 도체로부터 상기 SiGe의 슬리브를 분리시키는, 상기 SiO2 슬리브를 형성하는 단계를 더 포함하고,
    상기 금속 도체가 상기 실리콘 기판에 도입하는 경향이 있는 응력 분포를 시뮬레이팅하는 단계를 더 포함하고,
    상기 시뮬레이팅하는 단계로부터 상기 응력 분포에 의존하여 원하는 Ge 몰분율을 결정하는 단계를 더 포함하고,
    상기 SiGe의 슬리브를 형성하는 단계는, 상기 시뮬레이팅하는 단계로부터 상기 응력 분포에 의존하여 반지름 방향의 두께로, 그리고 상기 SiGe가 상기 원하는 Ge 몰분율을 나타내도록, 상기 비아에서 상기 실리콘 기판의 상기 내측벽 상에 에피텍셜로 상기 SiGe의 슬리브를 성장시키는 단계를 포함하는, 집적 회로의 형성 방법.
  45. 제 37 항에 있어서,
    상기 SiGe의 슬리브는 불순물로 도핑되지 않는, 집적 회로의 형성 방법.
KR1020127021259A 2010-01-14 2011-01-10 관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생 KR101431937B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/687,358 US8354736B2 (en) 2010-01-14 2010-01-14 Reclaiming usable integrated circuit chip area near through-silicon vias
US12/687,358 2010-01-14
PCT/US2011/020697 WO2011087991A1 (en) 2010-01-14 2011-01-10 Reclaiming usable integrated circuit chip area near through-silicon vias

Publications (2)

Publication Number Publication Date
KR20120104638A KR20120104638A (ko) 2012-09-21
KR101431937B1 true KR101431937B1 (ko) 2014-08-19

Family

ID=43798487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127021259A KR101431937B1 (ko) 2010-01-14 2011-01-10 관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생

Country Status (6)

Country Link
US (1) US8354736B2 (ko)
EP (1) EP2524392B1 (ko)
KR (1) KR101431937B1 (ko)
CN (1) CN102742000B (ko)
TW (1) TWI446488B (ko)
WO (1) WO2011087991A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604619B2 (en) * 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
CN103730408B (zh) * 2012-10-15 2016-08-17 上海华虹宏力半导体制造有限公司 一种多晶硅通孔的制造方法
US20140225231A1 (en) * 2013-02-12 2014-08-14 International Business Machines Corporation Modulating bow of thin wafers
CN104253109A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9147642B2 (en) 2013-10-31 2015-09-29 Nanya Technology Corporation Integrated circuit device
US9476927B2 (en) 2014-01-22 2016-10-25 GlobalFoundries, Inc. Structure and method to determine through silicon via build integrity
CN106463421A (zh) 2014-07-08 2017-02-22 英特尔公司 穿体过孔衬垫沉积
US20180166362A1 (en) * 2016-12-14 2018-06-14 Nanya Technology Corporation Semiconductor stacking structure and method for manufacturing thereof
US9881867B1 (en) 2017-01-19 2018-01-30 Nanya Technology Corporation Conductive connection structure having stress buffer layer
CN107285271A (zh) * 2017-06-29 2017-10-24 华进半导体封装先导技术研发中心有限公司 Mems晶圆级封装结构及其工艺
CN107265391A (zh) * 2017-06-29 2017-10-20 华进半导体封装先导技术研发中心有限公司 Mems晶圆级封装结构及其工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US20060290002A1 (en) * 2005-06-28 2006-12-28 Arana Leonel R Method of forming through-silicon vias with stress buffer collars and resulting devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100468688C (zh) * 2004-05-19 2009-03-11 上海宏力半导体制造有限公司 侧壁具有缓冲层的铜双镶嵌结构的制造方法
US7368379B2 (en) * 2005-08-04 2008-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for semiconductor devices
US7484198B2 (en) * 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
US7767515B2 (en) 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
US7799678B2 (en) * 2008-01-30 2010-09-21 Freescale Semiconductor, Inc. Method for forming a through silicon via layout
US7772123B2 (en) * 2008-06-06 2010-08-10 Infineon Technologies Ag Through substrate via semiconductor components
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
US8344513B2 (en) * 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US20060290002A1 (en) * 2005-06-28 2006-12-28 Arana Leonel R Method of forming through-silicon vias with stress buffer collars and resulting devices

Also Published As

Publication number Publication date
CN102742000B (zh) 2015-12-16
EP2524392B1 (en) 2014-12-31
TW201145453A (en) 2011-12-16
EP2524392A1 (en) 2012-11-21
US8354736B2 (en) 2013-01-15
US20110169140A1 (en) 2011-07-14
KR20120104638A (ko) 2012-09-21
WO2011087991A1 (en) 2011-07-21
CN102742000A (zh) 2012-10-17
TWI446488B (zh) 2014-07-21

Similar Documents

Publication Publication Date Title
KR101431937B1 (ko) 관통 실리콘 비아들 근처의 사용가능한 집적 회로 칩 면적의 재생
Jung et al. TSV stress-aware full-chip mechanical reliability analysis and optimization for 3D IC
JP5510936B2 (ja) 半導体構造体の形成方法、デバイス性能を高める方法
TWI423059B (zh) 用於在過矽通孔附近放置電晶體的方法和裝置
CN101681878B (zh) 用于布图布线系统中设计优化的填充单元
US10037401B2 (en) Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semiconductor device using the same
KR101573130B1 (ko) 고밀도 집적 회로 디바이스들을 제조하는 방법
US8519454B2 (en) Structure and process for metal fill in replacement metal gate integration
USRE49780E1 (en) Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semiconductor device using the same
KR102560274B1 (ko) 집적 회로 레이아웃을 위한 시스템들 및 방법들
WO2014210264A1 (en) Finfet with heterojunction and improved channel control
US11302636B2 (en) Semiconductor device and manufacturing method of the same
US20240086605A1 (en) Systems and methods for integrated circuit layout
US9018754B2 (en) Heat dissipative electrical isolation/insulation structure for semiconductor devices and method of making
US20230102901A1 (en) Cross field effect transistor (xfet) architecture process
US20150017803A1 (en) Customized alleviation of stresses generated by through-substrate via(s)
US11205595B2 (en) Methods of fabricating semiconductor devices
US20230197532A1 (en) Prediction of wafer flatness
US20230142050A1 (en) Integrated circuit and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 6