KR101418593B1 - 엠에프엠에스형 전계효과 트랜지스터 및 강유전체 메모리장치 - Google Patents
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Abstract
본 발명은 MFMS(Metal-Ferroelectric-Metal-Substrate) 구조를 갖는 전계효과 트랜지스터와 강유전체 메모리 장치에 관한 것이다. 본 발명에 따른 전계효과 트랜지스터 및 강유전체 메모리 장치는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성됨과 더불어 도전성 재질로 구성되는 버퍼층, 상기 버퍼층 상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 게이트전극을 구비하여 구성되고, 상기 강유전체층이 분극화되지 않은 상태에서 상기 소오스 및 드레인 영역은 채널영역을 통해 상호 도전상태로 설정되는 것을 특징으로 한다.
강유전체, 메모리, MFMS
Description
도 1은 종래의 MFS(Metal-Ferroelectric-Semiconductor)형 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 2는 종래의 MFIS(Metal-Ferroelectric-Insulator-Semiconductor)형 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 3은 도 2에 나타낸 종래 구조의 문제점을 설명하기 위한 도면.
도 4는 본 발명에 따른 MFMS(Metal-Ferroelectric-Metal-Substrate) 구조를 갖는 전계효과 트랜지스터와 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 5는 본 발명에 따른 MFMS 구조체의 강유전 특성을 나타낸 특성 그래프.
*** 도면의 주요 부분에 대한 간단한 설명 ***
1 : 기판, 2 : 소오스 영역,
3 : 드레인 영역, 4 : 채널영역,
30 : 버퍼층, 31 : 강유전체층,
32 : 게이트전극.
본 발명은 구조가 간단하고 데이터 유지특성이 우수한 MFMS(Metal-Ferroelectric-Metal-Substrate)형 전계효과 트랜지스터 및 강유전체 메모리 장치에 관한 것이다.
현재 강유전물질을 이용하여 트랜지스터 또는 메모리 장치를 구현하고자 하는 연구가 많이 이루어지고 있다. 도 1은 강유전체를 이용한 MFS(Metal-Ferroelectric-Semiconductor)형 메모리 장치의 전형적인 구조를 나타낸 단면도이다.
도 1에서 실리콘 기판(1)의 소정 영역에는 소오스 및 드레인 영역(2, 3)이 형성되고, 이 소오스 및 드레인 영역(2, 3) 사이의 채널영역(4)상에는 강유전체막 또는 강유전체층(5)이 형성된다. 이때 강유전체층(5)으로서는 예컨대 PZT(PbZrxTi1-xO3), SBT(SrBi2Ta2O9), BLT((Bi, La)4Ti3O12) 등의 강유전특징을 갖는 무기물이 이용된다. 그리고, 상기 소오스 및 드레인 영역(2, 3)과 강유전체층(5)의 상측에는 각각 금속재질의 소오스전극(6), 드레인전극(7) 및 게이트전극(8)이 형성된다.
상기한 구조로 된 강유전체 메모리는 게이트 전극(8)을 통해 인가되는 전압에 따라 강유전층(5)이 분극특성을 나타내고, 이러한 분극특성에 의해 소오스영역(2) 및 드레인영역(3)간에 도전채널이 형성되어 소오스전극(6)과 드레인전극(7)간에 전류가 흐르게 된다. 특히, 상기 구조에서는 게이트 전극(8)을 통해 인가되는 전압을 차단하는 경우에도 강유전체층(5)의 분극특성이 지속적으로 유지된다. 따라 서, 상기한 구조는 별도의 캐패시터를 구비하지 않고서도 단지 하나의 트랜지스터만으로 비휘발성 메모리를 구성할 수 있는 구조로서 주목받고 있다.
그러나, 상기한 구조로 된 강유전체 메모리에 있어서는 다음과 같은 문제가 있게 된다. 즉, 실리콘 기판(1)상에 강유전체층(5)을 직접적으로 형성하게 되면 강유전체층(5)의 형성시에 강유전체층(5)과 실리콘 기판(1)과의 경계면에 저품질의 천이층이 형성되고, 강유전체층(5) 중의 Pb, Bi와 같은 원소가 실리콘 기판(1)중에 확산됨으로써 고품질의 강유전체층을 형성하기 어렵게 된다. 그러므로, 강유전체층(5)의 분극특성, 다시말하면 강유전체 메모리의 데이터 유지시간이 매우 짧아지는 문제가 발생하게 된다.
따라서, 상기한 문제점을 고려하여 최근에는 도 2에 나타낸 바와 같이 실리콘 기판(1)과 강유전체층(5)의 사이에 주로 산화물로로 이루어진 버퍼층(20)을 형성하는 이른 바 MFIS(Metal-Ferroelectric-Insulator-Semiconductor)구조가 제안된 바 있다.
그러나, 상기한 MFIS형 강유전체 메모리는 강유전체층(5)과 기판(1) 사이에 형성되는 버퍼층(20)이 캐패시터로 작용함으로써 이 버퍼층(20)에 의한 감분극 전계(depolarization field)에 의해 강유전체층(5)의 분극 특성이 열화되어 데이터 유지 특성이 저하되는 문제가 있게 된다.
즉, 도 3은 MFIS 구조에 있어서 게이트 전극(8)으로 인가되는 게이트 전압을 차단한 상태에서의 등가회로를 나타낸 회로도이다. 도 3에서 캐패시터(C1)는 강유전체층(5), 캐패시터(C2)는 버퍼층(20)에 대응되는 것이다. 일반적으로 유전물질로 이루어지는 유전체층의 경우에는 외부에서 인가되는 전압이 차단되면 내부 전위가 "0"으로 설정된다. 그런데, 강유전 물질의 경우에는 그 자발분극에 의해 외부 전압이 차단되는 경우에도 일정한 분극값(Q)을 갖게 된다. 즉, 도 3의 등가회로에 있어서, 강유전체층(5)에 대응되는 캐패시터(C1)에는 Q에 상당하는 분극값이 존재한다.
따라서, 직렬 접속의 캐패시터(C1, C2)를 포함하는 폐루프에서 캐패시터(C2)에는 캐패시터(C1)의 분극값(Q)을 상쇄시켜서 폐루프를 전체적으로 "0"전위로 만들기 위한 역분극 전계가 형성된다. 그리고, 이러한 역분극 전계는 캐패시터(C1)에 의한 분극 전계와 반대 방향이 되므로, 캐패시터(C1)의 분극값(Q)이 지속적으로 열화되는 현상이 발생된다.
도 2에 나타낸 MFIS형 강유전체 메모리에 있어서는 상기한 바와 같이, 버퍼층(20)에 의한 감분극 전계에 의해 강유전체층(5)의 분극 특성이 열화되어 데이터 유지 특성이 저하됨으로써 현재 실험실수준에 만들어진 우수한 결과물의 경우에도 데이터 유지시간이 30일을 넘지 못하고 있는 실정이다.
본 발명은 상기한 사정을 감안해서 창출한 것으로서, 구조가 간단하고 데이터 유지특성이 우수한 전계효과 트랜지스터와 강유전체 메모리 장치를 제공함에 그 목적이 있다.
상기 목적을 실현하기 위한 본 발명의 제1 관점에 따른 MFMS형 강유전체 메모리 장치는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상 기 기판의 채널영역 상측에 형성됨과 더불어 도전성 재질로 구성되는 버퍼층, 상기 버퍼층 상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 게이트전극을 구비하여 구성되고, 상기 강유전체층이 분극화되지 않은 상태에서 상기 소오스 및 드레인 영역은 채널영역을 통해 상호 도전상태로 설정되는 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 MFMS형 전계효과 트랜지스터는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성됨과 더불어 도전성 재질로 구성되는 버퍼층, 상기 버퍼층 상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 게이트전극을 구비하여 구성되고, 상기 강유전체층이 분극화되지 않은 상태에서 상기 소오스 및 드레인 영역은 채널영역을 통해 상호 도전상태로 설정되는 것을 특징으로 한다.
또한, 상기 도전성 재질이 금속을 포함하는 것을 특징으로 한다.
또한, 상기 도전성 재질이 전도성 금속 산화물과 이것들의 합금 및 화합물 중 하나를 포함하는 것을 특징으로 한다.
또한, 상기 도전성 재질이 전도성 유기물을 포함하는 것을 특징으로 한다.
또한, 상기 도전성 재질이 실리사이드를 포함하는 것을 특징으로 한다.
또한, 상기 버퍼층이 다층 구조로 구성되는 것을 특징으로 한다.
또한, 상기 강유전체층이 산화물 강유전체, 고분자 강유전체, 불화물 강유전체 및 강유전체 반도체와 이들 강유전체의 고형체 중 적어도 하나를 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 버퍼층이 TiN이고, 상기 강유전체층이 BLT를 포함하여 구성되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 단, 이하에서 설명하는 실시예는 본 발명의 하나의 바람직한 구현예를 나타낸 것으로서, 이러한 실시예의 예시는 본 발명의 권리범위를 제한하기 위한 것이 아니다. 본 발명은 그 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 4는 본 발명의 일실시예에 따른 전계효과 트랜지스터 또는 강유전체 메모리 장치를 나타낸 단면도이다.
본 발명에 따른 강유전체 메모리 장치는 종래의 MFS(Metal-Ferroelectric-Semiconductor) 구조나 MFIS(Metal-Ferroelectric-Insulator-Semiconductor) 구조와 달리 MFMS(Metal-Ferroelectric-Metal-Substrate) 구조를 갖는 것이다.
도 4에서 반도체 기판(1)의 소정 영역에는 소오스 및 드레인 영역(2, 3)이 형성되고, 이 소오스 및 드레인 영역(2, 3) 사이에 채널영역(4)이 형성된다. 이때, 채널영역(4)에는 외부 전압이 인가되지 않는 상태에서 소오스 및 드레인 영역(2, 3)이 상호 도통상태가 되도록 적절하게 이온이 도우프된다. 즉, 소오스 및 드레인 영역(2, 3)이 n+형으로 도우프되는 경우 채널영역(4)은 n형으로 도우프되고, 소오스 및 드레인 영역(2, 3)이 p+형으로 도우프되는 경우 채널영역(4)은 p형으로 도우프된다.
이어, 상기 채널영역(4)상에는 도전성 재질로 이루어진 버퍼층(30)이 형성된다.
이때, 버퍼층(30)을 구성하는 재질로서는 예컨대 금, 은, 알루미늄, 플라티 늄, 백금 등의 금속이나, RuO2, RuO2/TiN, SrRuO3, YBCO, Pt/TiO2, Pt/IrOX, IrOX, TiN, ITO, SrTiO3 등의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 유기물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물, 또는 TaSi, TiSi, WSi, NiWSi, PtSi, CoSi, ErSi 등의 실리사이드, 또는 이들 재질의 화합물 또는 혼합물 등이 이용된다.
또한, 상기 버퍼층(30)으로서는 상기한 도전성 재질로 이루어지는 도전층의 다층구조로 이루어질 수 있다.
상기 버퍼층(30)상에는 강유전체층(31)이 형성된다. 이 강유전체층(31)으로서는 강유전 특징을 갖는 산화물 강유전체, 고분자 강유전체, BMF(BaMgF4) 등의 불화물 강유전체, 강유전체 반도체 등을 사용할 수 있다.
산화물 강유전체로서는 예컨대 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등의 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 등의 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 등의 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 등의 비스무스 층구조의 강유전체 및 La2Ti2O7 등의 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체(固溶體)를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11), BFO(BiFeO3) 등이 이용된다.
또한, 상기 고분자 강유전체로서는 예컨대 폴리비닐리덴 플로라이드(PVDF)나, 이 PVDF를 포함하는 중합체, 공중합체, 또는 삼원공중합체가 이용되고, 그 밖에 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 등이 이용가능하다. 또한, 바람직하게 상기 강유전체층(31)으로서는 β상의 결정구조를 갖는 PVDF가 이용될 수 있다.
또한, 상기 강유전체 반도체로서는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 등의 2-6족 화합물이 이용된다.
이어, 상기 강유전체층(31)상에는 강유전체층(31)을 분극화 시키기 위한 전극층으로서 게이트전극(32)이 형성된다. 이 게이트전극(32)은 예컨대 금, 은, 알루미늄, 플라티늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등을 포함하는 모든 도전성 금속 및 금속 산화물과 도전성 유기물이 이용된다.
상기한 구조에 있어서는 도 1 및 도 2에 나타낸 종래의 강유전체 메모리장치와 마찬가지로 게이트전극(32)을 통해 소정의 전압을 인가하는 방법으로 강유전체층(31)에 분극을 형성하게 된다.
도 5는 도 4에서 버퍼층(30)으로서 TiN을 80nm 형성하고, 강유전체층(31)으 로서 BLT((Bi,La)4Ti3O12)를 300nm 형성한 후, 게이트 전압에 따른 강유전체층(31)의 용량값 변동을 측정한 특성 그래프이다.
도 5에서 알 수 있는 바와 같이, 도 4의 구조에 있어서는 게이트 전압의 변동에 따라 강유전체층(31)의 용량값이 히스테리시스적인 변동 특성을 나타낸다.
도 4에 있어서, 게이트 전압이 인가되지 않은 상태, 보다 정확하게는 강유전체층(31)이 분극화되지 않은 상태에서 소오스 및 드레인 영역(2, 3)은 채널영역(4)에 의해 도통상태로 설정된다. 즉 평상 상태에서 도 4의 트랜지스터는 온상태로 설정된다. 이 상태에서 게이트 전극(32)을 통해 게이트 전압이 인가되어 강유전체층(31)에 분극이 형성되면, 그 분극 방향에 따라서 채널영역(4)을 통해 형성되었던 소오스 영역(2)과 드레인 영역(3)사이의 채널이 차단되게 된다. 그리고, 이에 따라 트랜지스터는 오프상태로 설정된다. 물론 이러한 트랜지스터의 오프상태는 강유전체층(31)의 분극 방향이 다시 반대로 설정되면 온상태로 전환되게 된다.
따라서, 상기한 구조는 게이트 전압에 따라 온/오프 되는 트랜지스터로서 기능하게 된다.
또한, 도 4에 나타낸 트랜지스터에 있어서는 강유전체층(31)의 분극 방향에 따라 트랜지스터가 온 또는 오프 상태로 설정되고, 이러한 상태는 게이트 전극(32)을 통해 인가되는 게이트 전압이 차단되는 경우에도 지속적으로 유지된다.
상기한 트랜지스터를 이용하여 메모리 셀 또는 메모리 셀 어레이를 구성하는 경우에는 드레인 전극(7)에 일정 전압을 인가함과 더불어 소오스 전극(6)을 접지시 킨 상태에서 트랜지스터가 도통상태인지 비도통상태인지를 근거로 해당 메모리 셀에 저장되어 있는 데이터가 "1"인지 "0"인지를 판정하게 된다.
따라서, 상기한 구조에 있어서는 1T(one-transistor) 구조로 1개의 메모리 셀을 구성할 수 있게 된다.
상술한 구조에 있어서는 강유전체층(31)과 실리콘 기판(1)이 직접적으로 접촉되지 않고 버퍼층(30)을 통해 결합되게 된다. 따라서, 강유전체층(31)의 형성시에 강유전체층(31)과 실리콘 기판(1)과의 경계면에 저품질의 천이층이 형성되는 문제가 발생되지 않게 된다.
또한, 상기 버퍼층(30)이 도전성 재질로 구성된다. 따라서, 도 2에 나타낸 종래의 구조와 달리 유전체 버퍼층(20)에 의한 감분극 현상이 제거되므로 예컨대 감분극 전계에 의한 분극 특성의 열화에 의해 데이터 유지특성이 저하되는 문제가 발생되지 않게 된다.
또한, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있게 된다.
예를 들어, 상술한 실시예에 있어서는 상술한 실시예에 있어서는 기판(1)으로서 실리콘 기판을 이용하는 것으로 설명하였으나, 이러한 기판(1)으로서는 외부 전계에 의해 소오스 영역(2)과 드레인 영역(3)사이에 채널을 형성할 수 있는 어떠한 재질 및 구조체를 채용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 구조가 간단하고 데이터 유지특성 이 우수하며, 1T 구조로 비휘발성 메모리 셀을 구성할 수 있는 강유전체 메모리 장치를 구현할 수 있게 된다.
Claims (16)
- 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,상기 기판의 채널영역 상측에 형성됨과 더불어 도전성 재질로 구성되는 버퍼층,상기 버퍼층 상에 형성되는 강유전체층 및,상기 강유전체층상에 형성되는 게이트전극을 구비하여 구성되고,상기 강유전체층이 분극화되지 않은 상태에서 상기 소오스 및 드레인 영역은 채널영역을 통해 상호 도전상태로 설정되는 것을 특징으로 하되,상기 버퍼층이 TiN이고, 상기 강유전체층이 BLT((Bi,La)4Ti3O12)를 포함하여 구성되는 MFMS(Metal-Ferroelectric-Metal-Substrate)형 강유전체 메모리 장치.
- 제1항에 있어서,상기 도전성 재질이 금속을 포함하는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 제1항에 있어서,상기 도전성 재질이 전도성 금속 산화물과 이것들의 합금 및 화합물 중 하나를 포함하는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 제1항에 있어서,상기 도전성 재질이 전도성 유기물을 포함하는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 제1항에 있어서,상기 도전성 재질이 실리사이드를 포함하는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 제1항에 있어서,상기 버퍼층의 도전성 재질은 금속, 전도성 금속 산화물, 전도성 유기물 및 실리사이드 중 적어도 두 개 이상의 재질로 이루어진 다층 구조로 구성되는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 제1항에 있어서,상기 강유전체층이 산화물 강유전체, 고분자 강유전체, 불화물 강유전체 및 강유전체 반도체와 이들 강유전체의 고형체 중 적어도 하나를 포함하여 구성되는 것을 특징으로 하는 MFMS형 강유전체 메모리 장치.
- 삭제
- 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,상기 기판의 채널영역 상측에 형성됨과 더불어 도전성 재질로 구성되는 버퍼층,상기 버퍼층 상에 형성되는 강유전체층 및,상기 강유전체층상에 형성되는 게이트전극을 구비하여 구성되고,상기 강유전체층이 분극화되지 않은 상태에서 상기 소오스 및 드레인 영역은 채널영역을 통해 상호 도전상태로 설정되는 것을 특징으로 하되,상기 버퍼층이 TiN이고, 상기 강유전체층이 BLT((Bi,La)4Ti3O12)를 포함하여 구성되는 MFMS형 전계효과 트랜지스터.
- 제9항에 있어서,상기 도전성 재질이 금속을 포함하는 것을 특징으로 하는 MFMS형 전계효과 트랜지스터.
- 제9항에 있어서,상기 도전성 재질이 전도성 금속 산화물과 이것들의 합금 및 화합물 중 하나를 포함하는 것을 특징으로 하는 MFMS형 전계효과 트랜지스터.
- 제9항에 있어서,상기 도전성 재질이 전도성 유기물을 포함하는 것을 특징으로 하는 MFMS형 전계효과 트랜지스터.
- 제9항에 있어서,상기 도전성 재질이 실리사이드를 포함하는 것을 특징으로 하는 MFMS형 강유전체 전계효과 트랜지스터.
- 제9항에 있어서,상기 버퍼층의 도전성 재질은 금속, 전도성 금속 산화물, 전도성 유기물 및 실리사이드 중 적어도 두 개 이상의 재질로 이루어진 다층 구조로 구성되는 것을 특징으로 하는 전계효과 트랜지스터.
- 제9항에 있어서,상기 강유전체층이 산화물 강유전체, 고분자 강유전체, 불화물 강유전체 및 강유전체 반도체와 이들 강유전체의 고형체 중 적어도 하나를 포함하여 구성되는 것을 특징으로 하는 MFMS형 전계효과 트랜지스터.
- 삭제
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| KR19980080005A (ko) * | 1997-03-07 | 1998-11-25 | 쯔지 하루오 | 반도체 구조를 형성하는 방법 및 강유전체 메모리 셀 |
| KR100375747B1 (ko) | 1998-01-02 | 2003-07-12 | 샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드 | C축배향박막강유전성트랜지스터메모리셀및그제조방법 |
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2007
- 2007-11-15 KR KR1020070116495A patent/KR101418593B1/ko active IP Right Grant
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