KR101417351B1 - Electrostatic Discharge Protection Circuit - Google Patents

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Abstract

본 발명에 의한 ESD 보호회로는, 양의 단자와 음의 단자 사이에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부; 및 상기 양의 단자와 상기 음의 단자에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 브릿지 연결된 도핑영역을 이용하여 트리거(Trigger) 동작을 수행하는 제2 정전기방전보호부를 포함한다.The ESD protection circuit according to the present invention includes an ESD protection circuit connected between a positive terminal and a negative terminal and configured to generate an output voltage or an output current according to an Avalanche Breakdown at a predetermined threshold value according to an input voltage, Discharge protection portion; And a controller coupled to the positive terminal and the negative terminal for receiving the output voltage or the output current formed in the first electrostatic discharge protection unit and performing a trigger operation using a bridge- 2 electrostatic discharge protection unit.

Figure R1020120110439
Figure R1020120110439

Description

ＥＳＤ 보호회로{Electrostatic Discharge Protection Circuit}[0001] Electrostatic discharge protection circuit [0002]

본 발명은 ESD(Electrostatic Discharge) 보호회로에 관한 것으로, 더욱 상세하게는 두 개의 SCR(Silicon Controlled Rectifier)을 이용하여 높은 홀딩전압과 낮은 트리거 전압을 갖는 새로운 ESD 보호회로에 관한 것이다.The present invention relates to an ESD (Electrostatic Discharge) protection circuit, and more particularly, to a new ESD protection circuit using two SCRs (Silicon Controlled Rectifiers) with a high holding voltage and a low trigger voltage.

정전기는 서로 다른 전위의 두 물체 사이에서 직접적인 접촉이나 전기장에 의한 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD(Electrostatic Discharge, 정전기 방전)는 발생된 정전하가 교환되는 현상이다. 이러한 ESD는 크기가 수 마이크로(Micro) 또는 나노(Nano) 이하인 반도체에 유입되면 반도체 내부의 소자나 회로를 손상시킨다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호회로가 개발되고 있다.Static electricity is an electrical phenomenon caused by direct contact between two objects at different potentials or electrostatic charges generated by induction by an electric field. ESD (Electrostatic Discharge) is a phenomenon in which the generated static electricity is exchanged. Such ESDs can damage elements or circuits inside a semiconductor if they are introduced into semiconductors that are less than a few micro or nanometers in size. Accordingly, in recent years, various ESD protection circuits have been developed to prevent ESD.

ESD 보호회로에는 NMOS(N-channel MOS) 또는 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR) 등이 사용된다. NMOS를 이용한 ESD 보호회로에서 접지 게이트 엔모스(Gate Grounded NMOS, GGNMOS)는 NMOS의 기생 바이폴라 성분을 이용하여 ESD 전류를 방전시킨다. GGNMOS는 면적 대비 방전시킬 수 있는 ESD 전류의 양이 매우 적다. 따라서, GGNMOS는 많은 ESD 전류를 방전시키기 위하여 면적을 크게 하여야 하지만, 이는 GGNMOS의 기생 커패시턴스(Parastic Capacitance)가 증가한다.An NMOS (N-channel MOS) or a Silicon Controlled Rectifier (SCR) is used for the ESD protection circuit. In an ESD protection circuit using an NMOS, a grounded NMOS (GGNMOS) discharges an ESD current using a parasitic bipolar component of the NMOS. GGNMOS has very little ESD current to discharge relative to area. Therefore, the GGNMOS must have a large area to discharge a large amount of ESD current, but the parasitic capacitance of the GGNMOS increases.

SCR을 이용한 ESD 보호회로에서 SCR은 GGNMOS보다 기생 커패시턴스가 작고, 작은 면적으로 ESD 전류를 방전 시킬 수 있어 고주파용 아날로그 및 RF(Radio Frequency)회로에 적합하다. 하지만, SCR은 홀딩 전압이 낮아 래치업(Latch-Up)이 발생 될 수 있다. 또한, SCR은 트리거(Trigger) 전압이 20~30V 이상으로 매우 높아 저전압 회로에 적용하기 어렵다. 이러한 SCR의 트리거 전압을 낮추어 저전압에 적용 가능한 LVTSCR(Low Voltage Triggering SCR)이 제안되고 있다. 이와 같이, SCR은 다이오드 및 MOSFET 보다 전류 방전 능력이 우수하여 높은 감내 특성(Robustness)을 요구하는 ESD 보호회로에 많이 사용된다. In ESD protection circuit using SCR, SCR has smaller parasitic capacitance than GGNMOS and discharges ESD current with small area, which is suitable for high frequency analog and RF (Radio Frequency) circuits. However, the holding voltage of the SCR may be low to cause latch-up. In addition, since the trigger voltage of the SCR is very high, i.e., 20 to 30 V or more, it is difficult to apply it to the low voltage circuit. LVTSCR (Low Voltage Triggering SCR), which can be applied to low voltage by lowering the trigger voltage of SCR, has been proposed. As such, SCR is superior to diodes and MOSFETs in terms of current discharge capability, and is used in ESD protection circuits that require high robustness.

그러나, SCR은 높은 트리거 전압으로 인하여 저전압 회로에 적용하기 어려운 문제점이 있다. 또한, SCR은 홀딩 전압이 낮아 래치업이 발생된다. SCR의 래치업을 해결하기 위해서는 ESD 보호회로에 추가적인 회로를 부가해야 하는데, 이는 ESD 보호회로가 구조적으로 복잡해지고 면적이 커진다는 문제점이 발생한다. However, SCR has a problem that it is difficult to apply to a low voltage circuit due to a high trigger voltage. Also, the holding voltage is low in the SCR, causing latch-up. In order to solve the latch-up of the SCR, an additional circuit must be added to the ESD protection circuit, which causes a problem that the ESD protection circuit is structurally complicated and the area becomes large.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, LVTSCR(Low Voltage Triggering SCR)이 애벌런치 항복에 따른 출력전압을 SCR에 제공함으로써, SCR이 LVTSCR보다 낮은 트리거 전압에서 동작하는 ESD 보호회로를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 SCR의 P웰에 P형 불순물이 고농도로 도핑된 P+형 도핑영역을 삽입하여 래치 상태를 유지하는 홀딩 전압이 증가하는 ESD 보호회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, it is an object of the present invention to provide an ESD protection circuit in which the SCR operates at a trigger voltage lower than the LVTSCR by providing an output voltage according to the avalanche breakdown of the LVTSCR (Low Voltage Triggering SCR) to the SCR. Another object of the present invention is to provide an ESD protection circuit in which a holding voltage for holding a latch state is increased by inserting a P + type doped region doped with P-type impurity at a high concentration into a P well of SCR.

본 발명에 의한 ESD 보호회로는, 양의 단자와 음의 단자 사이에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부; 및 상기 양의 단자와 상기 음의 단자에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 브릿지 연결된 도핑영역을 이용하여 트리거(Trigger) 동작을 수행하는 제2 정전기방전보호부를 포함한다.The ESD protection circuit according to the present invention includes an ESD protection circuit connected between a positive terminal and a negative terminal and configured to generate an output voltage or an output current according to an Avalanche Breakdown at a predetermined threshold value according to an input voltage, Discharge protection portion; And a controller coupled to the positive terminal and the negative terminal for receiving the output voltage or the output current formed in the first electrostatic discharge protection unit and performing a trigger operation using a bridge- 2 electrostatic discharge protection unit.

일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작한다.In one embodiment, the first electrostatic discharge protection portion may be configured to apply a second electrostatic discharge protection to the first electrostatic discharge protection portion, the second electrostatic discharge protection portion having an output voltage at a predetermined threshold value in accordance with the avalanche breakdown, Operates before part.

일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 임계값을 낮추기 위하여 브릿지 연결되고, N형 불순물이 고농도로 도핑 된 제1 브릿지 N도핑영역을 더 포함한다.In one embodiment, the first electrostatic discharge protection portion further includes a first bridge N doped region bridged to lower a predetermined threshold value according to the avalanche breakdown and heavily doped with N-type impurity.

일 실시예에서, 상기 제2 정전기방전보호부의 상기 브릿지 연결된 도핑영역은 N형 불순물이 고농도로 도핑 된 제2 브릿지 N도핑영역을 포함한다.In one embodiment, the bridge-coupled doped region of the second electrostatic discharge protection portion includes a second bridge N doped region that is heavily doped with an N-type impurity.

일 실시예에서, 상기 제1 정전기방전보호부는 제1 노드에 연결된 이미터, 제2 노드에 연결된 베이스 및 제4 노드에 연결된 컬렉터를 포함하는 제1 PNP트랜지스터 및 상기 제2 노드에 연결된 컬렉터, 상기 제4 노드에 연결된 베이스 및 제5 노드에 연결된 이미터를 포함하는 제1 NPN트랜지스터를 포함하는 제1 SCR, 상기 제2 노드에 연결된 소스, 제7 노드에 연결된 게이트 및 상기 제5 노드에 연결된 드레인을 포함하는 NMOS트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 N웰저항; 및 상기 제4 노드와 제6 노드 사이에 연결된 제1 P웰저항을 포함하되, 상기 양의 단자는 상기 제1 노드에 연결되고, 상기 음의 단자는 상기 제7 노드에 연결된다.In one embodiment, the first electrostatic discharge protection comprises a first PNP transistor comprising an emitter coupled to a first node, a base coupled to a second node and a collector coupled to a fourth node, and a collector coupled to the second node, A first SCR comprising a first NPN transistor including a base coupled to a fourth node and an emitter coupled to a fifth node, a source coupled to the second node, a gate coupled to the seventh node, and a drain coupled to the fifth node, A first N well resistor coupled between the first node and the second node; And a first P well resistance coupled between the fourth node and the sixth node, wherein the positive terminal is coupled to the first node and the negative terminal is coupled to the seventh node.

일 실시예에서, 상기 제2 정전기방전보호부는 상기 제1 노드에 연결된 이미터, 제3 노드에 연결된 베이스 및 상기 제5 노드에 연결된 컬렉터를 포함하는 제2 PNP트랜지스터 및 상기 제3 노드에 연결된 컬렉터, 상기 제5 노드에 연결된 베이스, 상기 제7 노드에 연결된 제1 이미터 및 상기 제6 노드에 연결된 제2 이미터를 포함하는 제2 NPN트랜지스터를 포함하는 제2 SCR, 상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 N웰저항 및 상기 제5 노드와 상기 제7 노드 사이에 연결된 제2 P웰저항을 포함하되, 상기 양의 단자는 상기 제1 노드에 연결되고, 상기 음의 단자는 상기 제7 노드에 연결된다.In one embodiment, the second electrostatic discharge protection comprises a second PNP transistor comprising an emitter coupled to the first node, a base coupled to the third node, and a collector coupled to the fifth node, and a collector coupled to the third node, A second SCR including a second NPN transistor including a base connected to the fifth node, a first emitter connected to the seventh node, and a second emitter connected to the sixth node, A second N well resistance coupled between the third node and a second P well resistance coupled between the fifth node and the seventh node, wherein the positive terminal is coupled to the first node, Is connected to the seventh node.

일 실시예에서, 상기 제1 SCR에서 형성된 출력전압 또는 출력전류는 상기 제1 NPN트랜지스의 이미터를 통하여 상기 제5 노드에 연결된 상기 제2 PNP트랜지스터의 컬렉터, 상기 제2 NPN트랜지스터의 베이스 및 상기 제2 P웰저항에 제공된다.In one embodiment, the output voltage or output current formed in the first SCR is coupled to the collector of the second PNP transistor coupled to the fifth node through the emitter of the first NPN transistor, to the base of the second NPN transistor, And is provided to the second P-well resistance.

일 실시예에서, 상기 제2 SCR을 턴 온시키기 위한 충전에너지는 상기 제1 PNP트랜지스터의 컬렉터에서 상기 제2 NPN트랜지스터의 제2 이미터로 제공된다.In one embodiment, charge energy for turning on the second SCR is provided to the second emitter of the second NPN transistor at the collector of the first PNP transistor.

일 실시예에서, 상기 제2 SCR은, 상기 제2 NPN트랜지스터의 베이스와 상기 브릿지 연결된 도핑영역과의 사이에서 애벌런치 항복이 발생하면 상기 제2 NPN트랜지스터가 턴 온되고, 상기 턴 온된 제2 NPN트랜지스터는 상기 제2 PNP트랜지스터를 턴 온시켜, 상기 제2 NPN트랜지스터와 상기 제2 PNP트랜지스터의 래치(Latch)로 동작한다.In one embodiment, the second SCR is configured such that when the avalanche breakdown occurs between the base of the second NPN transistor and the bridge-connected doped region, the second NPN transistor is turned on, the second NPN transistor The transistor turns on the second PNP transistor and operates as a latch of the second NPN transistor and the second PNP transistor.

본 발명에 의한 ESD 보호회로는, 양의 단자와 음의 단자 사이에 연결되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성하며, 제1 웰 그룹 상에 형성된 제1 정전기방전보호부; 및 상기 양의 단자와 상기 음의 단자에 연결되고, 상기 출력전압에 따른 전류를 수신하며, 브릿지 연결된 도핑영역을 이용하여 트리거(Trigger) 동작을 수행하고, 제2 웰 그룹 상에 형성된 제2 정전기방전보호부를 포함한다.An ESD protection circuit according to the present invention is connected between a positive terminal and a negative terminal and forms an output voltage or an output current according to an Avalanche Breakdown at a predetermined threshold value according to an input voltage, A first electrostatic discharge protection portion formed on the well group; And a third transistor coupled to the positive terminal and the negative terminal for receiving a current corresponding to the output voltage and performing a trigger operation using a bridge-coupled doped region, And a discharge protection portion.

일 실시예에서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작한다.In one embodiment, the first electrostatic discharge protection portion may be configured to apply a second electrostatic discharge protection to the first electrostatic discharge protection portion, the second electrostatic discharge protection portion having an output voltage at a predetermined threshold value in accordance with the avalanche breakdown, Operates before part.

일 실시예에서, 상기 제1 웰 그룹은 제1 N도핑영역 및 제1 P도핑영역을 포함하는 제1 N웰; 상기 제1 N웰과 접합되고, 제2 N도핑영역 및 제2 P도핑영역을 포함하는 제1 P웰; 상기 제1 N웰과 상기 제1 P웰 접합면에 브릿지 연결된 제1 브릿지 N도핑영역; 상기 제2 N도핑영역 및 상기 제1 브릿지 N도피영역이 드레인과 소스를 형성하고, 상기 제2 N도핑영역 과 상기 제1 브릿지 N도피영역 사이의 상기 제1 P웰 표면에 게이트를 형성하는 NMOS트랜지스터; 상기 제1 N도핑영역과 상기 제1 N웰 사이에 연결된 제1 N웰저항; 및 상기 제2 P도핑영역과 상기 제1 P웰 사이에 연결된 제1 P웰저항을 포함하되, 제1 노드에는 상기 양의 단자, 상기 제1 N도핑영역 및 상기 제1 P도핑영역이 연결되고, 제5 노드에는 상기 제2 N도핑영역이 연결되며, 제6 노드에는 상기 제2 P도핑영역이 연결되고, 제7 노드에는 상기 음의단자 및 상기 NMOS트랜지스터의 게이트가 연결된다.In one embodiment, the first well group comprises a first N well comprising a first N doped region and a first P doped region; A first P well coupled to the first N well and including a second N doped region and a second P doped region; A first bridge N doped region bridged to the first N well and the first P well junction surface; Wherein the second N doped region and the first bridge N epitaxial region form a drain and a source and an NMOS that forms a gate on the first P well surface between the second N doped region and the first bridge N- transistor; A first N well resistance coupled between the first N doped region and the first N well; And a first P well resistance coupled between the second P doped region and the first P well, wherein the positive terminal, the first N doped region, and the first P doped region are coupled to a first node Doped region is connected to the fifth node, the second P doping region is connected to the sixth node, and the negative terminal and the gate of the NMOS transistor are connected to the seventh node.

일 실시예에서, 상기 제1 정전기방전보호부는 상기 입력전압이 상승하면 상기 제1 N도핑영역과 상기 제1 N웰 사이의 전위는 상승하고, 상기 제1 브릿지 N도핑영역과 상기 제1 P웰 접합면은 역방향 바이어스 상태여서 소정의 임계값에서 애벌런치 항복이 발생한다.In one embodiment, when the input voltage rises, the potential of the first N-doped region and the first N-well rises and the potential of the first N-doped region and the first P- The junction plane is reverse biased and avalanche breakdown occurs at a predetermined threshold value.

일 실시예에서, 상기 제2 웰 그룹은, 제3 N도핑영역 및 제3 P도핑영역을 포함하는 제2 N웰; 상기 제2 N웰과 접합되고, 제4 N도핑영역, 제4 P도핑영역, 제5 N도핑영역 및 제5 P도핑영역 을 포함하는 제2 P웰; 상기 제2 N웰과 상기 제2 P웰 접합면에 브릿지 연결된 제2 브릿지 N도핑영역; 상기 제3 N도핑영역과 상기 제2 N웰 사이에 연결된 제2 N웰저항; 및 상기 제5 P도핑영역과 상기 제2 P웰 사이에 연결된 제2 P웰저항을 포함하되, 상기 제1 노드에는 상기 제3 N도핑영역 및 상기 제3 P도핑영역이 연결되고, 상기 제5 노드에는 상기 제4 P도핑영역이 연결되며, 상기 제6 노드에는 상기 제5 N도핑영역이 연결되고, 상기 제7 노드에는 상기 제4 N도핑영역 및 상기 제5 P도핑영역이 연결된다.In one embodiment, the second well group comprises: a second N well comprising a third N doped region and a third P doped region; A second P well coupled to the second N well and including a fourth N doped region, a fourth P doped region, a fifth N doped region, and a fifth P doped region; A second bridge N doped region bridged to the second N well and the second P well junction surface; A second N well resistance coupled between the third N doped region and the second N well; And a second P well resistance connected between the fifth P doped region and the second P well, wherein the third N doped region and the third P doped region are connected to the first node, The fourth P doping region is connected to the fourth node, the fifth N doping region is connected to the sixth node, and the fourth N doping region and the fifth P doping region are connected to the seventh node.

일 실시예에서, 상기 제1 정전기방전보호부에서 형성된 출력전압 또는 출력전류는 상기 제2 N도핑영역을 통하여 상기 제5 노드에 연결된 상기 제4 P도핑영역으로 제공된다.In one embodiment, the output voltage or output current formed in the first electrostatic discharge protection portion is provided to the fourth P doped region coupled to the fifth node through the second N doped region.

일 실시예에서, 상기 제2 정전기방전보호부를 상기 트리거 동작을 시키기 위한 충전에너지는 상기 제2 P도핑영역에서 상기 제5 N도핑영역으로 제공된다. In one embodiment, the charge energy for causing the second electrostatic discharge protection to trigger the trigger operation is provided to the fifth N doped region in the second P doped region.

일 실시예에서, 상기 제2 정전기방전보호부는 상기 제2 P웰과 상기 제2 브릿지 N도핑영역 사이에서 애벌런치 항복이 발생하여 트리거 동작을 수행한다.In one embodiment, the second electrostatic discharge protection portion performs a trigger operation by generating an avalanche breakdown between the second P-well and the second bridge N doping region.

본 발명의 일 실시예에 의한다면, 트리거 전압이 낮음에 따라 저전압 회로에 적용 가능하다는 효과가 제공된다. 본 발명의 일 실시예에 의한다면, 높은 홀딩 전압으로 인한 부하 효과로 인해 반도체 내부회로로 노이즈 등이 전달되는 현상도 방지된다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 집접회로 반도체 및 I/O 인터페이스 회로 등에 적용이 가능하여 원-칩(One-Chip) 화에 따른 비용절감 효과가 제공된다.According to an embodiment of the present invention, an effect that the trigger voltage is low can be applied to a low voltage circuit is provided. According to one embodiment of the present invention, there is provided an effect that noise or the like is transmitted to a semiconductor internal circuit due to a load effect due to a high holding voltage. Also, according to the embodiment of the present invention, it is possible to apply to an incorporation circuit semiconductor and an I / O interface circuit or the like, thereby providing a cost-saving effect by one-chip.

도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.
도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(500) 상에 구현한 단면도이다.
도 3은 애노드 전압과 애노드 전류에 따른 종래의 LVTSCR(Low Voltage Triggeer SCR)의 특성곡선과 본 발명의 일 실시예에 따른 ESD 보호회로에 대한 특성 곡선을 나타낸 그래프이다.1 is a circuit diagram showing a circuit of an ESD protection circuit according to an embodiment of the present invention.
2 is a cross-sectional view illustrating the ESD protection circuit shown in FIG. 1 on a substrate 500. Referring to FIG.
FIG. 3 is a graph showing a characteristic curve of a conventional LVTSCR (Low Voltage Triggerer SCR) according to an anode voltage and an anode current and a characteristic curve of an ESD protection circuit according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 ESD 보호회로를 설명한다. Hereinafter, an ESD protection circuit according to an embodiment of the present invention will be described with reference to the accompanying drawings.

제1 실시예First Embodiment

도 1은 본 발명의 일 실시예에 따른 ESD 보호회로의 회로를 도시한 회로도이다.1 is a circuit diagram showing a circuit of an ESD protection circuit according to an embodiment of the present invention.

도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(500) 상에 구현한 단면도이다. 2 is a cross-sectional view illustrating the ESD protection circuit shown in FIG. 1 on a substrate 500. Referring to FIG.

도1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)를 포함한다. Referring to FIGS. 1 and 2, an ESD protection circuit according to an embodiment of the present invention includes a first electrostatic discharge protection unit 100 and a second electrostatic discharge protection unit 200.

제1 정전기방전보호부(100)는 양의 단자와 음의 단자 사이에 연결 되고, 입력전압에 따라 소정의 임계값에서 애벌런치 항복(Avalanche Breakdown)에 따른 출력전압 또는 출력전류를 형성한다. 양의 단자는 애노드이고 음의 단자는 캐소드일 수 있다. The first electrostatic discharge protection unit 100 is connected between the positive terminal and the negative terminal and forms an output voltage or an output current according to the avalanche breakdown at a predetermined threshold value according to the input voltage. The positive terminal may be the anode and the negative terminal may be the cathode.

제1 정전기방전보호부(100)의 애벌런치 항복에 따른 소정의 임계값에서의 출력전압이 제2 정전기방전보호부(200)에서 트리거 동작을 수행시키는 전압보다 낮다. 즉, 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 낮은 트리거 전압을 가지고 있어 제1 정전기방전보호부(100)가 제2 정전기방전보호부(200)보다 먼저 동작하게 된다. 이를 통해 제2 정전기방전보호부(200)는 높은 트리거 전류와 낮은 홀딩전류를 가질 수 있다. The output voltage at a predetermined threshold value due to the avalanche breakdown of the first electrostatic discharge protection unit 100 is lower than the voltage at which the second electrostatic discharge protection unit 200 performs the trigger operation. That is, since the first electrostatic discharge protection unit 100 has a trigger voltage lower than that of the second electrostatic discharge protection unit 200, the first electrostatic discharge protection unit 100 may operate before the second electrostatic discharge protection unit 200 . Accordingly, the second electrostatic discharge protection unit 200 can have a high trigger current and a low holding current.

또한, 제1 정전기방전보호부(100)는 브릿지 연결된 제1 브릿지 N도핑영역(330)을 더 포함한다. 제1 브릿지 N도핑영역(330)은 N형 불순물이 고농도로 도핑된 영역이다. 또한, 제1 브릿지 N도핑영역(330)은 제1 정전기방전보호부(100)의 애벌런치 항복에 따른 소정의 임계값을 낮춘다. In addition, the first electrostatic discharge protection section 100 further includes a first bridge N doped region 330 bridged. The first bridge N doping region 330 is a region doped with a high concentration of the N-type impurity. Also, the first bridge N doped region 330 lowers the predetermined threshold value due to the avalanche breakdown of the first electrostatic discharge protection portion 100.

제2 정전기방전보호부(200)는 양의 단자와 음의 단자에 연결되고, 제1 정전기방전보호부(100)에서 형성된 출력전압 또는 출력전류를 수신한다. 제2 정전기방전보호부(200)는 수신된 출력전압 또는 출력전류와 브릿지 연결된 도핑영역을 이용하여 트리거(Trigger) 동작을 수행한다. The second electrostatic discharge protection unit 200 is connected to the positive terminal and the negative terminal and receives the output voltage or the output current formed in the first electrostatic discharge protection unit 100. The second electrostatic discharge protection unit 200 performs a trigger operation using a doped region bridged with the received output voltage or output current.

또한, 제2 정전기방전보호부(200)의 브릿지 연결된 도핑영역은 N형 불순물이 고농도로 도핑된 제2 브릿지 N도핑영역(430)을 지칭한다. Also, the bridge-coupled doped region of the second electrostatic discharge protection 200 refers to the second bridge N doped region 430 where the N-type impurity is heavily doped.

계속하여 도 1을 참조하면, 제1 정전기방전보호부(100)는 제1 PNP트랜지스터(112) 및 제1 NPN트랜지스터(114)를 포함하는 제1 SCR(110), NMOS트랜지스터(120), 제1 N웰저항(130) 및 제1 P웰저항(140)을 포함한다. 1, the first electrostatic discharge protection unit 100 includes a first SCR 110, an NMOS transistor 120, and a second SCR 110 including a first PNP transistor 112 and a first NPN transistor 114, 1 < / RTI > N well resistance 130 and a first P well resistance 140.

제1 PNP트랜지스터(112)의 이미터는 제1 노드에 연결되고, 베이스는 제2 노드에 연결되며, 컬렉터는 제4 노드에 연결된다. 제1 NPN트랜지스터(114)의 이미터는 제5 노드에 연결되고, 베이스는 제4 노드에 연결되며, 컬렉터는 제2 노드에 연결된다.The emitter of the first PNP transistor 112 is connected to the first node, the base is connected to the second node, and the collector is connected to the fourth node. The emitter of the first NPN transistor 114 is connected to the fifth node, the base is connected to the fourth node, and the collector is connected to the second node.

또한, NMOS트랜지스터(120)의 소스는 제2 노드에 연결되고, 게이트는 제7 노드에 연결되며, 드레인은 제5 노드에 연결된다. 제1 N웰저항(130)은 제1 노드와 제2 노드 사이에 연결된다. 제1 P웰저항(140)은 제4 노드와 제6 노드 사이에 연결된다. 양의 단자는 제1 노드에 연결되고, 음의 단자는 제7 노드에 연결된다. Further, the source of the NMOS transistor 120 is connected to the second node, the gate is connected to the seventh node, and the drain is connected to the fifth node. A first N well resistor 130 is coupled between the first node and the second node. The first P well resistance 140 is connected between the fourth node and the sixth node. The positive terminal is connected to the first node, and the negative terminal is connected to the seventh node.

제2 정전기방전보호부(200)는 제2 PNP트랜지스터(212) 및 제2 NPN트랜지스터(214)를 포함하는 제2 SCR(210), 제2 N웰저항(220) 및 제2 P웰저항(230)을 포함한다.The second electrostatic discharge protection 200 includes a second SCR 210 including a second PNP transistor 212 and a second NPN transistor 214, a second N well resistance 220 and a second P well resistance < RTI ID = 0.0 > 230).

제2 PNP트랜지스터(212)의 이미터는 제1 노드에 연결되고, 베이스는 제3 노드에 연결되며, 컬렉터는 제5 노드에 연결된다. 제2 NPN트랜지스터(214)의 제1 이미터(214a)는 제7 노드에 연결되고, 제2 이미터(214b)는 제6 노드에 연결되며, 베이스는 제5 노드에 연결되고, 컬렉터는 제3 노드에 연결된다.The emitter of the second PNP transistor 212 is connected to the first node, the base is connected to the third node, and the collector is connected to the fifth node. The first emitter 214a of the second NPN transistor 214 is connected to the seventh node, the second emitter 214b is connected to the sixth node, the base is connected to the fifth node, 3 node.

또한, 제2 N웰저항(220)은 제1 노드와 제3 노드 사이에 연결되고, 제2 P웰저항(230)은 제5 노드와 제7 노드 사이에 연결된다. 양의 단자는 제1 노드에 연결되고, 음의 단자는 제7 노드에 연결된다. Also, a second N well resistance 220 is connected between the first node and the third node, and a second P well resistance 230 is connected between the fifth node and the seventh node. The positive terminal is connected to the first node, and the negative terminal is connected to the seventh node.

제1 SCR(110)은 입력전압이 증가함에 따라 소정의 임계값에서 애벌런치 항복이 발생하고, 애벌런치 항복에 따른 출력전압 또는 출력전류를 형성한다. 형성된 출력전압 또는 출력전류는 제1 SCR(110)의 제1 NPN트랜지스(114)의 이미터를 통하여 제5 노드에 제공된다. 제5 노드에는 제2 SCR(210)의 제2 PNP트랜지스터(212)의 컬렉터 및 제2 NPN트랜지스터(214)의 베이스, 제2 P웰저항(230)이 연결되어 있다. 일 예에서, 제2 SCR(210)은 제1 SCR(110)에서 제공받은 출력전압 또는 출력전류를 이용하여 제2 P웰(420)과의 애벌런치 항복전압을 낮추어 보다 낮은 트리거 전압을 얻을 수 있다. The first SCR 110 generates an avalanche breakdown at a predetermined threshold as the input voltage increases and forms an output voltage or an output current according to the avalanche breakdown. The formed output voltage or output current is provided to the fifth node through an emitter of the first NPN transistor 114 of the first SCR 110. The collector of the second PNP transistor 212 of the second SCR 210 and the base of the second NPN transistor 214 and the second P well resistance 230 are connected to the fifth node. In one example, the second SCR 210 may utilize the output voltage or output current provided by the first SCR 110 to lower the avalanche breakdown voltage with the second P well 420 to obtain a lower trigger voltage have.

제2 SCR(210)를 턴 온시키기 위한 충전에너지는 제1 PNP트랜지스터(112)의 컬렉터에서 제2 NPN트랜지스터(214)의 제2 이미터(214b)로 제공된다. 즉, 충전에너지을 공급하는 연결선은 제1 PNP트랜지스터(112)의 컬렉터, 제1 NPN트랜지스터(114)의 이미터, 제1 P웰저항(140) 및 제2 NPN트랜지스터(214)의 제2 이미터(214b)가 연결되어있다. 연결선을 통해 공급되는 충전에너지를 통해 트랜지스터에 추가적인 캐리어가 공급될 수 있으며, 이를 통해 빠른 동작 특성 및 캐리어의 공급을 통한 전류제어가 원활하게 수행될 수 있다.The second SCR 210 The charge energy for turning on is provided from the collector of the first PNP transistor 112 to the second emitter 214b of the second NPN transistor 214. [ That is, the connection line supplying the charging energy is connected to the collector of the first PNP transistor 112, the emitter of the first NPN transistor 114, the first P-well resistor 140 and the second emitter of the second NPN transistor 214 (214b) are connected. Additional carriers can be supplied to the transistor through the charging energy supplied through the connection line, so that the current can be smoothly controlled through the quick operation characteristic and the supply of the carrier.

제2 SCR(210)에서 제2 NPN트랜지스터(214)의 베이스와 브릿지 연결된 도핑영역과의 사이에서 애벌런치 항복이 발생하면 제2 NPN트랜지스터(214)가 턴 온된다. 턴 온된 제2 NPN트랜지스터(214)는 제2 PNP트랜지스터(212)를 턴 온시킨다. 즉, 제2 NPN트랜지스터(214)와 제2 PNP트랜지스터(212)의 래치(Latch)동작으로 제2 SCR(210)은 동작한다. 브릿지 연결된 도핑영역은 N형 불순물이 고농도로 도핑 될 수 있다.
When an avalanche breakdown occurs between the base of the second NPN transistor 214 and the doped region bridged in the second SCR 210, the second NPN transistor 214 is turned on. The turned-on second NPN transistor 214 turns on the second PNP transistor 212. That is, the second SCR 210 operates by the latch operation of the second NPN transistor 214 and the second PNP transistor 212. The bridge-connected doped region can be doped with a high concentration of the N-type impurity.

제2 Second 실시예Example

도 2는 상기 도 1에 도시된 ESD 보호회로를 기판(500) 상에 구현한 단면도이다. 2 is a cross-sectional view illustrating the ESD protection circuit shown in FIG. 1 on a substrate 500. Referring to FIG.

도 1 및 도 2를 참조하면, 기판(500) 상에 제1 웰 그룹(300) 및 제2 웰 그룹(400)이 형성된다.Referring to FIGS. 1 and 2, a first well group 300 and a second well group 400 are formed on a substrate 500.

제1 정전기방전보호부(100)는 제1 웰 그룹(300) 상에 형성되고, 제2 정전기방전보호부(200)는 제2 웰 그룹(400) 상에 형성된다. 다만, 상술한 제1 정전기방전보호부(100) 및 제2 정전기방전보호부(200)에서 중복되는 부분은 설명의 간명성을 위하여 생략한다.The first electrostatic discharge protection portion 100 is formed on the first well group 300 and the second electrostatic discharge protection portion 200 is formed on the second well group 400. [ However, overlapping portions in the first electrostatic discharge protection unit 100 and the second electrostatic discharge protection unit 200 are omitted for the sake of simplicity of explanation.

제1 웰 그룹(300)은 제1 N웰(310), 제1 P웰(320), 제1 브릿지 N도핑영역(330), NMOS트랜지스터(120), 제1 N웰저항(130) 및 제1 P웰저항(140)을 포함한다.The first well group 300 includes a first N well 310, a first P well 320, a first bridge N doping region 330, an NMOS transistor 120, a first N well resistance 130, Lt; RTI ID = 0.0 > 1 < / RTI >

제1 N웰(310)은 제1 N도핑영역(312) 및 제1 P도핑영역(314)을 포함한다. 제1 P웰(320)은 제1 N웰(310)과 접합되고, 제2 N도핑영역(322) 및 제2 P도핑영역(324)을 포함한다. 제1 브릿지 N도핑영역(330)은 제1 N웰(310)과 제1 P웰(320) 접합면에 브릿지 연결된다. NMOS트랜지스터(120)는 제2 N도핑영역(322) 및 제1 브릿지 N도핑영역(330)이 드레인과 소스를 형성하고, 제2 N도핑영역(322) 과 제1 브릿지 N도핑영역(330) 사이의 제1 P웰(320) 표면에 게이트를 형성한다. NMOS트랜지스터의 게이트는 NMOS의 게이트 전극(120a) 및 NMOS트랜지스터의 게이트 산화막(120b)을 포함한다. 제1 N웰저항(130)은 제1 N도핑영역(312)과 제1 N웰(310) 사이에 연결된다. 제1 P웰저항(140)은 제2 P도핑영역(324)과 제1 P웰(320) 사이에 연결된다.The first N well 310 includes a first N doped region 312 and a first P doped region 314. The first P well 320 is bonded to the first N well 310 and includes a second N doped region 322 and a second P doped region 324. The first bridge N doping region 330 is bridged to the first N well 310 and the first P well 320 junction plane. The NMOS transistor 120 includes a second N doping region 322 and a first bridge N doping region 330 forming a drain and a source and a second N doping region 322 and a first bridge N doping region 330. [ A gate is formed on the surface of the first P-well 320 between the first P-well 320 and the first P-well 320. The gate of the NMOS transistor includes the gate electrode 120a of the NMOS and the gate oxide film 120b of the NMOS transistor. A first N-well resistor 130 is coupled between the first N-doped region 312 and the first N-well 310. A first P-well resistor 140 is coupled between the second P-doped region 324 and the first P-well 320.

또한, 제1 노드에는 양의 단자, 제1 N도핑영역(312) 및 제1 P도핑영역(314)이 연결된다. 제5 노드에는 제2 N도핑영역(322)이 연결된다. 제6 노드에는 제2 P도핑영역(324)이 연결된다. 제7 노드에는 음의단자 및 NMOS트랜지스터(120)의 게이트가 연결된다.  In addition, a positive terminal, a first N doped region 312 and a first P doped region 314 are connected to the first node. And a second N doped region 322 is connected to the fifth node. And a second P doped region 324 is connected to the sixth node. The seventh node is connected to the negative terminal and the gate of the NMOS transistor 120 is connected.

제2 웰 그룹(400)은 제2 N웰(410), 제2 P웰(420), 제2 브릿지 N도핑영역(430), 제2 N웰저항(220) 및 제2 P웰저항(230)을 포함한다. The second well group 400 includes a second N well 410, a second P well 420, a second bridge N doping region 430, a second N well resistance 220 and a second P well resistance 230 ).

제2 N웰(410)은 제3 N도핑영역(412) 및 제3 P도핑영역(414)을 포함한다. 제2 P웰(420)은 제2 N웰(410)과 접합되고, 제4 N도핑영역(424), 제4 P도핑영역(422), 제5 N도핑영역(428) 및 제5 P도핑영역(426) 을 포함한다. 제2 브릿지 N도핑영역(430)은 제2 N웰(410)과 제2 P웰(420) 접합면에 브릿지 연결된다. 제2 N웰저항(220)은 제3 N도핑영역(412)과 제2 N웰(410) 사이에 연결된다. 제2 P웰저항(230)은 제5 P도핑영역(426)과 제2 P웰(420) 사이에 연결된다.The second N well 410 includes a third N doped region 412 and a third P doped region 414. The second P well 420 is bonded to the second N well 410 and is connected to the fourth N doping region 424, the fourth P doping region 422, the fifth N doping region 428, Region 426, The second bridge N doped region 430 is bridged to the junctions of the second N well 410 and the second P well 420. A second N well resistance 220 is coupled between the third N doped region 412 and the second N well 410. A second P-well resistor 230 is coupled between the fifth P-doped region 426 and the second P-well 420.

또한, 제1 노드에는 제3 N도핑영역(412) 및 제3 P도핑영역(414)이 연결된다. 제5 노드에는 제4 P도핑영역(422)이 연결된다. 제6 노드에는 제5 N도핑영역(428)이 연결된다. 제7 노드에는 제4 N도핑영역(424) 및 제5 P도핑영역(426)이 연결된다. Also, a third N doped region 412 and a third P doped region 414 are connected to the first node. And a fourth P doping region 422 is connected to the fifth node. And a fifth N doped region 428 is connected to the sixth node. A fourth N doped region 424 and a fifth P doped region 426 are connected to the seventh node.

정전기방전 전류가 애노드 단자로 유입되면 애노드 단자는 전압이 증가한다. 제1 정전기방전보호부(100)는 제2 정전기방전보호부보(200)다 낮은 트리거 전압을 가지고 있기 때문에, 애노드 단자의 전압이 증가하게 되면 제1 정전기방전보호부(100)의 제1 N도핑영역(312)과 제1 N웰(310) 사이의 전위는 상승하고, 제1 브릿지 N도핑영역(330)과 제1 P웰(320)은 역방향 바이어스 상태가 된다. 역방향 바이어스 상태인 제1 브릿지 N도핑영역(330)과 제1 P웰(320)의 접합면에서 전계가 소정의 임계값에 도달하게 되면 애벌런치 항복이 발생 되고, 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 발생한다. When the electrostatic discharge current flows into the anode terminal, the voltage of the anode terminal increases. The first electrostatic discharge protection unit 100 has a lower trigger voltage than the second electrostatic discharge protection unit 200 so that when the voltage of the anode terminal increases, The potential between the region 312 and the first N well 310 rises and the first bridge N doping region 330 and the first P well 320 become reverse biased. An avalanche breakdown occurs when the electric field reaches a predetermined threshold value on the junction surface of the first bridge N doped region 330 and the first P well 320 in the reverse bias state and the electron- A pair (Electron-Hole Pair) occurs.

제2 정전기방전보호부(200)의 트리거 동작을 시키기 위한 충전에너지는 제2 P도핑영역(324)에서 제5 N도핑영역(428)으로 제공된다. The charge energy for triggering the second electrostatic discharge protection portion 200 is provided to the fifth N doped region 428 in the second P doped region 324. [

제2 정전기방전보호부(200)의 제4 P도핑영역(422)은 제2 N도핑영역(322)과 등전위를 유지한다. 또한, 제2 N도핑영역(322)이 가지는 전압은 제1 정전기방전보호부(100)에서 발생된 애벌런치 항복에 따른 강하전압이다. 항복 현상에 따라 강하된 전압에 의해 제2 P웰(420)과 제2 브릿지 N도핑영역(430) 사이에서 애벌런치 항복이 발생한다. 애벌런치 항복에 의해 발생된 전자-정공 쌍(Electron-Hole Pair)에 의해 제2 SCR(210)의 제2 NPN트랜지스터(214)가 턴 온된다. 턴 온된 제2 NPN트랜지스터(214)는 제2 PNP트랜지스터(212)를 턴 온시킨다. 따라서, 제2 SCR(210)은 제2 NPN트랜지스터(214)와 제2 PNP트랜지스터(212)의 래치(Latch)로 동작한다. 래치로 동작되는 제2 SCR(210)은 대부분의 정전기방전 전류를 방전할 수 있다.The fourth P doped region 422 of the second electrostatic discharge protection portion 200 maintains the same potential as the second N doped region 322. [ Also, the voltage of the second N doped region 322 is a falling voltage due to the avalanche breakdown generated in the first electrostatic discharge protection unit 100. An avalanche breakdown occurs between the second P-well 420 and the second bridge N doping region 430 due to the voltage dropped in accordance with the yielding phenomenon. The second NPN transistor 214 of the second SCR 210 is turned on by the electron-hole pair generated by the avalanche breakdown. The turned-on second NPN transistor 214 turns on the second PNP transistor 212. Thus, the second SCR 210 operates as a latch for the second NPN transistor 214 and the second PNP transistor 212. The second SCR 210 operated as a latch can discharge most of the electrostatic discharge current.

도 3은 애노드 전압과 애노드 전류에 따른 종래의 LVTSCR(Low Voltage Triggeer SCR)의 특성곡선과 본 발명의 일 실시예에 따른 ESD 보호회로에 대한 특성 곡선을 나타낸 그래프이다.FIG. 3 is a graph showing a characteristic curve of a conventional LVTSCR (Low Voltage Triggerer SCR) according to an anode voltage and an anode current and a characteristic curve of an ESD protection circuit according to an embodiment of the present invention.

도 3을 참조하면, 일반적인 SCR의 트리거 전압은 20V이하이고, 홀딩전압은 1~2V이다. 일반적인 SCR의 트리거 전압을 개선한 LVTSCR은 트리거 전압(VT1)은 6.8V이고, 홀딩전압(VH1)은 1V이다. 본 발명의 일 실시예인 ESD 보호회로의 트리거 전압(VT2)은 4.4V이고, 홀딩전압(VH2)은 1.5V이다. 따라서, 본 발명의 일 실시예인 ESD 보호회로의 트리거 전압은 종래의 LVTSCR보다 2V 정도 낮으며, 홀딩전압은 종래의 LVTSCR보다 0.5V정도 높아짐을 알 수 있다.Referring to FIG. 3, the trigger voltage of the general SCR is 20 V or less, and the holding voltage is 1 to 2V. The trigger voltage (V T1 ) is 6.8V and the holding voltage (V H1 ) is 1V in the LVTSCR which improves the trigger voltage of general SCR. The trigger voltage (V T2 ) of the ESD protection circuit, which is one embodiment of the present invention, is 4.4 V and the holding voltage (V H2 ) is 1.5 V. Therefore, it can be seen that the trigger voltage of the ESD protection circuit, which is one embodiment of the present invention, is about 2V lower than that of the conventional LVTSCR, and the holding voltage is about 0.5V higher than that of the conventional LVTSCR.

이는 제1 정전기방전보호부(100)가 낮은 트리거 전압에서 동작하고, 동작된 트리거 전압 성분은 제2 정전기방전보호부(200)로 전달된다. 이를 통해 보다 낮은 트리거 전압에서 동작하는 SCR 회로를 구현할 수 있다.This causes the first electrostatic discharge protection part 100 to operate at a low trigger voltage and the activated trigger voltage component to the second electrostatic discharge protection part 200. [ This allows implementation of an SCR circuit operating at a lower trigger voltage.

또한, 제2 정전기방전보호부(200)에서 제공된 제4 P도핑영역(422)은 제2 NPN트랜지스터(214)의 다수 캐리어인 전자와 재결합을 수행할 수 있다. 이를 통해 제2 NPN트랜지스터(214)의 베이스 전류는 증가된다. 따라서, 제2 NPN트랜지스터(214)의 전류이득은 감소한다. 이는 래치 상태를 유지하는 홀딩 전압이 증가함을 의미한다. 따라서, 홀딩전압은 증가된다. In addition, the fourth P doping region 422 provided in the second electrostatic discharge protection section 200 can perform recombination with electrons which are the majority carriers of the second NPN transistor 214. Through which the base current of the second NPN transistor 214 is increased. Thus, the current gain of the second NPN transistor 214 decreases. This means that the holding voltage for maintaining the latch state is increased. Thus, the holding voltage is increased.

본 발명의 실시예에 따른 ESD보호회로는 단일의 애벌런치 항복 현상을 이용하는 종래 기술에 비해 낮은 트리거 전압과 높은 홀딩 전압을 가진다. 따라서, 트리거 전압이 낮음에 따라 고전압이 반도체 내부회로에 공급되는 것을 차단하고, 이를 통해 반도체 내부회로가 고전압에 따라 오동작이 발생되는 현상은 방지된다. 또한, 낮은 홀딩 전압으로 인한 부하 효과로 인해 반도체 내부회로로 노이즈 등이 전달되는 현상도 방지된다.The ESD protection circuit according to the embodiment of the present invention has a lower trigger voltage and a higher holding voltage than the prior art using a single avalanche breakdown phenomenon. Therefore, the high voltage is prevented from being supplied to the semiconductor internal circuit as the trigger voltage is low, thereby preventing malfunction of the semiconductor internal circuit due to the high voltage. Also, the phenomenon that noise or the like is transmitted to the semiconductor internal circuit due to the load effect due to the low holding voltage is also prevented.

100 : 제1 정전기방전보호부 110 : 제1 SCR
112 : 제1 PNP트랜지스터 114 : 제1 NPN트랜지스터
120 : NMOS트랜지스터
120a: NMOS트랜지스터의 게이트 전극
120b: NMOS트랜지스터의 게이트 산화막
130 : 제1 N웰저항 140 : 제1 P웰저항
200 : 제2 정전기방전보호부 210 : 제2 SCR
212 : 제2 PNP트랜지스터 214 : 제2 NPN트랜지스터
214a: 제2 NPN트랜지스터의 제1 이미터
214b: 제2 NPN트랜지스터의 제2 이미터
220 : 제2 N웰저항 230 : 제2 P웰저항
300 : 제1 웰 그룹 310 : 제1 N웰
312 : 제1 N도핑영역 314 : 제1 P도핑영역
320 : 제1 P웰 322 : 제2 N도핑영역
324 : 제2 P도핑영역 330 : 제1 브릿지 N도핑영역
400 : 제2 웰 그룹 410 : 제2 N웰
412 : 제3 N도핑영역 414 : 제3 P도핑영역
420 : 제2 P웰 422 : 제4 P도핑영역
424 : 제4 N도핑영역 426 : 제5 P도핑영역
428 : 제5 N도핑영역 430 : 제2 브릿지 N도핑영역
500 : 기판100: first electrostatic discharge protection unit 110: first SCR
112: first PNP transistor 114: first NPN transistor
120: NMOS transistor
120a: Gate electrode of NMOS transistor
120b: Gate oxide film of NMOS transistor
130: first N well resistance 140: first P well resistance
200: second electrostatic discharge protection unit 210: second SCR
212: second PNP transistor 214: second NPN transistor
214a: a first emitter of the second NPN transistor
214b: second emitter of the second NPN transistor
220: second N well resistance 230: second P well resistance
300: first well group 310: first N well
312: first N doped region 314: first P doped region
320: first P well 322: second N doped region
324: second P doped region 330: first bridge N doped region
400: second well group 410: second N well
412: third N doped region 414: third P doped region
420: second P well 422: fourth P doped region
424: fourth N doped region 426: fifth P doped region
428: fifth N doping region 430: second bridge N doping region
500: substrate

Claims (17)

양의 단자와 음의 단자 사이에 연결되고, 입력전압에 따른 애벌런치 항복에 필요한 전압을 낮추기 위해 브릿지 연결되고, N형 불순물이 고농도로 도핑된 제1 브릿지 N도핑영역을 가지고, 상기 애벌런치 항복에 따른 출력전압 또는 출력전류를 형성하는 제1 정전기방전보호부; 및
상기 양의 단자와 상기 음의 단자에 연결되고, 상기 제1 정전기방전보호부에서 형성된 상기 출력전압 또는 상기 출력전류를 수신하며, 브릿지 연결된 도핑영역인 제2 브릿지 N도핑영역을 이용하여 트리거 동작을 수행하는 제2 정전기방전보호부를 포함하는 ESD 보호회로.A first bridge N doped region connected between the positive terminal and the negative terminal and bridged to lower the voltage required for avalanche breakdown according to the input voltage and having a heavily doped N type impurity, A first electrostatic discharge protection unit forming an output voltage or an output current according to the output voltage; And
A second bridge N doped region coupled to the positive terminal and the negative terminal for receiving the output voltage or the output current formed in the first electrostatic discharge protection portion and using a second bridge N doped region that is a bridge- And a second electrostatic discharge protection portion performing the ESD protection. 제1항에 있어서,
상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 임계값에서의 출력전압이 상기 제2 정전기방전보호부에서 상기 트리거 동작을 수행시키는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작하는 ESD 보호회로.The method according to claim 1,
Wherein the first electrostatic discharge protection unit is operated earlier than the second electrostatic discharge protection unit because the output voltage at a predetermined threshold value in accordance with the avalanche breakdown is lower than the voltage at which the trigger action is performed in the second electrostatic discharge protection unit ESD protection circuit. 삭제delete 삭제delete 제1항에 있어서, 상기 제1 정전기방전보호부는,
제1 노드에 연결된 이미터, 제2 노드에 연결된 베이스 및 제4 노드에 연결된 컬렉터를 포함하는 제1 PNP트랜지스터; 및
상기 제2 노드에 연결된 컬렉터, 상기 제4 노드에 연결된 베이스 및 제5 노드에 연결된 이미터를 포함하는 제1 NPN트랜지스터를 포함하는 제1 SCR;
상기 제2 노드에 연결된 소스, 제7 노드에 연결된 게이트 및 상기 제5 노드에 연결된 드레인을 포함하는 NMOS트랜지스터;
상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 N웰저항; 및
상기 제4 노드와 제6 노드 사이에 연결된 제1 P웰저항을 포함하되,
상기 양의 단자는 상기 제1 노드에 연결되고, 상기 음의 단자는 상기 제7 노드에 연결된 ESD 보호회로. The apparatus of claim 1, wherein the first electrostatic discharge protection unit comprises:
A first PNP transistor including an emitter coupled to the first node, a base coupled to the second node, and a collector coupled to the fourth node; And
A first SCR comprising a collector connected to the second node, a base connected to the fourth node, and a first NPN transistor including an emitter coupled to a fifth node;
An NMOS transistor including a source coupled to the second node, a gate coupled to the seventh node, and a drain coupled to the fifth node;
A first N well resistor coupled between the first node and the second node; And
A first P-well resistor coupled between the fourth node and the sixth node,
Wherein the positive terminal is connected to the first node and the negative terminal is connected to the seventh node. 제5항에 있어서, 상기 제2 정전기방전보호부는,
상기 제1 노드에 연결된 이미터, 제3 노드에 연결된 베이스 및 상기 제5 노드에 연결된 컬렉터를 가지는 제2 PNP트랜지스터와, 상기 제3 노드에 연결된 컬렉터, 상기 제5 노드에 연결된 베이스, 상기 제7 노드에 연결된 제1 이미터 및 상기 제6 노드에 연결된 제2 이미터를 가지는 제2 NPN트랜지스터를 포함하는 제2 SCR;
상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 N웰저항; 및
상기 제5 노드와 상기 제7 노드 사이에 연결된 제2 P웰저항을 포함하되,
상기 양의 단자는 상기 제1 노드에 연결되고, 상기 음의 단자는 상기 제7 노드에 연결된 ESD 보호회로.6. The apparatus of claim 5, wherein the second electrostatic discharge protection unit comprises:
A second PNP transistor having an emitter coupled to the first node, a base coupled to the third node, and a collector coupled to the fifth node, a collector coupled to the third node, a base coupled to the fifth node, A second SCR comprising a second NPN transistor having a first emitter coupled to the node and a second emitter coupled to the sixth node;
A second N well resistor coupled between the first node and the third node; And
And a second P-well resistor coupled between the fifth node and the seventh node,
Wherein the positive terminal is connected to the first node and the negative terminal is connected to the seventh node. 제6항에 있어서,
상기 제1 SCR에서 형성된 출력전압 또는 출력전류는 상기 제1 NPN트랜지스터의 이미터를 통하여 상기 제5 노드에 연결된 상기 제2 PNP트랜지스터의 컬렉터, 상기 제2 NPN트랜지스터의 베이스 및 상기 제2 P웰저항에 제공되는 ESD 보호회로.The method according to claim 6,
Wherein an output voltage or an output current formed in the first SCR is coupled to a collector of the second PNP transistor connected to the fifth node via an emitter of the first NPN transistor, The ESD protection circuitry is provided on the ESD protection circuit. 제6항에 있어서,
상기 제2 SCR을 턴 온시키기 위한 충전에너지는 상기 제1 PNP트랜지스터의 컬렉터에서 상기 제2 NPN트랜지스터의 제2 이미터로 제공되는 ESD 보호회로.The method according to claim 6,
And charging energy for turning on the second SCR is provided to the second emitter of the second NPN transistor at the collector of the first PNP transistor. 제6항에 있어서
상기 제2 SCR은, 상기 제2 NPN트랜지스터의 베이스와 브릿지 연결된 상기 제2 브릿지 N도핑영역과의 사이에서 애버런치 항복이 발생하면 상기 제2 NPN트랜지스터가 턴온되고, 상기 턴온된 제2 NPN트랜지스터는 상기 제2 PNP트랜지스터를 턴온시켜, 상기 제2 NPN트랜지스터와 상기 제2 PNP트랜지스터의 래치로 동작하는 ESD 보호회로.The method of claim 6, wherein
The second SCR has the second NPN transistor turned on when the aberrant breakdown occurs between the base of the second NPN transistor and the second bridge N doped region connected to the bridge, And turning on the second PNP transistor to operate as a latch for the second NPN transistor and the second PNP transistor. 상호간에 인접하는 제1 N웰과 제1 P웰을 가지는 제1 웰 그룹; 및
상기 제1 웰 그룹에 접하고 제2 N웰과 제2 P웰을 가지는 제2 웰 그룹을 가지고,
상기 제1 N웰 상에는 양의 단자에 연결된 제1 N 도핑영역과 제1 P도핑영역이 형성되고,
상기 제1 P웰 상에는 제2 N 도핑영역과 제2 P 도핑영역이 형성되며,
상기 제1 N웰과 상기 제1 P웰에 걸쳐 브릿지 형태로 형성된 제1 브릿지 N 도핑영역이 형성되고,
상기 제2 N웰 상에는 상기 양의 단자에 연결된 제3 N 도핑영역과 제3 P 도핑영역이 형성되고,
상기 제2 P웰 상에는 음의 단자에 연결된 제4 N 도핑영역, 상기 제2 N 도핑영역에 전기적으로 연결된 제4 P 도핑영역, 제2 P 도핑영역에 전기적으로 연결된 제5 N 도핑영역 및 상기 음의 단자에 연결된 제5 P 도핑영역이 형성되며,
상기 제2 N웰과 상기 제2 P웰에 걸쳐 브릿지 형태로 형성된 제2 브릿지 N 도핑영역이 형성되는 것을 특징으로 하는 ESD 보호회로.A first well group having mutually adjacent first N wells and first P wells; And
A second well group in contact with said first well group and having a second N well and a second P well,
A first N doped region and a first P doped region are formed on the first N well,
A second N doped region and a second P doped region are formed on the first P well,
A first bridge N doped region formed in the form of a bridge over the first N well and the first P well is formed,
A third N doped region and a third P doped region are formed on the second N well, the third N doped region being connected to the positive terminal,
A fourth P doped region electrically connected to the second N doped region, a fifth N doped region electrically connected to the second P doped region, and a fifth N doped region electrically coupled to the third P doped region, Lt; RTI ID = 0.0 > P < / RTI > doped region is formed,
And a second bridge N doped region formed in the form of a bridge over the second N well and the second P well is formed. 제10항에 있어서, 상기 제2 N 도핑영역과 상기 제1 브릿지 N도핑영역 사이에는 게이트가 형성되어 NMOS 트랜지스터를 형성하고, 상기 게이트는 상기 제4 N 도핑영역과 상기 제5 P 도핑영역에 전기적으로 연결되는 것을 특징으로 하는 ESD 보호회로.
11. The method of claim 10, wherein a gate is formed between the second N doped region and the first N doped region to form an NMOS transistor, the gate electrically coupled to the fourth N doped region and the fifth P doped region To the ESD protection circuit.
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